CN102044433A - 一种混合源漏场效应晶体管及其制备方法 - Google Patents

Abstract

本发明属微电子领域，涉及一种混合源漏场效应晶体管及其制备方法。该晶体管可以用来作为集成电路的基本单元。本发明提供的晶体管具有混合源漏，源极是由常规的pn结构成，漏极为肖特基结。同时，源极和漏极可以互换，即源极为肖特基结，而漏极是常规的pn结。当源漏互换时，器件所表现出来的电性行为不同。同常规的pn结相比，本发明具有低的寄生电阻和良好的按比例缩小的特性。本发明能缓解若干与纯粹肖特基源漏晶体管有关的潜在问题。而且，本发明混合源漏晶体管源漏结构适合不同电路模块中晶体管的要求，该源漏结构的易互换性能增加电路设计的灵活性。

Description

一种混合源漏场效应晶体管及其制备方法 

技术领域

本发明属微电子领域，涉及半导体器件，更具体的说，涉及一种混合源漏场效应晶体管及其制备方法。该晶体管可以用来作为集成电路的基本单元。 

背景技术

半导体工业的发展要求器件尺寸越来越小。CMOS器件的微缩化推动每一个技术代器件性能得以提高。然而，随着按比例逐步缩小，使得器件尺寸逐渐逼近其物理极限。为了能够继续延续过去若干年的发展趋势，必须克服由此带来的材料和工艺方面的诸多障碍。但是，器件能够按比例缩小的前提条件是控制短沟道效应，从而器件才能够维持长沟道器件的特性并且可靠的运行。 

研究显示，通过提高栅极对沟道的控制以及采用更浅的源漏结可以达到对短沟道效应更好的控制。采用浅结可以减少源漏对沟道的影响。通常减少栅极氧化层的有效厚度是提高栅极对沟道控制最直接的方式。目前，对采用高介电常数的介质来作为栅极氧化层的研究已经进行了十几年。高介电常数的介质，比如铪基氧化物可以得到1纳米以下的有效栅氧厚度，同时栅极隧穿电流可以保持一个比较低的水平。另一种提高栅极对沟道控制的方法是采用三维器件结构，比如采用栅极包裹整个沟道的FinFET器件。对于终极的MOSFET器件，可能要同时采用高介电常数介质和三维器件结构。现有技术中，MOSFET器件的源漏深度、栅极氧化层的厚度以及栅极长度基本上都是按比例缩小，这样做的目的是为了控制短沟道器件的性能。为了使结变的更浅，研究者一直在研究超低能量的离子注入和毫秒级的热退火工艺，比如激光热退火和闪光退火。一般pn结源漏要在控制结的深度和源漏寄生电阻之间折中。为了抵消由于浅结所造成的高寄生电阻，有研究提出了提升源漏结构，但是代价是增加了栅极与源漏之间的寄生电容。因此，当CMOS器件缩小到32nm及其以下时，在超浅源漏方面会面临巨大的挑战，特别是在工艺控制和如何减少对器件性能影响方面的挑战。 

肖特基结金属硅化物源漏在最近成为研究热点。目标是采用肖特基结金属硅化物源漏来代替传统的重掺杂pn结源漏并应用在未来超缩微化的CMOS器件中。金属硅化物 源漏的主要优势是低的寄生电阻和电容，优良的按比例缩小特性，简便的工艺制造，低的热预算以及抗闩锁效应或者绝缘体上的硅(SOI)里的浮体效应。由于肖特基结金属硅化物源漏具有低电阻特性和陡峭的原子层级别的硅化物和硅之间的界面，肖特基势垒MOSFET器件非常有望缩小到10nm及其以下。 

然而，使用肖特基结作为源漏也存在不利的一面。主要问题是如果肖特基势垒高度不能控制在0.1eV以下，那么驱动电流会大大降低。在低漏端电压的情况下，在漏端跨过肖特基势垒的电压降也会影响器件的性能。同时，肖特基MOSFET器件也会受到双极性导电的影响，这会导致高的关态漏电流和性能变动。肖特基MOSFET器件的可靠性目前尚未确定，肖特基势垒的突变结特性也妨碍肖特基MOSFET使用在高电压和长沟道器件中，在集成电路中这些器件经常与低电压和短沟道器件一起使用，因为不同的电路模块对所使用的晶体管会有所不同的要求。很明显人们希望改进MOS器件结构以及找到克服或者缓解其中难题的方法。 

发明内容

本发明的主要目的是为克服现有技术存在的缺陷，提供具有新源漏结构的MOS器件，具体涉及一种混合源漏场效应晶体管(MOSFET)。 

本发明提供的晶体管具有混合源漏，源极是由常规的pn结构成，漏极为肖特基结。同时，源极和漏极可以互换，即源极为肖特基结，而漏极是常规的pn结。当源漏互换时，器件所表现出来的电性行为是不同的。同常规的pn结相比，本混合源漏MOSFET具有低的寄生电阻和良好的按比例缩小的特性。本发明混合源漏MOSFET能缓解若干与纯粹肖特基源漏MOSFET有关的潜在问题。而且，本发明混合源漏MOSFET源漏结构适合不同电路模块中晶体管的要求，该源漏结构的易互换性能增加电路设计的灵活性。 

本发明中，混合源漏场效应晶体管包含pn结源区和肖特基漏区。 

本发明中，混合源漏场效应晶体管包含肖特基源区和pn结漏区。 

本发明的另一个目的是提供制备混合源漏晶体管的方法。 

本发明的混合源漏通过和晶体管的栅极进行自对准而形成。其中，pn结与肖特基结的分离是通过利用特殊的工艺流程并由晶体管版图的设计进行控制。相邻两个栅齿齿之间的间距决定了源/漏区为pn结或者肖特基结。例如，两个相邻栅齿之间的间距越大，那么源/漏区为pn结，而较小的间距则形成肖特基结。 

本发明的进一步目的是提出包含各种MOSFET器件的集成电路，其中包括源漏区以pn结形式存在或者以肖特基结的形式存在，这主要是由前面提到的相邻两个栅齿之间的距离来决定。举例来说，一个集成电路可以包括由纯粹pn结源漏构成的晶体管，也可以包括由纯粹肖特基结构成的晶体管，或者它们之间的混合源漏晶体管。相邻两个栅齿之间的距离决定了下方源/漏区为pn结或者肖特基结。因而，不同器件的多样化源漏结结构可以很容易的通过自上向下的方法来实现。 

本发明中，集成电路包含混合源漏场效应晶体管。 

本发明中，集成电路包含混合源漏场效应晶体管以及纯粹肖特基源漏场效应晶体管。 

本发明中，集成电路，包含混合源漏场效应晶体管以及纯粹pn结源漏场效应晶体管。 

本发明中，集成电路，包含纯粹肖特基源漏场效应晶体管以及纯粹pn结源漏场效应晶体管。 

本发明中，集成电路，包含混合源漏场效应晶体管、纯粹肖特基源漏场效应晶体管和纯粹pn结源漏场效应晶体管 

为了达到上述目的，本发明提出了形成混合源漏的方法，该方法是一种利用MOS器件栅极的自对准工艺。本发明提出了一个集成的MOS器件。具体而言就是，MOS器件包含一个导电的半导体衬底，该衬底被填满介质的沟槽所隔离，以及包含栅氧化层和栅电极的叠层栅。随后，叠层栅被图形化，分割成三个栅电极。中间的栅电极就作为晶体管沟道上的栅电极，其它两个栅电极位于绝缘隔离层上，分别在中间沟道栅电极的左右两侧，是作为辅助形成混合源漏结构的虚拟栅极。在左侧和中间栅极之间的半导体衬底作为器件的源区。位于右侧和中间栅极之间的半导体衬底作为器件的漏区。左侧和中间栅极之间的距离为d1，右侧和中间栅极之间的距离为d2，假设d1小于d2。淀积一介电层比如二氧化硅或者氮化硅作为牺牲侧墙层。该介质侧墙层的厚度d3满足下面方程： 

d1/2＜d3＜d2/2    (1) 

然后，该侧墙层通过各向异性干法刻蚀，并对侧墙层下面的半导体衬底拥有刻蚀选择性。经过各向异性干法刻蚀，在左侧和中间栅电极之间的半导体衬底表面仍旧被剩余的侧墙介质层覆盖。相反，在中间和右侧栅电极之间的部分半导体衬底表面没有被 侧墙介质层保护。因而，一个不对称的源漏结构就此形成。举例说明，如果对衬底进行和衬底掺杂类型相反的杂质离子注入，那么杂质会直接注入到漏区，通过适当的退火便可形成pn结。由于源区保留着保护性的侧墙介质层，如果离子注入的能量比较低，那么没有任何杂质会注入到源区。随后，进一步刻蚀剩余的牺牲侧墙介质层，因此，源区表面也被暴露出来。然后，通过合适的硅化物工艺，一个肖特基结的源区就形成了。最后，构成了一个包含肖特基源区和pn结漏区的混合源漏MOS晶体管。上述方法具体包括下述步骤： 

a)在掺杂的半导体衬底上形成浅槽隔离； 

b)在半导体衬底上形成叠层栅结构，其中包括栅极的绝缘层和至少拥有一个导电层的栅电极； 

c)叠层栅结构的图形化以及刻蚀，从而在相邻两个浅槽隔离之间形成多栅齿形状； 

d)淀积一牺牲层，该层至少在一处相邻两个栅齿之间在水平方向上合并，并同时至少在位于一个栅齿一侧的半导体衬底表面在水平方向上不合并； 

e)对该牺牲层进行各向异性刻蚀，该刻蚀对半导体衬底具有一定选择性，以致在合并的牺牲层下面的半导体衬底表面仍旧受到剩余牺牲层的保护，而上面没有合并牺牲层的半导体衬底表面被暴露； 

f)在暴露的半导体衬底表面形成pn结源漏区； 

g)进一步去处剩余的牺牲层直到合并牺牲层下的半导体衬底表面也被暴露。 

h)淀积一绝缘物质，然后各向异性刻蚀绝缘材料，以致于沿着栅极的形成侧墙隔离层。 

i)刻蚀之后，之前被合并牺牲层覆盖的半导体衬底表面暴露出来，然后在其上形成肖特基结源漏区 

本发明中，所述的半导体衬底包括单晶硅晶体。 

本发明中，所述的半导体衬底包括绝缘体上的硅(SOI)。 

本发明中，所述的隔离槽是被绝缘材料所填充。 

本发明中，所述的叠层栅结构包含SiO2栅介质和多晶硅栅电极。 

本发明中，所述的叠层栅结构包含高k栅介质和金属栅电极。 

本发明中，所述的多栅齿结构是用在先栅工艺中的场效应晶体管的栅电极。 

本发明中，所述的多栅齿结构是用在后栅工艺中中的场效应晶体管的牺牲栅电极。 

本发明中，所述的多栅齿至少包含一个有效栅齿，该栅齿之下是位于半导体衬底之上的沟道，两侧同样是位于半导体衬底之上的源漏区。 

本发明中，所述的多栅齿至少包含一个虚拟栅齿，它是用来辅助源漏区结构的形成，并不是最终场效应晶体管有效栅电极的一部分。 

本发明中，所述的牺牲层包含比如Si0₂，Si₃N₄或者它们之间相混合的绝缘材料。 

本发明中，所述的pn结源漏区是通过离子注入与掺杂衬底不同的杂质种类，并通过随后的热退火所形成的。 

本发明中，所述的剩余牺牲层开始是部分去除，接着通过低能离子注入和随后的热激火形成源漏浅结扩展区。 

本发明中，所述的肖特基结中的金属是通过硅化物工艺形成的金属硅化物；所述的金属硅化物选自硅化镍，硅化铂或者是它们之间的混合物。 

下面给出详细实施例的具体描述，实例图中相同的附图标记表示相同的组件。通过这些描述，本发明中所提到的和进一步的目的、特点和优势就显而易见了。 

附图说明

图1-7为本发明实例1的一系列按顺序制造半导体器件的工艺步骤截面图。 

图8为本发明实例2的半导体器件结构的截面图。 

图9为本发明实例3的半导体器件结构的截面图。 

图10为本发明实例4的半导体器件结构的截面图。 

图11为本发明实例5的半导体器件结构的截面图。 

图12为本发明实例6的半导体器件结构的截面图。 

具体实施方式

下文结合图示在参考实施例中更具体地描述本发明。方向术语的使用参考了图的方位，比如左，中，右，上，下等。因为在实施例中，各个部分可以放置在很多不同的方位上，方向术语的使用只是为了能够清楚说明，并没有任何限制。 

在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参 考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为限制本发明的范围。 

在下面的描述中，所使用的术语硅片和衬底包括任何具有裸露表面的结构，其上可能已经含有各种集成电路结构。术语衬底也可以理解为包括正在工艺加工中的半导体硅片，可能包括在其上所制备的其它薄膜层。 

实施例1 

图1为本发明实例1的衬底100的截面示意图。衬底100包含晶片101，其中还有隔离槽介质层105，栅介质层106和栅电极107。晶片101的表面为n型或p型掺杂。包含栅介质层106和栅电极107的叠层栅可以用来作为最后半导体器件的叠层栅或者作为后栅极大马士革工艺方法中的牺牲叠层栅。栅介质层106可以通过热生长方式也可以通过淀积方式生成在晶片101的上表面。栅电极107可以包含单个导电层，比如多晶硅或金属栅极，或者包含至少一个导电层的多层结构。晶片101并不限于硅材料，还可以包括其它类型的衬底，比如绝缘体上的硅(SOI)，锗和砷化钾材料。同样要注意的是，图1中所画的简单截面示意图只是构成了衬底100的一部分。举例来说，图1中并没有显示出衬底100在其它部位可能存在的一些结构。 

接下来图2中显示了包含栅电极107和栅介质106的叠层栅在图形化和刻蚀后的结果。刻蚀叠层栅之后，形成了三个分离的梳状式栅电极。位于半导体表面的中间栅电极108成为最后MOS器件的栅电极。位于隔离槽105表面上的左侧栅电极109和右侧栅电极110为虚拟栅电极，它们和中间的栅电极108一起来形成混合源漏。左侧栅电极109和中间栅电极108之间的距离为d1。中间栅电极108和右侧栅电极110之间的距离为d2。本发明中形成混合性源漏的前提条件是d1要明显不等于d2。例如，图2中的d1小于d2。为了提高工艺的控制性，与两个栅电极之间的距离相比，栅电极的高度通常控制在相同范围或者略大。 

之后，如图3所示，淀积一层介质层111。介质层111被用做牺牲侧墙层，用来辅助形成混合源漏。介质层111的厚度为d3。d3应该满足前面所提到的方程(1)。结果，沿着左侧和中间栅电极之间的两个侧墙介质层在水平方向就合并在一起。由于之间的距离较远，沿着右侧和中间栅电极之间的两个侧墙介质层在水平方向就没有合并在一 起。 

然后，通过各向异性的干法刻蚀图4中的介质层111。当栅电极或者半导体衬底表面暴露出来时，为干法刻蚀终点。通常，需要控制干法刻蚀对下面栅电极和半导体衬底的选择性。左侧和中间栅电极之间的剩余的两个侧墙介质层112仍然合并在一起。在中间和右侧栅电极之间的两个侧墙介质层113被分开。因此，在左侧和中间栅电极之间被标示为源区的半导体表面，仍旧由合并在一起的侧墙介质层112所保护。然而，在中间和右侧栅电极之间被标示为漏区的半导体表面，没有被侧墙介质层113完全保护。因此，晶体管的源区和漏区不再偶合在一起，从而可以实现对源和漏区进行不同的后续工艺。举例来说，通过注入与衬底掺杂不同类型的杂质到漏区形成重掺杂区。并通过适当的退火，注入的杂质离子被激活，因此在漏区与半导体衬底之间形成pn结。图4中pn结界面位置为200。如果离子注入能量能非常低，由于在源区上保留着保护性的隔离层，那么没有任何杂质会注入到源区。 

接下来，如图5所示，为了在漏端形成轻掺杂区(LDD)可以有选择的进一步刻蚀侧墙介质层并进行离子注入。侧墙介质层的刻蚀可以各向异性，各向同性或者两者皆有。由于侧墙介质层112没有被完全去除，仍旧可以保护源区。侧墙介质层113在垂直和水平两个方向上都被缩小。这时，可以进行与衬底掺杂类型相反的杂质离子注入。经过适当的退火，就形成了漏端LDD pn结。由于剩余侧墙介质层112的保护，源区没有受到离子注入，因此在源区就不会形成pn结。 

接下来，如图6所示，剩下的牺牲侧墙介质层完全被刻蚀。再次淀积一层厚度小于左侧和中间栅电极距离一半的侧墙介质层，然后各向异性地回刻。从而，沿着栅电极的侧墙形成了隔离层120。 

在此之后，如图7所示，进行形成金属硅化物的步骤。在源和漏两端都可以形成金属硅化物。如果在栅极上面覆盖有多晶硅(图中并没有显示)，那么硅化物同时也会形成在栅极的顶部。在形成硅化物的过程中，要仔细选择硅化物工艺以及所使用的材料，以便源区的肖特基势垒高度能够满足目标要求。因此，通过上述工艺过程可以实现源端为肖特基结，漏端为pn结并在其上有金属硅化物接触的混合源漏结构。应当注意的是以上源漏端的指定只是为了方便说明。在此，源漏端是可以互换，没有任何限制。 

应当注意的是图2到图7中所显示的虚拟栅电极110是用来阐明本发明所使用的方法，如果应用到实际当中，也可以帮助提高工艺制造的稳定性。然而，本发明的肖特 基和pn结混合性源漏结构在没有虚拟栅电极110的情况下也可以按照上叙的方法来形成。同时要注意的是在集成电路中虚拟栅电极通常用来接地或者加一个固定偏压。 

实施例2 

图8为本发明实例2中衬底100的截面示意图。该实例的工艺流程与第一个实例相同。除了图7所描述的元素以外，衬底100由一个多栅齿状的晶体管所组成，包括虚拟栅极109和110，栅极108和额外的栅极111和112以及所对应的额外源漏区域。当相邻两个栅极的间距为d1时，那么之间的源/漏结区为肖特基结。当相邻两个栅极的间距为d2时，那么之间的源/漏结区为pn结。因此很容易通过设计相邻栅齿之间的距离来控制源/漏结的类型。 

实施例3 

图9为本专利实例3中衬底100的截面示意图。该实施例的工艺流程与第一个实施例相同。除了中间栅极108和右边栅极110的间距为d1外，本实例的特征与图7所画一样。结果，在衬底100上形成的MOS晶体管具有纯粹的肖特基源漏区。 

实施例4 

图10为本专利实例4中衬底100的截面示意图。该实例的工艺流程与第一个实例相同。除了中间栅极108和右边栅极110的间距为d2外，本实施例的特征与图7所画一样。结果，在衬底100上形成的MOS晶体管具有纯粹的pn结源漏区。 

以上的工艺流程和器件结构也可以在SOI上实现。 

实施例5 

图11为本专利实例5中衬底400的截面示意图。该实例的工艺流程与第一个实例相类似。与图7相反的是，晶片是基于SOI结构，包含最下面的硅衬底102，埋层氧化物103和顶部有效硅层104。顶部有效硅层104的厚度大于漏区pn结的深度。其它部分与图7所画一致。因为顶部有效硅层104厚度足够厚，因此在衬底400上形成的混合源漏MOS晶体管运行在部分耗尽模式。 

实施例6 

图12为本专利实例6中衬底500的截面示意图。衬底500为一个SOI硅片，包括最下面的硅衬底102，埋层氧化物103和顶部有效硅层104。与图11所示的顶部为厚 的有效硅层相反，图12中顶部有效硅层104为超薄的，厚度从几个纳米到几十纳米。与图11相类似，衬底500包括一个中间栅电极108，一个左侧虚拟栅电极109，一个右侧虚拟栅电极110，在源漏区的硅化物层130，一个在漏区的pn结界面200以及隔离槽介质层105。在超薄SOI器件中通常不需要隔离槽介质层105。在衬底500上的混合源漏MOS晶体管运行在完全耗尽模式，由于源和漏区为肖特基结和pn结，因此该器件具有优良的按比例缩小的能力并拥有极低的肖特基结或pn结泄漏电流。 

需要指出的是在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。 

Claims (22)

1.一种混合源漏场效应晶体管的制备方法，其特征在于，其包含：

a)在掺杂的半导体衬底上形成浅槽隔离；

b)在半导体衬底上形成叠层栅结构，其中包括栅极的绝缘层和至少拥有一个导电层的栅电极；

c)叠层栅结构的图形化以及刻蚀，在相邻两个浅槽隔离之间形成多栅齿形状；

d)淀积一牺牲层，该层至少在一处相邻两个栅齿之间在水平方向上合并，并同时至少在位于一个栅齿一侧的半导体衬底表面在水平方向上不合并；

e)对该牺牲层进行各向异性刻蚀，该刻蚀对半导体衬底具有选择性，以致在合并的牺牲层下面的半导体衬底表面仍旧受到剩余牺牲层的保护，而上面没有合并牺牲层的半导体衬底表面被暴露；

f)在暴露的半导体衬底表面形成pn结源漏区；

g)进一步去处剩余的牺牲层直到合并牺牲层下的半导体衬底表面也被暴露；

h)淀积一绝缘物质，然后各向异性刻蚀绝缘材料，以致于沿着栅极的形成侧墙隔离层；

i)刻蚀之后，之前被合并牺牲层覆盖的半导体衬底表面暴露出来，然后在其上形成肖特基结源漏区。

2.按权利要求1所述的方法，其特征在于，其中，所述的半导体衬底包括单晶硅晶体。

3.按权利要求1所述的方法，其特征在于，其中，所述的半导体衬底包括绝缘体上的硅。

4.按权利要求1所述的方法，其特征在于，其中，所述的隔离槽被绝缘材料所填充。

5.按权利要求1所述的方法，其特征在于，其中，所述的叠层栅结构包含SiO₂栅介质和多晶硅栅电极。

6.按权利要求1所述的方法，其特征在于，其中，所述的叠层栅结构包含高k栅介质和金属栅电极。

7.按权利要求1所述的方法，其特征在于，其中，所述的多栅齿结构是用在先栅工艺中的场效应晶体管的栅电极。 

8.按权利要求1所述的方法，其特征在于，其中，所述的多栅齿结构是用在后栅工艺中的场效应晶体管的牺牲栅电极。

9.按权利要求1所述的方法，其特征在于，其中，所述的多栅齿至少包含一个有效栅齿，该栅齿之下是位于半导体衬底之上的沟道，两侧同样是位于半导体衬底之上的源漏区。

10.按权利要求1所述的方法，其特征在于，其中，所述的多栅齿至少包含一个虚拟栅齿，其辅助源漏区结构的形成，并不是最终场效应晶体管有效栅电极的一部分。

11.按权利要求1所述的方法，其特征在于，其中，所述的牺牲层包含SiO₂，Si₃N₄或者它们之间相混合的绝缘材料。

12.按权利要求1所述的方法，其特征在于，其中，所述的pn结源漏区是通过离子注入与掺杂衬底不同的杂质种类，并通过随后的热退火所形成。

13.按权利要求1所述的方法，其特征在于，其中，所述的剩余牺牲层开始是部分去除，接着通过低能离子注入和随后的热激火形成源漏浅结扩展区。

14.按权利要求1所述的方法，其特征在于，其中，所述的肖特基结中的金属是通过硅化物工艺形成的金属硅化物。

15.按权利要求1所述的方法，其特征在于，其中，所述的金属硅化物是硅化镍，硅化铂或者是它们之间的混合物。

16.一种混合源漏场效应晶体管，其特征在于，其包含pn结源区和肖特基漏区。

17.一种混合源漏场效应晶体管，其特征在于，其包含肖特基源区和pn结漏区。

18.一种集成电路，其特征在于，其包含混合源漏场效应晶体管。

19.一种集成电路，其特征在于，其包含混合源漏场效应晶体管和纯粹肖特基源漏场效应晶体管。

20.一种集成电路，其特征在于，其包含混合源漏场效应晶体管和纯粹pn结源漏场效应晶体管。

21.一种集成电路，其特征在于，其包含纯粹肖特基源漏场效应晶体管和纯粹pn结源漏场效应晶体管。

22.一种集成电路，其特征在于，其包含混合源漏场效应晶体管、纯粹肖特基源漏场效应晶体管和纯粹pn结源漏场效应晶体管。 

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