CN103872132B - 金属氧化物半导体(mos)晶体管及其制作方法 - Google Patents
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Abstract
本发明揭示一种金属氧化物半导体晶体管MOS及其制作方法，其中相对于栅极电极的宽度增加有效沟道长度。在结构的表面处形成上覆于虚拟栅极电介质材料上的虚拟栅极电极，所述结构具有自对准的源极/漏极区域及在虚拟栅极结构的侧壁上的电介质间隔件。所述虚拟栅极电介质下伏于所述侧壁间隔件下。在包含从所述间隔件下方移除所述虚拟栅极电极及所述下伏虚拟栅极电介质材料之后，执行硅蚀刻以在下伏衬底中形成凹部。相对于所述凹部的底部的蚀刻，此蚀刻由于晶体定向而在底切侧上为自限制的。接着，将所述栅极电介质及栅极电极材料沉积到其余空隙中，举例来说以形成高k金属栅极MOS晶体管。
Description
相关申请案的交叉参考
不适用。
关于联邦资助的研究或开发的声明
不适用。
技术领域
本发明在集成电路及其制造领域中。本发明的实施例更明确地说涉及具有极窄栅极电极的金属氧化物半导体场效应晶体管(MOSFET)。
背景技术
许多现代电子装置及系统现在包含用于控制及管理宽广范围的功能及有用应用的实质计算能力。此项技术中基础的是，实现晶体管及其它固态装置的结构的物理特征大小的大小的减小实现每单位“芯片”面积较多电路功能的较大集成，或相比来说，给定电路功能的芯片面积的减小的消耗。给定成本的集成电路的能力已由于此小型化趋势而大大增加。
近年来半导体技术中的进步已使得最小装置特征大小(例如，金属氧化物半导体(MOS)晶体管的界定晶体管沟道长度的栅极电极的宽度)能够缩小为极亚微米范围。现有技术水平晶体管沟道长度现在接近亚20纳米范围，其为与源极及漏极耗尽区宽度相同的数量级。然而，在这些极小沟道长度下，已观察到MOS晶体管的电特性中的特定不合意的效应。这些不合意的效应在此项技术中称为“短沟道效应”或“SCE”。
这些短沟道效应中的一者在此项技术中称为“弹道运输行为”或表面散射，其将载子迁移率减小到足以在晶体管的电性质中观察到的程度。已观察到，大约20nm或小于20nm的栅极宽度(即，有效沟道长度)易经受此短沟道效应。
另一短沟道效应称为漏极诱发的势垒降低，其指具有极短沟道长度的晶体管中的沟道区域中的载子的电位势垒的减小。此势垒降低允许电子甚至在栅极到源极电压低于阈值电压的情况下在Vds偏置下从源极行进到漏极。在数字电路中，特别是在对电力消耗敏感的应用(例如移动装置、可植入医疗装置及其它电池供电的系统)中，此亚阈值泄漏通常为不合意的。
另一不合意的亚阈值效应称为逆窄宽度效应(“INWE”)，其中阈值电压随较窄沟道宽度变低。已观察到，此效应集中于晶体管沟道的边缘处，尤其在下伏于栅极电极下的有源场边缘处。由于INWE造成的泄漏通常展现跨过特别是在其中沟道边缘未得到很好控制的装置中的晶体管群体的相对大的变化。此大的变化在依赖于装置特性的良好匹配的那些模拟电路中尤其有问题。
其它短沟道效应包含：速度饱和，其减小跨导；碰撞电离，其可致使源极到衬底泄漏；及“热”电子的产生及陷获，其通过随时间增加其阈值电压而使晶体管性能降级。
通过其它背景的方式，将MOS晶体管特征大小比例缩小成深亚微米领域迫使将MOS栅极电介质层(如果使用常规栅极电介质层(例如，二氧化硅))薄化到从栅极电流泄漏、制造合格率及可靠性的立场可有问题的程度。响应于常规栅极电介质材料的此限制，所谓的“高k”栅极电介质(例如氧化铪(HfO2))已变得流行。这些电介质具有比二氧化硅及氮化硅高的电介质常数，从而准许那些膜比对应二氧化硅膜在物理上厚，同时保持适合于供在高性能MOS晶体管中使用。尤其与这些高k栅极电介质组合的金属及金属化合物(例如钛氮化物、钽硅氮化物、钽碳化物等等)的栅极电极现在也在现代MOS技术中流行。这些金属栅极电极消除特别是在需要这些技术的极小特征大小处显而易见的不合意的多晶硅耗尽效应。
通过其它背景的方式，第7,804,130号美国专利描述打算从由栅极宽度界定的长度增加晶体管的有效沟道长度的常规凹入沟道MOS晶体管。根据此方法，在虚拟栅极氧化物结构上方形成“虚拟”多晶硅栅极电极，所述虚拟栅极氧化物结构具有在所述虚拟栅极电极的侧壁上的间隔件；以相对于所述虚拟栅极电极自对准的方式执行源极及漏极植入。在整体沉积电介质层之后，移除虚拟栅极电极及栅极氧化物，后续接着向间隔件之间的硅沟道区域中蚀刻凹部。沟道区域的此蚀刻揭示为在<100>硅晶体平面中优先，而在<111>平面中为自限制的，此在此过程中产生沿<111>平面表面的V形凹入导电沟道。在凹部上方沉积栅极电介质、后续接着将最终栅极电极沉积到间隔件之间的开口中完成晶体管。
通过其它背景的方式，金姆(Kim)的“用于亚50nm DRAM及NAND快闪制造的技术(Technology for sub-50nm DRAM and NAND Flash Manufacturing)”，技术文摘，2005IEEE国际电子装置会议(IEEE，2005)，第323页到第326页描述一种其中将单元晶体管形成为凹入沟道装置的动态随机存取存储器(DRAM)阵列。
发明内容
本发明的实施例提供一种晶体管结构及其制作方法，所述晶体管结构提供相对于栅极电极的宽度增加的沟道长度。
本发明的实施例提供其中显著减小短沟道效应的此结构及方法。
本发明的实施例提供可容易地实施高k金属栅极技术的此结构及方法。
参考以下说明书连同其图式的所属领域的技术人员将明了本发明的实施例的其它目标及优点。
本发明的实施例可实施于替代栅极晶体管及方法中，其中将虚拟栅极电极的侧壁上的电介质间隔件形成为上覆于在单晶硅表面上方形成的虚拟栅极电介质膜上。通过多晶硅蚀刻的方式移除所述虚拟栅极电极，后续接着包含从所述电介质间隔件下方的选择性蚀刻所述虚拟栅极电介质膜。凹部到硅表面中的硅蚀刻从最终晶体管中的载子迁移率的立场沿优先平面底切电介质间隔件。接着，在所产生凹入沟道区域上方形成栅极电介质层，后续接着在所述栅极电介质上方形成栅极电极以界定晶体管。
在本发明的一些实施例中，以相对于虚拟栅极电极自对准的方式形成源极及漏极区域，使得较重掺杂的源极/漏极植入区域比较轻掺杂的漏极延伸区域浅。
附图说明
图1a是包含根据本发明的实施例构造的晶体管的集成电路的一部分的平面图。
图1b是包含根据本发明的实施例构造的晶体管的图1a的集成电路的部分的横截面图。
图2a到2k是图1a的集成电路的部分的横截面图，其图解说明根据本发明的实施例的形成晶体管的方法中的步骤。
图3是图解说明在根据本发明的实施例的图2a到2k的方法中形成的凹部的表面处的硅晶体定向的横截面图。
具体实施方式
将连同其实施例(即，实施为使用高k栅极电介质及兼容金属的栅极材料的集成电路)描述本发明，这是因为预期本发明将在用于此应用中时尤其有益。然而，预期本发明的实施例将在连同其它技术使用及用于其它应用中时有益。因此，将理解，以下说明仅通过举例方式提供且并不打算限制所主张的本发明的真实范围。
图1a及1b分别在平面图及横截面图中图解说明根据本发明的实施例构造的晶体管10的两个例子。在此实例中，每一晶体管10为在单晶硅衬底12的表面的选定位置处形成的金属氧化物半导体(MOS)晶体管。更具体来说，每一晶体管10为在衬底12的表面的有源区域处形成的n沟道MOS晶体管。如此项技术中已知，有源区域界定为衬底12的表面的位于隔离电介质结构15之间(或取决于集成电路的较大比例布局，由单个此类结构15环绕)的那些位置。在此实例中，隔离电介质结构15形成为由通过沉积到向衬底12的表面中蚀刻的凹部中等等形成的电介质材料元件组成的浅沟槽隔离(STI)结构。
尽管本说明与彼此邻近安置于单个有源区域中的类似晶体管10有关，但当然应理解，本发明的实施例可直接应用于晶体管10的单个例子(即，在其自身的有源区域例子中)或在相同有源区域中具有彼此相同或变化的大小的两个以上晶体管10。
如图1b中所展示，晶体管10为形成到p型阱14中的n沟道MOS晶体管，所述p型阱在此实例中为通过常规离子植入及扩散退火的方式形成到衬底12的选定位置中的p型掺杂区域。或者，晶体管10可在不存在阱区域的情况下直接形成到p型衬底12中。此外，在替代方案中，晶体管10可根据常规绝缘体上硅(SOI)技术在安置于绝缘层上方的半导体层的表面处或在如此项技术中已知的其它类似衬底结构中形成。如熟悉此项技术的读者参考本说明书将显而易见，本发明的实施例可应用于n沟道及p沟道MOS晶体管两者。
晶体管10的栅极结构18各自上覆于有源区域的一部分上且在任一端上延伸到隔离电介质结构15上，如图1a中所展示。在本发明的此实施例中，栅极结构18由金属或导电金属化合物(例如钛、钨、钽、钛氮化物、钽氮化物、钨氮化物等等)形成。在此实例中，栅极结构18通过栅极电介质17与p阱14的表面分离。根据本发明的此实施例，栅极电介质17由“高k”电介质材料(例如氧化铪(HfO2)、蛤锆氧化物(HfZrOx))及高k材料的组合(例如氧化铪与锆氧化物组合(例如，HfO2/ZrO2及ZrO2/HfO2))的薄层组成。或者，可在本发明的实施例中使用此项技术中已知的其它高k电介质材料。
预期尤其连同极窄栅极宽度结构考虑本发明的益处，本发明的实施例在连同如本说明书中所描述的高k金属栅极晶体管10构造及使用时特别有益。或者，预期本发明的实施例还可在与其它材料(例如多晶硅栅极电极及常规栅极电介质膜(例如二氧化硅及氮化硅))一起使用时有益。
如图1a及1b中所展示，电介质间隔件19沿栅极结构18的侧壁的部分安置。衬底12的下伏于间隔件19下、可能在邻近于间隔件19安置或安置于所述间隔件的侧上的蚀刻停止电介质层22下方延伸达一距离的表面部分(在此实例中，p阱14)含有栅极结构18的通过栅极电介质17与下伏硅分离的延伸部。如下文将进一步详细地描述，栅极结构18的这些部分及栅极电介质17在由间隔件19界定且底切所述间隔件的位置处形成到向衬底12的表面中蚀刻的凹部中，如所展示。
在本发明的此实施例中，源极/漏极区域16为在选定位置处从表面延伸到所要深度到p阱14中的重掺杂n型部分。在此实例中，源极/漏极区域16以相对于栅极结构18及其间隔件19自对准的方式形成。如从图1b显而易见，晶体管10为轻掺杂漏极类型，这是因为漏极延伸区域20下伏于相应源极/漏极区域16下；这些漏极延伸区域20为延伸到源极/漏极区域16下方的深度的较轻掺杂的n型掺杂区域，且用以减小在小几何形状装置(例如晶体管10)中普遍的热电子效应。源极/漏极区域16与其漏极延伸区域20的结轮廓由侧壁间隔件19界定。如此项技术中众所周知且如下文将描述，漏极延伸部20通过在界定栅极结构18之后执行的第一离子植入过程形成且与其自对准，后续接着在形成间隔件19之后的第二植入以形成较重掺杂的源极/漏极区域16。
如图1b中所展示，蚀刻停止电介质层22及层间电介质24邻近于栅极结构18及间隔件19安置于有源区域上方，且还安置于上覆于隔离电介质结构15上的位置处。在本发明的此实施例中，蚀刻停止电介质层22下伏于层间电介质24下且由彼此不同的材料构造；举例来说，蚀刻停止电介质层22可由氮化硅形成而层间电介质24可为二氧化硅。
如图1a及1b中所展示，接触开口23位于中心源极/漏极区域16的选定位置处。接触开口23通过在所述位置处掩蔽蚀刻层间电介质24、后续接着在所述相同位置处蚀刻蚀刻停止电介质22从而在所述位置处暴露源极/漏极区域16的表面而形成。将随后将导体(未展示)沉积到接触开口23中，以提供源极/漏极区域16的所述例子与集成电路中的其它处之间的电连接。将类似地在所要位置处对源极/漏极区域16的其它例子及栅极结构18做出接触及导电连接，但为了清晰起见未在图1a及1b中展示。
出于此定义的目的，术语“栅极宽度”将指栅极电极在大体平行于晶体管的源极与漏极之间的导电方向的方向上的通常较窄尺寸。举例来说，在常规平面MOS晶体管中，此栅极宽度基本上界定“沟道长度”，所述沟道长度为晶体管的源极与漏极之间在其线性区域(在夹断之前)中的反转沟道的长度。相比来说，术语“栅极长度”及“沟道宽度”将指垂直于源极/漏极导电方向的栅极电极(及因此导电沟道)的大小。出于本说明的目的，为进一步详细描述这些定义，常规MOS晶体管的跨导将因此与沟道宽度对沟道长度的比率(W/L)成比例且类似于栅极长度对栅极宽度的比率。
根据本发明的实施例，晶体管10的栅极结构18具有通过光刻图案化及制造过程的蚀刻技术界定且通常为所述技术的最小特征大小的栅极宽度GW。此栅极宽度GW基本上对应于栅极结构18的上部部分的宽度(如图1a及1b中所展示)，且由最小特征大小界定以用于图案化及蚀刻根据本发明的实施例的多晶硅“虚拟”栅极电极。
参考图1b，晶体管10的反转沟道将从栅极结构18的一侧上的漏极延伸部20与p阱14之间的p-n结延伸到同一栅极结构18的另一侧上的p阱14与漏极延伸部20之间的p-n结。根据本发明的实施例的晶体管10的凹入构造产生比经图案化栅极宽度GW实质上长的有效电沟道长度CL，如图1a及1b中所展示。预期在本发明的实施例的实施方案中，沟道长度CL可比经图案化栅极宽度GW长出50％。举例来说，预期本发明的实施例使得能够形成具有约20nm的栅极宽度GW且具有介于从约22nm到多达30nm之间的沟道长度CL的晶体管10。预期相对于经受弹道运输行为、漏极诱发的势垒降低及其它短沟道效应的常规晶体管，相对于栅极宽度GW延长的此有效沟道长度CL实质上减小影响根据本发明的实施例的晶体管10的短沟道效应。根据本发明的实施例，获得此益处，同时仍使得栅极结构18能够具有伸入亚微米范围的极小栅极宽度，从而减小实现整体集成电路功能所需的芯片面积。
另外，预期根据本发明的实施例构造的晶体管10将与其较长有效沟道长度组合获得绝佳性能，其具有比常规凹入沟道晶体管相对好的性能。举例来说，以第7,804，130号美国专利中所描述及上文所论述的方式构造的晶体管产生V形沟道区域，其中其表面遵循<111>硅晶体定向平面。相比来说，如下文将进一步详细描述，晶体管10在凹部的底部处沿<100>表面具有较长沟道长度，而底切蚀刻在<111>平面处为自限制的。如此项技术中已知，<100>表面为较光滑表面，从而展现较高载子迁移率及因此改进的性能。
现在参考图2a到2k，现在将参考在制造过程的各个阶段处的结构的横截面图描述根据本发明的实施例的制作集成电路中的晶体管10的方法。本说明以呈图2a中所展示的形式的集成电路结构开始，其中所述结构包含常规多晶硅栅极MOS集成电路共有的特征。在此实例中，通过常规离子植入过程在单晶硅衬底12的表面处形成p阱14。如果在互补MOS(CMOS)集成电路中形成晶体管10，那么可视需要在衬底12的其它位置处形成n型阱。或者，如果衬底12具有适当沟道导电性类型及掺杂剂浓度，那么可在不迫使阱植入的情况下在衬底12的表面处形成晶体管10。此外，在替代方案中，预期本发明可实施于其它类型的半导体主体中，举例来说在根据众所周知的绝缘体上硅(SOI)技术上覆于绝缘体层上的单晶半导体层中。预期在此情形中，这些及其它实施方案环境在权利要求书的范围内。
隔离电介质结构15从其表面延伸到衬底12中，且可充当p阱14的边界。在此实例中，隔离电介质结构15由根据众所周知的浅沟槽隔离(STI)技术沉积到经蚀刻沟槽中的二氧化硅组成。隔离电介质结构15的其它例子将存在于在其处表面元件的电隔离为合意的那些位置处。衬底12的表面的有源区域界定于在其处不存在隔离电介质结构15的那些位置处。
在图2a中所展示的制造时刻，整体安置“虚拟”栅极电介质层30，包含在p阱14的表面处的有源区域及隔离电介质结构15上方。虚拟栅极电介质30称为“虚拟”层，这是因为其将为了支持晶体管10的最终栅极电介质而最终被移除。虚拟栅极电介质30可为二氧化硅或氮化硅或两者的组合，或者可由适合于其占位器功能的某种其它材料组成。虚拟多晶硅栅极结构32在将在其处形成最终金属晶体管栅极结构18的位置处上覆于虚拟栅极电介质30上；如此，最终移除这些虚拟多晶硅栅极结构32，如下文将描述。通过整体沉积多晶硅材料、后续接着掩膜材料的光刻图案化及各向异性蚀刻而以常规方式形成虚拟多晶硅栅极结构32。如上文所提及，预期通常对所使用的制造技术的最小特征大小执行此经图案化蚀刻；在任何情况下，将虚拟栅极多晶硅结构32图案化并蚀刻为栅极宽度GW，如图2a中所展示。根据本发明的实施例，虚拟多晶硅栅极结构32的蚀刻不从蚀刻多晶硅的那些位置移除虚拟栅极电介质层30，如图2a中所展示。
根据本发明的实施例，在过程的此阶段处植入漏极延伸部20，以便以相对于虚拟多晶硅栅极结构32自对准的方式形成所述漏极延伸部。此过程植入所要剂量及能量的n型离子以便界定最终所要深度及掺杂剂浓度的漏极延伸部20。可在过程的此阶段处执行退火以在所要最终深度处或附近形成漏极延伸部20，如图2a中所展示；或者，后续退火或高温过程可用以使经植入掺杂剂扩散到所要轮廓，如此项技术中已知。
接着，在虚拟栅极结构32的侧上形成侧壁间隔件19，如图2b中所展示。电介质间隔件19可由任何适合电介质材料(例如二氧化硅或氮化硅)且通过化学气相沉积后续接着各向异性蚀刻的方式而以常规方式形成。作为间隔件19的材料的各向异性蚀刻的一部分或通过单独且后续蚀刻的方式，接着在不下伏于虚拟栅极结构32及间隔件19下的那些位置处从表面移除虚拟栅极电介质层30。为促进虚拟栅极电介质层30的移除，针对电介质间隔件19选择不同于虚拟栅极电介质层30的材料的材料(例如，氮化硅对二氧化硅)可为优选的。如下文将变得显而易见，间隔件19的宽度将用以界定随后向衬底12的表面中蚀刻的沟道凹部的大小及形状。
另外，如图2b中所展示，间隔件19还界定重掺杂的源极/漏极区域16的放置，所述重掺杂的源极/漏极区域通过在形成间隔件19的各向异性蚀刻之后执行的离子植入形成。此源极/漏极植入过程植入所要剂量及能量的n型离子以便以相对于虚拟栅极结构32及间隔件19自对准的方式界定最终所要深度及掺杂剂浓度的源极/漏极区域16。如此项技术中典型的，源极/漏极区域16将比漏极延伸部20重的掺杂n型(在此实例中，针对n沟道晶体管10)。然而，根据本发明的实施例，选择源极/漏极植入的能量及最终驱入退火条件，使得将源极/漏极区域16形成为比漏极延伸部20浅的深度，使得漏极延伸部20将有效地环绕源极/漏极区域16，如图2b中所展示。可在过程的此阶段处执行驱入扩散退火以将源极/漏极区域16(及视需要，漏极延伸部20)形成为所要最终深度，或考虑到其它高温处理，可在过程中稍后执行此退火。
在源极/漏极植入之后，接着整体沉积蚀刻停止电介质层22，从而产生图2c中所展示的结构。蚀刻停止电介质层22为不同于上覆材料的组合物的常规电介质材料(举例来说，氮化硅)以便抵抗所述上覆材料的蚀刻。特别是如果所述材料的蚀刻将在不同物理层级处停止，那么此蚀刻停止给所述上覆蚀刻提供过程余量，同时保护下伏结构(例如，源极/漏极区域16的表面)，如此项技术中已知。蚀刻停止电介质层22的厚度及组合物将因此取决于特定材料及所涉及的蚀刻。预期，所属领域的技术人员将能够相应地在不具有过度实验的情况下容易地选择蚀刻停止电介质层22的适当特性。
在本发明的此实施例中，接着整体沉积层间电介质层24，从而覆盖蚀刻停止电介质层22，如图2d中所展示。根据本发明的此实施例，如所沉积的层间电介质层24将相对厚，从而在如由蚀刻停止电介质层22覆盖的虚拟栅极结构32的厚度上方很好地延伸。如上文所提及，层间电介质层24的组合物将不同于蚀刻停止电介质层22的组合物以促进其蚀刻。举例来说，如果蚀刻停止电介质层22为氮化硅，那么层间电介质层24可由二氧化硅形成。
根据本发明的实施例，接着通过化学机械抛光(CMP)的方式将结构平面化到暴露虚拟多晶硅栅极结构32的顶部表面的深度(如图2e中所展示)，同时仍确保充分层间电介质层24厚度以使下伏结构适当绝缘。接着，通过适当蚀刻的方式移除虚拟多晶硅栅极结构32，从而产生图2f的结构。此多晶硅蚀刻可为使用“湿式”蚀刻或等离子蚀刻的毯覆蚀刻，或者可为掩蔽蚀刻使得多晶硅栅极结构28中的特定多晶硅栅极结构可保持充当最终晶体管栅极电极或集成电路中的其它处的其它结构，例如电阻器或电容器板。
如图2f中所展示，通过移除虚拟多晶硅栅极结构32而暴露虚拟栅极电介质30的部分。根据本发明的实施例，接着通过蚀刻在这些经暴露位置处移除虚拟栅极电介质30，所述蚀刻展现到如下程度的各向同性：使得移除虚拟栅极电介质30下伏于间隔件19下的部分，从而在下伏于间隔件19下的那些位置处暴露衬底12的表面。虚拟栅极电介质30的此蚀刻可为适当物质的“湿式”蚀刻(即，将表面暴露于所要蚀刻剂的液体溶液，如此项技术中已知)或者可为使用适当蚀刻剂且在移除虚拟栅极电介质30在间隔件19下方的那些部分的条件下的等离子蚀刻。图2g图解说明在虚拟栅极电介质30的此移除之后的结构。
作为与用以移除虚拟栅极电介质30相同的蚀刻的一部分或通过后续单独蚀刻的方式，接着根据本发明的实施例执行向衬底12的表面中蚀刻凹部。以展现到如下程度的各向同性的方式执行此硅蚀刻：形成延伸到邻近于间隔件19的电介质材料(例如，蚀刻停止电介质22)下方的某一距离的凹部，如图2h中所展示。适合于此硅蚀刻的蚀刻的实例包含使用硅蚀刻剂(例如氢氧化钾、氢氧化铵或氢氧化四甲铵)的液体溶液的湿式蚀刻及使用硅蚀刻剂(例如氢氧化钾、氢氧化铵或氢氧化四甲铵)的活性物质的等离子蚀刻。
优选地，此硅蚀刻(无论是湿式蚀刻还是等离子蚀刻)在<111>硅晶体平面中为自限制的，而优先地蚀刻<100>硅平面。参考图3，将此蚀刻施加到具有在其处形成晶体管10的<100>表面的衬底12产生具有在<111>平面中的侧表面的在<100>平面中的凹部的底部表面，如所展示。考虑到与<111>表面相比，<100>晶体表面相对平滑，从而提供比在<111>平面中高的载子迁移率，预期此定向为尤其有益的。由于晶体管10的反转沟道在凹部的相对侧上的p阱14与n型漏极延伸部20之间的冶金结之间延伸，因此本发明的实施例因此产生具有一沟道长度CL(图1b)的凹入沟道，所述沟道长度实质上长于经图案化栅极宽度GW且大部分(如果并非全部)沟道长度CL沿着高迁移率<100>硅表面。此定向因此提供具有增加的沟道长度CL的晶体管10以便减小短沟道效应，同时由于最优<100>硅晶体表面处的其沟道(即，在最优<110>方向上的源极/漏极导电，如所展示)而仍提供绝佳电性能。
参考图2i，接着在凹部中且还沿着间隔件19及其它电介质结构(例如，蚀刻停止电介质22)的侧形成栅极电介质17。在本发明的实施例中，考虑到本发明的实施例所呈现的到衬底12中的凹部的复杂几何形状，通过原子层沉积(ALD)的方式形成栅极电介质17以确保适当电介质完整性。根据所要电性质及晶体管10的构造选择栅极电介质17的材料。针对高k金属栅极技术的实例，栅极电介质17将由以下各项形成：高k材料(例如氧化铪(HfO2)；蛤锆氧化物(HfZrOx))；高k材料的组合(例如氧化铪与氧化锆组合(例如，HfO2/ZrO2及ZrO2/HfO2))；及此项技术中已知的其它高k电介质材料。
接着，可沉积栅极结构18的材料，从而用已经到位的栅极电介质17填充间隔件19与到衬底12中的凹部之间的空隙的内部。此沉积的特定机制可取决于材料的物质、所填充的空隙的形状及大小等等；适当沉积技术的实例包含ALD、反应溅射、化学气相沉积等。针对高k金属栅极技术的实例，栅极结构18的组合物可包含金属(例如钛、钨、钽、钛氮化物、钽氮化物、钨氮化物等等)及其组合，视需要包含势垒层。在沉积之后，可再次执行结构的平面化。预期，参考本说明书的所属领域的技术人员将能够容易地沉积栅极结构18的材料以便形成栅极结构18，如图2j中所展示。
接着，可以常规方式进行到晶体管10的端子的接触。在本发明的此实施例中，关于蚀刻停止电介质22与层间电介质24的组合，适合方法包含层间电介质24的用以从所要接触位置23(图1b)移除所述材料的掩蔽蚀刻，其中蚀刻在蚀刻停止电介质层22上停止。图2k中展示此结构的结果。接着，可视需要使用与用以界定层间电介质24的蚀刻相同的经图案化掩模执行蚀刻停止电介质层22自身的单独蚀刻以便暴露所要接触位置(例如，源极/漏极区域16)。上文所论述的图1a及1b中展示过程中的此时刻处的所产生结构。
接着，以包含适当上覆金属导体的沉积及图案化、额外层间电介质层的形成及穿过那些层的接触位置的蚀刻的常规方式完成集成电路，根据将在集成电路中形成的导体层级的数目重复此些过程。
如上文所描述，本发明的实施例产生具有比由栅极电极的宽度界定的长度长的有效沟道长度的晶体管结构及制作此些晶体管结构的方法。所产生晶体管因此比具有相同经图案化栅极宽度的栅极电极的常规平面晶体管更不易于经受短沟道效应。因此，本发明的实施例特别非常适于具有能够获得深入亚微米范围(举例来说，小到20nm或小于20nm)的栅极宽度且如此适合于极高级集成及每单位芯片面积的装置密度的现代制作技术的实施方案。此外，本发明的实施例使得能够使用其中大多数(如果并非全部)导电沟道出于电性能的目的而沿着优先晶体定向的凹入沟道形成此些晶体管。因此，改善由于增加的沟道长度及伴随的减小的短沟道效应造成的电性能的潜在降级。本发明的实施例还与现代高k金属栅极晶体管构造容易地共存。
尽管已根据本发明的实施例描述了本发明，但当然预期参考本说明书及其图式的所属领域的技术人员将明了这些实施例的修改形式及替代方案，此些修改形式及替代方案获得本发明的优点及益处。预期此些修改形式及替代方案在如本文中随附主张的本发明的范围内。
Claims (19)
1.一种在单晶硅的表面处形成的金属氧化物半导体场效应晶体管，所述表面具有第一导电性类型，所述金属氧化物半导体场效应晶体管包括：
第二导电性类型的源极及漏极区域，其在所述表面的通过所述单晶硅中的凹部彼此分离的位置处形成；
第一及第二电介质结构，其分别安置于所述源极及漏极区域上方，所述第一及第二电介质结构中的每一者具有安置于所述凹部的部分的正上方的部分；
栅极电介质层，其安置于所述凹部的表面处且在所述第一及第二电介质结构的部分的正下方以及在所述凹部的上方的所述第一及第二电介质结构的垂直边缘上方延伸；
栅极电极，其安置于所述凹部内且通过所述栅极电介质层与所述表面分离，所述栅极电极具有在所述第一及第二电介质结构的部分的正下方延伸的部分。
2.根据权利要求1所述的晶体管，其中所述源极及漏极区域各自包括：
所述第二导电性类型的第一掺杂部分，其从所述表面延伸到第一深度；及
所述第二导电性类型的第二掺杂部分，其环绕所述第一掺杂部分，从所述表面延伸到大于所述第一深度的第二深度，所述第二掺杂部分比所述第一掺杂部分被更轻地掺杂。
3.根据权利要求1所述的晶体管，其中所述第一及第二电介质结构各自包括：
中心部分，其由第一电介质材料形成；及
电介质间隔件，其由第二电介质材料形成，安置于所述中心部分的一侧上及所述凹部的一部分上方，其中所述栅极电介质层沿所述电介质间隔件的整个底部表面延伸。
4.根据权利要求3所述的晶体管，其中所述第一及第二电介质结构各自进一步包括：
蚀刻停止部分，其安置于所述中心部分下方及所述中心部分与所述电介质间隔件之间，其中所述栅极电极在所述电介质间隔件与所述蚀刻停止部分下方延伸。
5.根据权利要求1所述的晶体管，其中所述栅极电介质层包括高k电介质材料；
且其中所述栅极电极包括金属。
6.根据权利要求1所述的晶体管，其中下伏于所述第一及第二电介质结构的所述部分下的所述凹部的所述部分具有在<111>晶体平面中的表面；
且其中所述凹部具有在<100>晶体平面中的底部表面。
7.一种制作在单晶硅的表面处形成的金属氧化物半导体场效应晶体管的方法，所述表面具有第一导电性类型，所述方法包括：
在所述表面的选定位置处形成虚拟栅极电介质，所述表面的所述选定位置具有第一导电性类型；
在所述选定位置处形成上覆于所述虚拟栅极电介质上的虚拟栅极电极；
在所述虚拟栅极电极的相对侧上形成电介质结构，所述电介质结构的部分上覆于所述虚拟栅极电介质的部分上；
将第二导电性类型的源极/漏极区域在所述虚拟栅极电极的相对侧上的位置处形成到所述表面中；
接着移除第一虚拟栅极电极；
从所述表面的所述选定位置及所述电介质结构的部分的正下方蚀刻虚拟栅极电介质材料；
在所述电介质结构之间及正下方的位置处向所述硅中蚀刻凹部；
在所述凹部的表面处形成栅极电介质层；及
形成上覆于所述栅极电介质层上及在所述电介质结构之间的栅极电极，所述栅极电极具有在所述电介质结构的正下方延伸的部分。
8.根据权利要求7所述的方法，其中所述形成所述电介质结构的步骤包括：
在所述形成所述虚拟栅极电极的步骤之后，在所述虚拟栅极电极的相对侧壁上形成侧壁电介质间隔件；及
在所述形成源极/漏极区域的步骤之后，在所述源极/漏极区域上方沉积电介质材料。
9.根据权利要求8所述的方法，其中所述形成源极/漏极区域的步骤包括：
在所述形成侧壁电介质间隔件的步骤之前，给所述表面植入所述第二导电性类型的掺杂剂离子以形成从所述表面延伸到第一深度的所述第二导电性类型的区域。
10.根据权利要求9所述的方法，其中所述形成源极/漏极区域的步骤进一步包括：
在所述形成侧壁电介质间隔件的步骤之后，给所述表面植入所述第二导电性类型的掺杂剂离子以形成从所述表面延伸到比所述第一深度浅的第二深度的所述第二导电性类型的区域。
11.根据权利要求8所述的方法，其中所述在所述源极/漏极区域上方沉积电介质材料的步骤包括：
整体沉积蚀刻停止电介质层；
接着整体沉积层间电介质层；
接着执行化学机械抛光以移除所述蚀刻停止电介质及层间电介质层以便暴露所述虚拟栅极电极的顶部表面。
12.根据权利要求7所述的方法，其中所述蚀刻凹部的步骤包括：
将所述表面暴露于硅蚀刻剂。
13.根据权利要求12所述的方法，其中所述暴露步骤将所述表面暴露于所述硅蚀刻剂的液体溶液。
14.根据权利要求12所述的方法，其中所述暴露步骤将所述表面暴露于硅蚀刻剂物质的等离子。
15.根据权利要求12所述的方法，其中所述硅蚀刻剂选自由以下各项组成的群组：氢氧化钾、氢氧化铵及氢氧化四甲铵。
16.根据权利要求12所述的方法，其中布置所述单晶硅使得所述暴露步骤相对于在<111>平面中的表面优先地蚀刻在<100>平面中的硅表面。
17.根据权利要求7所述的方法，其中所述在所述凹部的所述表面处形成栅极电介质层的步骤包括：
沉积一层高k电介质材料。
18.根据权利要求17所述的方法，其中所述形成栅极电极的步骤包括：
沉积一层包括金属的导电材料。
19.一种制作在单晶硅的表面处形成的金属氧化物半导体场效应晶体管的方法，所述表面具有第一导电性类型，所述方法包括：
在所述表面的选定位置处形成虚拟栅极电介质，所述表面的所述选定位置具有第一导电性类型；
在所述选定位置处形成上覆于所述虚拟栅极电介质上的虚拟栅极电极；
在所述虚拟栅极电极的相对侧上形成电介质结构，所述电介质结构的部分上覆于所述虚拟栅极电介质的部分上；
将第二导电性类型的源极/漏极区域在所述虚拟栅极电极的相对侧上的位置处形成到所述表面中；
接着移除第一虚拟栅极电极；
从所述表面的所述选定位置及所述电介质结构的部分下方蚀刻虚拟栅极电介质材料，在所述电介质结构与所述硅之间留下空间；
在所述电介质结构之间及下方的位置处向所述硅中蚀刻凹部；
形成栅极电介质层，所述栅极电介质层沿所述电介质结构的侧表面、沿所述空间中的所述电介质结构的底表面以及沿所述凹部的表面延伸；及
形成栅极电极，所述栅极电极邻近包括在所述空间中以及在所述电介质结构之间的所述栅极电介质层。
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