JP4206768B2 - トランジスタの形成方法 - Google Patents
トランジスタの形成方法 Download PDFInfo
- Publication number
- JP4206768B2 JP4206768B2 JP2003032265A JP2003032265A JP4206768B2 JP 4206768 B2 JP4206768 B2 JP 4206768B2 JP 2003032265 A JP2003032265 A JP 2003032265A JP 2003032265 A JP2003032265 A JP 2003032265A JP 4206768 B2 JP4206768 B2 JP 4206768B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- gate electrode
- dummy gate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/015—Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタの形成方法に関し、より詳しくは、ゲート電極に対する熱酸化処理を行い、ゲート電極エッジ部に熱酸化膜を形成し、ドレイン領域とゲート電極領域との重なりによって発生する寄生キャパシタンスを低下させることにより、特性を向上させることができるトランジスタの形成方法に関する。
【０００２】
【従来の技術】
半導体素子は高集積化及び高速化が進められてきており、トランジスタ全体の大きさも小さくなってきている。それに伴ってソース／ドレインを構成する領域も縮小されたため、素子内部の電気抵抗値が高くなった。
【０００３】
さらに、トランジスタの大きさが小さくなるに従って、ますますゲート電極とソース／ドレイン領域との重なりが増加してきている。そのため、ゲート電極のエッジ部と不純物ドープト領域とが重なる領域に寄生キャパシタンスが発生し、ＧＩＤＬ（Gate Induced Drain Leakage）が増加してきている。その結果、トランジスタの電力消費量が多くなるとともに、チップ速度が低下し、それによってトランジスタの特性が低下するという問題が生じている。
【０００４】
図１は、上記の従来のトランジスタの製造方法を説明するための図であり、製造段階における素子の断面構造を示す断面図である。なお、図１（ａ）は、半導体基板の上にダミーゲート電極を形成し、基板に低濃度の不純物ドープト領域を形成した段階、（ｂ）は、低濃度の不純物ドープト領域の下部からチャネル領域に突出するハローインプラント領域を形成した段階、（ｃ）は、ダミーゲート電極の側壁に絶縁膜スペーサを形成した段階を示す図である。
【０００５】
図１（ａ）に示したように、はじめに半導体基板１の上部に活性領域を画定する素子分離膜（図示省略）を形成した後、活性領域に酸化膜（図示省略）及びゲート電極用導電層（図示省略）を順次形成する。
【０００６】
そして、ゲート電極用マスク（図示省略）を利用して、ダミーゲート電極が形成される部分を除いた残りの部分の酸化膜（図示省略）及びゲート電極用導電層（図示省略）を選択的なエッチング処理によって除去し、ゲート酸化膜３及びゲート電極５が順次積層されたダミーゲート電極７を形成する。
【０００７】
次に、ダミーゲート電極７をマスクとして利用し、半導体基板１の活性領域にｐ形の低濃度の不純物ドープト領域９を形成する。
【０００８】
次に、図１（ｂ）に示したように、低濃度の不純物ドープト領域９の下部の基板１との境界領域に、ハローインプラント領域１１を形成する。
【０００９】
その後、図１（ｃ）に示したように、ダミーゲート電極７を含む表面に絶縁膜（図示省略）を形成した後エッチング処理を行い、絶縁膜スペーサ１３を形成する。
【００１０】
図２は、従来の技術に係るトランジスタの製造方法によって形成されたトランジスタのドレイン領域におけるバイアス電圧と接合リーク電流との関係を示したグラフである。図２から、バイアス電圧（Biasdrain）の増加に伴い、リーク電流（Ｌleak）も増加する傾向があり、また、ゲート電圧（Ｖｇ）が２ボルトから−２ボルトの間では、ゲート電圧が低い方がリーク電流（Ｌleak）が多いことが分る。
【００１１】
このような問題点を克服するため、絶縁膜スペーサ１３を再酸化させることにより、リーク電流の発生を防止する試みも行われたが、その効果はほとんど認められなかった。
【００１２】
【発明が解決しようとする課題】
本発明は、ゲート電極のエッジ部を熱酸化させ、ゲート電極エッジ部下部の不純物ドープト領域とゲート電極との間の絶縁膜の厚さを増加させることにより、寄生キャパシタンスを低下させることができるトランジスタの形成方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、本発明に係るトランジスタの形成方法は、半導体基板上に、ゲート酸化膜とゲート電極とを順に積層することによりダミーゲートを形成するステップ、該ダミーゲート電極を含む表面に、第１の絶縁膜を形成するステップ、該第１の絶縁膜をエッチング処理し、前記ダミーゲート電極の側壁の下部に第１の絶縁膜スペーサを形成するステップ、前記半導体基板と前記ダミーゲート電極とを含む表面に、第２の絶縁膜を形成するステップ、該第２の絶縁膜をエッチング処理し、ゲート電極の上部側壁に第２の絶縁膜スペーサを形成するステップ、前記第１の絶縁膜スペーサを除去し、ゲート酸化膜の側面を露出させる開口部を形成するステップ、熱酸化処理により、前記開口部を埋める熱酸化膜を形成するステップ、前記ダミーゲート電極と前記第２の絶縁膜スペーサと前記開口部を埋める熱酸化膜とをマスクとして、イオン注入法により、低濃度の不純物ドープト領域を形成するステップ、及び前記ダミーゲート電極と前記第２の絶縁膜スペーサと前記開口部を埋める熱酸化膜とをマスクとして、前記半導体基板にハローインプラント処理を施し、前記低濃度の不純物ドープト領域の下部の基板部からチャネル領域に突出したハローインプラント領域を形成するステップを含むことを特徴としている。
【００１４】
上記のトランジスタの形成方法において、前記第１の絶縁膜スペーサは、ダミーゲート電極を含む表面に厚さ１００〜３００Åに酸化膜を蒸着した後、エッチング処理することにより、ダミーゲート電極の下部側面のみに形成するのが好ましい。この時、前記第１の絶縁膜スペーサの高さは３００Å以下、好ましくは５０〜１００Åである。
【００１５】
また、前記第２の絶縁膜スペーサは、窒化物又はアルミナを表面に蒸着した後、エッチング処理することにより、ダミーゲート電極の上部側壁、すなわち前記第１の絶縁膜スペーサの上部に、１００〜３００Åの高さに形成するのが好ましい。
【００１６】
上記の処理の後、半導体基板と第２の絶縁膜スペーサとのエッチング選択比の差を利用して、前記第１の絶縁膜スペーサを除去することにより、ゲート酸化膜が露出した開口部を形成する。
【００１７】
上記の露出したゲート酸化膜に対する熱酸化処理は、８５０〜１０００℃の温度で行うのが好ましく、この処理により、ゲート酸化膜領域にバーズビーク現象が発生して、高さ２００〜５００Åの熱酸化膜が形成される。
【００１８】
上記の処理によりダミーゲート電極側部の上部及び下部絶縁膜の高さ、厚さを調整することができるので、ゲート電極下部領域の電気抵抗値を低下させることができる。また、Leff（L−Short）が低下するので、トランジスタの性能を改善することができる。さらに、後続の工程で発生する、ゲート電極とドレイン領域との重なりが減少するので、GIDL特性を改善することができる。
【００１９】
なお、上記の低濃度の不純物ドープト領域形成のためのイオン注入処理及びハローインプラント処理においては、チャネルの有効濃度を増加させ、素子のマージンを改善することができるように、前者は半導体基板に対する垂線との角度７°〜１５°、後者は３０°〜７０°でイオン注入を行うことが好ましい。
【００２０】
上記のハローインプラント処理は、ポケットインプラント（Pocket Implant）とも呼ばれるもので、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のチャネル長さが小さくなってきていることに伴って、深刻な問題になっているショートチャネル効果を抑制するために導入された処理である。この処理では、ｎＭＯＳの場合はｐ型、ｐＭＯＳの場合はｎ型の不純物がインプラントされた基板を用いることにより、チャネル側のドーパントの濃度を局部的に増加させることができる。
【００２１】
さらに、上記のハローインプラント処理は、バイアス電圧がかかった時に、欠乏層を減少させることができるため、ＤＩＢＬ（Drain Induced Barrier Lowering）のようなショートチャネル効果を効果的に抑制することができる。
【００２２】
このように本発明に係るトランジスタの形成方法によれば、半導体基板の活性領域に形成されるＭＯＳＦＥＴ構造において、ダミーゲート電極側壁の絶縁膜スペーサ領域、及びダミーゲート電極で開口部が形成されたエッジ部を熱酸化させ、ゲート絶縁膜を厚く形成することにより、ドレイン領域とゲート電極領域の重なりにより、ダミーゲート電極のエッジ部に寄生キャパシタンスが発生するのを防止することができる。そのため、ＧＩＬＤの特性低下を抑制することができる。
【００２３】
【発明の実施の形態】
以下、添付する図面を参照し、本発明に係るトランジスタの形成方法を詳しく説明する。
【００２４】
図３および図３−２は、実施の形態に係るトランジスタの形成方法を説明するための図であり、製造段階における素子の構造を示す断面図である。
【００２５】
なお、図３（ａ）は、半導体基板上にダミーゲート電極を形成し、その下部側壁に第１の絶縁膜スぺーサを形成した段階、（ｂ）は、第１の絶縁膜スぺーサの上方のダミーゲート電極の側壁に第２の絶縁膜スぺーサを形成した段階、（ｃ）は、第１の絶縁膜スぺーサを除去した段階を示す図である。
【００２６】
また、図３−２（ｄ）は、熱酸化処理により熱酸化膜を形成した段階、（ｅ）は、半導体基板内に低濃度の不純物ドープト領域、ハローインプラント領域を形成した段階を示す図である。
【００２７】
図３（ａ）に示したように、素子分離酸化膜（図示省略）が形成されているシリコン半導体基板３１上にゲート酸化膜（図示省略）及びゲート電極用導電層（図示省略）を順次形成する。
【００２８】
そして、ゲート電極用マスク（図示省略）を使用したフォトリソグラフィ法によるエッチング処理により、ゲート酸化膜（図示省略）及びゲート電極用導電層（図示省略）をパターニングし、ゲート酸化膜３３及びゲート電極３５で構成されたダミーゲート電極３７を形成する。
【００２９】
さらに、ダミーゲート電極３７を含む表面に、酸化膜を１００〜３００Åの厚さに蒸着することにより、第１の絶縁膜（図示省略）を形成する。
【００３０】
次に、第１の絶縁膜をエッチバックしてダミーゲート電極３７側壁に絶縁膜スペーサ（図示省略）を形成する。この場合、過度にエッチングすることにより、ダミーゲート３７の下部側壁のみに、第１の絶縁膜スペーサ３９が５０〜１００Åの厚さに形成されるようにするのが好ましい。
【００３１】
次に、表面に窒化膜を蒸着することにより、第２の絶縁膜（図示省略）を形成する。
【００３２】
そして、図３（ｂ）に示したように、上記の第２の絶縁膜に異方性エッチングを施し、ダミーゲート電極３７の側面で、かつ第１の絶縁膜スペーサ３９の上部に位置する第２の絶縁膜のみを残して、他の部分を除去する。この処理によって、ダミーゲート電極３７の側壁に、高さ１００〜３００Åの第２の絶縁膜スペーサ４１を形成する。
【００３３】
さらに、図３（ｃ）に示したように、シリコン基板３１と第２の絶縁膜スペーサ４１とのエッチング選択比の差を利用したエッチング処理により、第１の絶縁膜スペーサ３９を除去する。この処理によって、ダミーゲート電極３７のゲート酸化膜３３及びゲート電極３５の下部が露出した開口部を形成する。
【００３４】
次に、図３−２（ｄ）に示したように、ダミーゲート電極３７（図３（ｃ）参照）を含む表面に熱酸化処理を施す。この時、第１の絶縁膜スペーサ３９が除去された開口部を介して、側壁部が露出したゲート電極３５が酸化され、エッジ部に厚さ２００〜５００Åの熱酸化膜４３が成長する。
【００３５】
次に、図３−２（ｅ）に示したように、ダミーゲート電極３７、第２の絶縁膜スペーサ４１及び熱酸化膜４３をマスクとして、半導体基板３１に対する垂線との角度７°〜１５°でイオン注入を行い、低濃度の不純物ドープト領域４５を形成する。
【００３６】
その後、ダミーゲート電極３７、第２の絶縁膜スペーサ４１及び熱酸化膜４３をマスクとして、半導体基板３１に対する垂線との角度３０°〜７０°でイオン注入を行い、ハローインプラント領域４７を形成する。
【００３７】
【発明の効果】
本発明に係るトランジスタの形成方法によれば、ゲート酸化膜エッジ部に対する熱酸化処理により、エッジ部に厚い熱酸化膜を形成し、不純物ドープト領域とゲート電極との重なりを小さくすることができる。そのために、ゲート電極のエッジ部における寄生キャパシタンスの発生が抑制され、ＧＩＤＬによる素子の特性低下を防止することができる。
【図面の簡単な説明】
【図１】従来技術に係るトランジスタの形成方法を説明するための図であり、製造段階における素子の断面構造を示す断面図である。なお、図１（ａ）は、半導体基板上にダミーゲート電極を形成し、基板に低濃度の不純物ドープト領域を形成した段階、（ｂ）は、低濃度の不純物ドープト領域の下部からチャネル領域に突出するハローインプラント領域を形成した段階、（ｃ）は、ダミーゲート電極の側壁に絶縁膜スペースを形成した段階を示す図である。
【図２】従来の技術に係るトランジスタの製造方法によって形成されたトランジスタのドレイン領域におけるバイアス電圧と接合リーク電流との関係を示すグラフである。
【図３】実施の形態に係るトランジスタの形成方法を説明するための図であり、製造段階における素子の構造を示す断面図である。なお、図３（ａ）は、半導体基板の上にダミーゲート電極を形成し、その下部側壁に第１の絶縁膜スぺーサを形成した段階、（ｂ）は、第１の絶縁膜スぺーサの上方のダミーゲート電極の側壁に第２の絶縁膜スぺーサを形成した段階、（ｃ）は、第１の絶縁膜スぺーサを除去した段階を示す図である。
【図３−２】実施の形態に係るトランジスタの形成方法を説明するための図であり、製造段階における素子の構造を示す断面図である。（ｄ）は、熱酸化処理により熱酸化膜を形成した段階、（ｅ）は、半導体基板内に低濃度の不純物ドープト領域、ハローインプラント領域を形成した段階を示す図である。
【発明の属する技術分野】
本発明は、トランジスタの形成方法に関し、より詳しくは、ゲート電極に対する熱酸化処理を行い、ゲート電極エッジ部に熱酸化膜を形成し、ドレイン領域とゲート電極領域との重なりによって発生する寄生キャパシタンスを低下させることにより、特性を向上させることができるトランジスタの形成方法に関する。
【０００２】
【従来の技術】
半導体素子は高集積化及び高速化が進められてきており、トランジスタ全体の大きさも小さくなってきている。それに伴ってソース／ドレインを構成する領域も縮小されたため、素子内部の電気抵抗値が高くなった。
【０００３】
さらに、トランジスタの大きさが小さくなるに従って、ますますゲート電極とソース／ドレイン領域との重なりが増加してきている。そのため、ゲート電極のエッジ部と不純物ドープト領域とが重なる領域に寄生キャパシタンスが発生し、ＧＩＤＬ（Gate Induced Drain Leakage）が増加してきている。その結果、トランジスタの電力消費量が多くなるとともに、チップ速度が低下し、それによってトランジスタの特性が低下するという問題が生じている。
【０００４】
図１は、上記の従来のトランジスタの製造方法を説明するための図であり、製造段階における素子の断面構造を示す断面図である。なお、図１（ａ）は、半導体基板の上にダミーゲート電極を形成し、基板に低濃度の不純物ドープト領域を形成した段階、（ｂ）は、低濃度の不純物ドープト領域の下部からチャネル領域に突出するハローインプラント領域を形成した段階、（ｃ）は、ダミーゲート電極の側壁に絶縁膜スペーサを形成した段階を示す図である。
【０００５】
図１（ａ）に示したように、はじめに半導体基板１の上部に活性領域を画定する素子分離膜（図示省略）を形成した後、活性領域に酸化膜（図示省略）及びゲート電極用導電層（図示省略）を順次形成する。
【０００６】
そして、ゲート電極用マスク（図示省略）を利用して、ダミーゲート電極が形成される部分を除いた残りの部分の酸化膜（図示省略）及びゲート電極用導電層（図示省略）を選択的なエッチング処理によって除去し、ゲート酸化膜３及びゲート電極５が順次積層されたダミーゲート電極７を形成する。
【０００７】
次に、ダミーゲート電極７をマスクとして利用し、半導体基板１の活性領域にｐ形の低濃度の不純物ドープト領域９を形成する。
【０００８】
次に、図１（ｂ）に示したように、低濃度の不純物ドープト領域９の下部の基板１との境界領域に、ハローインプラント領域１１を形成する。
【０００９】
その後、図１（ｃ）に示したように、ダミーゲート電極７を含む表面に絶縁膜（図示省略）を形成した後エッチング処理を行い、絶縁膜スペーサ１３を形成する。
【００１０】
図２は、従来の技術に係るトランジスタの製造方法によって形成されたトランジスタのドレイン領域におけるバイアス電圧と接合リーク電流との関係を示したグラフである。図２から、バイアス電圧（Biasdrain）の増加に伴い、リーク電流（Ｌleak）も増加する傾向があり、また、ゲート電圧（Ｖｇ）が２ボルトから−２ボルトの間では、ゲート電圧が低い方がリーク電流（Ｌleak）が多いことが分る。
【００１１】
このような問題点を克服するため、絶縁膜スペーサ１３を再酸化させることにより、リーク電流の発生を防止する試みも行われたが、その効果はほとんど認められなかった。
【００１２】
【発明が解決しようとする課題】
本発明は、ゲート電極のエッジ部を熱酸化させ、ゲート電極エッジ部下部の不純物ドープト領域とゲート電極との間の絶縁膜の厚さを増加させることにより、寄生キャパシタンスを低下させることができるトランジスタの形成方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、本発明に係るトランジスタの形成方法は、半導体基板上に、ゲート酸化膜とゲート電極とを順に積層することによりダミーゲートを形成するステップ、該ダミーゲート電極を含む表面に、第１の絶縁膜を形成するステップ、該第１の絶縁膜をエッチング処理し、前記ダミーゲート電極の側壁の下部に第１の絶縁膜スペーサを形成するステップ、前記半導体基板と前記ダミーゲート電極とを含む表面に、第２の絶縁膜を形成するステップ、該第２の絶縁膜をエッチング処理し、ゲート電極の上部側壁に第２の絶縁膜スペーサを形成するステップ、前記第１の絶縁膜スペーサを除去し、ゲート酸化膜の側面を露出させる開口部を形成するステップ、熱酸化処理により、前記開口部を埋める熱酸化膜を形成するステップ、前記ダミーゲート電極と前記第２の絶縁膜スペーサと前記開口部を埋める熱酸化膜とをマスクとして、イオン注入法により、低濃度の不純物ドープト領域を形成するステップ、及び前記ダミーゲート電極と前記第２の絶縁膜スペーサと前記開口部を埋める熱酸化膜とをマスクとして、前記半導体基板にハローインプラント処理を施し、前記低濃度の不純物ドープト領域の下部の基板部からチャネル領域に突出したハローインプラント領域を形成するステップを含むことを特徴としている。
【００１４】
上記のトランジスタの形成方法において、前記第１の絶縁膜スペーサは、ダミーゲート電極を含む表面に厚さ１００〜３００Åに酸化膜を蒸着した後、エッチング処理することにより、ダミーゲート電極の下部側面のみに形成するのが好ましい。この時、前記第１の絶縁膜スペーサの高さは３００Å以下、好ましくは５０〜１００Åである。
【００１５】
また、前記第２の絶縁膜スペーサは、窒化物又はアルミナを表面に蒸着した後、エッチング処理することにより、ダミーゲート電極の上部側壁、すなわち前記第１の絶縁膜スペーサの上部に、１００〜３００Åの高さに形成するのが好ましい。
【００１６】
上記の処理の後、半導体基板と第２の絶縁膜スペーサとのエッチング選択比の差を利用して、前記第１の絶縁膜スペーサを除去することにより、ゲート酸化膜が露出した開口部を形成する。
【００１７】
上記の露出したゲート酸化膜に対する熱酸化処理は、８５０〜１０００℃の温度で行うのが好ましく、この処理により、ゲート酸化膜領域にバーズビーク現象が発生して、高さ２００〜５００Åの熱酸化膜が形成される。
【００１８】
上記の処理によりダミーゲート電極側部の上部及び下部絶縁膜の高さ、厚さを調整することができるので、ゲート電極下部領域の電気抵抗値を低下させることができる。また、Leff（L−Short）が低下するので、トランジスタの性能を改善することができる。さらに、後続の工程で発生する、ゲート電極とドレイン領域との重なりが減少するので、GIDL特性を改善することができる。
【００１９】
なお、上記の低濃度の不純物ドープト領域形成のためのイオン注入処理及びハローインプラント処理においては、チャネルの有効濃度を増加させ、素子のマージンを改善することができるように、前者は半導体基板に対する垂線との角度７°〜１５°、後者は３０°〜７０°でイオン注入を行うことが好ましい。
【００２０】
上記のハローインプラント処理は、ポケットインプラント（Pocket Implant）とも呼ばれるもので、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のチャネル長さが小さくなってきていることに伴って、深刻な問題になっているショートチャネル効果を抑制するために導入された処理である。この処理では、ｎＭＯＳの場合はｐ型、ｐＭＯＳの場合はｎ型の不純物がインプラントされた基板を用いることにより、チャネル側のドーパントの濃度を局部的に増加させることができる。
【００２１】
さらに、上記のハローインプラント処理は、バイアス電圧がかかった時に、欠乏層を減少させることができるため、ＤＩＢＬ（Drain Induced Barrier Lowering）のようなショートチャネル効果を効果的に抑制することができる。
【００２２】
このように本発明に係るトランジスタの形成方法によれば、半導体基板の活性領域に形成されるＭＯＳＦＥＴ構造において、ダミーゲート電極側壁の絶縁膜スペーサ領域、及びダミーゲート電極で開口部が形成されたエッジ部を熱酸化させ、ゲート絶縁膜を厚く形成することにより、ドレイン領域とゲート電極領域の重なりにより、ダミーゲート電極のエッジ部に寄生キャパシタンスが発生するのを防止することができる。そのため、ＧＩＬＤの特性低下を抑制することができる。
【００２３】
【発明の実施の形態】
以下、添付する図面を参照し、本発明に係るトランジスタの形成方法を詳しく説明する。
【００２４】
図３および図３−２は、実施の形態に係るトランジスタの形成方法を説明するための図であり、製造段階における素子の構造を示す断面図である。
【００２５】
なお、図３（ａ）は、半導体基板上にダミーゲート電極を形成し、その下部側壁に第１の絶縁膜スぺーサを形成した段階、（ｂ）は、第１の絶縁膜スぺーサの上方のダミーゲート電極の側壁に第２の絶縁膜スぺーサを形成した段階、（ｃ）は、第１の絶縁膜スぺーサを除去した段階を示す図である。
【００２６】
また、図３−２（ｄ）は、熱酸化処理により熱酸化膜を形成した段階、（ｅ）は、半導体基板内に低濃度の不純物ドープト領域、ハローインプラント領域を形成した段階を示す図である。
【００２７】
図３（ａ）に示したように、素子分離酸化膜（図示省略）が形成されているシリコン半導体基板３１上にゲート酸化膜（図示省略）及びゲート電極用導電層（図示省略）を順次形成する。
【００２８】
そして、ゲート電極用マスク（図示省略）を使用したフォトリソグラフィ法によるエッチング処理により、ゲート酸化膜（図示省略）及びゲート電極用導電層（図示省略）をパターニングし、ゲート酸化膜３３及びゲート電極３５で構成されたダミーゲート電極３７を形成する。
【００２９】
さらに、ダミーゲート電極３７を含む表面に、酸化膜を１００〜３００Åの厚さに蒸着することにより、第１の絶縁膜（図示省略）を形成する。
【００３０】
次に、第１の絶縁膜をエッチバックしてダミーゲート電極３７側壁に絶縁膜スペーサ（図示省略）を形成する。この場合、過度にエッチングすることにより、ダミーゲート３７の下部側壁のみに、第１の絶縁膜スペーサ３９が５０〜１００Åの厚さに形成されるようにするのが好ましい。
【００３１】
次に、表面に窒化膜を蒸着することにより、第２の絶縁膜（図示省略）を形成する。
【００３２】
そして、図３（ｂ）に示したように、上記の第２の絶縁膜に異方性エッチングを施し、ダミーゲート電極３７の側面で、かつ第１の絶縁膜スペーサ３９の上部に位置する第２の絶縁膜のみを残して、他の部分を除去する。この処理によって、ダミーゲート電極３７の側壁に、高さ１００〜３００Åの第２の絶縁膜スペーサ４１を形成する。
【００３３】
さらに、図３（ｃ）に示したように、シリコン基板３１と第２の絶縁膜スペーサ４１とのエッチング選択比の差を利用したエッチング処理により、第１の絶縁膜スペーサ３９を除去する。この処理によって、ダミーゲート電極３７のゲート酸化膜３３及びゲート電極３５の下部が露出した開口部を形成する。
【００３４】
次に、図３−２（ｄ）に示したように、ダミーゲート電極３７（図３（ｃ）参照）を含む表面に熱酸化処理を施す。この時、第１の絶縁膜スペーサ３９が除去された開口部を介して、側壁部が露出したゲート電極３５が酸化され、エッジ部に厚さ２００〜５００Åの熱酸化膜４３が成長する。
【００３５】
次に、図３−２（ｅ）に示したように、ダミーゲート電極３７、第２の絶縁膜スペーサ４１及び熱酸化膜４３をマスクとして、半導体基板３１に対する垂線との角度７°〜１５°でイオン注入を行い、低濃度の不純物ドープト領域４５を形成する。
【００３６】
その後、ダミーゲート電極３７、第２の絶縁膜スペーサ４１及び熱酸化膜４３をマスクとして、半導体基板３１に対する垂線との角度３０°〜７０°でイオン注入を行い、ハローインプラント領域４７を形成する。
【００３７】
【発明の効果】
本発明に係るトランジスタの形成方法によれば、ゲート酸化膜エッジ部に対する熱酸化処理により、エッジ部に厚い熱酸化膜を形成し、不純物ドープト領域とゲート電極との重なりを小さくすることができる。そのために、ゲート電極のエッジ部における寄生キャパシタンスの発生が抑制され、ＧＩＤＬによる素子の特性低下を防止することができる。
【図面の簡単な説明】
【図１】従来技術に係るトランジスタの形成方法を説明するための図であり、製造段階における素子の断面構造を示す断面図である。なお、図１（ａ）は、半導体基板上にダミーゲート電極を形成し、基板に低濃度の不純物ドープト領域を形成した段階、（ｂ）は、低濃度の不純物ドープト領域の下部からチャネル領域に突出するハローインプラント領域を形成した段階、（ｃ）は、ダミーゲート電極の側壁に絶縁膜スペースを形成した段階を示す図である。
【図２】従来の技術に係るトランジスタの製造方法によって形成されたトランジスタのドレイン領域におけるバイアス電圧と接合リーク電流との関係を示すグラフである。
【図３】実施の形態に係るトランジスタの形成方法を説明するための図であり、製造段階における素子の構造を示す断面図である。なお、図３（ａ）は、半導体基板の上にダミーゲート電極を形成し、その下部側壁に第１の絶縁膜スぺーサを形成した段階、（ｂ）は、第１の絶縁膜スぺーサの上方のダミーゲート電極の側壁に第２の絶縁膜スぺーサを形成した段階、（ｃ）は、第１の絶縁膜スぺーサを除去した段階を示す図である。
【図３−２】実施の形態に係るトランジスタの形成方法を説明するための図であり、製造段階における素子の構造を示す断面図である。（ｄ）は、熱酸化処理により熱酸化膜を形成した段階、（ｅ）は、半導体基板内に低濃度の不純物ドープト領域、ハローインプラント領域を形成した段階を示す図である。
Claims (11)
- 半導体基板の上に、ゲート酸化膜とゲート電極とを順に積層することによりダミーゲート電極を形成するステップ、
該ダミーゲート電極を含む表面に、第１の絶縁膜を形成するステップ、
該第１の絶縁膜をエッチング処理し、前記ダミーゲート電極の側壁の下部に第１の絶縁膜スペーサを形成するステップ、
前記半導体基板と前記ダミーゲート電極とを含む表面に、第２の絶縁膜を形成するステップ、
該第２の絶縁膜をエッチング処理し、ゲート電極の上部側壁に第２の絶縁膜スペーサを形成するステップ、
前記第１の絶縁膜スペーサを除去し、ゲート酸化膜の側面を露出させる開口部を形成するステップ、
熱酸化処理により、前記開口部を埋める熱酸化膜を形成するステップ、
前記ダミーゲート電極と前記第２の絶縁膜スペーサと前記開口部を埋める熱酸化膜とをマスクとして、イオン注入法により、低濃度の不純物ドープト領域を形成するステップ、及び
前記ダミーゲート電極と前記第２の絶縁膜スペーサと前記開口部を埋める熱酸化膜とをマスクとして、前記半導体基板にハローインプラント処理を施し、前記低濃度の不純物ドープト領域の下部の基板部からチャネル領域に突出したハローインプラント領域を形成するステップを含むことを特徴とするトランジスタの形成方法。 - 前記第１の絶縁膜を、酸化膜により形成することを特徴とする請求項１に記載のトランジスタの形成方法。
- 前記第１の絶縁膜を、１００〜３００Åの厚さに形成することを特徴とする請求項１に記載のトランジスタの形成方法。
- 前記第１の絶縁膜スペーサを、５０〜１００Åの高さに形成することを特徴とする請求項１に記載のトランジスタの形成方法。
- 前記第２の絶縁膜スペーサを、窒化物またはアルミナにより形成することを特徴とする請求項１に記載のトランジスタの形成方法。
- 前記第２の絶縁膜スペーサを、１００〜３００Åの厚さに形成することを特徴とする請求項１に記載のトランジスタの形成方法。
- 前記第１の絶縁膜スペーサを除去する処理を、前記半導体基板と前記第２の絶縁膜スペーサとのエッチング選択比の差を利用して行うことを特徴とする請求項１に記載のトランジスタの形成方法。
- 前記熱酸化処理を、８５０〜１０００℃の温度で行うことを特徴とする請求項１に記載のトランジスタの形成方法。
- 前記熱酸化膜を、２００〜５００Åの厚さに成長させることを特徴とする請求項１に記載のトランジスタの形成方法。
- 前記低濃度の不純物ドープト領域を、半導体基板に対する垂線との角度７°〜１５°でイオン注入することにより形成することを特徴とする請求項１に記載のトランジスタの形成方法。
- 前記ハローインプラント領域を、半導体基板に対する垂線との角度３０°〜７０°でイオン注入により形成することを特徴とする請求項１に記載のトランジスタの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2002-027913 | 2002-05-20 | ||
| KR10-2002-0027913A KR100464535B1 (ko) | 2002-05-20 | 2002-05-20 | 반도체소자의 트랜지스터 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003347542A JP2003347542A (ja) | 2003-12-05 |
| JP4206768B2 true JP4206768B2 (ja) | 2009-01-14 |
Family
ID=29417446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003032265A Expired - Fee Related JP4206768B2 (ja) | 2002-05-20 | 2003-02-10 | トランジスタの形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6720224B2 (ja) |
| JP (1) | JP4206768B2 (ja) |
| KR (1) | KR100464535B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7883976B2 (en) * | 2007-12-13 | 2011-02-08 | International Business Machines Corporation | Structure and method for manufacturing device with planar halo profile |
| CN105206520B (zh) * | 2014-06-25 | 2018-02-02 | 中芯国际集成电路制造(上海)有限公司 | 一种浮栅的制作方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5492847A (en) * | 1994-08-01 | 1996-02-20 | National Semiconductor Corporation | Counter-implantation method of manufacturing a semiconductor device with self-aligned anti-punchthrough pockets |
| US5736440A (en) * | 1995-11-27 | 1998-04-07 | Micron Technology, Inc. | Semiconductor processing method of forming complementary NMOS and PMOS field effect transistors on a substrate |
| KR100205320B1 (ko) * | 1996-10-25 | 1999-07-01 | 구본준 | 모스펫 및 그 제조방법 |
| US6025238A (en) * | 1997-12-18 | 2000-02-15 | Advanced Micro Devices | Semiconductor device having an nitrogen-rich punchthrough region and fabrication thereof |
| KR100304500B1 (ko) * | 1998-03-13 | 2001-12-17 | 김영환 | 반도체장치의제조방법 |
| DE19812212A1 (de) * | 1998-03-19 | 1999-09-23 | Siemens Ag | MOS-Transistor in einer Ein-Transistor-Speicherzelle mit einem lokal verdickten Gateoxid und Herstellverfahren |
| US6221724B1 (en) * | 1998-11-06 | 2001-04-24 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit having punch-through suppression |
| US6300205B1 (en) * | 1998-11-18 | 2001-10-09 | Advanced Micro Devices, Inc. | Method of making a semiconductor device with self-aligned active, lightly-doped drain, and halo regions |
| JP2001015748A (ja) * | 1999-07-01 | 2001-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6410394B1 (en) * | 1999-12-17 | 2002-06-25 | Chartered Semiconductor Manufacturing Ltd. | Method for forming self-aligned channel implants using a gate poly reverse mask |
| US6440805B1 (en) * | 2000-02-29 | 2002-08-27 | Mototrola, Inc. | Method of forming a semiconductor device with isolation and well regions |
| US6548842B1 (en) * | 2000-03-31 | 2003-04-15 | National Semiconductor Corporation | Field-effect transistor for alleviating short-channel effects |
| US6309933B1 (en) * | 2000-06-05 | 2001-10-30 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating T-shaped recessed polysilicon gate transistors |
| KR100349364B1 (ko) * | 2000-11-16 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
| US6541317B2 (en) * | 2001-05-03 | 2003-04-01 | International Business Machines Corporation | Polysilicon doped transistor |
| US6521949B2 (en) * | 2001-05-03 | 2003-02-18 | International Business Machines Corporation | SOI transistor with polysilicon seed |
-
2002
- 2002-05-20 KR KR10-2002-0027913A patent/KR100464535B1/ko not_active IP Right Cessation
- 2002-12-31 US US10/331,352 patent/US6720224B2/en not_active Expired - Fee Related
-
2003
- 2003-02-10 JP JP2003032265A patent/JP4206768B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030089976A (ko) | 2003-11-28 |
| KR100464535B1 (ko) | 2005-01-03 |
| US6720224B2 (en) | 2004-04-13 |
| JP2003347542A (ja) | 2003-12-05 |
| US20030216005A1 (en) | 2003-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103872132B (zh) | 金属氧化物半导体(mos)晶体管及其制作方法 | |
| JPH06204469A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3744694B2 (ja) | トランジスターの特性を改善するための半導体装置製造方法 | |
| JP2951893B2 (ja) | 半導体素子のトランジスター製造方法 | |
| JP3360064B2 (ja) | 半導体素子の製造方法 | |
| JP3408437B2 (ja) | 半導体装置の製造方法 | |
| JPH10107267A (ja) | 電界効果トランジスタ及びその製造方法 | |
| CN100435353C (zh) | Mos晶体管及其制造方法 | |
| CN110120345B (zh) | 半导体器件及其形成方法 | |
| JP4206768B2 (ja) | トランジスタの形成方法 | |
| US20060068542A1 (en) | Isolation trench perimeter implant for threshold voltage control | |
| JPH0818042A (ja) | Ｍｏｓトランジスタの製造方法 | |
| KR100227644B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| CN112466950A (zh) | 一种抗边缘漏电soi mos结构及其形成方法 | |
| JP4532857B2 (ja) | シャロートレンチ分離構造を有する半導体装置の製造方法 | |
| JP4265889B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| KR101044773B1 (ko) | 증가된 채널 폭을 갖는 ｍｏｓ 트랜지스터 및 제조 방법 | |
| CN117497587A (zh) | 半导体结构及其形成方法 | |
| CN116403908A (zh) | 半导体结构的制造方法及半导体结构 | |
| KR100943133B1 (ko) | 반도체 소자의 트랜지스터 및 그 형성 방법 | |
| KR100575612B1 (ko) | 모스 전계효과트랜지스터 제조방법 | |
| JPH0438834A (ja) | Ｍｏｓトランジスタの製造方法 | |
| KR100668876B1 (ko) | 모스펫 소자의 제조방법 | |
| TWI397181B (zh) | 半導體元件及其製造方法 | |
| KR101231229B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051213 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080319 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080618 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080917 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081007 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131031 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |