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KR100205320B1 - 모스펫 및 그 제조방법 - Google Patents

모스펫 및 그 제조방법 Download PDF

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KR100205320B1
KR100205320B1 KR1019960048258A KR19960048258A KR100205320B1 KR 100205320 B1 KR100205320 B1 KR 100205320B1 KR 1019960048258 A KR1019960048258 A KR 1019960048258A KR 19960048258 A KR19960048258 A KR 19960048258A KR 100205320 B1 KR100205320 B1 KR 100205320B1
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Abstract

본 발명은 모스펫(MOSFET)에 관한 것으로 특히, 전류구동력 향상 및 숏채널 효과(Short Channel Effect)를 개선하기에 적당한 모스펫 및 그 제조방법에 관한 것이다.
이와같은 본 발명의 모스펫은 격리영역 및 활성영역이 정의된 제1 도전형 반도체 기판; 활성영역상의 게이트 전극 형성영역에 형성되고 양측에지 부분이 중앙부분보다 더 두꺼운 게이트 절연막; 게이트 절연막상에 형성되는 게이트 전극; 게이트 전극 및 게이트 절연막의 측면에 형성되는 측벽 스페이서; 게이트 절연막의 양측 에지부분 아래의 반도체 기판에 형성되는 제2 도전형 고농도 불순물 확산영역; 게이트 절연막 양측 반도체 기판에 형성되는 제2 도전형 노멀 불순물 확산영역; 게이트 전극 형성영역을 제외한 측벽 스페이서 측면의 반도체 기판에 형성되는 제2 도전형 저농도 불순물 확산영역; 그리고, 측벽 스페이서 아래의 제2 도전형 노멀 불순물 확산영역 하부에 형성되는 제1 도전형 불순물 확산영역을 포함한다.

Description

모스펫(MOSFET) 및 그 제조방법
본 발명은 모스펫(MOSFET)에 관한 것으로 특히, 전류구동력 향상 및 숏채널 효과(Short Channel Effect)를 개선하기에 적당한 모스펫 및 그 제조방법에 관한 것이다.
모스(MOS : Metal Oxide Semiconductor) 기술은 1958년 페어차일드(fairchild)사에 의해 발명되었다. 이 기술은 실리콘 반도체 표면을 양질의 절연 특성을 가진 실리콘 산화막으로 처리하는 것으로서 트랜지스터의 특성 및 제조방법에 혁신적인 개량을 가져온 기술이다. 이 모스(MOS) 기술의 발명으로 반도체 표면 디바이스의 실용화에 박차가 가해져서 1962년 텍사스 인스트루먼트(texas instruments)사에서 최초의 전계효과 트랜지스터(FET: Field Effect Transistor)가 발표되었다.
이러한 모스펫(MOSFET) 소자로는 피모스(pMOS), 엔모스(nMOS) 그리고 씨모스(CMOS)가 있다. 모스소자는 초기에는 소비전력 및 집적회로 제조시 프로세스 콘트롤이 비교적 용이한 피모스(pMOS) 소자를 주로 사용하였으나 소자의 스피드를 중요시하게 됨에 따라 캐리어의 이동도(mobility)가 정공의 이동도(mobility) 보다 약 2.5배 정도 빠른 이동도(mobility)를 갖고 있는 전자를 이용하는 엔모스(nMOS) 소자를 이용하게 되었다. 그리고 씨모스(CMOS) 소자는 집적밀도와 제조 프로세스가 복잡하다는 점에서는 피모스(pMOS)나 엔모스(nMOS) 소자 보다는 떨어지지만 소비전력이 아주 적다는 특징이 있다. 현재는 소자는 메모리부는 엔모스를 사용하고 주변회로부에서는 씨모스를 사용하는 방식으로 바뀌고 있다.
이러한 모스소자는 고집적화 및 고속화를 위해 점차로 소자의 크기 그 중에서, 채널(channel)의 길이를 줄여 제조하였다. 그결과 재널길이의 축소(short channel)에 따른 드레인 공핍영역의 증가에 따라 채널접합과 상호 작용하여 전위 장벽을 낮추는 드레인 유기장벽 감소(DIBL : Drain Induced Barrier Lowering)의 문제가 발생하였다. 또한 소오스와 드레인 공핍영역의 침투가 심해져서 두 공핍영역이 만나는 펀치스루(punch through) 효과가 발생하여 누설전류가 증가하는 등의 문제도 발생하였다. 또한 소오스와 드레인 영역의 간격이 줄어들게 됨에 따라 소오스에서 인가된 전자가 드레인 접합의 가장자리(pinch off) 근처의 높은 전기장(hot electron field)에 의해 급격하게 가속되어 발생하는 핫 캐리어(hot carrier)에 취약한 구조를 갖게 되었다.
이렇게 발생한 핫 캐리어는 게이트 절연막으로 주입되어 다시 기판쪽으로 흘러 큰 기판 전류를 발생하게 되었다. 따라서 줄어든 채널길이를 유지하여 핫 캐리어에 취약한 모스 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조의 모스 트랜지스터가 제안되었다.
LDD 구조의 특징은 자기정렬(self align)된 저농도 불순물 영역(LDD : Lightly Doped Drain 영역)이 채널영역과 고농도 불순물 영역(소오스/드레인 영역)사이에 위치한 구조이다. 이러한 저농도 불순물 영역이 드레인 접합 근처에서 높은 전기장을 퍼지게(spreadout)하여 높은 인가전압에서도 소오스로부터 인가된 캐리어가 급격히 가속되지 않게 하여 핫 캐리어에 의한 전류의 불안정성을 해결한 것이다.
이와 같은 종래 모스펫의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도1은 종래 모스펫의 제조공정을 보여주는 단면도들이다.
먼저, 도1a에 나타낸 바와 같이 격리영역 및 활성영역이 정의된 반도체 기판(1)의 격리영역에 선택적으로 필드산화 공정을 실시하여 필드 산화막(2)을 형성한다. 그다음, 상기 활성영역으로 정의된 반도체 기판(1)상에 게이트 산화막(3), 폴리실리콘(4) 및 감광막(PR1)을 차례로 형성한다.
도1b에 나타낸 바와 같이, 노광 및 현상공정으로 게이트 전극 형성영역을 정의하여 상기 감광막(PR1)을 패터닝한다음 패터닝된 감광막(PR1)을 마스크로 이용한 식각공정으로 폴리실리콘(4) 및 게이트 산화막(3)을 차례로 식각하여 게이트 전극(4a)을 형성한다. 그다음, 상기 게이트 전극(4a)을 마스크로 게이트 전극(4a) 양측면 기판에 저농도 불순물 이온을 주입하여 LDD(Lightly Doped Ddrain) 영역(5)을 형성한다.
도1c에 나타낸 바와 같이 상기 감광막(PR1)을 제거한후 게이트 전극(4a)을 포함한 기판 전면에 산화막을 형성한다음 에치백(etch-back)하여 게이트 전극(4a)의 측면에 측벽 스페이서(6)로 형성한다. 그다음, 상기 게이트 전극(4a) 및 측벽 스페이서(5)를 마스크로 이용하여 반도체 기판(1)에 고농도 불순물 이온을 주입하고 활성화(Activation)시켜 고농도 불순물 확산영역인 소오스/드레인 영역(7)을 형성한다.
종래와 같은 모스펫에 있어서는 다음과 같은 문제점이 있었다.
첫째, 종래 LDD 구조의 모스펫은 고농도 불순물 확산영역과 게이트 전극 사이에 저농도 불순물 확산영역을 형성하여 드레인 근처에서 전계를 감소시킴으로 핫캐리어(hot carrier) 효과를 어느정도 방지하였지만, 게이트 전극 하부의 게이트 산화막의 두께가 얇아 기판과 게이트 산화막과의 계면중 드레인 영역에서 전계가 발생하여 게이트 절연막으로 캐리어가 넘어가는 캐리어 트래핑(carrier trapping)이 발생하는 것을 완벽하게 방지할 수는 없었다. 특히, 하부의 식각대상층 형성시 일반적으로 일어나는 현상인 네가티브 슬룹(negative slope) 현상으로 인해 게이트 산화막도 오버에치(over etch)된다는 것도 캐리어 트래핑의 한 원인이라 할 수 있다. 결국, 소자의 수명이 단축되는 문제점이 발생하게 된다.
둘째, 게이트 전극과 LDD영역간의 오버랩(overlap)으로 인해 기생 커패시턴스가 발생하며 기생 커패시턴으로 인해 소자의 스피드를 저하시키므로 전류구동력 또한 문제로 발생하여 고속동작을 요구하는 모스소자의 구현이 어려운 문제점이 발생한다.
본 발명은 상기와 같은 종래 모스펫의 문제점을 해결하기 위한 것으로, 게이트 절연막중 에지부분의 절연막 두께를 두껍게 하여 핫캐리어로 인한 숏채널효과를 방지하고 LDD 영역의 구조를 바꿔 고속동작이 가능한 모스펫 및 그 제조방법을 제공하는데 그 목적이 있다.
제1a 내지 c도는 종래 모스펫의 제조공정을 보여주는 단면도들.
제2도는 본 발명의 제1실시예에 따른 모스펫의 구조 단면도.
제3a 내지 i도는 본 발명 제1실시예에 따른 모스펫의 제조공정을 보여주는 단면도들.
제4도는 본 발명의 제2실시예에 따른 모스펫의 구조 단면도.
제5a 내지 h도는 본 발명 제2실시예에 따른 모스펫의 제조공정을 보여주는 단면도들.
* 도면의 주요부분에 대한 부호의 설명
10, 30 : 반도체 기판 11, 31 : 격리절연막
12, 32 : 제1 절연막 13, 33 : 제2 절연막
14 : 제1 측벽 스페이서 15, 34 : 게이트 절연막
16a, 35a : 게이트 전극
17, 36 : 제2 도전형 고농도 불순물 확산영역
18, 37 : 제2 도전형 노멀 불순물 확산영역
19 : 제2 측벽 스페이서 38 : 측벽 스페이서
20, 39 : 제2 도전형 저농도 불순물 확산영역
21, 40 : 제1 도전형 불순물 확산영역
본 발명에 따른 모스펫은 격리영역 및 활성영역이 정의된 제1 도전형 반도체 기판; 상기 활성영역의 게이트 전극 형성영역에 형성되고 양측에지 부분이 중앙부분보다 더 두꺼운 게이트 절연막; 상기 게이트 절연막상에 형성되는 게이트 전극; 게이트 전극 및 게이트 절연막의 측면에 형성되는 측벽 스페이서; 상기 게이트 절연막의 양측 에지부분 아래의 반도체 기판에 형성되는 제2 도전형 고농도 불순물 확산영역; 상기 게이트 절연막 양측 반도체 기판에 형성되는 제2 도전형 노멀 불순물 확산영역; 상기 게이트 전극 형성영역을 제외한 측벽 스페이서 측면의 반도체 기판에 형성되는 제2 도전형 저농도 불순물 확산영역; 상기 측벽 스페이서 아래의 제2 도전형 노멀 불순물 확산영역 하부에 형성되는 제1 도전형 불순물 확산영역을 포함한다.
또한, 상기한 바와 같은 본 발명 모스펫의 제조방법은 제1 도전형의 반도체 기판을 준비하는 단계; 상기 반도체 기판에 선택적으로 격리절연막을 형성하는 단계; 상기 격리절연막을 포함한 기판 전면에 제1 절연막 및 제2 절연막을 차례로 형성한후 게이트 전극 형성영역을 정의하여 게이트 전극 형성영역의 제2 절연막을 선택적으로 제거하여 제1 절연막이 노출되는 트랜치를 형성하는 단계; 상기 노출된 제1 절연막을 양측 에지부분 및 중앙부분으로 정의하는 단계; 상기 트랜치 에지부분의 제2 절연막 측면에 제1 측벽 스페이서를 형성하는 단계; 상기 제1측벽 스페이서를 포함한 제1절연막상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크를 이용한 틸트(tilt)이온 주입공정으로 제1 절연막의 중앙부분(M) 측면의 반도체 기판에 제2 도전형 고농도 불순물 확산영역을 형성하는 단계; 상기 게이트 전극을 마스크를 이용한 이온주입 공정으로 게이트 전극의 측면의 반도체 기판에 제2 도전형 노멀 불순물 확산영역을 형성하는 단계; 상기 게이트 전극 및 제1 측벽 스페이서 측면에 제2 측벽 스페이서를 형성하는 단계; 상기 제2 측벽 스페이서 및 게이트 전극을 마스크로 이용한 이온 주입공정으로 제2 측벽 스페이서 측면의 반도체 기판에 제2 도전형 저농도 불순물 확산영역을 형성하는 단계; 상기 제2 측벽 스페이서 및 게이트 전극을 마스크로 이용한 틸트이온 주입공정으로 제2 측벽 스페이서 아래의 제2 도전형 노멀 불순물 확산영역 밑으로 제1 도전형 불순물 확산영역을 형성하는 단계를 포함하여 이루어진다.
상기와 같은 본 발명 모스펫 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명 제1실시예에 다른 모스펫의 구조 단면도이다.
본 발명 제1실시예에 따른 모스펫은 격리영역(F) 및 활성영역(A)이 정의된 제1 도전형 반도체 기판(10)과 상기 반도체 기판(10)의 격리영역(F)에 형성된 격리절연막(11)과 상기 활성영역(A)상의 게이트 전극 형성영역에 형성되고 양측 에지부분들(E1)(E2)이 중앙부분(Mid Part)보다 더 두꺼운 게이트 절연막(15)과 상기 게이트 절연막(15)상에 형성되는 게이트 전극(16a)과 상기 게이트 전극(16a) 및 게이트 절연막(15)의 측면에 형성되는 측벽 스페이서(19)와 상기 게이트 절연막(15)의 양측 에지부분들(E1)(E2) 아래의 반도체 기판(10)에 형성되는 제2 도전형 고농도 불순물 확산영역(17)과 게이트 절연막(15) 양측 반도체 기판에 형성되는 제2 도전형 노멀 불순물 확산영역(18)과 게이트 전극 형성영역을 제외한 측벽 스페이서(19) 측면의 반도체 기판(10)에 형성되는 제2 도전형 저농도 불순물 확산영역(20)과 측벽 스페이서(19) 아래의 제2 도전형 노멀 불순물 확산영역(18) 하부에 형성되는 제1 도전형 불순물 확산영역(21)을 포함하여 구성된다. 이때, 게이트 절연막(15)의 양측 에지부분들(E1)(E2)의 형상은 1/4원형 형상으로 게이트 전극(16a) 안쪽으로 라운드진 형상으로 형성된다.
이하에서 첨부된 도면을 참조하여 본 발명 제1실시예에 따른 모스펫의 제조방법을 설명하기로 한다.
도3a 내지 도3i는 본 발명 제1실시예에 따른 모스펫의 제조공정을 보여주는 단면도들이다.
먼저, 도3a에 나타낸 바와 같이, 격리영역(Field Region) 및 활성영역(Active Region)이 정의된 제1 도전형의 반도체 기판(10)에 격리절연막(11)을 형성한후 상기 활성영역(A)상에 제1 절연막(12)을 형성한후 상기 격리절연막(11)을 포함한 제1 절연막(12) 전면에 제2 절연막(13)을 형성한다. 이때, 상기 제1 절연막(12)은 실리콘옥시나이트라이드(silicon-oxide-nitride)를 사용하여 형성하며, 실리콘옥시나이트라이드는 반도체 기판(10)을 산화(oxidation)한후 N2O 가스에서 질화(nitridation)시키고, 리옥시데이션(reoxidation)공정을 차례로 거쳐 5∼10nm의 두께로 형성한다. 그리고, 제2 절연막(13)은 화학기상증착법(Chemical Vapor Deposition)법을 사용하여 질화물과 산화물중 어느 하나를 사용하여 형성한다.
도3b에 나타낸 바와 같이 상기 제2 절연막(13) 전면에 감광막(PR10)을 형성한후 노광 및 현상공정으로 게이트 전극 형성영역을 정의하여 감광막(PR10)을 패터닝한후 패터닝된 감광막(PR10)을 마스크로 이용한 식각공정으로 게이트 전극을 형성할 영역의 제2 절연막(13)을 선택적으로 제거하여 제1 절연막(12)의 상층면을 노출시켜 트랜치를 형성한다. 이때, 상기 트랜치내에서 노출된 제1 절연막(12)을 양측 에지부분(E1)(E2)과 중앙부분(Mid Part)(M)으로 정의(Define)한다.
도3c에 나타낸 바와 같이 감광막(PR10)을 제거한후 노출된 제1 절연막(12)을 포함한 제2 절연막(13) 전면에 측벽형성용 절연막을 형성한후 에치백(etch-back)하여 제2 절연막(13)의 양측면에 노출된 제1 절연막(12)의 에지부분(E1)(E2)에 제1 측벽 스페이서(14)로 형성한다. 이때, 상기 제1 측벽 스페이서(14)는 산화물과 질화물중 어느 하나를 사용하여 형성한다. 그리고, 제1 측벽 스페이서(14)는 제2 절연막(13) 사이에서 양측 에지부분(E1)(E2)과 중앙부분(M)으로 정의된 제1 절연막(12)을 포함하여 게이트 절연막(15)으로 형성된다. 그리고, 도면상에는 도시하지 않았지만 상기 제1 측벽 스페이서(14) 형성후 펀치스루(punch throgh)를 방지하기 위한 이온주입 공정 및 문턱전압(threshold voltage) 조절을 위한 이온주입 공정이 더 포함된다.
도3d에 나타낸 바와 같이, 상기 게이트 절연막(15)을 포함한 제2 절연막(13) 전면에 도전층(16)을 형성한다. 이때, 상기 도전층(16)은 폴리실리콘층과 실리사이드와 고융점금속중 어느 하나를 사용하여 형성한다. 그리고, 실리사이드로 형성할 경우에는 텅스텐(W)과 티타늄(Ti)주 어느 하나를 사용하여 형성한다.
도3e에 나타낸 바와 같이, 상기 도전층(16) 전면에 감광막(PR11)을 형성한후 노광 및 현상공정으로 게이트 전극 형성영역을 정의하여 감광막(PR11)을 패터닝한후 패터닝된 감광막(PR11)을 마스크로 이용한 식각공정으로 도전층(16) 및 게이트 절연막(15) 측면의 제2 절연막(13)을 제거하여 게이트 절연막(15) 상층의 도전층(16)만을 남겨 게이트 전극(16a)을 형성한다.
도3f에 나타낸 바와 같이 상기 감광막(PR11)을 제거한다. 그다음, 상기 게이트 전극(16a)을 마스크를 이용한 틸트(tilt)이온 주입공정으로 제1 절연막(12)의 중앙부분(M) 측면의 반도체 기판(10)에 제2 도전형 고농도 불순물 확산영역(17)을 형성한다. 이때, 상기 틸트이온 주입각도는 30∼70°의 각도로 주입한다.
도3g에 나타낸 바와 같이, 상기 게이트 전극(16a)을 마스크를 이용한 노멀(normal)이온주입 공정으로 게이트 전극(16a)의 측면의 반도체 기판(10)에 제2 도전형 노멀 불순물 확산영역(18)을 형성한다. 이때에는 수직 각도로 이온주입한다.
도3h에 나타낸 바와 같이, 상기 게이트 전극(16a)을 포함한 반도체 기판(10) 전면에 측벽형성용 절연막을 형성한후 에치백하여 게이트 전극(16a) 및 제1 측벽 스페이서(14)의 측면에 제2 측벽 스페이서(19)를 형성한다. 그다음, 상기 제2 측벽 스페이서(19) 및 게이트 전극(16a)을 마스크로 이용한 저농도 이온주입 공정으로 제2 측벽 스페이서 측면의 반도체 기판(10)에 제2 도전형 저농도 불순물 확산영역(20)을 형성한다. 이때, 상기 제2 측벽 스페이서(19)는 산화물과 질화물중 어느 하나를 사용하여 형성한다. 그리고, 이때의 이온주입도 수직각도로 주입한다.
도3i에 나타낸 바와 같이, 상기 제2 측벽 스페이서(19) 및 게이트 전극(16a)을 마스크로 이용한 틸트이온 주입공정으로 제2 측벽 스페이서(19) 아래의 제2 도전형 노멀 불순물 확산영역(18) 밑으로 제1 도전형 불순물 확산영역(21)을 형성하여 본 발명 제1실시예에 따른 모스펫을 완성한다.
이하에서, 본 발명 제2실시에에 따른 모스펫 및 그 제조방법을 설명하기로 한다. 도4는 본 발명 제2실시예에 따른 모스펫의 구조 단면도이다.
본 발명 제2실시예에 따른 모스펫은 격리영역(F) 및 활성영역(A)이 정의된 제1 도전형 반도체 기판(30)과 상기 반도체 기판(30)의 격리영역(F)에 형성된 격리절연막(31)과 상기 활성영역(A)상의 게이트 전극 형성영역에 형성되고 양측 에지부분들(E1)(E2)이 중앙부분(Mid Part)보다 더 두꺼운 게이트 절연막(34)과 상기 게이트 절연막(34)상에 형성되는 게이트 전극(35a)과 상기 게이트 전극(35a) 및 게이트 절연막(34)의 측면에 형성되는 측벽 스페이서(38)와 상기 게이트 절연막(34)의 중앙부분들(M)을 제외한 반도체 기판(30)에 형성되는 제2 도전형 고농도 불순물 확산영역(36)과 게이트 절연막(34) 양측 반도체 기판(30)에 형성되는 제2 도전형 노멀 불순물 확산영역(37)과 게이트 전극 형성영역을 제외한 측벽 스페이서(38) 측면의 반도체 기판(30)에 형성되는 제2 도전형 저농도 불순물 확산영역(39) 과 측벽 스페이서(38) 아래의 제2 도전형 노멀 불순물 확산영역(37) 하부에 형성되는 제1 도전형 불순물 확산영역(40)을 포함하여 구성된다. 이와같은 본 발명 제2실시에에 따른 모스펫은 게이트 절연막(34)의 측면 에지부분들(E1)(E2)의 형상이 사각형 형상으로 형성된 것이다.
이하에서, 첨부된 도면을 참조하여 본 발명 제2실시예에 따른 모스펫의 제조방법을 설명하기로 한다.
도5a 내지 도 5h는 본 발명 제2 실시예에 따른 모스펫의 제조공정을 보여주는 단면도들이다.
먼저, 도5a에 나타낸 바와 같이, 격리영역(Field Region) 및 활성영역(Active Region)이 정의된 제1 도전형의 반도체 기판(30)에 통상의 공정으로 격리절연막(31)을 형성한후 상기 활성영역(A)상에 제1 절연막(32)을 형성한후 상기 격리절연막(31)을 포함한 제1 절연막(32) 전면에 제2 절연막(33)을 형성한다. 이때, 상기 제1 절연막(32)은 실리콘옥시나이트라이드(silicon-oxide-nitride)를 사용하여 형성하며, 실리콘옥시나이트라이드는 반도체 기판(30)을 산화(oxidation)한후 N2O 가스에서 질화(nitridation)시키고, 리옥시데이션(reoxidation)공정을 차례로 거쳐 5∼10nm의 두께로 형성한다. 그리고, 제2 절연막(33)은 화학기상증착법(Chemical Vapor Deposition)법을 사용하여 질화물과 산화물중 어느 하나를 사용하여 형성한다.
도5b에 나타낸 바와 같이 상기 제2 절연막(33) 전면에 감광막(PR30)을 형성한후 양측 에지부분(E1)(E2)과 중앙부분(Mid Part)(M)으로 나누어진 게이트 절연막 형성영역을 정의 (Define)한다음 노광 및 현상공정으로 게이트 절연막의 양측 에지부분(E1)(E2)으로 정의된 감광막(PR30)을 제외한 감광막(PR30)을을 패터닝한다.
그다음, 패터닝된 감광막(PR30)을 마스크로 이용한 식각공정으로 제2 절연막(33)을 선택적으로 제거하여 게이트 절연막 형성영역 양측 에지부분(E1)(E2)에 사각형 형상의 제2 절연막 패턴(33a)으로 형성한다. 이때, 양측 에지부분(E1)(E2)과 중앙부분(Mid Part)(M)으로 나누어진 게이트 절연막 형성영역의 제1 절연막(32) 및 제2 절연막 패턴(33a)은 게이트 절연막(34)으로 사용한다. 그리고, 도면상에는 도시하지 않았지만 상기 게이트 절연막(34) 형성후 펀치스루(punch through)를 방지하기 위한 이온주입 공정 및 문턱전압(threshold voltage) 조절을 위한 이온주입 공정이 더 포함된다.
도5c에 나타낸 바와 같이, 상기 감광막(PR30)을 제거한후 게이트 절연막(34)을 포함한 제1 절연막(32) 전면에 도전층(35)을 형성한다. 이때, 상기 도전층(35)은 폴리실리콘층과 실리사이드와 고융점금속중 어느 하나를 사용하여 형성한다. 그리고, 실리사이드로 형성할 경우에는 텅스텐(W)과 티타늄(Ti)중 어느 하나를 사용하여 형성한다.
도5d에 나타낸 바와 같이, 상기 도전층(35) 전면에 감광막(PR31)을 형성한후 노광 및 현상공정으로 게이트 전극 형성영역을 정의하여 감광막(PR31)을 패터닝한후 패터닝된 감광막(PR31)을 마스크로 이용한 식각공정으로 도전층(35)을 선택적으로 제거하여 게이트 절연막(34) 상층의 도전층(35)만을 남겨 게이트 전극(35a)으로 형성한다.
도5e에 나타낸 바와 같이 상기 감광막(PR31)을 제거한다. 그다음, 상기 게이트 전극(35a)을 마스크를 이용한 틸트(tilt)이온 주입공정으로 제1 절연막(32)의 중앙부분(M) 측면의 반도체 기판(30)에 제2 도전형 고농도 불순물 확산영역(36)을 형성한다. 이때, 상기 틸트이온 주입각도는 30∼70°의 각도로 주입한다.
도5f에 나타낸 바와 같이, 상기 게이트 전극(35a)을 마스크를 이용한 노멀(normal)이온주입 공정으로 게이트 전극(35a)의 측면의 반도체 기판(30)에 제2 도전형 노멀 불순물 확산영역(37)을 형성한다. 이때에는 수직 각도로 이온주입한다.
도5g에 나타낸 바와 같이, 상기 게이트 전극(35a)을 포함한 반도체 기판(30) 전면에 측벽형성용 절연막을 형성한후 에치백하여 게이트 전극(35a) 및 제2 절연막 패턴(33a)의 측면에 측벽 스페이서(38)를 형성한다. 그다음, 상기 측벽 스페이서(38) 및 게이트 전극(35)을 마스크로 이용한 저농도 이온주입 공정으로 측벽 스페이서(38) 측면의 반도체 기판(30)에 제2 도전형 저농도 불순물 확산영역(39)을 형성한다. 이때, 상기 측벽 스페이서(38)는 산화물과 질화물중 어느 하나를 사용하여 형성한다. 그리고, 이때의 이온주입도 수직각도로 주입한다.
도5h에 나타낸 바와 같이, 상기 측벽 스페이서(38) 및 게이트 전극(35a)을 마스크로 이용한 틸트이온 주입공정으로 측벽 스페이서(38) 아래의 제2 도전형 노멀 불순물 확산영역(37) 밑으로 헬로(halo) 구조의 제1 도전형 불순물 확산영역(40)을 형성하여 본 발명 제2실시예에 따른 모스펫을 완성한다.
본 발명에 따른 모스펫에 있어서는 다음과 같은 효과가 있다.
첫째, 게이트 절연막을 실리옥시나이트라이드와 측벽형상으로 형성하여 드레인 근처에서 게이트 절연막으로 캐리어가 넘어가는 캐리어 트래핑(carrier trapping)이 발생하는 것을 방지하여 핫캐리어(hot carrier) 효과를 방지할 수 있어 소자의 신뢰도 및 수명을 향상시키는 효과가 있다.
둘째, 게이트 전극 아래의 채널영역 양측 두꺼운 게이트 산화막 아래에 고농도(heavily) 불순물 확산영역을 형성하여 기존의 얇은 게이트 산화막 아래에 LDD 영역을 형성하였을 경우 발생하였던 기생 커패시턴스가 발생문제를 해결하였을 뿐만 아니라 게이트 전극 아래의 채널영역 양측면으로 캐리어의 수가 저농도에 비해 상대적으로 많은 고농도(heavily)의 소오스/드레인영역이 형성되어 있으므로 고속동작이 가능한 모스펫을 제공할 수 있다.
셋째, 제2 도전형 노멀 불순물 확산영역밑으로 제1 도전형 불순물 확산영역을 형성하여 펀치스루현상을 효과적으로 방지할 수 있다.

Claims (12)

  1. 격리영역 및 활성영역이 정의된 제1 도전형 반도체 기판; 상기 활성영역상의 게이트 전극 형성영역에 형성되고 양측에지 부분이 중앙부분보다 더 두꺼운 게이트 절연막; 상기 게이트 절연막상에 형성되는 게이트 전극; 상기 게이트 전극 및 게이트 절연막의 측면에 형성되는 측벽 스페이서; 상기 게이트 절연막의 양측 에지부분 아래의 반도체 기판에 형성되는 제2 도전형 고농도 불순물 확산영역; 상기 게이트 절연막 양측 반도체 기판에 형성되는 제2 도전형 노멀 불순물 확산영역; 상기 게이트 전극 형성영역을 제외한 측벽 스페이서 측면의 반도체 기판에 형성되는 제2 도전형 저농도 불순물 확산영역; 그리고, 상기 측벽 스페이서 아래의 제2 도전형 노멀 불순물 확산영역 하부에 형성되는 제1 도전형 불순물 확산영역을 포함하는 구성됨을 특징으로 하는 모스펫.
  2. 제1항에 있어서, 상기 게이트 절연막의 에지부분은 사각형형상이거나 또는 1/4원형 형상으로 형성됨을 특징으로 하는 모스펫.
  3. 제1 도전형의 반도체 기판을 준비하는 단계; 상기 반도체 기판에 선택적으로 격리절연막을 형성하는 단계; 상기 격리절연막을 포함한 기판 전면에 제1 절연막 및 제2 절연막을 차례로 형성한후 게이트 전극 형성영역을 정의하여 게이트 전극 형성영역의 제2 절연막을 선택적으로 제거하여 게이트 전극을 형성할 영역의 제1 절연막을 노출시키는 단계; 상기 노출된 제1 절연막을 양측 에지부분 및 중앙부분으로 정의하는 단계; 상기 트랜치 에지부분의 제2 절연막 측면에 제1 측벽 스페이서를 형성하는 단계; 상기 제1 측벽 스페이서를 포함한 제1 절연막상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크를 이용한 고농도 불순물 이온틸트(tilt) 주입공정으로 제1 절연막의 중앙부분(M) 측면의 반도체 기판에 제2 도전형 고농도 불순물 확산영역을 형성하는 단계; 상기 게이트 전극을 마스크를 이용한 노멀 불순물 이온주입 공정으로 게이트 전극의 측면의 반도체 기판에 제2 도전형 노멀 불순물 확산영역을 형성하는 단계; 상기 게이트 전극 및 제1 측벽 스페이서 측면에 제2 측벽 스페이서를 형성하는 단계; 상기 제2 측벽 스페이서 및 게이트 전극을 마스크로 이용한 저농도 불순물 이온 주입공정으로 제2 측벽 스페이서 측면의 반도체 기판에 제2 도전형 저농도 불순물 확산영역을 형성하는 단계; 상기 제2 측벽 스페이서 및 게이트 전극을 마스크로 이용한 틸트이온 주입공정으로 제2 측벽 스페이서 아래의 제2 도전형 노멀 불순물 확산영역 밑으로 제1 도전형 불순물 확산영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 모스펫 제조방법.
  4. 제3항에 있어서, 상기 제1 절연막은 반도체 기판을 산화(oxidation)한후 N2O 가스로 질화(nitridation)시키고, 리옥시데이션(reoxidation)공정을 차례로 거쳐 형성하는 것을 특징으로 하는 모스펫의 제조방법.
  5. 제3항에 있어서, 상기 제2 절연막은 산화물과 질화물중 어느 하나를 사용하여 형성하는 것임을 특징으로 하는 모스펫의 제조방법.
  6. 제3항에 있어서, 상기 제1, 제2 측벽 스페이서는 산화물과 질화물중 어느 하나를 사용하여 형성하는 것임을 특징으로 하는 모스펫의 제조방법.
  7. 제3항에 있어서, 상기 제1 측벽 스페이서는 제1 절연막의 에지부분에 형성하는 것을 특징으로 하는 모스펫의 제조방법.
  8. 제3항에 있어서, 상기 게이트 전극은 폴리실리콘층과 실리사이드와 고융점금속중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 모스펫의 제조방법.
  9. 제3항에 있어서, 2번에 걸친 틸트 이온주입의 각도는 각각 30∼70°로 주입하는 것을 특징으로 하는 모스펫의 제조방법.
  10. 제3항에 있어서, 상기 제2 도전형 노멀 불순물 확산영역 및 제 1 도전형 불순물 확산영역의 이온주입은 수직각도로 주입하는 것을 특징으로 하는 모스펫의 제조방법.
  11. 제3항에 있어서, 상기 제1 측벽 스페이서 형성후 펀치스루(punch through)를 방지하기 위한 이온주입 공정 및 문턱전압(threshold voltage) 조절을 위한 이온주입 공정이 더 포함되는 것을 특징으로 하는 모스펫의 제조방법.
  12. 제1 도전형의 반도체 기판을 준비하는 단계; 상기 반도체 기판에 선택적으로 격리절연막을 형성하는 단계; 상기 격리절연막을 포함한 기판 전면에 제1 절연막을 형성하는 단계; 상기 제1 절연막상에 제2 절연막을 형성한후 제2 절연막에 게이트 전극 형성영역을 정의하고 정의된 게이트 전극 형성영역을 양측 에지부분(E1)(E2) 및 중앙부분(M)으로 정의하고 게이트 전극 형성영역 양측 에지부분의 제2 절연막만 남도록 상기 제2 절연막을 패터닝(포토리소그래피공정+식각공정)하여 제2 절연막 패턴으로 형성하는 단계; 상기 제2 절연막 패턴 상측과 제2 절연막 패턴사이의 제1 절연막상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크를 이용한 틸트(tilt)이온 주입공정으로 제거된 제2 절연막의 중앙부분(M) 측면의 반도체 기판에 제2 도전형 고농도 불순물 확산영역을 형성하는 단계; 상기 게이트 전극을 마스크를 이용한 이온주입 공정으로 게이트 전극의 측면의 반도체 기판에 제2 도전형 노멀 불순물 확산영역을 형성하는 단계; 상기 게이트 전극 및 제2 절연막 패턴 측면에 측벽 스페이서를 형성하는 단계; 상기 측벽 스페이서 및 게이트 전극을 마스크로 이용한 이온 주입공정으로 측벽 스페이서 측면의 반도체 기판에 제2 도전형 저농도 불순물 확산영역을 형성하는 단계; 상기 측벽 스페이서 및 게이트 전극을 마스크로 이용한 틸트이온 주입공정으로 측벽 스페이서 아래의 제2 도전형 노멀 불순물 확산영역 밑으로 제1 도전형 불순물 확산영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 모스펫의 제조방법.
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