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CN102184896B - 一种抑制闪存编程干扰的工艺方法 - Google Patents

一种抑制闪存编程干扰的工艺方法 Download PDF

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Abstract

本发明提供一种可以抑制闪存存储器编程干扰的工艺方法，属于超大规模集成电路制造技术中的非易失存储器技术领域。本发明通过在标准闪存工艺中增加一步倾角的施主杂质离子注入来减小衬底/漏端的PN结杂质梯度，从而减小衬底和漏端之间PN结内的电场，减小编程干扰。与此同时保持沟道/漏端的PN结的杂质梯度，从而维持编程所需的沟道/漏端的PN结电场，保证编程效率和速度。本发明可以在不增加光刻版数目的情况下，有效降低编程干扰，对提高闪存的可靠性有重要作用。

Description

一种抑制闪存编程干扰的工艺方法
技术领域
本发明属于超大规模集成电路制造技术中的非易失存储器技术领域，具体涉及一种可以抑制闪存存储器编程干扰的工艺方法。
背景技术
以闪存为代表的非易失存储器因为其断电情况下的数据保持能力以及可多次擦写数据等优点被广泛应用于各种产品中，比如手机，笔记本，掌上电脑和固态硬盘等存储及通讯设备。其中NOR闪存因为其随机读取速度快而被广泛应用在手机等移动终端的代码存储芯片中。然而普通的NOR型闪存通常为n沟存储单元，采用沟道热电子注入方式编程，这种编程方式需要较高的位线电压(通常在4～5V)。同时为了使沟道电子获得足够的能量进入存储层，需要沟道和漏端之间形成较强的电场。传统的方法是漏端采用高浓度的N型掺杂，与具有较高P型掺杂的衬底及沟道区形成突变PN结，因此获得较强的电场(图1)。随着每个技术代闪存沟道长度的减小，沟道P型掺杂浓度也大大提高，，因此沟道/衬底和漏端的PN结内的电场越来越高，而且编程位线电压无法下降，导致编程干扰问题十分严重。编程干扰的示意图如图2所示，由于编程的时候，被选择存储单元的字线接高电位，位线也接高电位。由于同一字线或者位线要接如多个存储单元，因此和PN结电场相关的编程干扰是指和被选择存储单元共位线(接高电位)，而字线不一样的那些存储单元。
由于编程干扰对闪存的可靠性带来重要的影响，因此如何通过结构，工艺和电路的方法来抑制编程干扰成为闪存生产和研发的重要技术。比如采用轻掺杂漏区(LDD)工艺可以有效降低漏端的掺杂浓度，从而使得沟道和漏端之间的PN结杂质浓度梯度变缓，从而减小电场，达到抑制编程干扰的作用。然而这种方法同样会使得被选择编程的存储单元的沟道/漏端PN结的电场也急剧减小，因此对编程速度和效率都带来不利的影响。
总而言之，如何采用简单的工艺实现可以有效避免编程干扰的闪存器件是闪存存储器技术亟待解决的难题之一。
发明内容
本发明提供一种闪存的工艺方法，可以抑制闪存的编程干扰，并且该工艺方法和传统方法兼容，不增加光刻版数，对工艺成本影响不大。其中，闪存的结构和其他工艺步骤和传统的闪存技术一致，通过增加一步倾角的施主杂质离子注入来减小衬底/漏端的PN结杂质梯度，从而减小衬底和漏端之间PN结内的电场，减小编程干扰。与此同时保持沟道/漏端的PN结的杂质梯度，从而维持编程所需的沟道/漏端的PN结电场，保证编程效率和速度。
上述目的是通过如下技术方案实现的：
一种抑制闪存编程干扰的工艺方法，包括：在n沟闪存的标准工艺中引入一步离子注入，既在标准工艺的源漏注入以及侧墙形成以后，再进行一次倾角的中等剂量的施主杂质离子注入。该离子注入的倾角、剂量和能量在一定范围内选择，使得注入的施主杂质主要集中在沟道下面的衬底和漏端的PN结处，经过热退火扩散以后，该杂质能够有效补偿衬底和漏端PN结附近的P型杂质，从而使得衬底和漏端之间的PN结电场降低，减小编程干扰。
上述施主杂质离子注入的杂质种类可以是磷、砷或者是其他五价元素或者其化合物。注入剂量在1e16/cm2～5e17/cm2为宜。注入的倾角为15°～45°为宜，注入能量为30keV～50keV。
本发明提出的工艺方法和轻掺杂漏区(LDD)工艺的区别在于：轻掺杂漏区是为了形成表面沟道和漏端之间缓变的超浅结(图3)，减小表面沟道和漏端之间的电场。因此其工艺方法是在存储单元的侧墙形成之前注入施主杂质，倾角为0度，注入能量随着器件尺寸的缩小越小越好(通常要小于20keV)。而本发明是为了保持表面沟道和漏端之间的突变PN结，而在沟道下面的衬底和漏端之间形成缓变的PN结，因此离子注入是在侧墙形成以后，并且需要倾角注入和一定的注入能量。
本发明和CMOS标准工艺里常用的Pocket注入工艺的区别在于：Pocket工艺的目的是为了增强沟道/衬底和漏端之间的浓度梯度，因此注入的杂质是和衬底的杂质类型是一样的(图4)。比如对于n沟闪存注入的应该是受主型杂质，而本发明注入的施主型杂质。
与现有技术相比，本发明提出抑制闪存编程干扰的工艺方法有如下优势：第一，其工艺简单，只需在标准工艺流程中加入一步即可实现，无需增加光刻版数。第二，它仅仅降低衬底和漏端之间PN结电场，不会对表面沟道和漏端之间的电场造成影响，因此不会影响编程速度。
因此，上述抑制闪存编程干扰的工艺方法是经济且高效的提高闪存可靠性的方法。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为n沟NOR型闪存存储单元结构示意图，其中
1-控制栅，2-电荷存储层，3-源端，4-漏端，5-衬底，6-沟道。
图2为NOR型闪存阵列编程时编程干扰示意图，其中
01-被选择位线，02-未被选择位线，03-被选择字线，04-未被选择字线，05-被选择编程的存储单元，06-受到漏端PN结电场相关的编程干扰的存储单元。
图3轻掺杂漏区(LDD)工艺示意图，其中
001-轻掺杂漏区离子注入，注入杂质为施主型杂质，002-轻掺杂漏区离子注入形成的和沟道相接的低浓度N区。
图4为存储器件Pocket掺杂工艺示意图，其中
101-Pocket掺杂离子注入，注入杂质为受主型杂质，102-Pocket离子注入形成的和源漏区周边的P+区。
图5本发明提出的抑制闪存编程干扰的工艺方法示意图，其中
201-存储单元的侧墙，202-本发明提供的离子注入，注入杂质为施主型杂质，203-本发明提供的离子注入工艺在衬底和源漏PN结处形成的施主型杂质分布。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如本发明背景技术的介绍，发明人经过研究发现，若将NOR型闪存衬底和漏端之间的PN结杂质浓度梯度变缓，可以有效减小编程干扰电场，从而抑制编程干扰，大大提高NOR型闪存的可靠性。
基于此，本发明提出一种新的抑制闪存编程干扰的工艺方法，可以运用在标准工艺流程中加入离子注入的方法，能够有效降低编程干扰电场，提高闪存的可靠性。
本发明提供的抑制闪存编程干扰的工艺方法图5所示，包括：201-存储单元的侧墙，202-本发明提供的离子注入，注入杂质为施主型杂质，203-本发明提供的离子注入工艺在衬底和源漏PN结处形成的施主型杂质分布。
下面结合附图5详细说明本发明提供的抑制闪存编程干扰工艺方法的优选实施例。
(1)在本发明工艺步骤之前的工艺均采用NOR型闪存标准工艺流程；
(2)在标准工艺流程的侧墙形成以后，进行本发明的施主杂质离子注入(如图5所示)；
(3)该杂质离子注入的剂量范围在1e16/cm2～5e17/cm2；
(4)该杂质离子注入的倾角为15°～45°；
(5)该杂质离子注入的能量为30keV～50keV；
(6)该杂质离子注入形成的效果为被注入的施主型杂质主要分布在表面沟道下面的衬底和漏端的PN结附近；
(7)本发明工艺步骤之后的工艺均采用NOR型闪存标准工艺流程。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (2)

1.一种抑制闪存编程干扰的工艺方法，其特征在于，对于n沟道闪存的标准工艺中引入一步离子注入，既在标准工艺的源漏注入以及侧墙形成以后，再进行离子杂质倾角注入，使得注入的离子杂质集中在沟道下面的衬底和源漏端的PN结处，注入离子杂质为对于硅为施主型杂质，离子注入的能量范围在30keV～50keV，离子注入的倾角范围在15°～45°，离子注入的注入剂量范围在1e16/cm2～5e17/cm2。
2.如权利要求1所述的方法，其特征在于：注入离子杂质为砷、磷及其化合物。
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