CN102217074B - 鳍式场效应晶体管(finfet) - Google Patents
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Abstract
一种鳍式场效应晶体管，它的鳍(12)具有一上部分(30)与一下部分(32)，上部分(30)进行了第一导电类型的掺杂，下部分(32)进行了第二导电类型的掺杂；其中上部分(30)与下部分(32)之间的结(34)作为二极管；鳍式场效应晶体管还包括：至少一层高k介电材料层(26，28)(例如，Si3N4)，相邻于鳍(12)的至少一侧，当上部分(30)连接到一第一电位且下部分(32)连接到一第二电位从而产生穿过结(34)的电位降时，相较于如果不存在该至少一层高k介电材料层的情况，该至少一层高k介电材料层(26，28)用于更均匀地重新分配该二极管上的电位降。高k介电材料的k值例如是k≥5，k≥7.5，与k≥20。
Description
技术领域
本发明涉及鳍式场效应晶体管(FinFETs)及其制造方法，尤其涉及一种制作于块状硅晶片上的鳍式场效应晶体管，此晶片一般用于制作平面式块状场效应晶体管(planar bulk FETs)。
背景技术
FinFET是一种场效应晶体管，其具有一从基材突出的狭窄半导体材料有源区域，因此，类似于鳍(fin)。此鳍包括源极区域与漏极区域。鳍的有源区域通过浅沟槽隔离(shallow trench isolation，STI)而被分隔，一般通过二氧化硅(SiO2)。鳍式场效应晶体管也包括一位于源极区域与漏极区域之间的栅极区域。栅极区域形成于鳍的上表面与侧壁，以包裹围绕鳍。在栅极下方延伸且介于源极区域与漏极区域之间的鳍的部分为沟道区域。
在先进的CMOS(比32nm节点更高级)中，鳍式场效应晶体管(FinFET)被认为是取代传统的平面式块状MOSFETs的主要候选物，主要归功于FinFET对于沟道具有较佳的栅极控制，从而避免短沟道效应(short-channeleffect)并改善Ion/Ioff比值。
有一种鳍式场效应晶体管(FinFET)制作于绝缘体上覆硅(silicon oninsulator，SOI)晶片上。SOI FinFETs的一个优点在于，有一氧化层位于鳍之下，因此可阻挡漏电流(leakage current)，使得从源极到漏极的漏电流低。
另一种鳍式场效应晶体管(FinFET)制作于传统的块状硅晶片上。这种鳍式场效应晶体管被称为块状鳍式场效应晶体管。由于以下两个原因，认为制作鳍式场效应晶体管于传统的块状硅晶片上是有利的：(i)块状晶片的成本较低，以及(ii)可以选择把传统平面式块状场效应晶体管与鳍式场效应晶体管整合于单一产品中。
在鳍式场效应晶体管(FinFET)中，源极与漏极区域被重掺杂。源极区域与漏极区域各自具有第一导电类型(n型适用于NMOS，p型适用于PMOS)。现有的块状鳍式场效应晶体管的问题在于，从源极到漏极之间有一漏电流路径穿过鳍的一部分，此部分不受栅极控制，亦即，鳍的位于栅极之下且相邻于浅沟槽隔离(STI)的部分。从源极到漏极之间且穿过鳍的下部分的漏电流称为贯穿漏电流(punch-through leakage)。贯穿漏电流会导致不希望产生的静态功耗增加。
为了解决块状鳍式场效应晶体管的贯穿漏电流的问题，鳍的下部分掺杂的导电类型与源极和漏极区域的导电类型相反(p型适用于NMOS，n型适用于PMOS)。将一贯穿停止物(punch-through-stopper，PTS)掺杂质注入到直接位于沟道下方并位于源极与漏极区域下方的鳍的部分中。
贯穿停止物(PTS)掺杂的结果将导致在鳍的源极区域与漏极区域中，鳍的上部分(具第一导电类型)与鳍的下部分(具第二导电类型，第二导电类型与第一导电类型相反)之间会产生突变结(abrupt junction)。此结分别介于源极区域与基材之间、以及漏极区域与基材之间，实际上具有二极管的功能。
对数字电路NMOS基材施加0伏特的偏压，源极与漏极电位介于0到供电电压Vdd之间。对于PMOS而言也一样，情况刚好互补。因此，在CMOS电路应用中，二极管不是未施加偏压(unbiased)就是施加逆向偏压(reverse-biased)。
当N++/P+(NMOS)或P++/N+(PMOS)二极管为逆向偏压时，会有高电场穿过(across)高突变n/p结(abrupt n/p junction)。由于该高电场，n型和p型半导体的导带(conduction band)与价带(valence band)严重地扭曲，电子从价带(会留下空穴)穿隧到(tunnel)导带，或者是反过来。此种穿隧可以是单纯的量子力学(pure quantum mechanical)，或热辅助(thermally assisted)，或陷阱辅助(trap-assisted)。于后者，漏电流会由于注入工艺中产生的二极管结构损伤而增加。已知此效应称为能带对能带穿隧(band-to-band tunneling，BTBT)。能带对能带穿隧会造成漏电流穿过(across)逆向偏压N++/P+(NMOS)或P++/N+(PMOS)二极管，因而阻碍块状鳍式场效应晶体管于低备用状态功率(low standby power)的应用。
为了优化块状鳍式场效应晶体管(FinFET)的漏电流，最佳的贯穿停止物(punch-through-stopper，PTS)掺杂量需由源极到漏极(需要高掺杂)的贯穿(punch-through)，与从源极/漏极到基材(需要低掺杂)的能带对能带穿隧(band-to-band tunneling)两者之间的折中(trade-off)所决定。
US2006/0118876A1公开了一种块状鳍式场效应晶体管(FinFET)，其中氮化硅层与氧化硅层设置为与鳍的源极区域与漏极区域相邻。
US2008/0048262A1公开了一种鳍式场效应晶体管(FinFET)，其中鳍的源极/漏极部分皆覆盖一氮化硅蚀刻停止层(etch stop layer)。
发明内容
本发明的发明人了解到需要降低由能带对能带穿隧(band-to-bandtunneling)所造成的漏电流。
本发明的发明人也了解到需要改善于贯穿(punch-through)(需要高掺杂)与能带对能带穿隧(band-to-band tunneling)(需要低掺杂)两者之间的折中(trade-off)。
于第一方面，本发明提供一种鳍式场效应晶体管(FinFET)，包括：一半导体基材，具有一鳍；该鳍具有一上部分与一下部分，该上部分掺杂一具有第一导电类型的掺杂质，该下部分掺杂一具有第二导电类型的掺杂质；其中该上部分与该下部分之间的结作为一二极管(diode)。该鳍式场效应晶体管还包括：至少一层高k介电材料层，相邻于该鳍的至少一侧，当该上部分连接到一第一电位且该下部分连接到一第二电位从而产生穿过该结的一电位降时，相较于如果不存在该至少一层高k介电材料层的情况，该至少一层高k介电材料层用于更均匀地重新分配该二极管上的电位降。
该至少一层高k介电材料层的k值为k≥5。
该至少一层高k介电材料层的k值为k≥7.5。
该至少一层高k介电材料层的k值为k≥20。
该至少一层高k介电材料层(26，28)可为氧化铪(HfO2)。
相邻于该鳍的至少一侧的该至少一层高k介电材料层可以包括设置于该鳍的相对侧的介电材料层。
鳍式场效应晶体管还可以包括一浅沟槽隔离层(shallow trench isolationlayer)，设置于基材上且相邻于该高k介电材料层。
该鳍还可以包括一源极与一漏极，被一沟道区域所分开，该鳍的沟道区域被一栅极区域从三侧包围。
鳍式场效应晶体管还可以包括一贯穿停止物层(punch through stopperlayer)，设置于该鳍的下部分且位于沟道区域之下。
于另一方面，本发明包括一种鳍式场效应晶体管的制造方法，该方法包括以下步骤：提供一半导体基材；蚀刻该基材，以提供一鳍；相邻于该鳍的至少一侧，沉积一高k介电材料层；沉积一浅沟槽隔离层(shallowtrench isolation layer)于该基材之上且相邻于该高k介电材料层；提供一栅极区域于该鳍之上并围绕该鳍的侧边；以及注入掺杂质到该鳍中，以形成有源半导体区域。
注入掺杂质的步骤包括：
重掺杂该鳍的一上部分与一下部分，该上部分掺杂一具有第一导电类型的掺杂质，该下部分掺杂一具有第二导电类型的掺杂质，其中该上部分与该下部分之间的结(junction)作为一二极管(diode)；以及其中沉积该高k材料层的步骤包括：相邻于该鳍的至少一侧，沉积至少一高k介电材料层，当该上部分连接到一第一电位且该下部分连接到一第二电位从而产生穿过(across)该结的一电位降时，相较于如果不存在该至少一层高k介电材料层的情况，该至少一层高k介电材料层用于更均匀地重新分配该二极管上的电位降(potential drop)。
沉积高k介电材料层的步骤可以包括：沉积k值为k≥5的高k介电材料层。
沉积高k介电材料层的步骤可以包括：沉积k值为k≥7.5的高k介电材料层。
沉积高k介电材料层的步骤可以包括：沉积k值为k≥20的高k介电材料层。
相邻于该鳍的至少一侧沉积高k介电材料层的步骤可以包括：相邻于该鳍的相对侧，沉积高k介电材料层。
附图说明
将参照附图，通过例子来描述本发明的实施例，其中：
图1为块状鳍式场效应晶体管(FinFET)的第一实施例的一示意图(未依照实际比例绘制)；
图2示意性示出穿过图1中位于块状NMOS鳍式场效应晶体管的栅极外侧的鳍的剖面图(未依照实际比例绘制)；
图3示意性示出图1和图2中示出的鳍式场效应晶体管的制造方法；
图4示意性示出穿过位于鳍式场效应晶体管的第二实施例的栅极外侧的鳍的剖面图(未依照实际比例绘制)；
图5为模拟各种鳍式场效应晶体管的逆向偏压二极管特性的示意图；
图6为一示意图，用以说明两种鳍式场效应晶体管(FinFET)的n/p二极管结周围的降低表面电场效应(reduced surface field，RESURF)；
图7为CMOS技术中双输入NAND逻辑门(logic gate)的示意图，其用以说明图5中的漏电流减少在标准单元级(standard cell level)可能获得的优点；
图8为图7中的上部NMOS晶体管的总漏电流的完整三维模拟图，其中鳍的宽度为15nm，选择的是22nm节点的典型值。
【主要附图标记说明】
12～鳍
14～源极区域
16～漏极区域
18～浅沟槽隔离(STI)
20～基材
22～栅极
24～沟道区域
26～高k材料层
30～鳍的上部分
32～鳍的下部分
34～n/p结
40～垂直轴
42～水平轴
44、46、48～曲线
50、60～鳍式场效应晶体管
52～垂直轴
54～水平轴
56、58、62～鳍式场效应晶体管的某部分
70～双输入NAND逻辑门
72～两个PMOS晶体管
74、76～NMOS晶体管
78～箭头
80～垂直轴
82～水平轴
84、86、88～曲线
90～低备用功率(low-standby power)技术中的目标规格
100、200～鳍式场效应晶体管
S2～提供基材
S4～蚀刻基材以提供鳍
S6～沉积高k(high-k)介电材料层
S8～沉积浅沟槽隔离(STI)
S10～提供栅极
S12～注入杂质
具体实施方式
图1为块状鳍式场效应晶体管(FinFET)100的第一实施例的示意图(未以实际比例绘制)。鳍式场效应晶体管(FinFET)100包括一硅基材20。鳍式场效应应晶体管100包括一窄的矩形鳍12。鳍一般的宽度为10nm～30nm。于此实施例中，鳍12的宽度为约20nm。鳍12沿着垂直于基材20平面的方向从基材20突出。鳍12的有源上部分为约50nm高(一般鳍的上部分高度为40-60nm)。鳍12的下部分为约200nm高。鳍12包括一源极区域14与一漏极区域16。鳍12的源极区域、漏极区域14，16被一二氧化硅层18所隔开，称为浅沟槽隔离(shallow trench isolation，STI)或STI 18。于此实施例中，浅沟槽隔离(STI)18的厚度为约250nm。介于浅沟槽隔离(STI)18与鳍之间有一宽度10nm的氧化铪层(HfO2)26(为一种高k介电材料)，此氧化铪层26沿着鳍12的下部分的长度方向延伸。氧化铪(HfO2)一般k值为21。高k介电层26也在基材20与浅沟槽隔离(STI)18之间延伸。将参照图2详细介绍在公知的鳍式场效应晶体管(FinFET)中没有出现的高k介电层26。
栅极区域22位于源极区域14与漏极区域16之间。栅极区域22位于浅沟槽隔离(STI)18之上。栅极区域22在鳍12之上延伸并跨越(across)鳍12。鳍12也包括一沟道区域24，位于源极区域14与漏极区域16之间，并且位于栅极区域22之下。如图1所示，栅极区域22从三侧边包围鳍12。如此一来，栅极22对于鳍12的沟道区域24具有优异的静电控制(electrostatic control)能力。
显示于图1与图2中的鳍式场效应晶体管(FinFET)100为NMOS FET。鳍12的源极区域14与漏极区域16重掺杂n型半导体掺杂质。介于鳍12的源极区域14与漏极区域16之间的沟道区域24是位于鳍12的上部分。沟道区域24可以是未掺杂或是轻掺杂。
如上所述，公知的块状鳍式场效应晶体管(FinFET)的问题在于，在高偏压(high bias voltages)的情况下，鳍式场效应晶体管会遇到贯穿漏电流(punch-through leakage)的问题。于一公知的块状鳍式场效应晶体管(FinFET)中，从源极区域到漏极区域存在的漏电流路径穿过鳍的一部分(亦即，相邻于浅沟槽隔离(STI)且位于沟道区域下方的鳍的部分)，该部分不受栅极所控制。
图2示意性示出穿过图1中块状NMOS FinFET100的栅极外侧的鳍(亦即，穿过源极14或漏极16)的剖面图(未以实际比例绘制)。
为了消除公知块状鳍式场效应晶体管(FinFET)因介于源极区域与漏极区域之间的贯穿所引起的漏电流，鳍式场效应晶体管(FinFET)100的鳍12被分成两个部分30与32。
源极区域与漏极区域14，16的上部分30借由离子注入工艺重掺杂n型掺杂质。p型贯穿停止物(PTS)掺杂质注入到鳍12的下部分32直接位于沟道区域24下方的区域。
鳍12被分割为相反掺杂的上部分30与下部分32，然而，会造成源极区域14和漏极区域16中的每一个与鳍的下部分32之间形成突变(abrupt)n/p结34。如图2所示，突变(abrupt)n/p结34的形成位置略低于浅沟槽隔离(STI)18的表面。
鳍12的上部分30与下部分32进行相反掺杂的目的在于，进行了不同掺杂的鳍的部分之间的结34可抑制源极14与漏极16之间的漏电流。
然而，高突变(abrupt)n/p结34的缺点在于，结34作为一二极管(diode)，如图2所示。
如上所述，结的突变(abrupt)形成于源极区域14、漏极区域16与鳍的下部分32之间会导致因能带对能带穿隧(band-to-band tunneling，BTBT)所引起的漏电流。虽然可借由降低源极区域14与漏极区域16的掺杂量来减少能带对能带穿隧(BTBT)，但此步骤也会在源极/漏极与沟道之间造成串联电阻(series resistance)，而降低贯穿停止物(punch-through-stopper，PTS)掺杂质的量时，将会降低如前所述的贯穿停止物(PTS)层的保护功效。
于备用状态时(in standby)，逆向偏压的源极/基材与漏极/基材二极管上的最大电位降相当于供电电压(supply voltage Vdd)。然而，能带对能带穿隧(BTBT)主要受到电场的驱动，该电场为电位的空间梯度(spatial gradient)。这意味着，如果电位降可以更均匀地重新分配于二极管上，则可减少(reduced)能带对能带穿隧(BTBT)。
于图1与图2的实施例中，借由设置氧化铪层(HfO2)(高k电介质)层26相邻于n/p二极管34，可使电位降得以重新分配。
请参见图1与图2，高k介电层26相邻于鳍12的下部分32且沿着鳍12的下部分32延伸。高k介电层26沿着平行于鳍12的平面延伸。高k介电层26包围介于鳍12的上部分30与下部分32之间的结34。高k介电层26还位于围绕鳍12下部分32的二氧化硅浅沟槽隔离(STI)沟槽18之下。高k介电层26还沿着平行于基材20的平面的平面延伸。高k介电层26形成了介于浅沟槽隔离(STI)18、鳍12与基材20之间的衬层(liner)。
高k电介质是一种介电常数值高于二氧化硅(SiO2)的介电常数值(k＝3.9)的绝缘材料。例如，氮化硅(k＝7.5)或氧化铪(k＞20)。高介电渗透率(dielectric permeability)的作用在于驱使电场穿过高k介电层26。如同后续参照图6详细解释的，高k介电层26降低了结34附近的局部电场强度(local electrical field strength)。此效应亦称为降低表面电场效应(reducedsurface field，RESURF)。降低表面电场效应(RESURF)降低了穿过结34的局部电场强度，因此，在不需要降低掺杂量的情况下，即可减少能带对能带穿隧(BTBT)效应。
图3示意性示出图1和图2中示出的鳍式场效应晶体管的制造方法。
于步骤s2中，提供一基材20。基材为块状硅晶片。
于步骤s4中，蚀刻基材20以提供鳍式场效应晶体管(FinFET)100的鳍部分12。鳍12为矩形形状的半导体材料突出物，其沿着垂直于基材20的平面延伸。
于步骤s6中，高k介电层26沿着鳍12的长度沉积于基材20之上以及鳍12的两侧，使得高k介电层26被设置为在鳍12的上部分30的相对侧直接相邻于鳍12。高k介电层26的厚度为10nm。位于结的其中任一侧的高k介电层26较佳的有效厚度为5-10nm。
于步骤s8中，提供二氧化硅浅沟槽隔离(STI)层18。浅沟槽隔离(STI)18是形成于高k介电层26之上，其借由沉积二氧化硅于鳍12的其中任一侧的区域上而形成，制造方法类似于公知的平面式块状CMOS的制造方法。一旦浅沟槽隔离(STI)18沉积于高k层26之上，浅沟槽隔离(STI)18即被平坦化。不同于平面式块状CMOS的制造工艺，在此FinFET制造工艺中，浅沟槽隔离(STI)18于平坦化之后被蚀刻，以暴露鳍12的侧壁。HfO2高k介电层26作为衬层，位于浅沟槽隔离(STI)18与鳍12上部分30的相对侧之间。
于步骤s10中，提供栅极22。沉积介电层、金属层以及多晶硅材料层于浅沟槽隔离(STI)18之上，这些层跨越(across)鳍12的顶部并围绕鳍12的侧边，并且被蚀刻以形成如图1所示的栅极22。
于步骤s12中，于蚀刻栅极之后，注入掺杂质于鳍12中，以形成有源半导体区域。使用n型掺杂质(适用于NMOS)与p型掺杂质(适用于PMOS)进行离子注入工艺，以对源极区域14与漏极区域16进行重掺杂。
为了简化说明，步骤s12中通过离子注入进行掺杂的步骤解释为发生在步骤s10的栅极蚀刻之后，因为最后重掺杂鳍12暴露的上部分30的源极区域与漏极区域14，16一般会在这时进行。然而，也可解读成，于制造方法的各个不同阶段中也可对不同类型的层和区域进行掺杂。
举例而言，于栅极形成之后，源极区域与漏极区域被注入，由于沟道区域不应该接受源极/漏极注入，因此栅极作为沟道区域的掩模(mask)。于栅极形成之前，注入贯穿停止物(punch-through-stopper，PTS)。源极/漏极区域注入较浅，但是浓度较高。
于蚀刻栅极之前或之后，也可对沟道进行注入。对于后者，沟道不会被均匀地注入(称为口袋区(pockets)或环状区(halos))。
一般的贯穿停止物(punch-through-stopper，PTS)轮廓起始于鳍有源区域(上部)的直接下方，且向下延伸40-100nm。
其他各种可能的注入细节如下：
-可使用阱(WELL)。阱用于隔离各个晶体管且隔离源极/漏极与基材。NMOS制作于P型阱中，PMOS制作于N型阱中。
-可使用VT调整(VT-Adjust，VTA)，其用于调整阈值电压(thresholdvoltage)。
-贯穿停止物(punch-through-stopper，PTS)用于避免源极与漏极之间的深的漏电流。
-环状区(HALO＝POCKET)用于使阈值电压较不易受到栅极长度的影响。
有许多不同的方案，其中注入是在工艺的不同步骤中进行的。环状区的注入通常在栅极形成之后进行，而其他三种上述讨论的注入一般(但并非一定如此)在栅极形成之前。
于块状鳍式场效应晶体管中，于沉积栅极之前，一般只会注入阱(WELL)与贯穿停止物(PTS)。阱的浓度低(一般＜1e17/cm3)，不足以阻止贯穿，而贯穿停止物(PTS)的浓度为1e18/cm3左右。
关于先前提及的平坦化步骤的时机与实施可以有多种选择，包括下述3种可能：
(i)沉积高k层于鳍之上，然后于浅沟槽隔离(STI)层被施加之前进行平坦化；
(ii)浅沟槽隔离(STI)层与高k层同时进行回蚀刻(etch back)，以暴露鳍的上部分；以及
(iii)高k层仅形成到经过蚀刻后STI层会在的高度，接着，浅沟槽隔离(STI)层沉积于高k层之上，进行平坦化然后回蚀刻，以使浅沟槽隔离(STI)与高k层等高。
于上述3种可能中，以制造角度来看，最容易执行(ii)的选择。
回头来考虑整个工艺，各个掺杂与蚀刻步骤的顺序的优选的例子如下：
-阱(WELL)；
-蚀刻鳍；
-填充高k材料与浅沟槽隔离并进行回蚀刻；
-贯穿停止物(punch-through-stopper，PTS)；
-栅极；
-源极/漏极。
图4示意性示出穿过位于鳍式场效应晶体管200的第二实施例的的栅极外侧的鳍(即，穿过源极14或漏极16)的剖面图(未依照实际比例绘制)，其中与图1与图2的鳍式场效应晶体管(FinFET)100相同的特征使用相同的标号。
于此实施例中，鳍式场效应晶体管(FinFET)200的鳍12被分成上部分30与下部分32。鳍12的上部分30形成源极区域14与漏极区域16。重掺杂n型掺杂质(NMOS)于源极区域14与漏极区域16。掺杂p型贯穿停止物(punch-through-stopper，PTS)掺杂质于鳍12的下部分32直接位于沟道24下方的区域。
为了避免结的突变(abrupt)形成于源极区域、漏极区域与鳍的下部分之间而导致因能带对能带穿隧(band-to-band tunneling，BTBT)所引起的漏电流，设置氧化铪层(HfO2)28(亦即，高k介电层)相邻于n/p结34。
从图4可以看出，高k介电层28相邻于鳍12的下部分32，且沿着鳍12的下部分32延伸。高k介电层28沿着平行于鳍12的平面延伸。高介k介电层28围绕介于鳍12上部分30与下部分32之间的结34。
相对于第一实施例，于此实施例中，高k介电层28并未位于围绕鳍12下部分32的二氧化硅浅沟槽隔离(STI)沟槽18之下。高k介电层28并未沿着平行于基材20的平面的平面延伸。高k介电层28并未延伸到基材20的上表面。因此，于此实施例中，高k介电层28仅包围鳍12下部分32的处于n/p结34的区域。
图5为模拟各种鳍式场效应晶体管的逆向偏压二极管特性的示意图。垂直轴40显示以任意单位表示的漏电流(Ileak)。
水平轴42显示以伏特为单位的供电电压(supply voltage，Vdd)。曲线46显示图4的剖面图中鳍式场效应晶体管(FinFET)200的模拟二极管特性，其中高k介电层为氮化硅(Si3N4)(k＝7.5)。曲线48显示依照与图4的剖面图中鳍式场效应晶体管(FinFET)200相同的方式构建的鳍式场效应晶体管的模拟二极管特性，但其中电介质具有非常高的k值(k＝20)。曲线44显示不具有高k介电层的参考鳍式场效应晶体管(FinFET)的模拟二极管特性。
可清楚地观察到，对于供电电压为1V左右，对于22nm节点而言，由于由高k层所造成的降低表面电场效应(reduced surface field，RESURF)，二极管的漏电流可以减少约1.5个量级，亦即，减少大约30倍。
图6显示两种鳍式场效应晶体管(FinFET)的n/p二极管结周围的降低表面电场效应(reduced surface field，RESURF)的示意图。每一鳍式场效应晶体管(FinFET)都只显示对称结构的一半。结的位置用二极管的符号表示。垂直轴52显示鳍式场效应晶体管(FinFET)的垂直高度Y，以微米(μm)为单位。水平轴54显示从鳍12的中心轴开始的水平距离X，以微米(μm)为单位。
左手边图形50描述标准的鳍式场效应晶体管(FinFET)，其中浅沟槽隔离区域中的各处皆有二氧化硅，亦即，不具有高k介电层。右手边图形60描述具有高k介电层的鳍式场效应晶体管(FinFET)的剖面图。
于左手边与右手边的图形中，鳍式场效应晶体管(FinFET)的中心部分56为硅鳍。于左手边图形50中，相邻于中心部分56的部分58为二氧化硅。于右手边图形50中，相邻于鳍部分56的部分62为10nm宽度的高k介电层或衬层。高k绝缘衬层相邻于p/n结。鳍式场效应晶体管(FinFET)的部分58相邻于高k介电层62但远离鳍部分56的为二氧化硅。
图中显示穿过(across)每一鳍式场效应晶体管(FinFET)的等电位线(iso-potential lines)的分布。从图中可清楚地观察到，如显示于右手边图形60中，具有高k衬层的鳍式场效应晶体管(FinFET)的等电位线沿着y方向在较大距离上分布，这显示出降低表面电场效应(reduced surface field，RESURF)。
模拟的结果显示，对于宽度介于10-30nm、贯穿停止物(punch-through-stopper，PTS)浓度介于1018～1019原子(atom)/cm3与源极/漏极掺杂量为1020原子(atom)/cm3左右的鳍的所有组合皆可达到改善漏电流10～100倍的效果。而且，穿隧的机制(无论是直接穿隧或是陷阱辅助穿隧(trap-assistedtunneling))对于获得改善不起作用。
图7为CMOS技术中双输入NAND逻辑门的示意图，其用以说明图5中的漏电流减少在标准单元级可能获得的优点。
于图7中，两个PMOS晶体管72以并联方式连接，其基材接触逻辑“1”。两个NMOS晶体管74，76以串联方式连接，其基材接触逻辑“0”。于所描述的单元状态中，三个源极/漏极到基材二极管为逆向偏压，且漏电到基材接触点，如箭头78所示。因此，图7所显示的双输入NAND逻辑门70的偏压状态下，有3/4的NMOS源极/漏极到基材二极管是属于逆向偏压，这是造成整个单元的总漏电流的原因。
需注意的是，图7所描述的状态仅是示意性的。对于其他偏压状态，其他二极管将漏电，而且对于CMOS技术中的任何数字单元而言，不论是SRAM或逻辑单元，都有逆向偏压的源极/漏极二极管，其漏电流是总的备用状态耗能(total standby power consumption)的原因，而且可能是主导因素。
图8为图7中的上部NMOS晶体管74的总漏电流的完整三维模拟图，其中鳍的宽度为15nm，选择的是22nm节点的典型值。
垂直轴80显示漏电流Ileak，以安培(Amps)/μm为单位。
水平轴82显示供电电压(supply voltage，Vdd)，以伏特(Volts)为单位。曲线86显示图7中的上部NMOS晶体管74的模拟二极管特性，其具有10nm宽度的氮化硅(Si3N4)(k＝7.5)高k介电层。曲线88显示依照与图8的上部NMOS晶体管74相同的方式构建但是具有非常高k值(k＝20)的高k介电衬层的NMOS晶体管的模拟二极管特性。曲线84显示参考NMOS晶体管的模拟二极管特性，其不具有沿着垂直的源极/漏极到基材二极管方向的衬层。
漏电流(Ileak)对于鳍式场效应晶体管(FinFET)的有效宽度归一化(normalised)(Weff＝2Hfin+Wfin)，其中Weff是鳍的有效宽度，Hfin是鳍的高度，Wfin是鳍的宽度。低功率漏电流目标(target)是针对22nm节点。
此外，此图形显示高k衬层能降低晶体管漏电流约1.5个量级(1.5orderof magnitude)，但更重要的是，归一化(对于鳍式场效应晶体管(FinFET)的总有效宽度)的漏电流可降低至低于10pA/μm，如图8所示，这是低备用功率(low-standby power，LP)技术中的漏电流目标规格90。换言之，本发明有助于将块状鳍式场效应晶体管(FinFET)应用于低功率应用。
虽然上述实施例描述的基材20为硅，然而，基材20也可以为任何合适的与块状平面式晶片上的集成电路制造工艺相兼容的基材材料。同样地，虽然上述描述的浅沟槽隔离(STI)18包括二氧化硅，然而，浅沟槽隔离(STI)也可为任何合适的与块状平面式晶片上的集成电路制造工艺相兼容的隔离材料。
虽然上述描述的鳍12为矩形，鳍亦可具有其他形状。例如，鳍可具有稍微圆的顶部边角。鳍12也可稍微有些锥度，其宽度朝向底部逐渐减小。上述描述的鳍12在浅沟槽隔离(STI)18上延伸20nm，其宽度为20nm。依据其他特定应用的需求，鳍可以具有不同宽度与高度。一般鳍的宽度为10-30nm。
虽然图中显示倾斜的源极-漏极注入，其中n/p结34些略低于浅沟槽隔离(STI)18的表面，然而，n/p结在鳍中更高些或更低些的鳍式场效应晶体管也可以设想。
虽然上述实施例是参照NMOS器件描述的。然而，本发明也同样适用于PMOS器件。因此，虽然上述描述的源极区域与漏极区域14，16重掺杂n型掺杂质，但是其也可掺杂p型掺杂质。
虽然上述提及的高k层26，28包括二氧化铪(k＝21)，此高k介电材料可以是任何适用于CMOS制造技术中、介电常数k大于二氧化硅的介电常数的绝缘材料。例如，另一适合的材料为氮化硅(Si3N4)(k＝7.5)。一般而言，任何k值大于二氧化硅的k值(即k＝3.9)的材料皆可使用。例如，可使用k＝5的材料，至少从某种程度上重新分配穿过二极管等的电位降，k值越高，例如k＝7.5(Si3N4)与k＝21(HfO2)，提供的改善效果越大。虽然沉积后的层有时会发生k值的些微变化，但仍然用k＝21代表块状二氧化铪的k值。一般而言，k值为k≥20极其具有优势。其他可能的用于高k介电层的材料包括HfSiO、ZrO2、ZrSiO和SrTiO3。
虽然上述描述的高k介电层26，28位于邻近结的鳍的两侧面上，然而，也可将高k层只设置于鳍的一侧。
显示于图1与图2的实施例中，高k介电材料层位于全部的二氧化硅浅沟槽隔离(STI)沟槽之下且完全包围鳍12的下部分。然而，还可以设想，高k介电材料层可只在二氧化硅浅沟槽隔离(STI)沟槽下的一部分延伸。可选地，高k介电层可仅沿着相邻于p/n结34的鳍12的长度的一部分延伸。另外，还可以设想，高k介电材料层也在浅沟槽隔离(STI)沟槽表面之上延伸，并部分覆盖鳍的上部分。
虽然上述描述的高k层26，28厚度为5-10nm，然而可依据应用的需求，将高k层变薄或变厚。
虽然上述描述的漏电流可降低30倍，然而依据介电层的类型与形式，漏电流可降低10-100倍。
虽然上述实施例是32nm节点CMOS制造的器件，且本发明特别适用于32nm或比32nm更高级的技术，而本发明亦可适用于其他节点规格，例如22nm节点制造。
于制造方法中，虽然上述描述的鳍借由蚀刻步骤而得，然而，也可利用其他合适的方式提供鳍，例如可以使用机械方式。
此外，虽然上述描述中借由沉积提供高k介电层，然而，也可利用其他合适的方式提供介于鳍与STI之间、位于鳍的一侧或相对两侧的层。
类似地，浅沟槽隔离层与栅极也可借由任何合适的方法形成，例如沉积或涂布。高k介电层可在浅沟槽隔离(STI)平坦化之前平坦化，或与STI同时进行平坦化。在高k介电层回蚀刻之前，可于平坦化之后或同时，对浅沟槽隔离(STI)进行回蚀刻，如此一来，即可暴露鳍的侧壁。
可借由任何适合的方法提供栅极，例如沉积与蚀刻、或堆叠。
虽然上述解释的掺杂步骤发生于栅极堆叠与蚀刻之后，然而，也可提早实施各种掺杂步骤。例如，于沉积k型电介质之前，可进行p型离子注入，以形成贯穿停止物(punch-through-stopper，PTS)。
其他的掺杂步骤，例如形成p型硅阱于贯穿停止物(PTS)层之下，可于蚀刻栅极之前执行。
一般掺杂质的浓度可以是：源极/漏极14、16：1020atom/cm3；沟道区域24：＜1017atom/cm3；贯穿停止物(PTS，图中未显示)：1018～1019atom/cm3；阱(图中未显示)：1016～1017atom/cm3。
也可依据实际应用的需求，选择不同的掺杂浓度。
应当注意，之上、上方、上、下方、之下、垂直、水平之类描述中用到的术语是为了解释本发明特征的相对位置。这些术语并非用以限定器件的方向。
Claims (10)
1.一种鳍式场效应晶体管(100，200)，包括：
一半导体基材(20)，具有一鳍(12)；
该鳍(12)具有一上部分(30)与一下部分(32)，该上部分(30)掺杂一具有第一导电类型的掺杂质，该下部分(32)掺杂一具有第二导电类型的掺杂质；
其中该上部分(30)与该下部分(32)之间的结(34)作为一二极管；
一浅沟槽隔离层于该半导体基材之上；
至少一层高k介电材料层(26，28)，相邻于该鳍(12)的至少一侧，其中该高k介电材料层位于围绕鳍下部分的浅沟槽隔离层之下且包围该结(34)，其中当该上部分(30)连接到一第一电位且该下部分(32)连接到一第二电位从而产生穿过该结(34)的一电位降时，相较于如果不存在该至少一层高k介电材料层的情况，该至少一层高k介电材料层(26，28)用于更均匀地重新分配该二极管上的电位降。
2.如权利要求1所述的鳍式场效应晶体管(100，200)，其中该至少一层高k介电材料层(26，28)的k值为k≥5,7.5或20。
3.如权利要求2所述的鳍式场效应晶体管(100，200)，其中该至少一层高k介电材料层(26，28)为氧化铪。
4.如权利要求1-3中任一权利要求所述的鳍式场效应晶体管(100，200)，其中相邻于该鳍(12)的至少一侧的该至少一层高k介电材料层(26，28)包括设置为相邻于该鳍(12)的相对侧的介电材料层(26，28)。
5.如权利要求1所述的鳍式场效应晶体管(100，200)，其中该鳍(12)还包括：
一源极(14)与一漏极(16)，被一沟道区域(24)所分开，该鳍(12)的沟道区域(24)被一栅极区域(22)从三侧包围；以及
该鳍式场效应晶体管(100，200)还包括：
一贯穿停止层，设置于该鳍(12)的下部分(32)且位于该沟道区域(24)之下。
6.一种鳍式场效应晶体管(100，200)的制造方法，该方法包括以下步骤：
提供(s2)一半导体基材(20)；
蚀刻(s4)该基材，以提供一鳍(12)；
相邻于该鳍(12)的至少一侧，沉积(s6)一高k介电材料层(26，28)；
沉积(s8)一浅沟槽隔离层(18)于该基材(20)之上且相邻于该高k介电材料层(26,28)，其中该高k介电材料层位于围绕鳍下部分的浅沟槽隔离层之下且包围将被形成的位于该鳍(12)的一上部分(30)与一下部分(32)之间的结(34)；
提供(s10)一栅极区域(24)于该鳍(12)之上并围绕该鳍(12)的侧边；以及
注入掺杂质(s12)到该鳍(12)中，以形成有源半导体区域(14，16)，其中该上部分掺杂一具有第一导电类型的掺杂质，该下部分掺杂一具有第二导电类型的掺杂质，其中该上部分(30)与该下部分(32)之间的结(34)作为一二极管。
7.如权利要求6所述的鳍式场效应晶体管(100，200)的制造方法，其中沉积(s6)高k材料层(26，28)的步骤包括：
相邻于该鳍(12)的至少一侧，沉积(s6)至少一层高k介电材料层(26，28)，当该上部分(30)连接到一第一电位且该下部分(32)连接到一第二电位从而产生穿过该结(34)的一电位降时，相较于如果不存在该至少一层高k介电材料层的情况，该至少一层高k介电材料层(26，28)用于更均匀地重新分配该二极管上的电位降。
8.如权利要求6或7所述的鳍式场效应晶体管(100，200)的制造方法，其中沉积(s6)高k介电材料层(26，28)的步骤包括：沉积k值为k≥5的高k介电材料层(26，28)。
9.如权利要求6或7所述的鳍式场效应晶体管(100，200)的制造方法，其中沉积(s6)高k介电材料层(26，28)的步骤包括：沉积k值为k≥20的高k介电材料层(26，28)。
10.如权利要求6或7所述的鳍式场效应晶体管(100，200)的制造方法，其中相邻于该鳍(12)的至少一侧，沉积(s6)高k介电材料层(26，28)的步骤包括：相邻于该鳍(12)的相对侧，沉积(s6)高k介电材料层(26，28)。
Applications Claiming Priority (3)
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