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CN101752365A - 集成电路结构 - Google Patents

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CN101752365A CN200910138200A CN200910138200A CN101752365A CN 101752365 A CN101752365 A CN 101752365A CN 200910138200 A CN200910138200 A CN 200910138200A CN 200910138200 A CN200910138200 A CN 200910138200A CN 101752365 A CN101752365 A CN 101752365A
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种集成电路结构，包括：一高压阱区(high-voltage well，HVW)于一半导体基底中；一第一双重扩散(double diffusion，DD)区于该高压阱区中；以及一第二双重扩散区于该高压阱区中。该第一双重扩散区与该第二双重扩散区通过该高压阱区的一中间部分互相分离。一凹口自该半导体基底的顶部表面延伸进入该高压阱区的该中间部分与该第二双重扩散区。一栅极介电层延伸进入该凹口且覆盖该凹口的底部。一栅极于该栅极介电层上。一第一源/漏极区于该第一双重扩散区中。一第二源/漏极区于该第二双重扩散区中。本发明可减少高压金属氧化物半导体元件所占据的芯片面积与减少漏电流；且不需额外的掩模与工艺步骤。

Description

集成电路结构
技术领域
本发明涉及半导体元件，且涉及金属氧化物半导体(metal-oxide-semiconductor，MOS)元件，又甚至特别涉及高压金属氧化物半导体元件的结构与制造方法。
背景技术
高压金属氧化物半导体元件被广泛地使用于许多电子元件中，例如输入/输出电路、CPU电源供应、电力管理系统(power management system)、交流/直流电转换器等。高压金属氧化物半导体元件具有多种形式。对称的高压金属氧化物半导体元件可于源极侧与漏极侧上具有一对称的结构。可实施高电压于漏极与源极侧这两者。非对称的高压金属氧化物半导体元件可于源极侧与漏极侧上具有一非对称的结构。例如，只有源极侧与漏极侧其中之一，通常为漏极侧是被设计来承受高电压。
图1显示一常见高压金属氧化物半导体元件，其也为一双重扩散漏极(double diffusion drain，DDD)金属氧化物半导体元件。高压金属氧化物半导体元件包括栅极氧化物102a、栅极电极102b于栅极氧化物102a上、双重扩散漏极103于基底101中与高压结107于双重扩散漏极103中。基底101为与双重扩散漏极103相对的导电形式。双重扩散漏极103为轻掺杂，且具有与高压结107相同的导电形式。
常见高压金属氧化物半导体元件遭遇一些缺点。如图1所示的高压金属氧化物半导体元件的击穿电压与介于高压结107与栅极电极102b间的距离S相关，且距离S越大，击穿电压会越高。所以为了提高击穿电压，距离S必须被增加。然而，距离S的增加需要高压金属氧化物半导体元件占据一较大的芯片面积。
一额外的问题为如图1所示的高压金属氧化物半导体元件的击穿电压与电场分布相关，特别是介于栅极电极102b与高压结107间的电场。然而，于常见高压金属氧化物半导体元件中的电场分布不易调整。因此亟需上述所讨论问题的解决方式。
发明内容
为了解决现有技术存在的上述问题，本发明提供一种集成电路结构，包括：一高压阱区(high-voltage well，HVW)于一半导体基底中；一第一双重扩散(double diffusion，DD)区于该高压阱区中；以及一第二双重扩散区于该高压阱区中。该第一双重扩散区与该第二双重扩散区通过该高压阱区的一中间部分互相分离。一凹口自该半导体基底的顶部表面延伸进入该高压阱区的该中间部分与该第二双重扩散区。一栅极介电层延伸进入该凹口且覆盖该凹口的底部。一栅极于该栅极介电层上。一第一源/漏极区于该第一双重扩散区中。一第二源/漏极区于该第二双重扩散区中。
本发明提供另一种集成电路结构，包括：一半导体基底；一高压阱区为一第一导电形式于该半导体基底中；一第一双重扩散区于该高压阱区中，该第一双重扩散区为一第二导电形式其相对于该第一导电形式；以及一第二双重扩散区为该第二导电形式于该高压阱区中。该第一双重扩散区及该第二双重扩散区与该高压阱区介于该第一双重扩散区与该第二双重扩散区间的一中间部分邻接。一凹口自该半导体基底的顶部表面延伸进入该高压阱区的该中间部分。该凹口具有一第一侧壁与一第二侧壁其相对于该第一侧壁，其中该第一侧壁位于该第二双重扩散区中，而该第二侧壁位于该高压阱区的该中间部分中。一栅极介电层连续不断地覆盖该第一双重扩散区的一第一顶部表面与该第二双重扩散区的一第二顶部表面，且延伸至该凹口的底部。一栅极电极于该栅极介电层上。一源极区于该第一双重扩散区中。一漏极区于该第二双重扩散区中。
本发明另提供一种集成电路结构，包括：一高压阱区为一第一导电形式于该半导体基底中；一第一双重扩散区于该高压阱区中，该第一双重扩散区为一第二导电形式其相对于该第一导电形式；以及一第二双重扩散区为该第二导电形式于该高压阱区中。该第一双重扩散区与该第二双重扩散区为彼此互相分离。一栅极介电层于该高压阱区上，其中该栅极介电层包括一第一部分低于该第一双重扩散区的一第一顶部表面与该第二双重扩散区的一第二顶部表面。该第一部分介于该第一双重扩散区与该第二双重扩散区之间。该集成电路结构还包括：一栅极电极于该栅极介电层上；一源极区于该第一双重扩散区中；以及一漏极区于该第二双重扩散区中。
本发明还提供一种形成集成电路结构的方法，包括：形成一高压阱区于该半导体基底中；形成一第一双重扩散区于该高压阱区中；以及形成一第二双重扩散区于该高压阱区中。该第一双重扩散区与该第二双重扩散区通过该高压阱区的一中间部分彼此互相分离。此方法还包括：形成一凹口自该半导体基底的顶部表面延伸进入该高压阱区的该中间部分与该第二双重扩散区；形成一栅极介电层延伸进入该凹口且覆盖该凹口的底部；形成一栅极电极于该栅极介电层上；形成一第一源/漏极区于该第一双重扩散区中；以及形成一第二源/漏极区于该第二双重扩散区中。
本发明又提供一种形成集成电路结构的方法，包括：形成一第一凹口与一第二凹口自该半导体基底的顶部表面延伸进入该半导体基底。该第一凹口与该第二凹口彼此互相分离。填入一介电材料于该第一凹口与该第二凹口中。此方法还包括：形成一掩模以覆盖该第二凹口，其中该第一凹口不被该掩模覆盖；蚀刻该介电材料于该第一凹口中的部分以于该第一凹口中露出该半导体基底的一表面；执行一化学机械研磨以移除该介电材料高于该半导体基底的顶部表面的部分；注入该半导体基底以形成一高压阱区于该半导体基底中。该高压阱区的至少一部分位于该第一凹口之下。此方法还包括注入该半导体基底以形成一第一双重扩散区与一第二双重扩散区于该高压阱区中。该第一双重扩散区与该第二双重扩散区通过该第一凹口的至少一部分彼此互相分离。此方法还包括：形成一栅极介电层覆盖该第一凹口的底部；形成一栅极电极于该栅极介电层上；形成一源极区于该第一双重扩散区中；以及形成一漏极区于该第二双重扩散区中。
本发明的优点包括减少高压金属氧化物半导体元件所占据的芯片面积与减少漏电流。本发明实施例利用现行的制造工艺，且不需额外的掩模与工艺步骤。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1显示一常见的具有双重扩散漏极的高压金属氧化物半导体元件。
图2至图10为本发明一实施例于制造时的中间步骤的剖面图，其中形成一具有垂直沟道的高压金属氧化物半导体元件。
图11与图12显示本发明一替代实施例的剖面图。
上述附图中的附图标记说明如下：
101～基底
102a～栅极氧化物
102b～栅极电极
103～双重扩散漏极
107～高压结
S～介于高压结107与栅极电极102b间的距离
20～半导体基底
22～焊垫层
24～掩模层
26～光致抗蚀剂
28～开口
281、282～开口
32～介电材料
34～光致抗蚀剂
36～区域
40～浅沟槽隔离区
44～高压p阱
T1～高压p阱44的深度
46、48～n型双重扩散区
T2～双重扩散区46与48的深度
481～双重扩散区48的一部分
482～双重扩散区48的其他部分
51～双重扩散区46与48的顶部表面的实质上平坦部分
52～栅极介电层
54～栅极电极
62～源极区
64～漏极区
66～源极硅化区
67～栅极间隙壁
68～漏极硅化区
70～栅极硅化区
74、76～箭号
具体实施方式
提供一形成高压金属氧化物半导体元件的新方法。本发明一实施例于制造时的中间步骤以图解来说明。之后讨论较佳实施例的变化。在所有本发明各种附图与示出的实施例中，相同的标号用来表示相同的元件。
参见图2，提供半导体基底20。在较佳实施例中，半导体基底20包括硅。半导体基底20也可包含其他一般使用的材料，例如碳、锗、镓、砷、氮、铟、磷与其类似物。半导体基底20可由单晶或化合物材料(compoundmaterial)所形成，且可为一块状(bulk)基底或一绝缘层上半导体基底(semiconductor-on-insulator，SOI)。在一实施例中，半导体基底20被轻掺杂成p型，且因此为一p基底，然而其也可为一n型基底被轻掺杂为n型。
于半导体基底20上形成焊垫层(pad layer)22与掩模层24。焊垫层22较佳为一薄膜包括由氧化硅形成，例如使用一热氧化工艺。焊垫层22可作为一黏合层介于半导体基底20与掩模层24之间。焊垫层22也可作为蚀刻掩模层24时的蚀刻终止层。在较佳实施例中，掩模层24由氮化硅所形成，例如使用低压化学沉积(low pressure chemical vapor deposition，LPCVD)。在其他实施例中，使用硅的热氮化、等离子体辅助化学气相沉积(plasma enhancedchemical vapor deposition，PECVD)或等离子体阳极氮化(plasma anodicnitridation)来形成掩模层24。掩模层24于接下来的光刻工艺中作为一硬掩模。形成光致抗蚀剂26于掩模层24之上，且之后将其图案化以形成开口28。
参见图3，经由开口28蚀刻掩模层24与焊垫层22，而露出位于下方的半导体基底20的部分。之后蚀刻半导体基底20的露出部分以便同时形成开口28(如开口281与282所示)且延伸进入半导体基底20。之后移除光致抗蚀剂26。接着，较佳执行一清洁步骤以移除半导体基底20的原生氧化层(native oxide)。可使用稀释的HF来执行清洁步骤。
参见图4，同时填满开口28。在一实施例中，首先可执行一氧化以于各开口28的侧壁中形成一氧化衬垫(未显示)。之后将介电材料32，例如氧化硅填入开口28中。填满方法可包括高密度化学气相沉积(high-densitychemical vapor deposition，HDCVD)，然而也可使用其他方法，例如次常压化学气相沉积(sub-atmospheric chemical vapor deposition，HDCVD)与其类似方法。在所产生的结构中，填入介电材料32至一程度高于硬掩模24的顶部表面。由于在填入工艺前于分别的芯片表面上的拓扑学(topology)，直接位于开口28上的介电材料32的顶部表面部分会低于其他部分。
再来，如图4所示，涂布一光致抗蚀剂34且之后将其图案化。于图案化之后，光致抗蚀剂34的剩余部分覆盖开口282(参见图3)。未来的有源区域(未显示)，例如核心金属氧化物半导体晶体管(core MOS transistor)的有源区域(未显示)经由光致抗蚀剂34被露出。也露出区域36，其包括开口281的区域且与有源区域邻接。
图5显示露出的介电材料32的蚀刻。较佳为，在此步骤中不蚀刻未来的浅沟槽隔离区，而移除核心金属氧化物半导体晶体管有源区域(未显示)上的超出的介电材料32。于其间，也移除了于区域36中的介电材料32，其包括于开口281中的介电材料32部分，且经由开口281露出半导体基底20。
然后执行一化学机械研磨以移除超过硬掩模24顶部表面的超出的介电材料32，形成如图6所示的一结构。掩模层24可作为一化学机械研磨停止层。于开口282中的介电材料32剩余部分形成浅沟槽隔离区40。需注意的是，开口281的的底部可实质上与浅沟槽隔离区40的底部对齐。之后移除掩模层24与焊垫层22，如图7所示。若掩模层24是由氮化硅所形成，可通过使用热H3PO4的湿清洁工艺来将其移除，而若焊垫层22是由氧化硅所形成，其可通过使用稀释的HF来移除。在替代实施例中，在显示于图5的结构形成后，首先移除掩模层24与焊垫层22，接着于其之后为化学机械研磨。在此实施例中，半导体基底20作为一化学机械研磨终止层。
图8显示高压p阱(high-voltage p-well，HVPW)44与n型双重扩散区46与48的形成。可通过分别注入p型与n型不纯物来执行高压p阱44与n型双重扩散区46与48的形成。高压p阱44的深度T1大于双重扩散区46与48的深度T2，以便双重扩散区46与48位于高压p阱44之内。需注意的是，由于开口281(或者之后指凹口281)，双重扩散区48可具有一部分481其延伸进入半导体基底20更深于其他部分482。相似地，双重扩散区46与和/或高压p阱44可具有部分其延伸进入半导体基底20更深于其他部分，若这些部分直接位于开口281之下的话(未显示于图8，请参见图11)。
图9显示栅极介电层52与栅极电极54的形成，其自开口281的外延伸进入开口281。在一实施例中，栅极介电层52包括氧化硅。在其他实施例中，栅极介电层52可由介电常数高于约3.9的高介电常数材料所形成。于栅极介电层52中的较佳材料包括氧化硅、氮化硅、氮氧化硅、金属氧化物，例如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx、上述的组合物与上述的多层。
于栅极介电层52上形成栅极电极54。在一实施例中，栅极电极54包括多晶硅。或者，栅极电极54包括其他一般使用的导电材料，例如金属、金属氮化物、金属硅化物与其组合物。形成栅极介电层52与栅极电极54的方法包括化学气相沉积，例如低温化学气相沉积(low temperature chemical vapordeposition，LTCVD)、低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)、快速升温化学气相沉积(rapid thermal chemical vapordeposition，RTCVD)、等离子体辅助化学气相沉积与其他一般使用的方法，例如溅镀(sputtering)、物理气相沉积与其类似方法。栅极电极54与栅极介电层52的形成包括形成一栅极电极层与一栅极介电层，且之后图案化上述栅极电极层与栅极介电层。栅极电极54与栅极介电层52的各个包括至少一部分于开口281中，且可以或可以不直接延伸于双重扩散区46与48之上。栅极介电层较佳为高保角(highly conformal)。双重扩散区46与48的顶部表面可包括实质上平坦部分51，其中栅极介电层52直接延伸于平坦部分51的部分上。
图10显示高压金属氧化物半导体元件的剩余部分的形成，其包括源极区62、漏极区64、源极硅化区66、漏极硅化区68、栅极硅化区70(若栅极54是由多晶硅形成)与栅极间隙壁67。由于一区域为源极区或为漏极区通常与其如何被使用相关，在所有叙述中，源极与漏极区的各个可替代称为一源极/漏极区。以n型不纯物重掺杂源极区62与漏极区64。可使用熟知的硅化工艺来形成硅化区66、68与70。源极区62、漏极区64与硅化区66、68与70的形成细节为本技术领域所熟知，因此不在此进行赘述。
在如图10所示所产生的结构中，直接位于栅极电极54下的半导体基底20的一部分的表面为凹陷的。此有利地将沟道(以箭号74表示)的一部分自水平方向转至垂直方向，且因此可达到一较长的沟道而不需增加高压金属氧化物半导体元件所占据的芯片面积。换句话说，若要达成相同的功效，可减少高压金属氧化物半导体元件的芯片面积。更进一步而言，漂移区的有效宽度(箭号76的长度)也被增加。此导致于高压金属氧化物半导体元件的漏极侧上的电场缩小，且因此可增加击穿电压。更进一步而言，随着凹口(如图3所示开口281)的形成，具有最高电场的位置自靠近半导体基底20的顶部表面被移至更深入半导体基底20中。于电场分布中的此种改变，不但产生电场增加，且导致栅极引发漏极漏电流(gate-induced drain leakage，GIDL)减少。
图11至图12显示本发明的一替代实施例。此实施例的起始步骤实质上与图2至图8所示相同。再来，如图11所示，形成栅极介电层52与栅极电极54。较佳为，栅极介电层52也为高保角的(highly conformal)，其在底部与开口281的侧壁上具有实质上相同的厚度。栅极电极54为高度非保角(highlynon-conformal)，且可被限制于开口281中。在此实施例中，栅极电极54不包括任何部分直接位于双重扩散区46与48上。换句话说，栅极电极54没有直接位于双重扩散区46与48上的部分。
栅极间隙壁67不形成于栅极54的侧壁上，而形成于开口281的侧壁上。通过使用栅极间隙壁67作为掩模以注入半导体基底20而形成源极区62与漏极区64。较佳为，通过分别的双重扩散区46与48来将源极区62和漏极区64与栅极电极54分开。
图12显示硅化区66、68与70、接触插塞72与层间介电层(inter-layerdielectric，ILD)74的形成。此形成方法为本技术领域所熟知，因此不在此进行赘述。
需注意的是，图11(与图12)也显示一不同的结构其关于开口281(凹口)的位置。在图11中，开口281延伸进入双重扩散区46与48这两者，然而其也可只延伸进入双重扩散区48，与如图10所示的结构相似。更进一步而言，可将显示于图10与图12中的栅极结构(包括栅极介电层52、栅极电极54与栅极间隙壁67)互相易位。
在上述的实施例中，示出高压金属氧化物半导体元件。可以了解的是，通过反转图10与图12中的多个区域的导电形式，例如区域44、46、48、62与64，使用实质上相同的工艺步骤可形成高压金属氧化物半导体元件。
本发明实施例具有许多有益的特性。利用现行的逆OD形成步骤形成凹口，于其间自有源区域蚀刻介电材料32的超出部分。因此不需要额外的掩模与额外的步骤。由于垂直结构，高压金属氧化物半导体元件可占据较少的芯片面积而不需牺牲击穿电压。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (15)

1.一种集成电路结构，包括：
一半导体基底；
一高压阱区于该半导体基底中；
一第一双重扩散区于该高压阱区中；
一第二双重扩散区于该高压阱区中，其中该第一双重扩散区与该第二双重扩散区通过该高压阱区的一中间部分彼此互相分离；
一凹口自该半导体基底的顶部表面延伸进入该高压阱区的该中间部分与该第二双重扩散区；
一栅极介电层延伸进入该凹口且覆盖该凹口的底部；
一栅极电极于该栅极介电层上；
一第一源/漏极区于该第一双重扩散区中；以及
一第二源/漏极区于该第二双重扩散区中。
2.如权利要求1所述的集成电路结构，其中该第一双重扩散区、该第二双重扩散区、该第一源/漏极区与该第二源/漏极区为一第一导电形式，而其中该高压阱区为一第二导电形式其相对于该第一导电形式。
3.如权利要求1所述的集成电路结构，其中该凹口的底部高于该第一双重扩散区与该第二双重扩散区的底部表面。
4.如权利要求1所述的集成电路结构，其中该凹口的底部低于该第一源/漏极区与该第二源/漏极区的底部表面。
5.如权利要求1所述的集成电路结构，其中该凹口包括一第一边缘与一第二边缘其相对于该第一边缘，其中该第一边缘于该第二双重扩散区中，而该第二边缘于该高压阱区中。
6.如权利要求1所述的集成电路结构，其中该凹口包括一第一边缘与一第二边缘其相对于该第一边缘，其中该第一边缘于该第二双重扩散区中，而该第二边缘于该第一双重扩散区中。
7.如权利要求1所述的集成电路结构，其中该第一双重扩散区包括一第一顶部表面实质上为平坦的，该第二双重扩散区包括一第二顶部表面实质上为平坦的，且其中该栅极电极包括一第一部分直接位于该第一双重扩散区的该第一顶部表面上与一第二部分直接位于该第二双重扩散区的该第二顶部表面上。
8.如权利要求1所述的集成电路结构，其中该第一双重扩散区包括一第一顶部表面实质上为平坦的，该第二双重扩散区包括一第二顶部表面实质上为平坦的，且其中栅极电极不具有任何部分直接位于该第一双重扩散区的该第一顶部表面与该第二双重扩散区的该第二顶部表面上。
9.如权利要求1所述的集成电路结构，还包括一浅沟槽隔离区于该半导体基底中，其中该凹口的底部实质上与该浅沟槽隔离区的底部对齐。
10.一种集成电路结构，包括：
一半导体基底；
一高压阱区为一第一导电形式于该半导体基底中；
一第一双重扩散区于该高压阱区中，该第一双重扩散区为一第二导电形式其相对于该第一导电形式；
一第二双重扩散区为该第二导电形式于该高压阱区中，其中该第一双重扩散区与该第二双重扩散区为彼此互相分离；
一栅极介电层于该高压阱区上，其中该栅极介电层包括一第一部分低于该第一双重扩散区的一第一顶部表面与该第二双重扩散区的一第二顶部表面，且其中该第一部分介于该第一双重扩散区与该第二双重扩散区之间；
一栅极电极于该栅极介电层上；
一源极区于该第一双重扩散区中；以及
一漏极区于该第二双重扩散区中。
11.如权利要求10所述的集成电路结构，还包括一浅沟槽隔离区于该半导体基底中，其中该栅极介电层的该第一部分具有一底部实质上与该浅沟槽隔离区的底部对齐。
12.如权利要求10所述的集成电路结构，其中该栅极介电层还包括一第二部分直接位于该第一双重扩散区的该第一顶部表面上与一第三部分直接位于该第二双重扩散区的该第二顶部表面上。
13.如权利要求10所述的集成电路结构，其中该栅极介电层不包括任何部分直接位于该第一双重扩散区的该第一顶部表面上或任何部分直接位于该第二双重扩散区的该第二顶部表面上。
14.如权利要求13所述的集成电路结构，其中该栅极电极的顶部表面低于该第一双重扩散区的该第一顶部表面与该第二双重扩散区的该第二顶部表面，且其中该集成电路结构还包括一第一介电间隙壁于该第一双重扩散区的一第一侧壁上与一第二介电间隙壁于该第二双重扩散区的一第二侧壁上。
15.如权利要求10所述的集成电路结构，其中该第一顶部表面与该第二顶部表面实质上为平坦的。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545380A (zh) * 2013-09-23 2014-01-29 友达光电股份有限公司 薄膜晶体管及其制作方法
CN104752502A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 Mos管及其形成方法
CN104952923A (zh) * 2014-03-28 2015-09-30 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN104979381A (zh) * 2014-04-01 2015-10-14 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN110690116A (zh) * 2018-07-05 2020-01-14 世界先进积体电路股份有限公司 半导体结构及其制造方法
TWI852377B (zh) * 2022-10-04 2024-08-11 台灣積體電路製造股份有限公司 積體晶片及其形成方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5662865B2 (ja) * 2010-05-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9209098B2 (en) 2011-05-19 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. HVMOS reliability evaluation using bulk resistances as indices
US8492226B2 (en) * 2011-09-21 2013-07-23 Globalfoundries Singapore Pte. Ltd. Trench transistor
US9054133B2 (en) 2011-09-21 2015-06-09 Globalfoundries Singapore Pte. Ltd. High voltage trench transistor
US9159802B2 (en) 2012-05-14 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with mask layers and methods for forming the same
US9478659B2 (en) 2013-10-23 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having doped region and method of forming the same
US9653542B2 (en) 2013-10-23 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having isolation structure and method of forming the same
US20150123195A1 (en) * 2013-11-04 2015-05-07 Nanya Technology Corp. Recessed channel access transistor device and fabrication method thereof
US10916542B2 (en) * 2015-12-30 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed STI as the gate dielectric of HV device
WO2018150467A1 (ja) * 2017-02-14 2018-08-23 日産自動車株式会社 半導体装置および半導体装置の製造方法
US10388758B2 (en) * 2018-01-22 2019-08-20 Vanguard International Semiconductor Corporation Semiconductor structure having a high voltage well region
US10686047B2 (en) * 2018-05-23 2020-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
CN116264253A (zh) 2021-12-13 2023-06-16 联华电子股份有限公司 半导体装置以及其制作方法
CN116314324A (zh) 2021-12-20 2023-06-23 联华电子股份有限公司 半导体装置以及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144538A (en) * 1999-12-20 2000-11-07 United Microelectronics Corp. High voltage MOS transistor used in protection circuits
US6376878B1 (en) * 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
KR100353829B1 (ko) 2000-12-22 2002-09-28 주식회사 하이닉스반도체 고전압 트랜지스터 및 그 제조 방법
KR100447731B1 (ko) * 2002-07-18 2004-09-08 주식회사 하이닉스반도체 반도체 소자의 고전압 접합 형성 방법
TWI263334B (en) * 2004-12-13 2006-10-01 United Microelectronics Corp High voltage devices and method of fabricating the same
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545380A (zh) * 2013-09-23 2014-01-29 友达光电股份有限公司 薄膜晶体管及其制作方法
CN104752502A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 Mos管及其形成方法
CN104952923A (zh) * 2014-03-28 2015-09-30 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN104979381A (zh) * 2014-04-01 2015-10-14 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN104979381B (zh) * 2014-04-01 2018-07-13 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN110690116A (zh) * 2018-07-05 2020-01-14 世界先进积体电路股份有限公司 半导体结构及其制造方法
CN110690116B (zh) * 2018-07-05 2023-09-26 世界先进积体电路股份有限公司 半导体结构及其制造方法
TWI852377B (zh) * 2022-10-04 2024-08-11 台灣積體電路製造股份有限公司 積體晶片及其形成方法

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