KR100516230B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 트렌치형 게이트를 형성하여 추가적인 공정없이 소오스/드레인 저항 및 게이트 저항을 낮출 수 있고, 단채널 효과를 효율적으로 조절이 가능한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
본 발명의 상기 목적은 반도체 기판의 상부에 제 1 절연막을 증착한 후에 이온주입으로 LDD 이온주입 영역을 형성하는 단계, 상기 제 1 절연막을 패터닝한 후, 상기 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 기판에 제 2 절연막과 도전체를 증착한 후에 평탄화하여 트렌치 게이트를 형성하는 단계, 상기 트렌치 게이트가 형성된 상기 기판에 포토레지스트를 증착하고 패터닝한 후 상기 포토레지스트를 마스크로 이온주입하여 소오스/드레인 영역을 형성하는 단계 및 상기 포토레지스트를 제거하고, 제 1 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법에 의해 달성된다.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 트렌치형 게이트를 형성하여 추가적인 공정 없이 소오스/드레인 저항 및 게이트 저항을 낮출 수 있고, 단채널 효과를 효율적으로 조절이 가능한 효과가 있다.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 트렌치형 게이트를 형성하여 추가적인 공정없이 소오스/드레인 저항 및 게이트 저항을 낮출 수 있고, 단채널 효과를 효율적으로 조절이 가능한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따른 미세화의 발전으로 현재 트랜지스터의 선폭은 계속 미세화되고 있다. 이로 인해 트랜지스터 내에는 핫 캐리어(Hot Carrier) 현상이 발생하게 된다. 이 현상은 외부 인가 전압에 비해 채널 길이가 짧을 경우 수평 전계가 드레인 영역 쪽으로 크게 집중되어 드레인 영역의 전기적 특성을 열화시키고 이 때 발생된 정공들이 기판 방향으로 빠져나가게 되는 현상이다. 반면에, 전자는 게이트 산화막 아래쪽이나 스페이서 하부에 트랩되어 문턱전압에 영향을 미치게 된다.
즉, 이러한 핫 캐리어 현상은 소자의 미세화로 인해 채널 영역은 짧아지지만 공급전원전압이 변함없이 일정하기 때문에 반도체기판의 채널에 고전기장이 인가되는 경우에 많이 발생한다. 특히, 소오스 영역과 드레인 영역 사이에 있는 캐리어의 이동통로인 채널의 길이가 짧을수록 더 심하게 나타난다.
상기 핫 캐리어 효과를 극복하기 위하여 대부분의 트랜지스터의 제조공정은 LDD(Lightly Doped Drain) 구조를 채택하고 있다. 이는 게이트전극을 사이에 두고 기판 내에 있는 소오스/드레인 영역의 이온주입농도가 게이트전극 에지 부근에서는 저농도인 반면에 다른 중심 부분에서는 고농도인 이층구조의 접합(Graded Junction)을 형성함으로써 전기장의 급격한 변화를 줄이기 위한 것이다.
그러나, 반도체 소자의 고집적화 추세에 의해 계속적으로 채널길이가 짧아지기 때문에 상술한 LDD 구조의 트랜지스터 역시 단채널(short channel) 현상이 발생하게 된다. 그러면, LDD 영역의 도펀트가 채널로 확산되어 채널 에지에서 드레인 사이에 고전기장이 인가되어 핫-캐리어 현상을 발생하여 트랜지스터의 성능을 열화시킨다.
또한, 트랜지스터 동작시 소오스와 드레인의 불순물들이 측면으로 확산되어 펀치쓰루(punchthrough) 효과를 유발하기 쉬워 이를 방지하기 위한 이온주입 공정이 많아지는 번거러움이 있다. 또한, 채널 길이 및 그 농도조절이 정확하지 않을 경우 문턱 전압을 조절하기 어려운 문제점이 있다.
이러한 문제점을 해결하기 위하여 기판 상부의 스페이서 사이에 트랜지스터 게이트 전극 하부면이 기판 내부에 매립되고 그 게이트전극의 측면과 하부면에 요(凹) 홈 형태로 이루어진 게이트산화막을 가지고 있는 트랜지스터 구조에 의해 유효 채널 길이를 증가시켜서 고집적 반도체소자의 전기적 특성을 향상시킬 수 있는 트렌치형 게이트전극 구조의 트랜지스터가 대한민국 공개특허 제 2001-64434호에 기재되어 있다. 그러나 이러한 기술도 게이트가 부분적으로 매립되어 게이트가 실리콘 기판에 비해 높이 솟아 있는 형태의 구조를 갖고 있어 소자의 미세화시 문제점이 있다.
미합중국 특허 제 6,511,886호와 대한민국 특허 제 10-0218260호에는 트렌치 게이트를 형성하기 위하여 트렌치를 형성시 트렌치 코너부분을 라운딩하여 상기 트렌치 표면에 균일한 산화막을 형성하는 기술이 기재되어 있다. 그러나, 상기 기술은 소오스/드레인 형성시 별도의 마스크 공정이 필요하여 제조공정이 복잡하다는 문제점이 있다.
트렌치 게이트를 사용하는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: Metal Oxide Semiconductor Field Effect Transistor)는 낮은 턴-온(turn-on) 저항을 제공한다. 그러한 트렌치 MOSFET 소자에서, 채널은 대부분의 평면 구성에서와 같은 수평 방식 대신에 수직 방식으로 배열된다. 도 1은 종래의 트렌치 게이트 MOSFET 소자(2)에 대한 부분 단면도를 도시한다. MOSFET 소자는, 절연 물질(10)로 된 얇은 층에 의해 실리콘 영역(8)으로부터 분리된 전도성 물질(6)로 채워져 있는 트렌치(4)를 포함한다. 바디 영역(body region)(12)은 애피택셜 층(18)에서 확산되고, 소스 영역(14)은 바디 영역(12)에서 차례로 확산된다. 트렌치(4) 내의 전도성(6) 및 절연 물질(10)은 각각 트렌치 DMOS의 게이트 및 게이트 산화물층을 형성한다. 더욱이, 소스(14)에서 애피택셜 층(18)까지 측정된 깊이(L)는 트렌치 DMOS 디바이스의 채널 길이(L)를 구성한다. 애피택셜 층(18)은 트렌치 DMOS 디바이스의 드레인(20)의 일부분이다. 전위차가 바디(12) 및 게이트(15) 양단간에 인가될 때, 전하는 게이트 산화물 층(16)에 인접한 바디 영역(12) 내에서 용량적으로 유도되며, 이것으로 인해 트렌치 DMOS 디바이스의 채널(21)을 형성하게 된다.
상기 구조의 트랜지스터는 바디영역과 에피택셜 층으로 확산되는 2가지 확산 단계로 인해 이중 확산 금속 산화막 반도체 전계 효과 트랜지스터 즉 '트렌치 DMOS'로 불린다. 이러한 트렌치 DMOS 트랜지스터는 미합중국 특허 제 5,907,776호, 제 5,072,266호, 제 5,541,425호 및 제 5,866,931호에 기재되어 있다. 그러나 상기의 기술들은 소오스 및 드레인 영역이 분리되어 있어 소자의 미세화에 한계가 있고, 제조 공정이 복잡하다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 트렌치형 게이트를 형성하여 추가적인 공정없이 소오스/드레인 저항 및 게이트 저항을 낮출 수 있고, 단채널 효과를 효율적으로 조절할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 기판의 상부에 제 1 절연막을 증착한 후에 이온주입으로 LDD 이온주입 영역을 형성하는 단계, 상기 제 1 절연막을 패터닝한 후, 상기 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 기판에 제 2 절연막과 도전체를 증착한 후에 평탄화하여 트렌치 게이트를 형성하는 단계, 상기 트렌치 게이트가 형성된 상기 기판에 포토레지스트를 증착하고 패터닝한 후 상기 포토레지스트를 마스크로 이온주입하여 소오스/드레인 영역을 형성하는 단계 및 상기 포토레지스트를 제거하고, 제 1 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2g는 본 발명에 따른 트랜지스터의 제조 방법을 나타낸 공정단면도이다.
우선 도 2a는 실리콘 기판(101)의 상부에 제 1 절연막(102)을 증착한 후에 이온주입(103)으로 LDD 이온주입 영역(111)을 형성한 도면이다.
상기 제 1 절연막은 이온주입시 완충막으로 작용하며 질화물, 탄탈륨계 옥사이드, 티타늄계 옥사이드 또는 하프늄계 옥사이드를 이용하여 형성하는 것이 바람직하다. 상기 LDD 이온주입 영역을 형성하기 위한 이온주입 에너지는 30 내지 80keV가 바람직하다. 상기 제 1 절연막은 500 내지 1500Å의 두께로 형성하는 것이 바람직하다.
다음, 도 2b에 도시된 바와 같이, 제 1 절연막의 상부에 제 1 포토레지스트(104)를 증착하고 패터닝한다. 상기 제 1 절연막의 상부에 제 1 포토레지스트를 형성하고 현상 및 노광 공정으로 게이트가 형성될 영역을 패터닝한다.
다음, 도 2c에 도시된 바와 같이, 기판을 식각하여 트렌치(105)를 형성한다. 패턴이 형성된 제 1 포토레지스트를 마스크로 상기 제 1 절연막과 실리콘 기판을 식각하여 게이트가 형성될 트렌치를 형성한 후 상기 제 1 포토레지스트를 제거한다. 상기 식각은 건식식각을 이용하며, 상기 건식식각은 5 내지 30°도의 각도를 가지는 경사식각을 이용한다. 또한 도 2d에 도시된 바와 같이, 상기 식각은 전면 식각 방법으로 화학건식식각(Chemical Dry Etch ; CDE)을 이용하여 트렌치의 하부 모서리를 라운딩되게 형성(205)하여 추후 증착할 층의 균일성을 증가시킬 수 있다. 상기 트렌치는 100 내지 1000Å의 깊이로 식각하는 것이 바람직하다.
다음, 도 2e에 도시된 바와 같이, 제 2 절연막(106)과 도전체(107)를 증착한 후에 평탄화하여 트렌치 게이트를 형성한다. 트렌치가 형성된 기판에 제 2 절연막으로 옥사이드막을 형성하고, 게이트용 도전체를 형성한다. 이어 상기 도전체 및 상기 제 2 절연막을 CMP(Chemical Mechanical Polishing)를 이용하여 평탄화하여 트렌치 게이트를 형성한다. 상기 CMP 공정시 상기 제 1 절연막을 식각정지층으로 이용하여 제 1 절연막이 드러나면 CMP 공정을 중지한다. 상기 도전체는 텅스턴계, 티타늄계 또는 탄탈륨계 금속화합물을 이용하는 것이 바람직하다. 상기 제 2 절연막으로는 종래의 열산화 기법 또는 종래의 화학적 기상 증착 기법을 이용하여 실리콘 이산화물층을 형성할 수 있고, 다층 산화물 재료도 사용될 수 있다. 또한 실리콘 질화물과 같은 게이트 절연막도 사용될 수 있다. 상기 제 2 절연막은 15 내지 80Å의 두께로 증착하는 것이 바람직하다.
다음, 도 2f에 도시된 바와 같이, 제 2 포토레지스트(108)를 형성하고 패터닝한 후에 상기 제 2 포토레지스트를 마스크로 이온주입(109)하여 소오스/드레인 영역(112)을 형성한다. 트렌치 게이트가 형성된 기판의 상부에 제 2 포토레지스트를 증착하고 패터닝한다. 이어 상기 패터닝된 제 2 포토레지스트를 마스크로 하여 이온주입 공정을 진행하여 소오스/드레인 영역을 형성한다. 상기 소오스/드레인 영역을 형성하기 위한 이온주입의 에너지는 5 내지 60keV이며, 상기 이온주입시 기판을 보호하기 위하여 상기 제 1 절연막을 완충막으로 이용한다.
다음, 도 2g에 도시된 바와 같이, 제 2 포토레지스트를 제거하고, 제 1 절연막을 제거한다. 제 2 포토레지스트를 마스크로 소오스/드레인 영역을 형성한 후 상기 제 2 포토레지스트를 제거한다. 이어 상기 제 1 절연막을 습식식각을 이용하여 제거한다. 상기 습식식각은 인산 용액을 이용하여 식각하는 것이 바람직하다.
LDD영역(111) 및 소오스/드레인 영역(112)은 게이트보다 위에 형성되어 있으나 후속 열처리 공정에 의하여 상기 LDD 영역 및 소오스 드레인 영역을 안정화 시키는 동시에 상기 LDD 영역 및 소오스 드레인 영역을 확산시켜 채널의 길이를 조절할 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 트렌치형 게이트를 형성하여 추가적인 공정 없이 소오스/드레인 저항 및 게이트 저항을 낮출 수 있고, 단채널 효과를 효율적으로 조절이 가능한 효과가 있다.
도 1은 종래기술에 의한 트렌치 게이트 MOSFET 소자에 대한 부분 단면도.
도 2a 내지 2g는 본 발명에 따른 트랜지스터의 제조 방법을 나타낸 공정단면도.
Claims (12)
- 반도체 소자의 트랜지스터 제조방법에 있어서,반도체 기판의 상부에 제 1 절연막을 증착한 후에 이온주입으로 LDD 이온주입 영역을 형성하는 단계;상기 제 1 절연막을 패터닝한 후, 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 형성된 기판에 제 2 절연막과 도전체를 증착한 후에 평탄화하여 트렌치 게이트를 형성하는 단계;상기 트렌치 게이트가 형성된 상기 기판에 포토레지스트를 증착하고 패터닝한 후 상기 포토레지스트를 마스크로 이온주입하여 소오스/드레인 영역을 형성하는 단계; 및상기 포토레지스트를 제거하고, 제 1 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 제 1 절연막을 제거하는 단계 이후에 열처리 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 제 1 절연막은 상기 LDD 및 소오스/드레인 영역을 형성하기 위한 이온주입시 상기 기판에 대한 완충막임을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 제 1 절연막은 질화물, 탄탈륨계 옥사이드, 티타늄계 옥사이드 및 하프늄계 옥사이드 중 어느 하나임을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 도전체는 텅스턴계, 티타늄계 및 탄탈륨계 금속화합물 중 어느 하나임을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 LDD 이온주입 영역을 형성하기 위한 이온주입 에너지는 30 내지 80keV임을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 소오스/드레인 영역을 형성하기 위한 이온주입의 에너지는 5 내지 60keV임을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 트렌치를 형성하기 위한 식각은 건식식각으로 5 내지 30°의 각도를 가지는 경사식각임을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 트렌치를 형성하기 위한 식각은 전면 식각 방법으로 화학건식식각을 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 9항에 있어서,상기 화학건식식각으로 트렌치의 하부 모서리를 라운딩되게 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 평탄화는 제 1 절연막을 식각정지층으로 이용하는 CMP 공정임을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 제 1 절연막은 인산 용액을 이용한 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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-
2003
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| KR100953336B1 (ko) | 2007-12-24 | 2010-04-20 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
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