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KR102449211B1 - 전계 효과 트랜지스터를 포함하는 반도체 소자 - Google Patents

전계 효과 트랜지스터를 포함하는 반도체 소자 Download PDF

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KR102449211B1
KR102449211B1 KR1020160001001A KR20160001001A KR102449211B1 KR 102449211 B1 KR102449211 B1 KR 102449211B1 KR 1020160001001 A KR1020160001001 A KR 1020160001001A KR 20160001001 A KR20160001001 A KR 20160001001A KR 102449211 B1 KR102449211 B1 KR 102449211B1
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gate
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isolation layer
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이재규
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삼성전자주식회사
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Abstract

반도체 소자는, 기판 상에 제공되어 활성 영역을 정의하는 소자분리막, 상기 활성 영역 상에 제공되고 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 게이트 전극, 상기 소자분리막 상에 제공되고 상기 제1 게이트 전극으로부터 상기 제1 방향으로 이격되는 제2 게이트 전극, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 게이트 스페이서, 및 상기 제1 게이트 전극의 양 측의 상기 활성 영역 내에 제공되는 소스/드레인 영역들을 포함한다. 상기 소스/드레인 영역들은 상기 기판의 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격된다. 상기 제1 게이트 전극은 평면적 관점에서, 상기 활성 영역과 상기 소자분리막의 경계와 중첩하지 않는다.

Description

전계 효과 트랜지스터를 포함하는 반도체 소자{SEMICONDUCTOR DEVICES INCLUDING FIELD EFFECT TRANSISTORS}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명에 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자를 제공하는데 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제공되어 활성 영역을 정의하는 소자분리막, 상기 활성 영역 상에 제공되고 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 게이트 전극, 상기 소자분리막 상에 제공되고 상기 제1 게이트 전극으로부터 상기 제1 방향으로 이격되는 제2 게이트 전극, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 게이트 스페이서, 및 상기 제1 게이트 전극의 양 측의 상기 활성 영역 내에 제공되는 소스/드레인 영역들을 포함할 수 있다. 상기 소스/드레인 영역들은 상기 기판의 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되고, 상기 제1 게이트 전극은 평면적 관점에서, 상기 활성 영역과 상기 소자분리막의 경계와 중첩하지 않을 수 있다.
일 실시예에 따르면, 상기 게이트 스페이서는 상기 제1 게이트 전극의 일 측벽을 덮고, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 공간으로 연장되어 상기 제2 게이트 전극의 일 측벽을 덮을 수 있다. 상기 제1 게이트 전극의 상기 측벽 및 상기 제2 게이트 전극의 상기 측벽은 상기 제1 방향으로 서로 마주할 수 있다.
일 실시예에 따르면, 상기 게이트 스페이서는 상기 활성 영역과 상기 소자분리막의 상기 경계를 가로지를 수 있다.
일 실시예에 따르면, 상기 제2 게이트 전극은 이에 전압이 인가되지 않는 더미 게이트 전극일 수 있다.
일 실시예에 따르면, 상기 제2 게이트 전극은 상기 소자분리막의 상면으로부터 상기 활성 영역 상면 상으로 연장되어 상기 활성 영역과 상기 소자분리막의 상기 경계를 가로지를 수 있다.
일 실시예에 따르면, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 동일한 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들은 상기 제2 게이트 전극의 양 측의 상기 활성 영역 내로 연장되고, 상기 제1 및 제2 게이트 전극들과 동일한 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각은 PMOS 트랜지스터를 구성할 수 있다. 상기 제2 게이트 전극에 인가되는 게이트 전압은 상기 제2 게이트 전극의 문턱 전압보다 클 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각은 NMOS 트랜지스터를 구성할 수 있다. 상기 제2 게이트 전극에 인가되는 게이트 전압은 상기 제2 게이트 전극의 문턱 전압보다 작을 수 있다.
일 실시예에 따르면, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 다른 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들은 상기 제2 게이트 전극의 양 측의 상기 활성 영역 내로 연장되고, 상기 제1 게이트 전극과 동일한 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 기판은 상기 제2 게이트 전극과 동일한 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극의 도전형은 P형이고, 상기 제2 게이트 전극의 도전형은 N형일 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각은 PMOS 트랜지스터를 구성할 수 있다. 상기 제2 게이트 전극의 문턱 전압의 절대값은 상기 제1 게이트 전극의 문턱 전압의 절대값보다 클 수 있다.
일 실시예에 따르면, 상기 제2 게이트 전극에 인가되는 게이트 전압은 상기 제2 게이트 전극의 상기 문턱 전압보다 클 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극의 도전형은 N형이고, 상기 제2 게이트 전극의 도전형은 P형일 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각은 NMOS 트랜지스터를 구성할 수 있다. 상기 제2 게이트 전극의 문턱 전압은 상기 제1 게이트 전극의 문턱 전압보다 클 수 있다.
일 실시예에 따르면, 상기 제2 게이트 전극에 인가되는 게이트 전압은 상기 제2 게이트 전극의 상기 문턱 전압보다 작을 수 있다.
일 실시예에 따르면, 상기 게이트 스페이서는 상기 제1 게이트 전극의 측벽들 및 상기 제2 게이트 전극의 측벽들을 덮고, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 공간을 채울 수 있다.
일 실시예에 따르면, 상기 소자분리막은 상기 활성 영역을 정의하는 트렌치 내에 제공될 수 있다. 상기 소자분리막은 상기 트렌치 내에 제공되는 제1 절연막, 및 상기 제1 절연막과 상기 활성 영역 사이에 개재하는 제2 절연막을 포함할 수 있다. 상기 제2 절연막은 상기 제1 절연막과 다른 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 절연막은 산화막이고, 상기 제2 절연막은 질화막일 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제공되어 활성영역을 정의하는 소자분리막, 상기 활성 영역 상에 제공되고 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 게이트 전극, 상기 소자분리막 상에 제공되고 상기 제1 게이트 전극으로부터 상기 제1 방향으로 이격되는 제2 게이트 전극, 및 상기 제1 게이트 전극의 양 측의 상기 활성 영역 내에 제공되는 소스/드레인 영역들을 포함할 수 있다. 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 활성영역과 상기 소자분리막의 경계를 사이에 두고 서로 이격될 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제공되어 활성영역을 정의하는 소자분리막, 상기 활성 영역 상에 제공되고 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 게이트 전극, 상기 소자분리막 상에 제공되고 상기 제1 게이트 전극으로부터 상기 제1 방향으로 이격되는 제2 게이트 전극, 및 상기 제1 게이트 전극의 양 측의 상기 활성 영역 내에 제공되는 소스/드레인 영역들을 포함할 수 있다. 상기 제2 게이트 전극은 상기 소자분리막의 상면으로부터 상기 활성영역 상면 상으로 연장되어 상기 활성영역과 상기 소자분리막의 경계를 가로지를 수 있다.
본 발명의 개념에 따르면, 활성영역과 소자분리막의 경계 영역에서 채널이 형성되는 것이 억제될 수 있다. 즉, 상기 활성영역과 상기 소자분리막의 상기 경계 영역에서 전류의 흐름이 억제됨에 따라, 상기 활성영역과 상기 소자분리막의 상기 경계 영역에서 트랜지스터의 유효채널길이가 감소하는 HEIP(hot electron induced punchthrough) 현상이 억제될 수 있다. 이에 따라, 반도체 소자의 전기적 특성이 개선될 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 도 1의 B-B'에 따른 단면도이다.
도 4 및 도 7은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이다.
도 5 및 도 8은 각각 도 4 및 도 7의 A-A'에 따른 단면도들이다.
도 6 및 도 9는 각각 도 4 및 도 7의 B-B'에 따른 단면도들이다.
도 10은 본 발명의 다른 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 11은 도 10의 A-A'에 따른 단면도이다.
도 12는 도 10의 B-B'에 따른 단면도이다.
도 13은 도 10의 C-C'에 따른 단면도이다.
도 14는 본 발명의 다른 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도이다.
도 15는 도 14의 A-A'에 따른 단면도이다.
도 16는 도 14의 B-B'에 따른 단면도이다.
도 17은 도 14의 C-C'에 따른 단면도이다.
도 18은 본 발명의 또 다른 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 19는 도 18의 A-A'에 따른 단면도이다.
도 20은 도 18의 B-B'에 따른 단면도이다.
도 21은 도 18의 C-C'에 따른 단면도이다.
도 22 및 26은 본 발명의 또 다른 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이다.
도 23 및 도 27은 각각 도 22 및 도 26의 A-A'에 따른 단면도들이다.
도 24 및 도 28은 각각 도 22 및 도 26의 B-B'에 따른 단면도들이다.
도 25 및 도 29는 각각 도 22 및 도 26의 C-C'에 따른 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 2는 도 1의 A-A'에 따른 단면도이고, 도 3은 도 1의 B-B'에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 기판(100) 상에 소자분리막(ST)이 제공되어 활성영역(ACT)을 정의할 수 있다. 상기 기판(100)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 활성영역(ACT)은 상기 기판(100)으로부터 상기 기판(100)의 상면에 수직한 방향으로 돌출될 수 있고, 상기 활성영역(ACT)의 측벽들은 상기 소자분리막(ST)에 의해 둘러싸일 수 있다. 일부 실시예들에 따르면, 상기 활성영역(ACT)의 상면은 상기 소자분리막(ST)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 소자분리막(ST)은 상기 활성영역(ACT)의 상기 측벽들을 둘러싸는 제1 절연막(102), 상기 제1 절연막(102)과 상기 활성영역(ACT)의 상기 측벽들 사이의 제2 절연막(104), 및 상기 제2 절연막(104)과 상기 활성영역(ACT)의 상기 측벽들 사이의 제3 절연막(106)을 포함할 수 있다. 상기 제2 절연막(104)은 상기 활성영역(ACT)의 상기 측벽들을 둘러싸고, 상기 제1 절연막(102)과 상기 기판(100) 사이로 연장될 수 있다. 상기 제3 절연막(106)은 상기 활성영역(ACT)의 상기 측벽들을 둘러싸고, 상기 제2 절연막(104)과 상기 기판(100) 사이로 연장될 수 있다. 상기 제2 절연막(104)은 상기 제1 절연막(102) 및 상기 제3 절연막(106)과 다른 물질을 포함할 수 있다. 일 예로, 상기 제1 절연막(102) 및 상기 제3 절연막(106)은 실리콘 산화막일 수 있고, 상기 제2 절연막(104)은 실리콘 질화막일 수 있다.
상기 활성영역(ACT) 상에, 상기 기판(100)의 상기 상면에 평행한 제1 방향(D1)으로 연장되는 제1 게이트 전극(G1)이 제공될 수 있다. 상기 제1 게이트 전극(G1)은 상기 활성영역(ACT)의 상기 상면 상에 국소적으로 제공될 수 있다. 즉, 평면적 관점에서, 상기 제1 게이트 전극(G1)은 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 경계(BD)와 중첩하지 않을 수 있다. 상기 소자분리막(ST) 상에, 상기 제1 게이트 전극(G1)으로부터 상기 제1 방향(D1)으로 이격되는 제2 게이트 전극(G2)이 제공될 수 있다. 일부 실시예들에 따르면, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)은 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD)를 사이에 두고 서로 이격될 수 있다.
상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이에 게이트 스페이서(GSP)가 제공될 수 있다. 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)의 제1 측벽(S1)을 덮을 수 있고, 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 공간으로 연장되어 상기 제2 게이트 전극(G2)의 제2 측벽(S2)을 덮을 수 있다. 상기 제1 게이트 전극(G1)의 상기 제1 측벽(S1) 및 상기 제2 게이트 전극(G2)의 상기 제2 측벽(S2)은 상기 제1 방향(D1)으로 서로 마주할 수 있다. 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 상기 공간을 채울 수 있다. 일부 실시예들에 따르면, 상기 게이트 스페이서(GSP)는 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD) 상에 제공될 수 있다. 즉, 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)의 상기 제1 측벽(S1)으로부터 상기 제1 방향(D1)으로 연장될 수 있고, 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD)를 가로질러 상기 제2 게이트 전극(G2)의 상기 제2 측벽(S2)을 덮을 수 있다. 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 상기 활성영역(ACT) 및 상기 소자분리막(ST)의 상면들을 덮을 수 있다. 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)의 다른 측벽들 및 상기 제2 게이트 전극(G2)의 다른 측벽들 상으로 연장될 수 있다.
상기 제1 게이트 전극(G1)과 상기 활성영역(ACT) 사이에 제1 게이트 유전 패턴(110)이 제공될 수 있다. 상기 제1 게이트 유전 패턴(110)은 상기 제1 게이트 전극(G1)의 바닥면을 따라 연장될 수 있다. 상기 제1 게이트 전극(G1)의 상면 상에 제1 게이트 캐핑 패턴(120)이 제공될 수 있다. 상기 제1 게이트 캐핑 패턴(120)은 상기 제1 게이트 전극(G1)의 상기 상면을 따라 연장될 수 있다. 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)의 측벽들로부터 상기 제1 게이트 유전 패턴(110) 및 상기 제1 게이트 캐핑 패턴(120)의 측벽들 상으로 연장되어, 상기 제1 게이트 유전 패턴(110) 및 상기 제1 게이트 캐핑 패턴(120)의 상기 측벽들을 덮을 수 있다. 상기 제2 게이트 전극(G2)과 상기 소자분리막(ST) 사이에 제2 게이트 유전 패턴(112)이 제공될 수 있고, 상기 제2 게이트 유전 패턴(112)은 상기 제2 게이트 전극(G2)의 바닥면을 따라 연장될 수 있다. 상기 제2 게이트 전극(G2)의 상면 상에 제2 게이트 캐핑 패턴(122)이 제공될 수 있고, 상기 제2 게이트 캐핑 패턴(122)은 상기 제2 게이트 전극(G2)의 상기 상면을 따라 연장될 수 있다. 상기 게이트 스페이서(GSP)는 상기 제2 게이트 전극(G2)의 측벽들로부터 상기 제2 게이트 유전 패턴(112) 및 상기 제2 게이트 캐핑 패턴(122)의 측벽들 상으로 연장되어, 상기 제2 게이트 유전 패턴(112) 및 상기 제2 게이트 캐핑 패턴(122)의 상기 측벽들을 덮을 수 있다.
상기 제1 및 제2 게이트 전극들(G1, G2)은 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 상기 제1 및 제2 게이트 전극들(G1, G2)은 도핑된 다결정 실리콘을 포함할 수 있다. 상기 제1 게이트 전극(G1)은 상기 기판(100)과 다른 도전형을 가질 수 있다. 상기 제2 게이트 전극(G2)은 상기 제1 게이트 전극(G1)과 동일한 도전형을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 제1 및 제2 게이트 유전 패턴들(110, 112)은 산화물(일 예로, 실리콘 산화물)을 포함할 수 있고, 상기 제1 및 제2 게이트 캐핑 패턴들(120, 122)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 상기 게이트 스페이서(GSP)는 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
상기 제1 게이트 전극(G1)의 양 측의 상기 활성영역(ACT) 내에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 소스/드레인 영역들(SD)은, 상기 기판(100)의 상기 상면에 평행하고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100) 내에 불순물이 도핑되어 형성된 불순물 주입 영역들일 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 도전형을 가질 수 있고, 상기 제1 게이트 전극(G1)과 동일한 도전형을 가질 수 있다. 일 예로, 상기 기판(100)의 도전형은 N형일 수 있고, 상기 제1 게이트 전극(G1) 및 상기 소스/드레인 영역들(SD)의 각각의 도전형은 P형일 수 있다. 즉, 상기 제1 게이트 전극(G1) 및 상기 소스/드레인 영역들(SD)은 PMOS 트랜지스터를 구성할 수 있다. 다른 예로, 상기 기판(100)의 도전형은 P형일 수 있고, 상기 제1 게이트 전극(G1) 및 상기 소스/드레인 영역들(SD)의 각각의 도전형은 N형일 수 있다. 즉, 상기 제1 게이트 전극(G1) 및 상기 소스/드레인 영역들(SD)은 NMOS 트랜지스터를 구성할 수 있다. 일부 실시예들에 따르면, 상기 제2 게이트 전극(G2)은 이에 전압이 인가되지 않는 더미 게이트 전극일 수 있다.
일반적으로, 게이트 전극이 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD)를 가로지르는 경우, 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 경계 영역에서 상기 게이트 전극을 포함하는 트랜지스터의 유효채널길이가 감소하는 현상(HEIP(hot electron induced punchthrough))이 발생될 수 있다. 일 예로, 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계 영역에서 채널이 형성되어 전류가 흐르는 경우, 상기 경계 영역에 인접하는 상기 제2 절연막(104)은 전자 트랩층으로 기능할 수 있고, 상기 제2 절연막(104) 내에 트랩된 전자들에 의해 상술한 HEIP 현상이 유도될 수 있다. 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계 영역에서 상기 게이트 전극을 포함하는 상기 트랜지스터의 유효채널길이가 감소함에 따라, 상기 트랜지스터를 포함하는 반도체 소자의 전기적 특성이 열화될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 제1 게이트 전극(G1)은, 평면적 관점에서 상기 활성영역(ACT)과 상기 소자분리막(ST)의 상기 경계(BD)와 중첩하지 않을 수 있고, 상기 게이트 스페이서(GSP)가 상기 활성영역(ACT)과 상기 소자분리막(ST)의 상기 경계(BD) 상에 제공될 수 있다. 이에 따라, 상기 활성영역(ACT)과 상기 소자분리막(ST)의 경계 영역에서 채널이 형성되는 것이 억제될 수 있다. 즉, 상기 활성영역(ACT)과 상기 소자분리막(ST)의 상기 경계 영역에서 전류의 흐름이 억제됨에 따라, 상술한 HEIP 현상이 억제될 수 있다. 따라서, 상기 제1 게이트 전극(G1)을 포함하는 반도체 소자의 전기적 특성이 개선될 수 있다.
도 4 및 도 7은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이다. 도 5 및 도 8은 각각 도 4 및 도 7의 A-A'에 따른 단면도들이고, 도 6 및 도 9는 각각 도 4 및 도 7의 B-B'에 따른 단면도들이다.
도 4 내지 도 6을 참조하면, 기판(100) 내에 트렌치(T)가 형성되어 활성영역(ACT)을 정의할 수 있다. 상기 트렌치(T)를 형성하는 것은, 상기 기판(100) 상에 상기 활성영역(ACT)이 형성될 영역을 정의하는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다.
상기 트렌치(T) 내에 소자분리막(ST)이 형성될 수 있다. 상기 소자분리막(ST)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치(T)를 채우는 제1 절연막(102), 제2 절연막(104), 및 제3 절연막(106)을 차례로 증착하는 것을 포함할 수 있다. 상기 제2 절연막(104)은 상기 기판(100)과 상기 제1 절연막(102) 사이에 개재할 수 있고, 상기 제3 절연막(106)은 상기 기판(100)과 상기 제2 절연막(104) 사이에 개재할 수 있다. 상기 소자분리막(ST)을 형성하는 것은, 상기 활성영역(ACT)의 상면이 노출될 때가지 상기 제1 내지 제3 절연막들(102, 104, 106)을 평탄화하는 것을 포함할 수 있다. 이에 따라, 상기 활성영역(ACT)의 상기 상면은 상기 소자분리막(ST)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 활성영역(ACT) 상에, 상기 제1 방향(D1)으로 연장되는 제1 게이트 전극(G1)이 형성될 수 있고, 상기 소자분리막(ST) 상에, 상기 제1 게이트 전극(G1)으로부터 상기 제1 방향(D1)으로 이격되는 제2 게이트 전극(G2)이 형성될 수 있다. 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)을 형성하는 것은, 상기 기판(100) 상에 상기 활성영역(ACT) 및 상기 소자분리막(ST)을 가로지르고 상기 제1 방향(D1)으로 연장되는 게이트 패턴(미도시)을 형성하는 것, 및 상기 게이트 패턴을 패터닝하여 상기 게이트 패턴을 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)으로 분리하는 것을 포함할 수 있다. 상기 게이트 패턴은 도핑된 반도체 물질(일 예로, 도핑된 실리콘)을 포함할 수 있고, 상기 기판(100)과 다른 도전형을 가질 수 있다. 일부 실시예들에 따르면, 상기 게이트 패턴을 패터닝하는 것은, 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 경계(BD) 상에 형성된, 상기 게이트 패턴의 일부를 제거하는 것을 포함할 수 있다. 이에 따라, 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2)은 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD)를 사이에 두고 서로 이격될 수 있다.
상기 제1 게이트 전극(G1)과 상기 활성영역(ACT) 사이에 제1 게이트 유전 패턴(110)이 형성될 수 있고, 상기 제2 게이트 전극(G2)과 상기 소자분리막(ST) 사이에 제2 게이트 유전 패턴(112)이 형성될 수 있다. 상기 제1 게이트 전극(G1)의 상면 및 상기 제2 게이트 전극(G2)의 상면 상에 각각 제1 게이트 캐핑 패턴(120) 및 제2 게이트 캐핑 패턴(122)이 형성될 수 있다. 상기 제1 및 제2 게이트 유전 패턴들(110, 112)을 형성하는 것은, 상기 게이트 패턴의 바닥면을 따라 연장되는 게이트 유전 패턴(미도시)을 형성하는 것, 및 상기 게이트 유전 패턴을 패터닝하여 상기 게이트 유전 패턴을 상기 제1 게이트 유전 패턴(110) 및 상기 제2 게이트 유전 패턴(112)으로 분리하는 것을 포함할 수 있다. 상기 게이트 유전 패턴은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 제1 및 제2 게이트 캐핑 패턴들(120, 122)을 형성하는 것은, 상기 게이트 패턴의 상면을 따라 연장되는 게이트 캐핑 패턴(미도시)을 형성하는 것, 및 상기 게이트 캐핑 패턴을 패터닝하여 상기 게이트 캐핑 패턴을 상기 제1 게이트 캐핑 패턴(120) 및 상기 제2 게이트 캐핑 패턴(122)으로 분리하는 것을 포함할 수 있다. 상기 게이트 캐핑 패턴은 일 예로, 실리콘 질화막을 포함할 수 있다. 상기 게이트 유전 패턴, 상기 게이트 패턴, 및 상기 게이트 캐핑 패턴을 패터닝하는 것은, 상기 기판(100) 상에 형성된 상기 게이트 캐핑 패턴, 상기 게이트 패턴, 및 상기 게이트 유전 패턴을 순차로 식각하는 것을 포함할 수 있다.
도 7 내지 도 9를 참조하면, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)의 측벽들을 덮는 게이트 스페이서(GSP)가 형성될 수 있다. 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 공간을 채우도록 형성될 수 있다. 즉, 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)의 제1 측벽(S1)을 덮을 수 있고, 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 상기 공간으로 연장되어 상기 제2 게이트 전극(G2)의 제2 측벽(S2)을 덮을 수 있다. 상기 제1 게이트 전극(G1)의 상기 제1 측벽(S1) 및 상기 제2 게이트 전극(G2)의 상기 제2 측벽(S2)은 상기 제1 방향(D1)으로 서로 마주할 수 있다. 일부 실시예들에 따르면, 상기 게이트 스페이서(GSP)는 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD) 상에 형성될 수 있다. 즉, 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)의 상기 제1 측벽(S1)을 덮을 수 있고, 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD)를 가로질러 상기 제2 게이트 전극(G2)의 상기 제2 측벽(S2)을 덮을 수 있다.
상기 게이트 스페이서(GSP)를 형성하는 것은, 상기 기판(100) 상에 상기 제1 및 제2 게이트 유전 패턴들(110, 112), 상기 제1 및 제2 게이트 전극들(G1, G2), 및 상기 제1 및 제2 게이트 캐핑 패턴들(120, 122)을 덮는 게이트 스페이서막을 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 일 예로, 실리콘 질화막을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 게이트 전극(G1)의 상기 제1 측벽(S1) 및 상기 제2 게이트 전극(G2)의 상기 제2 측벽(S2) 사이의 거리(d)는 상기 게이트 스페이서막의 두께(t)의 2배와 같거나 그보다 작을 수 있다(즉, d<=2t). 이에 따라, 상기 게이트 스페이서막은 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 상기 공간을 채우도록 형성될 수 있다. 이 경우, 상기 이방성 식각 공정에 의해, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2) 사이의 상기 활성영역(ACT) 및 상기 소자분리막(ST)의 상면들이 노출되지 않을 수 있다. 즉, 상기 이방성 식각 공정에 의해, 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD)가 노출되지 않을 수 있다. 상기 이방성 식각 공정에 의해 상기 제1 및 제2 게이트 캐핑 패턴들(120, 122)의 상면들이 노출될 수 있고, 상기 제1 게이트 전극(G1) 양 측의 상기 활성영역(ACT)의 상면 및 상기 제2 게이트 전극(G2) 양 측의 상기 소자분리막(ST)의 상면이 노출될 수 있다.
도 1 내지 도 3을 다시 참조하면, 상기 제1 게이트 전극(G1) 양 측의 상기 활성영역(ACT) 내에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제1 게이트 전극(G1)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 기판(100) 상에 이온 주입 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 도전형을 가질 수 있고, 상기 제1 게이트 전극(G1)과 동일한 도전형을 가질 수 있다.
이 후, 도시되지 않았지만, 상기 제1 게이트 전극(G1)에 전압을 인가하기 위한 게이트 콘택, 및 상기 소스/드레인 영역들(SD)에 전압을 인가하기 위한 소스/드레인 콘택들이 형성될 수 있다. 일부 실시예들에 따르면, 상기 제2 게이트 전극(G2)은 이에 전압이 인가되지 않는 더미 게이트 전극일 수 있다. 따라서, 상기 제2 게이트 전극(G2)은 전기적으로 고립된 상태일 수 있다.
도 10은 본 발명의 다른 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 11은 도 10의 A-A'에 따른 단면도이고, 도 12는 도 10의 B-B'에 따른 단면도이고, 도 13은 도 10의 C-C'에 따른 단면도이다. 도 1 내지 도 3을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 10 내지 도 13을 참조하면, 기판(100) 상에 소자분리막(ST)이 제공되어 활성영역(ACT)을 정의할 수 있다. 상기 소자분리막(ST)은 상기 활성영역(ACT)의 측벽들을 둘러싸는 제1 절연막(102), 상기 제1 절연막(102)과 상기 활성영역(ACT)의 상기 측벽들 사이의 제2 절연막(104), 및 상기 제2 절연막(104)과 상기 활성영역(ACT)의 상기 측벽들 사이의 제3 절연막(106)을 포함할 수 있다.
상기 활성영역(ACT) 상에, 상기 제1 방향(D1)으로 연장되는 제1 게이트 전극(G1)이 제공될 수 있다. 상기 제1 게이트 전극(G1)은 상기 활성영역(ACT)의 상면 상에 국소적으로 제공될 수 있다. 즉, 평면적 관점에서, 상기 제1 게이트 전극(G1)은 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 경계(BD)와 중첩하지 않을 수 있다. 상기 소자분리막(ST) 상에, 상기 제1 게이트 전극(G1)으로부터 상기 제1 방향(D1)으로 이격되는 제2 게이트 전극(G2)이 제공될 수 있다. 상기 제2 게이트 전극(G2)은 상기 소자분리막(ST)의 상면으로부터 상기 활성영역(ACT)의 상면 상으로 연장되어 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD)를 가로지를 수 있다. 즉, 상기 제2 게이트 전극(G2)은 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD) 상에 제공될 수 있다.
상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이에 게이트 스페이서(GSP)가 제공될 수 있다. 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)의 제1 측벽(S1)을 덮을 수 있고, 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 공간으로 연장되어 상기 제2 게이트 전극(G2)의 제2 측벽(S2)을 덮을 수 있다. 상기 제1 게이트 전극(G1)의 상기 제1 측벽(S1) 및 상기 제2 게이트 전극(G2)의 상기 제2 측벽(S2)은 상기 제1 방향(D1)으로 서로 마주할 수 있다. 이에 따라, 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 상기 활성영역(ACT)의 상면은 상기 게이트 스페이서(GSP)에 의해 덮일 수 있다. 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)의 다른 측벽들 및 상기 제2 게이트 전극(G2)의 다른 측벽들 상으로 연장될 수 있다.
상기 제1 게이트 전극(G1)과 상기 활성영역(ACT) 사이에, 상기 제1 게이트 전극(G1)의 바닥면을 따라 연장되는 제1 게이트 유전 패턴(110)이 제공될 수 있다. 상기 제1 게이트 전극(G1)의 상면 상에, 상기 제1 게이트 전극(G1)의 상기 상면을 따라 연장되는 제1 게이트 캐핑 패턴(120)이 제공될 수 있다. 상기 제2 게이트 전극(G2)과 상기 소자분리막(ST) 사이에 제2 게이트 유전 패턴(112)이 제공될 수 있다. 상기 제2 게이트 유전 패턴(112)은 상기 제2 게이트 전극(G2)의 바닥면을 따라 연장되어, 상기 제2 게이트 전극(G2)과 상기 활성영역(ACT) 사이에 개재할 수 있다. 상기 제2 게이트 전극(G2)의 상면 상에, 상기 제2 게이트 전극(G2)의 상기 상면을 따라 연장되는 제2 게이트 캐핑 패턴(122)이 제공될 수 있다. 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)의 측벽들로부터 상기 제1 게이트 유전 패턴(110) 및 상기 제1 게이트 캐핑 패턴(120)의 측벽들 상으로 연장되어, 상기 제1 게이트 유전 패턴(110) 및 상기 제1 게이트 캐핑 패턴(120)의 상기 측벽들을 덮을 수 있다. 더하여, 상기 게이트 스페이서(GSP)는 상기 제2 게이트 전극(G2)의 측벽들로부터 상기 제2 게이트 유전 패턴(112) 및 상기 제2 게이트 캐핑 패턴(122)의 측벽들 상으로 연장되어, 상기 제2 게이트 유전 패턴(112) 및 상기 제2 게이트 캐핑 패턴(122)의 상기 측벽들을 덮을 수 있다.
상기 제1 및 제2 게이트 전극들(G1, G2)은 도핑된 반도체 물질을 포함할 수 있다. 상기 제2 게이트 전극(G2)은 상기 제1 게이트 전극(G1)과 동일한 도전형을 가질 수 있고, 상기 제1 및 제2 게이트 전극들(G1, G2)은 상기 기판(100)과 다른 도전형을 가질 수 있다.
상기 제1 게이트 전극(G1)의 양 측의 상기 활성영역(ACT) 내에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제1 방향(D1)으로 연장되어 상기 제2 게이트 전극(G2)의 양 측의 상기 활성영역(ACT) 내에 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 도전형을 가질 수 있고, 상기 제1 및 제2 게이트 전극들(G1, G2)과 동일한 도전형을 가질 수 있다.
일 예로, 상기 기판(100)의 도전형은 N형일 수 있고, 상기 제1 및 제2 게이트 전극들(G1, G2), 및 상기 소스/드레인 영역들(SD)의 각각의 도전형은 P형일 수 있다. 즉, 상기 제1 게이트 전극(G1) 및 상기 소스/드레인 영역들(SD)은 PMOS 트랜지스터를 구성할 수 있고, 상기 제2 게이트 전극(G2) 및 상기 소스/드레인 영역들(SD)도 PMOS 트랜지스터를 구성할 수 있다. 이 경우, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)의 각각의 문턱전압(Vth1, Vth2)은 음전압(negative voltage)일 수 있다(즉, Vth1<0, Vth2<0).
상기 제1 게이트 전극(G1)에 제1 게이트 전압(V1)이 인가되어 상기 제1 게이트 전극(G1) 아래의 상기 활성영역(ACT)에 채널이 형성될 수 있다. 상기 제1 게이트 전압(V1)은 상기 제1 게이트 전극(G1)의 문턱전압(Vth1)보다 작을 수 있다(V1<Vth1<0). 즉, 상기 제1 게이트 전압(V1)의 절대값은 상기 제1 게이트 전극(G1)의 상기 문턱전압(Vth1)의 절대값보다 클 수 있다. 상기 제2 게이트 전극(G2)에 제2 게이트 전압(V2)이 인가되어 상기 제2 게이트 전극(G2) 아래의 상기 활성영역(ACT)에 채널이 형성되는 것이 억제될 수 있다. 상기 제2 게이트 전압(V2)은 상기 제2 게이트 전극(G2)의 문턱전압(Vth2)보다 클 수 있다(Vth2<V2). 즉, 상기 제2 게이트 전압(V2)은 상기 제2 게이트 전극(G2)의 상기 문턱전압(Vth2)보다 큰 음전압(Vth2<V2<0)이거나, 영전압(zero voltage) 또는 양전압(positive voltage)일 수 있다(0≤V2). 상기 제2 게이트 전압(V2)이 음전압인 경우, 상기 제2 게이트 전압(V2)의 절대값은 상기 제2 게이트 전극(G2)의 상기 문턱전압(Vth2)의 절대값보다 작을 수 있다.
다른 예로, 상기 기판(100)의 도전형은 P형일 수 있고, 상기 제1 및 제2 게이트 전극들(G1, G2), 및 상기 소스/드레인 영역들(SD)의 각각의 도전형은 N형일 수 있다. 즉, 상기 제1 게이트 전극(G1) 및 상기 소스/드레인 영역들(SD)은 NMOS 트랜지스터를 구성할 수 있고, 상기 제2 게이트 전극(G2) 및 상기 소스/드레인 영역들(SD)도 NMOS 트랜지스터를 구성할 수 있다. 이 경우, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)의 각각의 문턱전압(Vth1, Vth2)은 양전압(positive voltage)일 수 있다(즉, 0<Vth1, 0<Vth2).
상기 제1 게이트 전극(G1)에 제1 게이트 전압(V1)이 인가되어 상기 제1 게이트 전극(G1) 아래의 상기 활성영역(ACT)에 채널이 형성될 수 있다. 상기 제1 게이트 전압(V1)은 상기 제1 게이트 전극(G1)의 문턱전압(Vth1)보다 클 수 있다(0<Vth1<V1). 상기 제2 게이트 전극(G2)에 제2 게이트 전압(V2)이 인가되어 상기 제2 게이트 전극(G2) 아래의 상기 활성영역(ACT)에 채널이 형성되는 것이 억제될 수 있다. 상기 제2 게이트 전압(V2)은 상기 제2 게이트 전극(G2)의 문턱전압(Vth2)보다 작을 수 있다(V2<Vth2). 즉, 상기 제2 게이트 전압(V2)은 상기 제2 게이트 전극(G2)의 상기 문턱전압(Vth2)보다 작은 양전압(0<V2<Vth2)이거나, 영전압(zero voltage) 또는 음전압(negative voltage)일 수 있다(V2≤0).
본 실시예들에 따르면, 상기 제1 게이트 전극(G1)은, 평면적 관점에서, 상기 활성영역(ACT)과 상기 소자분리막(ST)의 상기 경계(BD)와 중첩하지 않을 수 있고, 상기 제2 게이트 전극(G2)이 상기 활성영역(ACT)과 상기 소자분리막(ST)의 상기 경계(BD) 상에 제공될 수 있다. 상기 제2 게이트 전극(G2)에 인가되는 전압(즉, 상기 제2 게이트 전압(V2))을 제어함으로써, 상기 제2 게이트 전극(G2) 아래의 상기 활성영역(ACT)에 채널이 형성되는 것이 억제될 수 있다. 즉, 상기 활성영역(ACT)과 상기 소자분리막(ST)의 경계 영역에서 전류의 흐름이 억제됨에 따라, 상술한 HEIP 현상이 억제될 수 있다. 따라서, 상기 제1 및 제2 게이트 전극들(G1, G2)을 포함하는 반도체 소자의 전기적 특성이 개선될 수 있다.
도 14는 본 발명의 다른 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도이다. 도 15는 도 14의 A-A'에 따른 단면도이고, 도 16는 도 14의 B-B'에 따른 단면도이고, 도 17은 도 14의 C-C'에 따른 단면도이다. 도 4 내지 도 9를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 14 내지 도 17을 참조하면, 기판(100) 내에 트렌치(T)가 형성되어 활성영역(ACT)을 정의할 수 있다. 상기 트렌치(T) 내에 소자분리막(ST)이 형성될 수 있다. 상기 소자분리막(ST)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치(T)를 채우는 제1 절연막(102), 제2 절연막(104), 및 제3 절연막(106)을 차례로 증착하는 것을 포함할 수 있다. 상기 제2 절연막(104)은 상기 기판(100)과 상기 제1 절연막(102) 사이에 개재할 수 있고, 상기 제3 절연막(106)은 상기 기판(100)과 상기 제2 절연막(104) 사이에 개재할 수 있다. 상기 소자분리막(ST)을 형성하는 것은, 상기 활성영역(ACT)의 상면이 노출될 때가지 상기 제1 내지 제3 절연막들(102, 104, 106)을 평탄화하는 것을 포함할 수 있다.
상기 활성영역(ACT) 상에, 상기 제1 방향(D1)으로 연장되는 제1 게이트 전극(G1)이 형성될 수 있고, 상기 소자분리막(ST) 상에, 상기 제1 게이트 전극(G1)으로부터 상기 제1 방향(D1)으로 이격되는 제2 게이트 전극(G2)이 형성될 수 있다. 상기 제2 게이트 전극(G2)은 상기 소자분리막(ST)의 상면으로부터 상기 활성영역(ACT)의 상면 상으로 연장되어 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 경계(BD)를 가로지르도록 형성될 수 있다. 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)을 형성하는 것은, 상기 기판(100) 상에 상기 활성영역(ACT) 및 상기 소자분리막(ST)을 가로지르고 상기 제1 방향(D1)으로 연장되는 게이트 패턴(미도시)을 형성하는 것, 및 상기 게이트 패턴을 패터닝하여 상기 게이트 패턴을 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)으로 분리하는 것을 포함할 수 있다. 상기 게이트 패턴은 도핑된 반도체 물질(일 예로, 도핑된 실리콘)을 포함할 수 있고, 상기 기판(100)과 다른 도전형을 가질 수 있다. 상기 게이트 패턴을 패터닝하는 것은, 상기 활성영역(ACT)과 중첩하는, 상기 게이트 패턴의 일부를 제거하는 것을 포함할 수 있다. 이에 따라, 상기 제2 게이트 전극(G2)이 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD) 상에 형성될 수 있다. 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)은 서로 동일한 도전형을 가질 수 있다.
상기 제1 게이트 전극(G1)과 상기 활성영역(ACT) 사이에 제1 게이트 유전 패턴(110)이 형성될 수 있고, 상기 제2 게이트 전극(G2)과 상기 소자분리막(ST) 사이에 제2 게이트 유전 패턴(112)이 형성될 수 있다. 상기 제2 게이트 유전 패턴(112)은 상기 제2 게이트 전극(G2)의 바닥면을 따라 연장되어 상기 제2 게이트 전극(G2)과 상기 활성영역(ACT) 사이에 개재될 수 있다. 상기 제1 게이트 전극(G1)의 상면 및 상기 제2 게이트 전극(G2)의 상면 상에 각각 제1 게이트 캐핑 패턴(120) 및 제2 게이트 캐핑 패턴(122)이 형성될 수 있다. 상기 제1 및 제2 게이트 유전 패턴들(110, 112), 및 상기 제1 및 제2 게이트 캐핑 패턴들(120, 122)을 형성하는 것은, 도 4 내지 도 9를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
도 10 내지 도 13을 다시 참조하면, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)의 측벽들을 덮는 게이트 스페이서(GSP)가 형성될 수 있다. 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 공간을 채도록 형성될 수 있다. 즉, 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)의 제1 측벽(S1)을 덮을 수 있고, 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 상기 공간으로 연장되어 상기 제2 게이트 전극(G2)의 제2 측벽(S2)을 덮을 수 있다. 상기 제1 게이트 전극(G1)의 상기 제1 측벽(S1) 및 상기 제2 게이트 전극(G2)의 상기 제2 측벽(S2)은 상기 제1 방향(D1)으로 서로 마주할 수 있다. 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 상기 활성영역(ACT)의 상면은 상기 게이트 스페이서(GSP)에 의해 덮일 수 있다. 상기 게이트 스페이서(GSP)를 형성하는 것은, 도 4 내지 도 9를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
상기 제1 게이트 전극(G1) 양 측의 상기 활성영역(ACT) 내에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제1 방향(D1)으로 연장되어 상기 제2 게이트 전극(G2)의 양 측의 상기 활성영역(ACT) 내에 형성될 수 있다. 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 기판(100) 상에 이온 주입 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 도전형을 가질 수 있고, 상기 제1 및 제2 게이트 전극들(G1, G2)과 동일한 도전형을 가질 수 있다.
이 후, 도시되지 않았지만, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)에 각각 전압을 인가하기 위한 게이트 콘택들이 형성될 수 있고, 소스/드레인 영역들(SD)에 전압을 인가하기 위한 소스/드레인 콘택들이 형성될 수 있다.
도 18은 본 발명의 또 다른 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 19는 도 18의 A-A'에 따른 단면도이고, 도 20은 도 18의 B-B'에 따른 단면도이고, 도 21은 도 18의 C-C'에 따른 단면도이다. 이하에서, 도 10 내지 도 13을 참조하여 설명한, 본 발명의 실시예들에 따른 반도체 소자와 차이점만을 설명하고, 중복되는 설명은 생략된다.
도 18 내지 도 21을 참조하면, 제1 및 제2 게이트 전극들(G1, G2)은 도핑된 반도체 물질을 포함할 수 있다. 상기 제2 게이트 전극(G2)은 상기 제1 게이트 전극(G1)과 다른 도전형을 가질 수 있다. 상기 제1 게이트 전극(G1)은 상기 기판(100)과 다른 도전형을 가질 수 있고, 상기 제2 게이트 전극(G2)은 상기 기판(100)과 동일한 도전형을 가질 수 있다.
상기 제1 게이트 전극(G1)의 양 측의 활성영역(ACT) 내에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제1 방향(D1)으로 연장되어 상기 제2 게이트 전극(G2)의 양 측의 상기 활성영역(ACT) 내에 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 도전형을 가질 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제1 게이트 전극(G1)과 동일한 도전형을 가질 수 있고, 상기 제2 게이트 전극(G2)과 다른 도전형을 가질 수 있다.
일 예로, 상기 기판(100) 및 상기 제2 게이트 전극(G2)의 각각의 도전형은 N형일 수 있고, 상기 제1 게이트 전극(G1) 및 상기 소스/드레인 영역들(SD)의 각각의 도전형은 P형일 수 있다. 즉, 상기 제1 게이트 전극(G1) 및 상기 소스/드레인 영역들(SD)은 P형의 게이트 전극을 포함하는 PMOS 트랜지스터를 구성할 수 있고, 상기 제2 게이트 전극(G2) 및 상기 소스/드레인 영역들(SD)은 N형의 게이트 전극을 포함하는 PMOS 트랜지스터를 구성할 수 있다. 이 경우, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)의 각각의 문턱전압(Vth1, Vth2)은 음전압(negative voltage)이고(Vth1<0, Vth2<0), 상기 제2 게이트 전극(G2)의 상기 문턱전압(Vth2)은 상기 제1 게이트 전극(G1)의 상기 문턱전압(Vth1)보다 작을 수 있다(Vth2<Vth1<0). 즉, 상기 제2 게이트 전극(G2)의 상기 문턱전압(Vth2)의 절대값은 상기 제1 게이트 전극(G1)의 상기 문턱전압(Vth1)의 절대값보다 클 수 있다.
상기 제1 게이트 전극(G1)에 제1 게이트 전압(V1)이 인가되어 상기 제1 게이트 전극(G1) 아래의 상기 활성영역(ACT)에 채널이 형성될 수 있다. 상기 제1 게이트 전압(V1)은 상기 제1 게이트 전극(G1)의 문턱전압(Vth1)보다 작을 수 있다(V1<Vth1<0). 즉, 상기 제1 게이트 전압(V1)의 절대값은 상기 제1 게이트 전극(G1)의 상기 문턱전압(Vth1)의 절대값보다 클 수 있다. 상기 제2 게이트 전극(G2)에 제2 게이트 전압(V2)이 인가되어 상기 제2 게이트 전극(G2) 아래의 상기 활성영역(ACT)에 채널이 형성되는 것이 억제될 수 있다. 상기 제2 게이트 전압(V2)은 상기 제2 게이트 전극(G2)의 문턱전압(Vth2)보다 클 수 있다(Vth2<V2). 즉, 상기 제2 게이트 전압(V2)은 상기 제2 게이트 전극(G2)의 상기 문턱전압(Vth2)보다 큰 음전압(Vth2<V2<0)이거나, 영전압(zero voltage) 또는 양전압(positive voltage)일 수 있다(0≤V2). 상기 제2 게이트 전압(V2)이 음전압인 경우, 상기 제2 게이트 전압(V2)의 절대값은 상기 제2 게이트 전극(G2)의 상기 문턱전압(Vth2)의 절대값보다 작을 수 있다.
다른 예로, 상기 기판(100) 및 상기 제2 게이트 전극(G2)의 각각의 도전형은 P형일 수 있고, 상기 제1 게이트 전극(G1) 및 상기 소스/드레인 영역들(SD)의 각각의 도전형은 N형일 수 있다. 즉, 상기 제1 게이트 전극(G1) 및 상기 소스/드레인 영역들(SD)은 N형의 게이트 전극을 포함하는 NMOS 트랜지스터를 구성할 수 있고, 상기 제2 게이트 전극(G2) 및 상기 소스/드레인 영역들(SD)은 P형의 게이트 전극을 포함하는 NMOS 트랜지스터를 구성할 수 있다. 이 경우, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)의 각각의 문턱전압(Vth1, Vth2)은 양전압(positive voltage)이고(0<Vth1, 0<Vth2), 상기 제2 게이트 전극(G2)의 상기 문턱전압(Vth2)은 상기 제1 게이트 전극(G1)의 상기 문턱전압(Vth1)보다 클 수 있다(0<Vth1<Vth2).
상기 제1 게이트 전극(G1)에 제1 게이트 전압(V1)이 인가되어 상기 제1 게이트 전극(G1) 아래의 상기 활성영역(ACT)에 채널이 형성될 수 있다. 상기 제1 게이트 전압(V1)은 상기 제1 게이트 전극(G1)의 문턱전압(Vth1)보다 클 수 있다(0<Vth1<V1). 상기 제2 게이트 전극(G2)에 제2 게이트 전압(V2)이 인가되어 상기 제2 게이트 전극(G2) 아래의 상기 활성영역(ACT)에 채널이 형성되는 것이 억제될 수 있다. 상기 제2 게이트 전압(V2)은 상기 제2 게이트 전극(G2)의 문턱전압(Vth2)보다 작을 수 있다(V2<Vth2). 즉, 상기 제2 게이트 전압(V2)은 상기 제2 게이트 전극(G2)의 상기 문턱전압(Vth2)보다 작은 양전압(0<V2<Vth2)이거나, 영전압(zero voltage) 또는 음전압(negative voltage)일 수 있다(V2≤0).
본 실시예들에 따르면, 상기 제2 게이트 전극(G2)이 상기 제1 게이트 전극(G1)과 다른 도전형을 가짐에 따라, 상기 제2 게이트 전극(G2)의 상기 문턱전압(Vth2)이 제어될 수 있다. 이에 따라, 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2)에 동일한 전압이 인가되는 경우라도(즉, V1=V2), 상기 제2 게이트 전극(G2) 아래의 상기 활성영역(ACT)에 채널이 형성되는 것이 억제될 수 있다. 즉, 상기 활성영역(ACT)과 상기 소자분리막(ST)의 경계 영역에서 전류의 흐름이 억제됨에 따라, 상술한 HEIP 현상이 억제될 수 있다. 따라서, 상기 제1 및 제2 게이트 전극들(G1, G2)을 포함하는 반도체 소자의 전기적 특성이 개선될 수 있다.
도 22 및 26은 본 발명의 또 다른 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이다. 도 23 및 도 27은 각각 도 22 및 도 26의 A-A'에 따른 단면도들이고, 도 24 및 도 28은 각각 도 22 및 도 26의 B-B'에 따른 단면도들이고, 도 25 및 도 29는 각각 도 22 및 도 26의 C-C'에 따른 단면도들이다. 이하에서, 도 14 내지 도 17을 참조하여 설명한, 본 발명의 실시예들에 따른 반도체 소자의 제조방법과 차이점만을 설명하고, 중복되는 설명은 생략된다.
도 22 내지 도 25를 참조하면, 활성영역(ACT) 및 소자분리막(ST)을 가로지르고 상기 제1 방향(D1)으로 연장되는 게이트 패턴(130)이 형성될 수 있다. 상기 게이트 패턴(130)은 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 경계(BD)를 가로지를 수 있다. 상기 게이트 패턴(130)은 서로 다른 도전형을 갖는 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 상기 제1 부분(P1)은 제1 도전형의 불순물 주입 영역일 수 있고, 상기 제2 부분(P2)은 제2 도전형의 불순물 주입 영역일 수 있다. 상기 제1 도전형과 상기 제2 도전형 중 어느 하나는 P형이고, 다른 하나는 N형일 수 있다. 상기 게이트 패턴(130)의 상기 제1 부분(P1)은 상기 활성영역(ACT) 상에 제공될 수 있고, 상기 게이트 패턴(130)의 상기 제2 부분(P2)은 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD) 상에 제공될 수 있다. 상기 게이트 패턴(130)과 상기 기판(100) 사이에 게이트 유전 패턴(114)이 형성될 수 있다. 상기 게이트 유전 패턴(114)은 상기 게이트 패턴(130)의 바닥면을 따라 연장될 수 있다. 상기 게이트 패턴(130)의 상면 상에, 상기 게이트 패턴(130)의 상기 상면을 따라 연장되는 게이트 캐핑 패턴(124)이 형성될 수 있다.
상기 게이트 유전 패턴(114) 및 상기 게이트 패턴(130)을 형성하는 것은, 일 예로, 상기 기판(100) 상에 게이트 유전막(미도시)을 형성하는 것, 상기 게이트 유전막 상에 제1 도전형의 불순물이 도핑된 게이트 막(미도시)을 형성하는 것, 상기 게이트 막 상에 상기 게이트 막의 상면의 일부를 노출하는 개구부를 갖는 마스크 패턴(미도시)을 형성하는 것, 상기 마스크 패턴을 이온 주입 마스크로 이용하여 상기 게이트 막 내에 제2 도전형의 불순물을 이온 주입하는 것, 상기 마스크 패턴을 제거한 후, 상기 게이트 막 상에 상기 게이트 패턴이 형성될 영역을 정의하는 상기 게이트 캐핑 패턴(124)을 형성하는 것, 및 상기 게이트 캐핑 패턴(124)을 식각 마스크로 상기 게이트 막 및 상기 게이트 유전막을 순차로 식각하는 것을 포함할 수 있다.
도 26 내지 도 29를 참조하면, 상기 게이트 패턴(130)이 패터닝되어 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)으로 분리될 수 있다. 상기 게이트 패턴을 패터닝하는 것은, 제1 부분(P1)과 상기 제2 부분(P2) 사이의 경계를 포함하는 상기 게이트 패턴(130)의 일부를 제거하는 것을 포함할 수 있다. 이에 따라, 상기 제1 게이트 전극(G1)은 상기 게이트 패턴(130)의 상기 제1 부분(P1)을 포함할 수 있고, 상기 제2 게이트 전극(G2)은 상기 게이트 패턴(130)의 상기 제2 부분(P2)을 포함할 수 있다. 즉, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)은 서로 다른 도전형을 가질 수 있다. 상기 제1 게이트 전극(G1)은 상기 활성영역(ACT) 상에 제공되어 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 게이트 전극(G1)은 상기 활성영역(ACT)의 상면 상에 국소적으로 형성될 수 있다. 즉, 상기 제1 게이트 전극(G1)은 평면적 관점에서, 상기 활성영역(ACT)과 상기 소자분리막(ST)의 상기 경계(BD)와 중첩하지 않을 수 있다. 상기 제2 게이트 전극(G2)은 상기 소자분리막(ST) 상에 제공되고 상기 제1 게이트 전극(G1)으로부터 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제2 게이트 전극(G2)은 상기 소자분리막(ST)의 상면으로부터 상기 활성영역(ACT)의 상면 상으로 연장되어 상기 활성영역(ACT)과 상기 소자분리막(ST) 사이의 상기 경계(BD)를 가로지르도록 형성될 수 있다.
상기 게이트 유전 패턴(114)이 패터닝되어 제1 게이트 유전 패턴(110) 및 제2 게이트 유전 패턴(112)으로 분리될 수 있다. 상기 제1 게이트 유전 패턴(110)은 상기 제1 게이트 전극(G1)과 상기 활성영역(ACT) 사이에 개재될 수 있다. 상기 제2 게이트 유전 패턴(112)은 상기 제2 게이트 전극(G2)과 상기 소자분리막(ST) 사이에 개재하고, 상기 제2 게이트 전극(G2)의 바닥면을 따라 연장되어 상기 제2 게이트 전극(G2)과 상기 활성영역(ACT) 사이에 개재될 수 있다. 상기 게이트 캐핑 패턴(124)이 패터닝되어 제1 게이트 캐핑 패턴(120) 및 제2 게이트 캐핑 패턴(122)으로 분리될 수 있다. 상기 제1 게이트 캐핑 패턴(120) 및 상기 제2 게이트 캐핑 패턴(122)은 각각 상기 제1 게이트 전극(G1)의 상면 및 상기 제2 게이트 전극(G2)의 상면 상에 형성될 수 있고, 상기 제1 게이트 전극(G1)의 상기 상면 및 상기 제2 게이트 전극(G2)의 상기 상면을 따라 연장될 수 있다. 상기 게이트 유전 패턴(114), 상기 게이트 패턴(130), 및 상기 게이트 캐핑 패턴(124)을 패터닝하는 것은, 상기 기판(100) 상에 형성된 상기 게이트 캐핑 패턴(124), 상기 게이트 패턴(130), 및 상기 게이트 유전 패턴(114)을 순차로 식각하는 것을 포함할 수 있다.
도 18 내지 도 21을 다시 참조하면, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)의 측벽들을 덮는 게이트 스페이서(GSP)가 형성될 수 있다. 상기 게이트 스페이서(GSP)는 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 공간을 채도록 형성될 수 있다. 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2) 사이의 상기 활성영역(ACT)의 상면은 상기 게이트 스페이서(GSP)에 의해 덮일 수 있다.
상기 제1 게이트 전극(G1) 양 측의 상기 활성영역(ACT) 내에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제1 방향(D1)으로 연장되어 상기 제2 게이트 전극(G2)의 양 측의 상기 활성영역(ACT) 내에 형성될 수 있다. 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 기판(100) 상에 이온 주입 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100) 및 상기 제2 게이트 전극(G2)과 다른 도전형을 가질 수 있고, 상기 제1 게이트 전극(G1)과 동일한 도전형을 가질 수 있다.
본 발명의 개념에 따르면, 상기 활성영역(ACT)과 상기 소자분리막(ST)의 경계 영역에서 채널이 형성되는 것이 억제될 수 있다. 즉, 상기 활성영역(ACT)과 상기 소자분리막(ST)의 상기 경계 영역에서 전류의 흐름이 억제됨에 따라, 상술한 HEIP 현상이 억제될 수 있다. 이에 따라, 반도체 소자의 전기적 특성이 개선될 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자가 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 ACT: 활성영역
ST: 소자분리막 102, 104, 106: 절연막들
110, 112: 게이트 유전 패턴들 120, 122: 게이트 캐핑 패턴들
G1, G2: 게이트 전극들 GSP: 게이트 스페이서
SD: 소스/드레인 영역들

Claims (20)

  1. 기판 상에 제공되어 활성 영역을 정의하는 소자분리막;
    상기 활성 영역 상에 제공되고 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 게이트 전극;
    상기 소자분리막 상에 제공되고 상기 제1 게이트 전극으로부터 상기 제1 방향으로 이격되는 제2 게이트 전극;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 게이트 스페이서; 및
    상기 제1 게이트 전극의 양 측의 상기 활성 영역 내에 제공되는 소스/드레인 영역들을 포함하되,
    상기 소스/드레인 영역들은 상기 기판의 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되고,
    상기 제1 게이트 전극의 전부는 평면적 관점에서, 상기 활성 영역과 상기 소자분리막 사이의 경계로부터 이격되는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 게이트 스페이서는 상기 제1 게이트 전극의 일 측벽을 덮고, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 공간으로 연장되어 상기 제2 게이트 전극의 일 측벽을 덮되,
    상기 제1 게이트 전극의 상기 측벽 및 상기 제2 게이트 전극의 상기 측벽은 상기 제1 방향으로 서로 마주하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 게이트 스페이서는 상기 활성 영역과 상기 소자분리막 사이의 상기 경계를 가로지르는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제1 게이트 전극은 상기 제2 방향으로 서로 대향하는 측벽들을 가지고,
    상기 게이트 스페이서는 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 제1 게이트 전극의 상기 측벽들 상으로 연장되는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 제2 게이트 전극은 상기 소자분리막의 상면으로부터 상기 활성 영역 상면 상으로 연장되어 상기 활성 영역과 상기 소자분리막 사이의 상기 경계를 가로지르는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극과 동일한 도전형을 갖는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 소스/드레인 영역들은 상기 제2 게이트 전극의 양 측의 상기 활성 영역 내로 연장되고, 상기 제1 및 제2 게이트 전극들과 동일한 도전형을 갖는 반도체 소자.
  8. 삭제
  9. 삭제
  10. 청구항 5에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극과 다른 도전형을 갖는 반도체 소자.
  11. 청구항 10에 있어서,
    상기 소스/드레인 영역들은 상기 제2 게이트 전극의 양 측의 상기 활성 영역 내로 연장되고, 상기 제1 게이트 전극과 동일한 도전형을 갖는 반도체 소자.
  12. 청구항 11에 있어서,
    상기 기판은 상기 제2 게이트 전극과 동일한 도전형을 갖는 반도체 소자.
  13. 삭제
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  20. 삭제
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868116B2 (en) * 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit structure and method for reducing electronic noises
FR3076397B1 (fr) 2017-12-29 2019-12-27 X-Fab France Procede de fabrication d'un transistor
US12261174B2 (en) 2018-12-31 2025-03-25 Unist(Ulsan National Institute Of Science And Technology) Transistor element, ternary inverter apparatus comprising same, and method for producing same
US20220085155A1 (en) * 2018-12-31 2022-03-17 Unist(Ulsan National Institute Of Science And Technology) Transistor device, ternary inverter device including same, and manufacturing method therefor
KR102197036B1 (ko) * 2018-12-31 2020-12-30 울산과학기술원 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법
CN113314610B (zh) * 2020-02-27 2024-04-30 台湾积体电路制造股份有限公司 晶体管器件及其制造方法
KR20220022583A (ko) * 2020-08-19 2022-02-28 삼성전자주식회사 반도체 장치, 이를 포함하는 비휘발성 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120001271A1 (en) * 2010-06-30 2012-01-05 Samsung Electronics Co., Ltd. Gate electrode and gate contact plug layouts for integrated circuit field effect transistors
US20120280291A1 (en) * 2011-05-04 2012-11-08 Jae-Kyu Lee Semiconductor device including gate openings

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998848A (en) 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
KR20020096684A (ko) 2001-06-21 2002-12-31 주식회사 하이닉스반도체 트랜지스터의 게이트 라인 구조
KR20040013460A (ko) 2002-08-06 2004-02-14 삼성전자주식회사 요철형 더미 패턴이 형성된 게이트 마스크
JP2006059841A (ja) 2004-08-17 2006-03-02 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP5360735B2 (ja) 2006-02-20 2013-12-04 セイコーインスツル株式会社 半導体装置
KR20090034036A (ko) 2007-10-02 2009-04-07 주식회사 하이닉스반도체 반도체 소자
KR101438136B1 (ko) * 2007-12-20 2014-09-05 삼성전자주식회사 고전압 트랜지스터
JP2010087436A (ja) 2008-10-03 2010-04-15 Nec Electronics Corp 半導体装置
US8138051B2 (en) * 2009-06-19 2012-03-20 Globalfoundries Singapore Pte. Ltd. Integrated circuit system with high voltage transistor and method of manufacture thereof
US8461640B2 (en) * 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
US8609495B2 (en) * 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
KR20120003640A (ko) * 2010-07-05 2012-01-11 삼성전자주식회사 반도체 장치의 제조 방법
KR20120045397A (ko) 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US8735993B2 (en) * 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
KR102170856B1 (ko) * 2014-02-19 2020-10-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102236560B1 (ko) * 2014-03-26 2021-04-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120001271A1 (en) * 2010-06-30 2012-01-05 Samsung Electronics Co., Ltd. Gate electrode and gate contact plug layouts for integrated circuit field effect transistors
US20120280291A1 (en) * 2011-05-04 2012-11-08 Jae-Kyu Lee Semiconductor device including gate openings

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