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KR102170856B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR102170856B1
KR102170856B1 KR1020140019114A KR20140019114A KR102170856B1 KR 102170856 B1 KR102170856 B1 KR 102170856B1 KR 1020140019114 A KR1020140019114 A KR 1020140019114A KR 20140019114 A KR20140019114 A KR 20140019114A KR 102170856 B1 KR102170856 B1 KR 102170856B1
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 액티브 핀, 액티브 핀 상에 제2 방향과 교차하는 제3 방향으로 연장되어 배치된 게이트 전극, 게이트 전극에 인접하여 액티브 핀 내에 형성된 트렌치, 및 트렌치를 채우는 반도체 패턴을 포함하되, 트렌치는, 제1 서브 트렌치와, 제1 서브 트렌치 하부에 배치된 제2 서브 트렌치를 포함하고, 제1 서브 트렌치의 제2 방향 최대 폭인 제1 폭은, 제2 서브 트렌치의 제2 방향 최대 폭인 제2 폭과 다르고, 제1 서브 트렌치의 제1 방향 최대 깊이인 제1 깊이는, 제2 서브 트렌치의 제1 방향 최대 깊이인 제2 깊이와 다르다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제조할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 액티브 핀, 액티브 핀 상에 제2 방향과 교차하는 제3 방향으로 연장되어 배치된 게이트 전극, 게이트 전극에 인접하여 액티브 핀 내에 형성된 트렌치, 및 트렌치를 채우는 반도체 패턴을 포함하되, 트렌치는, 제1 서브 트렌치와, 제1 서브 트렌치 하부에 배치된 제2 서브 트렌치를 포함하고, 제1 서브 트렌치의 제2 방향 최대 폭인 제1 폭은, 제2 서브 트렌치의 제2 방향 최대 폭인 제2 폭과 다르고, 제1 서브 트렌치의 제1 방향 최대 깊이인 제1 깊이는, 제2 서브 트렌치의 제1 방향 최대 깊이인 제2 깊이와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 폭은 상기 제2 폭보다 작을 수 있다. 본 발명의 몇몇 실시예에서, 상기 제1 깊이는 상기 제2 깊이보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 깊이는 상기 제2 깊이보다 클 수 있다. 본 발명의 몇몇 실시예에서, 상기 제1 폭은 상기 제2 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 트렌치는, 상기 제2 서브 트렌치의 하부에 배치된 제3 서브 트렌치를 더 포함하고, 상기 제3 서브 트렌치의 상기 제1 방향 최대 깊이인 제3 깊이는, 상기 제2 서브 트렌치의 상기 제1 방향 최대 깊이인 제2 깊이와 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 폭은 상기 제2 폭보다 작고, 상기 제2 폭은 상기 제3 폭보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 폭은 상기 제2 폭보다 크고, 상기 제2 폭은 상기 제3 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 폭은 상기 제2 폭보다 크고, 상기 제2 폭은 상기 제3 폭보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 게이트 전극 하부에 배치된 게이트 절연막을 더 포함하고, 상기 게이트 절연막은 상기 게이트 전극의 측면을 따라 상기 제1 방향으로 연장될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역을 포함하는 기판, 상기 기판의 상기 제1 영역으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 제1 액티브 핀, 상기 기판의 상기 제2 영역으로부터 상기 제1 방향으로 돌출되어 상기 제2 방향으로 연장되어 배치된 제2 액티브 핀, 상기 제1 액티브 핀 내에 형성된 제1 트렌치, 상기 제2 액티브 핀 내에 형성된 제2 트렌치, 상기 제1 트렌치를 채우는 제1 반도체 패턴, 및 상기 제2 트렌치를 채우는 제2 반도체 패턴을 포함하되, 상기 제1 트렌치는, 상기 제1 방향으로 서로 인접하여 배치된 복수의 제1 서브 트렌치를 포함하고, 상기 제2 트렌치는, 상기 제1 방향으로 서로 인접하여 배치된 복수의 제2 서브 트렌치를 포함하고, 상기 제1 트렌치의 형상과 상기 제2 트렌치의 형상은 서로 다르다.
본 발명의 몇몇 실시예에서, 상기 복수의 제1 서브 트렌치의 폭은, 상기 제1 액티브 핀의 상면에서 하면으로 갈수록 상기 제2 방향으로 측정한 최대 폭이 커지고, 상기 복수의 제2 서브 트렌치의 폭은, 상기 제2 액티브 핀의 상면에서 하면으로 갈수록 상기 제2 방향으로 측정한 최대 폭이 작아질 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 제1 서브 트렌치의 폭은, 상기 제1 액티브 핀의 상면에서 하면으로 갈수록 상기 제2 방향으로 측정한 최대 폭이 커지고, 상기 복수의 제2 서브 트렌치의 폭은, 상기 제2 방향으로 측정한 최대 폭이 서로 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 제1 서브 트렌치의 폭은, 상기 제1 액티브 핀의 상면에서 하면으로 갈수록 상기 제2 방향으로 측정한 최대 폭이 작아지고, 상기 복수의 제2 서브 트렌치의 폭은, 상기 제2 방향으로 측정한 최대 폭이 서로 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴의 도전형은 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 액티브 핀 상에 상기 제2 방향과 교차하는 제3 방향으로 연장된 제1 게이트 전극, 및 상기 제2 액티브 핀 상에 상기 제3 방향으로 연장된 제2 게이트 전극을 더 포함하고, 상기 제1 게이트 전극의 게이트 피치는 상기 제2 게이트 전극의 게이트 피치와 다를 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치되고, 그 상부에 더미 게이트 전극이 형성된 액티브 핀을 제공하고, 상기 더미 게이트 전극의 적어도 일측에 배치된 상기 액티브 핀을 제1 에천트(echant)로 제1 시간 동안 제1 식각하고, 상기 제1 식각된 액티브 핀을 제2 에천트로 제2 시간 동안 제2 식각하여 제1 서브 트렌치를 형성하고, 상기 제2 식각된 액티브 핀을 제3 에천트로 제3 시간 동안 제3 식각하고, 상기 제3 식각된 액티브 핀을 제4 에천트로 제4 시간 동안 제4 식각하여 상기 제1 서브 트렌치와 상기 제1 방향으로 인접한 제2 서브 트렌치를 형성하는 것을 포함하되, 상기 제1 내지 제4 식각은 하나의 챔버 내에서 인시츄(in-situ)로 수행된다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제3 식각은, 이방성(anisotropic) 식각을 포함하고, 상기 제2 및 제4 식각은, 등방성(isotropic) 식각을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 식각에 사용되는 상기 제1 에천트의 농도와 상기 제3 식각에 사용되는 상기 제3 에천트의 농도는 서로 다르고, 상기 제2 식각에 사용되는 상기 제2 에천트의 농도와 상기 제4 식각에 사용되는 상기 제4 에천트의 농도는 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 식각에 사용되는 상기 제1 에천트의 농도는 상기 제3 식각에 사용되는 상기 제3 에천트의 농도보다 작고, 상기 제2 식각에 사용되는 상기 제2 에천트의 농도는 상기 제4 식각에 사용되는 상기 제4 에천트의 농도보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 시간은 상기 제3 시간과 다르고, 상기 제2 시간은 상기 제4 시간과 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 시간은 상기 제3 시간보다 길고, 상기 제2 시간은 상기 제4 시간보다 길 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 에천트는 서로 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 제2 식각 후, 상기 액티브 핀을 제1 패시베이션(passivation)하고, 상기 제4 식각 후, 상기 액티브 핀을 제2 패시베이션하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 더미 게이트 전극의 적어도 일측에 스페이서를 형성하는 것을 더 포함하고, 상기 제1 및 제2 서브 트렌치와 상기 스페이서는 동시에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 제1 및 제2 서브 트렌치 내에 에피택셜 성장(epitaxial growth) 공정을 통해 반도체 패턴을 형성하고, 상기 더미 게이트 전극을 제거하여 상기 액티브 핀을 노출시키고, 상기 노출된 액티브 핀 상에 게이트 전극을 형성하는 것을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 하나의 챔버 내에서 인시츄(in-situ)로 액티브 패턴 내에 서로 상하로 인접하여 배치된 제1 및 제2 서브 트렌치를 형성하는 반도체 제조 방법에 있어서, 상기 액티브 패턴을 제1 이방성 식각하고, 상기 제1 이방성 식각된 액티브 패턴을 제1 등방성 식각하고, 상기 제1 등방성 식각된 액티브 패턴에 대해 제1 패시베이션(passivation)을 수행하고, 상기 제1 패시베이션이 수행된 액티브 패턴을 제2 이방성 식각하고, 상기 제2 이방성 식각된 액티브 패턴을 제2 등방성 식각하고, 상기 제2 등방성 식각된 액티브 패턴에 대해 제2 패시베이션을 수행하는 것을 포함하되, 상기 제1 이방성 식각과 상기 제2 이방성 식각은, 서로 다른 공정 조건에 따라 수행되고, 상기 제1 등방성 식각과 상기 제2 등방성 식각은, 서로 다른 공정 조건에 따라 수행된다.
본 발명의 몇몇 실시예에서, 상기 공정 조건은, 식각에 사용되는 에천트(echant) 농도와 식각 시간 중 적어도 하나를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 7은 도 6의 A-A선을 따라 절단한 단면도이다. 도 9b는 도 9a의 A-A선을 따라 절단한 단면도이다. 도 12b는 도 12a의 A-A선을 따라 절단한 단면도이다. 도 14b는 도 14a의 A-A선을 따라 절단한 단면도이다.
도 14a는 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다.
도 14b는 도 14a의 A-A선을 따라 절단한 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 16a 및 도 16b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 18a 및 도 18b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 22는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 23은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 24는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 28 내지 도 30은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 7은 도 6의 A-A선을 따라 절단한 단면도이다. 도 9b는 도 9a의 A-A선을 따라 절단한 단면도이다. 도 12b는 도 12a의 A-A선을 따라 절단한 단면도이다. 도 14b는 도 14a의 A-A선을 따라 절단한 단면도이다.
도 1을 참조하면, 기판(100) 상에 제1 마스크 패턴(201)이 형성될 수 있다. 여기서, 제1 마스크 패턴(201)은 예를 들어, 맨드렐(mandrel)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 이어서, 제1 마스크 패턴(201)이 형성된 기판(100) 상에 제2 마스크막(205)이 형성될 수 있다.
구체적으로, 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 베이스 기판 상에 형성된 에피층을 이용하여 도 3에서 설명하는 액티브 핀(120)을 형성할 경우, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 제조 방법에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
제2 마스크막(205)는 제1 마스크 패턴(201)이 형성된 기판(100)의 상면을 실질적으로 컨포말하게(conformally) 형성될 수 있다. 제1 마스크 패턴(201)과 제2 마스크막(205)는 서로 간에 식각 선택성이 있는 물질을 포함할 수 있다. 예를 들어, 제2 마스크막(205)는 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 금속막, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 및/또는 에스오에이치(SOH: Spin On Hard mask) 중 적어도 하나를 포함할 수 있다. 제1 마스크 패턴(201)은 상기 물질들 중 제2 마스크막(205)과 다른 물질로 형성될 수 있다.
제1 마스크 패턴(201) 및 제2 마스크막(205)은 물리 기상 증착 공정(Physical Vapor Deposition Process: PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process: CVD), 원자층 증착(Atomic Layer Deposition: ALD) 또는 스핀 코팅 방법 중에서 적어도 하나의 방식으로 형성될 수 있다.
도 2를 참조하면, 식각 공정에 의해 제2 마스크막(205)으로부터 제2 마스크 패턴(206)이 형성될 수 있다. 제2 마스크 패턴(206)은 제1 마스크 패턴(201)을 노출하는 스페이서 형태일 수 있다. 다시 말해, 제2 마스크 패턴(206)에 의하여 노출된 제1 마스크 패턴(201)이 제거되어, 제2 마스크 패턴(206) 양측에 기판(100)이 노출될 수 있다. 비록 도 2에서는 제1 마스크 패턴(201)의 일측에 형성된 제2 마스크 패턴(206)만 도시하였으나, 제2 마스크 패턴(206)은 제1 마스크 패턴(201)의 타측에도 형성될 수 있다. 다시 말해, 1개의 제1 마스크 패턴(201) 당 2개의 제2 마스크 패턴(206)이 형성될 수 있다.
제1 마스크 패턴(201)의 제거는 제2 마스크 패턴(206)의 식각을 최소화하며 제 1 마스크 패턴(201)을 제거할 수 있는 선택적 식각 공정을 포함할 수 있다.
도 3을 참조하면, 제2 마스크 패턴(206)을 식각 마스크로 이용하여, 기판(100)이 식각한다. 기판(100)의 일부가 식각됨으로써, 기판(100) 상에 액티브 핀(120)이 형성될 수 있다. 액티브 핀(120)은 제2 방향(Y)을 따라 연장될 수 있다. 기판(100)의 일부를 제거한 액티브 핀(120) 주변에는 리세스가 형성될 수 있다.
도 3에서, 액티브 핀(120)은 수직인 기울기를 갖는 것으로 도시하였지만, 본 발명이 이에 제한되는 것은 아니다. 즉, 액티브 핀(120)의 측면은 기울기를 가질 수 있고, 예를 들어, 액티브 핀(120)은 테이퍼(tapered)진 형상일 수도 있다.
도 4를 참조하면, 액티브 핀(120) 주변에 리세스를 채우는 필드 절연막(110)을 형성한다. 필드 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
이어서, 필드 절연막(110)을 평탄화한다. 이러한 평탄화 공정을 통해, 액티브 핀(120) 및 필드 절연막(110)은 동일 평면 상에 놓일 수 있다. 평탄화 공정을 진행하면서, 제2 마스크 패턴(206)은 제거될 수 있지만, 본 발명이 이에 제한되는 것은 아니다. 즉, 제2 마스크 패턴(206)은 필드 절연막(110)이 형성 되기 전에 제거되거나, 도 5를 통해 설명할 리세스 공정 이후에 제거될 수도 있다.
도 5를 참조하면, 필드 절연막(110)의 상부를 리세스하여, 액티브 핀(120)의 상부를 노출시킨다. 즉, 필드 절연막(110) 위로 돌출된 액티브 핀(120)을 형성한다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 액티브 핀(120)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 필드 절연막(110) 형성 후, 리세스 공정 없이 필드 절연막(110)에 의하여 노출된 액티브 핀(120)의 상면을 씨드로 하는 에피 공정에 의하여 액티브 핀(120)의 일부가 형성될 수 있다.
본 발명의 몇몇 실시예에서, 액티브 핀(120)에 문턱 전압 조절용 도핑이 수행될 수 있다. 액티브 핀(120)을 이용하여 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 불순물은 예를 들어, 붕소(B)일 수 있다. 액티브 핀(120)을 이용하여 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 불순물은 예를 들어, 인(P) 또는 비소(As)일 수 있다.
도 6 및 도 7을 참조하면, 액티브 핀(120) 상에 액티브 핀(120)과 교차하는 더미 게이트 구조체(130)를 형성한다. 더미 게이트 구조체(130)는 제1 방향(X)으로 연장되어 형성될 수 있다.
더미 게이트 구조체(130)는 순차적으로 적층된 더미 실리콘 산화막(131), 폴리 실리콘막(133), 및 하드 마스크(137)를 포함할 수 있다. 즉, 더미 게이트 구조체(130)는 제1 방향(X)으로 연장되는 더미 실리콘 산화막(131), 폴리 실리콘막(133), 및 하드 마스크(137)의 적층체일 수 있다.
이러한 더미 게이트 구조체(130)는 하드 마스크(137)를 식각 마스크로 이용하여 형성될 수 있다.
더미 실리콘 산화막(131)은 액티브 핀(120)의 둘레뿐만 아니라, 필드 절연막(110) 상에도 형성되는 것으로 도시되었지만, 본 발명이 이에 제한되는 것은 아니다. 즉, 더미 실리콘 산화막(131)은 필드 절연막(110) 위로 돌출된 액티브 핀(120)의 측면 및 상면 상에만 형성될 수도 있다.
또한, 더미 실리콘 산화막(131)은 더미 게이트 구조체(130)와 오버랩되지 않는 액티브 핀(120) 상에는 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 더미 실리콘 산화막(131)은 필드 절연막(110) 위로 돌출된 액티브 핀(120)의 측면 및 상면 상에 전체적으로 형성될 수 있음은 물론이다.
더미 실리콘 산화막(131)은 이후에 진행되는 공정에서 채널 영역으로 사용되는 액티브 핀(120)을 보호하는 역할을 할 수 있다.
폴리 실리콘막(133)은 더미 실리콘 산화막(131) 상에 형성될 수 있다. 폴리 실리콘막(133)은 서로 모서리를 공유하는 측면(133b)와 상면(133a)를 포함한다. 즉, 폴리 실리콘막의 상면(133a)은 필드 절연막(110)의 상면과 나란한 면이고, 폴리 실리콘막의 측면(133b)은 기판(100)의 두께 방향, 즉, 기판(100)의 법선 방향과 나란한 면이다.
폴리 실리콘막(133)은 더미 게이트 구조체(130)와 오버랩되고, 필드 절연막(110) 위로 돌출된 액티브 핀(120)을 전체적으로 덮을 수 있다. 다시 말하면, 필드 절연막(110)으로부터 액티브 핀(120)의 상면까지의 높이는 필드 절연막(110)으로부터 폴리 실리콘막의 상면(133a)까지의 높이보다 작다.
폴리 실리콘막(133)과 더미 실리콘 산화막(131)은 높은 식각 선택비를 가질 수 있다. 따라서, 액티브 핀(120)의 상면 상에 폴리 실리콘막(133)이 남아 있으면, 이 후에 리플레이스먼트 금속 게이트를 형성하기 위한 트렌치 형성 공정에서, 폴리 실리콘막(133)은 제거되지만 하부의 더미 실리콘 산화막(131)은 식각 없이 남아있게 된다. 이를 통해, 더미 실리콘 산화막(131) 하부의 액티브 핀(120)은 보호될 수 있다.
하드 마스크(137)는 폴리 실리콘막(133) 상에 형성될 수 있다. 하드 마스크(137)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 본 발명이 이에 제한되는 것은 아니다. 또한, 하드 마스크(137)는 도 8을 이용하여 설명될 게이트 스페이서막(151p)보다 식각 내성 물질을 포함할 수 있다.
도 8을 참조하면, 액티브 핀(120) 및 더미 게이트 구조체(130)를 덮는 게이트 스페이서막(151p)을 형성한다.
게이트 스페이서막(151p)은 더미 게이트 구조체(130)의 측면 및 바닥면과, 액티브 핀(120)의 측면 및 바닥면과, 필드 절연막(110) 상에 컨포말하게 형성될 수 있다.
게이트 스페이서막(151p)은 저유전율 물질을 포함할 수 있고, 예를 들어, SiOCN을 포함할 수 있지만, 본 발명이 이에 제한되는 것은 아니다. 게이트 스페이서막(151p)은 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 하드 마스크(137)는 실리콘 질화물(SiN)이고, 게이트 스페이서막(151p)은 SiOCN일 수 있다. 이 때, 하드 마스크(137) 및 게이트 스페이서막(151p)을 동시에 식각할 수 있는 식각 공정에서, 하드 마스크(137)는 게이트 스페이서막(151p)보다 식각 내성 물질이다. 따라서, 도 9a 및 도 9b에 도시된 것과 같이, 하드 마스크(137) 와 게이트 스페이서막(151p)이 동시에 식각되는 과정에서, 더미 게이트 구조체(130)의 측면에 게이트 스페이서(151)가 형성되고, 하드 마스크(137)는 노출될 수 있다.
도 9a 및 도 9b를 참조하면, 이 때, 더미 게이트 구조체(130)의 측면는 트렌치(162)가 형성될 수 있다. 구체적으로, 트렌치(162)는 게이트 스페이서(151)의 측면에 형성되고, 액티브 핀(120) 내에 형성될 수 있다.
더미 게이트 구조체(130)의 측면의 게이트 스페이서(151)와 액티브 핀(120) 내의 트렌치(162)는 동시에 형성될 수 있다. 즉, 트렌치(162)를 형성할 때, 게이트 스페이서(151)도 형성될 수 있다.
게이트 스페이서(151)는 도 8의 게이트 스페이서막(151p)를 식각하여 형성하므로, 게이트 스페이서(151)는 하드 마스크(137)와 다른 물질을 포함할 수 있다. 또한, 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 하드 마스크(137)는 게이트 스페이서(151)보다 식각 내성 물질을 포함할 수 있다.
도 9a 및 도 9b에서, 필드 절연막(110)의 상면으로부터 게이트 스페이서(151)의 높이는 필드 절연막(110)의 상면으로부터 더미 게이트 구조체(130)의 상면, 즉 하드 마스크(137)의 상면까지의 높이보다 낮을 수 있다.
더미 게이트 구조체(130)의 측면에 게이트 스페이서(151)을 형성할 때, 더미 게이트 구조체(130)와 오버랩되지 않는 액티브 핀(120)의 측면에도 핀 스페이서가 형성될 수 있다. 하지만, 액티브 핀(120) 내에 트렌치(162)를 형성하기 위해, 액티브 핀(120)의 측면에 형성되는 핀 스페이서는 제거되어야 한다. 액티브 핀(120)의 측면에 형성되는 핀 스페이서가 제거되는 동안, 게이트 스페이서(151)의 높이도 낮아지고, 하드 마스크의 일부도 제거되게 된다.
이 때, 하드 마스크(137)는 게이트 스페이서(151)보다 식각 내성 물질을 포함하고 있으므로, 하드 마스크(137)가 제거되는 두께는 게이트 스페이서(151)가 제거되는 높이보다 작게 된다. 이를 통해, 게이트 스페이서(151)의 높이는 더미 게이트 구조체(130)의 높이보다 낮아지게 된다.
도 9b를 참조하면, 트렌치(162)는 제1 내지 제3 서브 트렌치(162a~162c)를 포함할 수 있다.
제1 내지 제3 서브 트렌치(162a~162c)는 도시된 것과 같이 제3 방향(Z)으로 서로 인접하여 배치될 수 있다. 구체적으로, 제1 서브 트렌치(162a)의 하부에는 제2 서브 트렌치(162b)가 배치되고, 제2 서브 트렌치(162b) 하부에는 제3 서브 트렌치(162c)가 배치될 수 있다.
본 실시예에서, 제1 내지 제3 서브 트렌치(162a~162c)는 도시된 것과 같이 아래로 갈수록 그 폭과 깊이가 커질 수 있다. 구체적으로, 제1 서브 트렌치(162a)의 제2 방향(Y) 최대 폭(W1)은 제2 서브 트렌치(162b)의 제2 방향(Y) 최대 폭(W2)보다 작을 수 있다. 그리고, 제2 서브 트렌치(162b)의 제2 방향(Y) 최대 폭(W2)은 제3 서브 트렌치(162c)의 제2 방향(Y) 최대 폭(W3)보다 작을 수 있다.
한편, 제1 서브 트렌치(162a)의 제3 방향(Z) 최대 깊이(W1)는 제2 서브 트렌치(162b)의 제3 방향(Z) 최대 깊이(H2)보다 작을 수 있다. 그리고, 제2 서브 트렌치(162b)의 제3 방향(Z) 최대 깊이(H2)는 제3 서브 트렌치(162c)의 제3 방향(Z) 최대 깊이(H3)보다 작을 수 있다. 즉, 본 실시예에서, 트렌치(162)의 단면 형상은 도시된 것과 같이 A형상일 수 있다.
이하 도 10a 내지 도 10e를 참조하여, 이러한 트렌치(162)를 형성하는 방법에 대해 보다 구체적으로 설명하도록 한다. 도 10b 내지 도 10e에서는 설명의 편의를 위해 스페이서(151)가 식각되는 형상은 도시하지 않았다.
먼저, 본 실시예에 따른 반도체 장치의 제조 방법에서는 트렌치(162)를 형성하는 제조 공정이 도 10a에 도시된 것과 같이, 하나의 챔버 내에서 인시츄(in-situ)로 진행될 수 있다.
먼저 도 10a를 참조하면, 제1 식각의 P구간에서, 제1 농도의 제1 에천트(echant)로 바이어스 전압을 인가하여 액티브 핀(120)을 식각한다. 이에 따라, 액티브 핀(120)은 바이어스 전압에 의해 도 10b에 도시된 것과 같이 이방성(anisotropic) 식각될 수 있다.
다시 도 10a를 참조하면, 제1 식각의 Q구간에서, 제1 농도의 제2 에천트로 바이어스 전압을 인가하지 않은 상태로 액티브 핀(120)을 식각한다. 이에 따라, 액티브 핀(120)은 도 10c에 도시된 것과 같이 등방성(isotropic) 식각될 수 있다.
다시 도 10a를 참조하면, 제1 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이에 따라, 도 10d에 도시된 것과 같이 제1 서브 트렌치(162a)가 형성될 수 있다.
본 실시예에서, 제1 및 제2 에천트는 서로 동일할 수 있다. 제1 및 제2 에천트로는 예를 들어, CF4, NF4, SF6 등이 사용될 수 있다. 그리고, 패시베이션 가스로는 예를 들어, O2, N2, C4F8 등이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 10a를 참조하면, 제2 식각의 P구간에서, 제2 농도의 제3 에천트로 바이어스 전압을 인가하여 액티브 핀(120)을 식각한다. 이어서, 제2 식각의 Q구간에서, 제2 농도의 제4 에천트로 바이어스 전압을 인가하지 않은 상태로 액티브 핀(120)을 식각한다. 그리고, 이어서, 제2 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 10e에 도시된 것과 같이 제1 서브 트렌치(162a) 하부에 제2 서브 트렌치(162b)가 형성될 수 있다.
본 실시예에서, 제2 농도는 제1 농도보다 높을 수 있다. 따라서, 앞서 설명한 것과 같이, 제2 서브 트렌치(162b)의 크기는 제1 서브 트렌치(162a)보다 클 수 있다.
한편, 본 실시예에서, 제3 및 제4 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제3 및 제4 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 10a를 참조하면, 제3 식각의 P구간에서, 제3 농도의 제5 에천트로 바이어스 전압을 인가하여 액티브 핀(120)을 식각한다. 이어서, 제3 식각의 Q구간에서, 제3 농도의 제6 에천트로 바이어스 전압을 인가하지 않은 상태로 액티브 핀(120)을 식각한다. 그리고, 이어서, 제3 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 9b에 도시된 것과 같이 제2 서브 트렌치(162b) 하부에 제3 서브 트렌치(162c)가 형성될 수 있다.
본 실시예에서, 제3 농도는 제2 농도보다 높을 수 있다. 따라서, 앞서 설명한 것과 같이, 제3 서브 트렌치(162c)의 크기는 제2 서브 트렌치(162b)보다 클 수 있다.
한편, 본 실시예에서, 제5 및 제6 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제5 및 제6 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 실시예에서는, 제1 내지 제3 식각에 사용되는 에천트의 종류는 같으나 그 농도를 서로 달리함으로써 서로 다른 크기를 갖는 제1 내지 제3 서브 트렌치(162a~162c)를 형성할 수 있다.
한편, 도 9b에 도시된 트렌치(162)를 형성하는 방법이 이에 제한되는 것은 아니다. 이하 도 11을 참조하여, 트렌치(162)를 형성하는 다른 방법에 대해 보다 구체적으로 설명하도록 한다.
도 11을 참조하면, 제1 식각의 P구간에서, 제1 에천트(echant)로 바이어스 전압을 인가하여 제1 시간 동안 액티브 핀(120)을 식각한다. 이에 따라, 액티브 핀(120)은 바이어스 전압에 의해 도 10b에 도시된 것과 같이 이방성 식각될 수 있다.
다시 도 11을 참조하면, 제1 식각의 Q구간에서, 제2 에천트로 바이어스 전압을 인가하지 않은 상태로 제1 시간 동안 액티브 핀(120)을 식각한다. 이에 따라, 액티브 핀(120)은 도 10c에 도시된 것과 같이 등방성 식각될 수 있다.
다시 도 11을 참조하면, 제1 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이에 따라, 도 10d에 도시된 것과 같이 제1 서브 트렌치(162a)가 형성될 수 있다.
본 실시예에서, 제1 및 제2 에천트는 서로 동일할 수 있다. 제1 및 제2 에천트로는 예를 들어, CF4, NF4, SF6 등이 사용될 수 있다. 그리고, 패시베이션 가스로는 예를 들어, O2, N2, C4F8 등이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 11을 참조하면, 제2 식각의 P구간에서, 제3 에천트로 바이어스 전압을 인가하여 제2 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제2 식각의 Q구간에서, 제4 에천트로 바이어스 전압을 인가하지 않은 상태로 제2 시간 동안 액티브 핀(120)을 식각한다. 그리고, 이어서, 제2 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 10e에 도시된 것과 같이 제1 서브 트렌치(162a) 하부에 제2 서브 트렌치(162b)가 형성될 수 있다.
본 실시예에서, 제2 시간은 제1 시간보다 길 수 있다. 따라서, 앞서 설명한 것과 같이, 제2 서브 트렌치(162b)의 크기는 제1 서브 트렌치(162a)보다 클 수 있다.
한편, 본 실시예에서, 제3 및 제4 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제3 및 제4 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 11을 참조하면, 제3 식각의 P구간에서, 제5 에천트로 바이어스 전압을 인가하여 제3 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제3 식각의 Q구간에서, 제3 농도의 제6 에천트로 바이어스 전압을 인가하지 않은 상태로 제3 시간 동안 액티브 핀(120)을 식각한다. 그리고, 이어서, 제3 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 9b에 도시된 것과 같이 제2 서브 트렌치(162b) 하부에 제3 서브 트렌치(162c)가 형성될 수 있다.
본 실시예에서, 제3 시간은 제2 시간보다 길 수 있다. 따라서, 앞서 설명한 것과 같이, 제3 서브 트렌치(162c)의 크기는 제2 서브 트렌치(162b)보다 클 수 있다.
한편, 본 실시예에서, 제5 및 제6 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제5 및 제6 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 실시예에서는, 제1 내지 제3 식각에 사용되는 에천트의 종류와 농도가 서로 동일하나, 시각 시간이 다르게 조절됨으로써 서로 다른 크기를 갖는 제1 내지 제3 서브 트렌치(162a~162c)를 형성할 수 있다.
다음 도 12a 및 도 12b를 참조하면, 에피택셜 성장(epitaxial growth)을 이용하여, 트렌치(162) 내에 반도체 패턴(161)을 형성한다. 트렌치(162) 내에 형성된 반도체 패턴(161)은 더미 게이트 구조체(130)의 측면에 위치한다. 반도체 패턴(161)은 트렌지스터의 소오스/드레인일 수 있고, 예를 들어, 상승된(elevated) 소오스/드레인일 수 있다.
액티브 핀(120)을 이용하여 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 반도체 패턴(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 액티브 핀(120)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 액티브 핀(120)을 이용하여 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 반도체 패턴(161)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 반도체 패턴(161)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
반도체 패턴(161)을 형성할 때, 필요에 따라, 에피 공정 시 불순물을 반도체 패턴(161) 내에 인시츄 도핑할 수도 있다.
반도체 패턴(161)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 12a에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
도 13을 참조하면, 반도체 패턴(161) 및 더미 게이트 구조체(130)를 덮는 층간 절연막(171)을 필드 절연막(110) 상에 형성한다.
층간 절연막(171)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
이어서, 하드 마스크(137)의 상면이 노출될 때까지, 층간 절연막(171)을 평탄화한다. 또는, 폴리 실리콘막(133)의 상면이 노출될 때까지, 층간 절연막(171)을 평탄화한다. 이 경우, 하드 마스크(137)가 같이 제거될 수 있다.
이어서, 폴리 실리콘막(133) 및 더미 실리콘 산화막(131)을 제거하여, 액티브 핀(120)과 교차하는 트렌치(123)를 형성한다. 즉, 더미 게이트 구조체(130)를 제거하여, 액티브 핀(120) 상에 액티브 핀(120)과 교차하는 트렌치(123)를 형성한다.
도 14a는 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다. 도 14b는 도 14a의 A-A선을 따라 절단한 단면도이다.
도 14a 및 도 14b를 참조하면, 트렌치(123) 내에 게이트 절연막(145) 및 리플레이스먼트(replacement) 게이트 전극(147)을 형성한다.
게이트 절연막(145)은 트렌치(123)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연막(145)은 도시된 것과 같이 스페이서(151) 및 게이트 전극(147)의 측면을 따라 제3 방향(Z)으로 연장된 형상으로 형성될 수 있다.
게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다.
트랜지스터의 소오스/드레인 역할을 하는 반도체 패턴(161)은 트렌치(162) 내에 형성될 수 있다.
트렌치(162)는 제1 내지 제3 서브 트렌치(162a~162c)를 포함할 수 있다.
제1 내지 제3 서브 트렌치(162a~162c)는 도시된 것과 같이 제3 방향(Z)으로 서로 인접하여 배치될 수 있다. 구체적으로, 제1 서브 트렌치(162a)의 하부에는 제2 서브 트렌치(162b)가 배치되고, 제2 서브 트렌치(162b) 하부에는 제3 서브 트렌치(162c)가 배치될 수 있다.
본 실시예에서, 제1 내지 제3 서브 트렌치(162a~162c)는 도시된 것과 같이 아래로 갈수록 그 폭과 깊이가 커질 수 있다. 구체적으로, 제1 서브 트렌치(162a)의 제2 방향(Y) 최대 폭(W1)은 제2 서브 트렌치(162b)의 제2 방향(Y) 최대 폭(W2)보다 작을 수 있다. 그리고, 제2 서브 트렌치(162b)의 제2 방향(Y) 최대 폭(W2)은 제3 서브 트렌치(162c)의 제2 방향(Y) 최대 폭(W3)보다 작을 수 있다.
한편, 제1 서브 트렌치(162a)의 제3 방향(Z) 최대 깊이(W1)는 제2 서브 트렌치(162b)의 제3 방향(Z) 최대 깊이(H2)보다 작을 수 있다. 그리고, 제2 서브 트렌치(162b)의 제3 방향(Z) 최대 깊이(H2)는 제3 서브 트렌치(162c)의 제3 방향(Z) 최대 깊이(H3)보다 작을 수 있다. 즉, 본 실시예에서, 트렌치(162)의 단면 형상은 도시된 것과 같이 A형상일 수 있다.
본 실시예에 따른 반도체 장치의 제조 방법에서는, 트랜지스터의 소오스/드레인을 형성하기 위해 트렌치(162)를 제1 내지 제3 서브 트렌치(162a~162c)로 순차적으로 형성한다. 이에 따라, 게이트 전극(147) 간의 거리가 좁더라도, 액티브 핀(120) 내에 신뢰성 있게 트렌치(162)가 형성될 수 있다. 만약, 본 실시예와 달리, 게이트 전극(147) 간의 거리가 좁은 상황에서 트렌치를 한번에 형성할 경우, 트렌치의 폭이 액티브 핀(120)의 상면으로부터 멀어질수록 좁아지도록 형성되어, 채널과 트렌치가 간격이 멀어지므로, 트렌치 내에 형성되는 반도체 패턴의 소오스/드레인이 기능이 약화될 수 있다. 하지만, 본 실시예에서는, 트렌치(162)를 형성할 때, 앞서 설명한 것과 같이 제1 내지 제3 서브 트렌치(162a~162c)로 순차적으로 형성함으로써, 이러한 문제점을 해결할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서는 앞서 설명한 실시예와의 차이점을 위주로 설명하도록 한다.
도 15를 참조하면, 본 실시예에 따른 반도체 장치의 트렌치(163)는 제1 내지 제3 서브 트렌치(163a~163c)를 포함할 수 있다.
제1 내지 제3 서브 트렌치(163a~163c)는 도시된 것과 같이 제3 방향(Z)으로 서로 인접하여 배치될 수 있다. 구체적으로, 제1 서브 트렌치(163a)의 하부에는 제2 서브 트렌치(163b)가 배치되고, 제2 서브 트렌치(163b) 하부에는 제3 서브 트렌치(163c)가 배치될 수 있다.
본 실시예에서, 제1 내지 제3 서브 트렌치(163a~163c)는 도시된 것과 같이 아래로 갈수록 그 폭과 깊이가 작아질 수 있다. 구체적으로, 제1 서브 트렌치(163a)의 제2 방향(Y) 최대 폭(W1)은 제2 서브 트렌치(163b)의 제2 방향(Y) 최대 폭(W2)보다 클 수 있다. 그리고, 제2 서브 트렌치(163b)의 제2 방향(Y) 최대 폭(W2)은 제3 서브 트렌치(163c)의 제2 방향(Y) 최대 폭(W3)보다 클 수 있다.
한편, 제1 서브 트렌치(163a)의 제3 방향(Z) 최대 깊이(W1)는 제2 서브 트렌치(163b)의 제3 방향(Z) 최대 깊이(H2)보다 클 수 있다. 그리고, 제2 서브 트렌치(163b)의 제3 방향(Z) 최대 깊이(H2)는 제3 서브 트렌치(163c)의 제3 방향(Z) 최대 깊이(H3)보다 클 수 있다. 즉, 본 실시예에서, 트렌치(163)의 단면 형상은 도시된 것과 같이 V형상일 수 있다.
도 16a 및 도 16b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
먼저, 도 16a를 참조하면, 제1 식각의 P구간에서, 제1 농도의 제1 에천트로 바이어스 전압을 인가하여 액티브 핀(120)을 식각한다. 그리고, 제1 식각의 Q구간에서, 제1 농도의 제2 에천트로 바이어스 전압을 인가하지 않은 상태로 액티브 핀(120)을 식각한다. 그리고, 제1 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이에 따라, 도 15에 도시된 것과 같이 제1 서브 트렌치(163a)가 형성될 수 있다.
본 실시예에서, 제1 및 제2 에천트는 서로 동일할 수 있다. 제1 및 제2 에천트로는 예를 들어, CF4, NF4, SF6 등이 사용될 수 있다. 그리고, 패시베이션 가스로는 예를 들어, O2, N2, C4F8 등이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 16a를 참조하면, 제2 식각의 P구간에서, 제2 농도의 제3 에천트로 바이어스 전압을 인가하여 액티브 핀(120)을 식각한다. 이어서, 제2 식각의 Q구간에서, 제2 농도의 제4 에천트로 바이어스 전압을 인가하지 않은 상태로 액티브 핀(120)을 식각한다. 그리고, 이어서, 제2 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 15에 도시된 것과 같이 제1 서브 트렌치(163a) 하부에 제2 서브 트렌치(163b)가 형성될 수 있다.
본 실시예에서, 제2 농도는 제1 농도보다 작을 수 있다. 따라서, 앞서 설명한 것과 같이, 제2 서브 트렌치(163b)의 크기는 제1 서브 트렌치(163a)보다 작을 수 있다.
한편, 본 실시예에서, 제3 및 제4 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제3 및 제4 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 16a를 참조하면, 제3 식각의 P구간에서, 제3 농도의 제5 에천트로 바이어스 전압을 인가하여 액티브 핀(120)을 식각한다. 이어서, 제3 식각의 Q구간에서, 제3 농도의 제6 에천트로 바이어스 전압을 인가하지 않은 상태로 액티브 핀(120)을 식각한다. 그리고, 이어서, 제3 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 15에 도시된 것과 같이 제2 서브 트렌치(163b) 하부에 제3 서브 트렌치(163c)가 형성될 수 있다.
본 실시예에서, 제3 농도는 제2 농도보다 작을 수 있다. 따라서, 앞서 설명한 것과 같이, 제3 서브 트렌치(163c)의 크기는 제2 서브 트렌치(163b)보다 작을 수 있다.
한편, 본 실시예에서, 제5 및 제6 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제5 및 제6 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 실시예에서는, 제1 내지 제3 식각에 사용되는 에천트의 종류는 같으나 그 농도를 서로 달리함으로써 서로 다른 크기를 갖는 제1 내지 제3 서브 트렌치(163a~163c)를 형성할 수 있다.
한편, 도 15에 도시된 트렌치(163)를 형성하는 방법이 이에 제한되는 것은 아니다. 이하 도 16b를 참조하여, 트렌치(163)를 형성하는 다른 방법에 대해 보다 구체적으로 설명하도록 한다.
도 16b를 참조하면, 제1 식각의 P구간에서, 제1 에천트로 바이어스 전압을 인가하여 제1 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제1 식각의 Q구간에서, 제2 에천트로 바이어스 전압을 인가하지 않은 상태로 제1 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제1 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이에 따라, 도 15에 도시된 것과 같이 제1 서브 트렌치(163a)가 형성될 수 있다.
본 실시예에서, 제1 및 제2 에천트는 서로 동일할 수 있다. 제1 및 제2 에천트로는 예를 들어, CF4, NF4, SF6 등이 사용될 수 있다. 그리고, 패시베이션 가스로는 예를 들어, O2, N2, C4F8 등이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 16b를 참조하면, 제2 식각의 P구간에서, 제3 에천트로 바이어스 전압을 인가하여 제2 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제2 식각의 Q구간에서, 제4 에천트로 바이어스 전압을 인가하지 않은 상태로 제2 시간 동안 액티브 핀(120)을 식각한다. 그리고, 이어서, 제2 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 15에 도시된 것과 같이 제1 서브 트렌치(163a) 하부에 제2 서브 트렌치(163b)가 형성될 수 있다.
본 실시예에서, 제2 시간은 제1 시간보다 짧을 수 있다. 따라서, 앞서 설명한 것과 같이, 제2 서브 트렌치(163b)의 크기는 제1 서브 트렌치(163a)보다 작을 수 있다.
한편, 본 실시예에서, 제3 및 제4 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제3 및 제4 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 16b를 참조하면, 제3 식각의 P구간에서, 제5 에천트로 바이어스 전압을 인가하여 제3 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제3 식각의 Q구간에서, 제3 농도의 제6 에천트로 바이어스 전압을 인가하지 않은 상태로 제3 시간 동안 액티브 핀(120)을 식각한다. 그리고, 이어서, 제3 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 15에 도시된 것과 같이 제2 서브 트렌치(163b) 하부에 제3 서브 트렌치(163c)가 형성될 수 있다.
본 실시예에서, 제3 시간은 제2 시간보다 짧을 수 있다. 따라서, 앞서 설명한 것과 같이, 제3 서브 트렌치(163c)의 크기는 제2 서브 트렌치(163b)보다 작을 수 있다.
한편, 본 실시예에서, 제5 및 제6 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제5 및 제6 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 실시예에서는, 제1 내지 제3 식각에 사용되는 에천트의 종류와 농도가 서로 동일하나, 시각 시간이 다르게 조절됨으로써 서로 다른 크기를 갖는 제1 내지 제3 서브 트렌치(163a~163c)를 형성할 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 17을 참조하면, 본 실시예에 따른 반도체 장치의 트렌치(164)는 제1 내지 제3 서브 트렌치(164a~164c)를 포함할 수 있다.
제1 내지 제3 서브 트렌치(164a~164c)는 도시된 것과 같이 제3 방향(Z)으로 서로 인접하여 배치될 수 있다. 구체적으로, 제1 서브 트렌치(164a)의 하부에는 제2 서브 트렌치(164b)가 배치되고, 제2 서브 트렌치(164b) 하부에는 제3 서브 트렌치(164c)가 배치될 수 있다.
본 실시예에서, 제1 내지 제3 서브 트렌치(164a~164c)는 도시된 것과 같이 서로 다른 폭과 깊이를 가질 수 있다. 구체적으로, 제1 서브 트렌치(164a)의 제2 방향(Y) 최대 폭(W1)은 제2 서브 트렌치(164b)의 제2 방향(Y) 최대 폭(W2)보다 클 수 있다. 그리고, 제2 서브 트렌치(164b)의 제2 방향(Y) 최대 폭(W2)은 제3 서브 트렌치(164c)의 제2 방향(Y) 최대 폭(W3)보다 작을 수 있다.
한편, 제1 서브 트렌치(164a)의 제3 방향(Z) 최대 깊이(W1)는 제2 서브 트렌치(164b)의 제3 방향(Z) 최대 깊이(H2)보다 클 수 있다. 그리고, 제2 서브 트렌치(164b)의 제3 방향(Z) 최대 깊이(H2)는 제3 서브 트렌치(164c)의 제3 방향(Z) 최대 깊이(H3)보다 작을 수 있다. 즉, 본 실시예에서, 트렌치(164)의 단면 형상은 도시된 것과 같이 8형상일 수 있다.
도 18a 및 도 18b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
먼저, 도 18a를 참조하면, 제1 식각의 P구간에서, 제1 농도의 제1 에천트로 바이어스 전압을 인가하여 액티브 핀(120)을 식각한다. 그리고, 제1 식각의 Q구간에서, 제1 농도의 제2 에천트로 바이어스 전압을 인가하지 않은 상태로 액티브 핀(120)을 식각한다. 그리고, 제1 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이에 따라, 도 17에 도시된 것과 같이 제1 서브 트렌치(164a)가 형성될 수 있다.
본 실시예에서, 제1 및 제2 에천트는 서로 동일할 수 있다. 제1 및 제2 에천트로는 예를 들어, CF4, NF4, SF6 등이 사용될 수 있다. 그리고, 패시베이션 가스로는 예를 들어, O2, N2, C4F8 등이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 18a를 참조하면, 제2 식각의 P구간에서, 제2 농도의 제3 에천트로 바이어스 전압을 인가하여 액티브 핀(120)을 식각한다. 이어서, 제2 식각의 Q구간에서, 제2 농도의 제4 에천트로 바이어스 전압을 인가하지 않은 상태로 액티브 핀(120)을 식각한다. 그리고, 이어서, 제2 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 17에 도시된 것과 같이 제1 서브 트렌치(164a) 하부에 제2 서브 트렌치(164b)가 형성될 수 있다.
본 실시예에서, 제2 농도는 제1 농도보다 작을 수 있다. 따라서, 앞서 설명한 것과 같이, 제2 서브 트렌치(164b)의 크기는 제1 서브 트렌치(164a)보다 클 수 있다.
한편, 본 실시예에서, 제3 및 제4 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제3 및 제4 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 18a를 참조하면, 제3 식각의 P구간에서, 제1 농도의 제5 에천트로 바이어스 전압을 인가하여 액티브 핀(120)을 식각한다. 이어서, 제3 식각의 Q구간에서, 제1 농도의 제6 에천트로 바이어스 전압을 인가하지 않은 상태로 액티브 핀(120)을 식각한다. 그리고, 이어서, 제3 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 17에 도시된 것과 같이 제2 서브 트렌치(164b) 하부에 제3 서브 트렌치(164c)가 형성될 수 있다.
본 실시예에서, 제1 농도는 제2 농도보다 클 수 있다. 따라서, 앞서 설명한 것과 같이, 제3 서브 트렌치(164c)의 크기는 제2 서브 트렌치(164b)보다 클 수 있다.
한편, 본 실시예에서, 제5 및 제6 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제5 및 제6 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 실시예에서는, 제1 내지 제3 식각에 사용되는 에천트의 종류는 같으나 그 농도를 서로 달리함으로써 서로 다른 크기를 갖는 제1 내지 제3 서브 트렌치(164a~164c)를 형성할 수 있다.
한편, 도 17에 도시된 트렌치(164)를 형성하는 방법이 이에 제한되는 것은 아니다. 이하 도 18b를 참조하여, 트렌치(164)를 형성하는 다른 방법에 대해 보다 구체적으로 설명하도록 한다.
도 18b를 참조하면, 제1 식각의 P구간에서, 제1 에천트로 바이어스 전압을 인가하여 제1 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제1 식각의 Q구간에서, 제2 에천트로 바이어스 전압을 인가하지 않은 상태로 제1 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제1 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이에 따라, 도 17에 도시된 것과 같이 제1 서브 트렌치(164a)가 형성될 수 있다.
본 실시예에서, 제1 및 제2 에천트는 서로 동일할 수 있다. 제1 및 제2 에천트로는 예를 들어, CF4, NF4, SF6 등이 사용될 수 있다. 그리고, 패시베이션 가스로는 예를 들어, O2, N2, C4F8 등이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 18b를 참조하면, 제2 식각의 P구간에서, 제3 에천트로 바이어스 전압을 인가하여 제2 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제2 식각의 Q구간에서, 제4 에천트로 바이어스 전압을 인가하지 않은 상태로 제2 시간 동안 액티브 핀(120)을 식각한다. 그리고, 이어서, 제2 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 17에 도시된 것과 같이 제1 서브 트렌치(164a) 하부에 제2 서브 트렌치(164b)가 형성될 수 있다.
본 실시예에서, 제2 시간은 제1 시간보다 짧을 수 있다. 따라서, 앞서 설명한 것과 같이, 제2 서브 트렌치(164b)의 크기는 제1 서브 트렌치(164a)보다 작을 수 있다.
한편, 본 실시예에서, 제3 및 제4 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제3 및 제4 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 18b를 참조하면, 제3 식각의 P구간에서, 제5 에천트로 바이어스 전압을 인가하여 제1 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제3 식각의 Q구간에서, 제3 농도의 제6 에천트로 바이어스 전압을 인가하지 않은 상태로 제1 시간 동안 액티브 핀(120)을 식각한다. 그리고, 이어서, 제3 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 17에 도시된 것과 같이 제2 서브 트렌치(164b) 하부에 제3 서브 트렌치(164c)가 형성될 수 있다.
본 실시예에서, 제1 시간은 제2 시간보다 길 수 있다. 따라서, 앞서 설명한 것과 같이, 제3 서브 트렌치(164c)의 크기는 제2 서브 트렌치(164b)보다 클 수 있다.
한편, 본 실시예에서, 제5 및 제6 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제5 및 제6 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 실시예에서는, 제1 내지 제3 식각에 사용되는 에천트의 종류와 농도가 서로 동일하나, 시각 시간이 다르게 조절됨으로써 서로 다른 크기를 갖는 제1 내지 제3 서브 트렌치(164a~164c)를 형성할 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 19를 참조하면, 본 실시예에 따른 반도체 장치의 트렌치(165)는 제1 내지 제3 서브 트렌치(165a~165c)를 포함할 수 있다.
제1 내지 제3 서브 트렌치(164a~164c)는 도시된 것과 같이 제3 방향(Z)으로 서로 인접하여 배치될 수 있다. 구체적으로, 제1 서브 트렌치(165a)의 하부에는 제2 서브 트렌치(165b)가 배치되고, 제2 서브 트렌치(165b) 하부에는 제3 서브 트렌치(165c)가 배치될 수 있다.
본 실시예에서, 제1 내지 제3 서브 트렌치(165a~165c)는 도시된 것과 같이 서로 동일한 폭과 깊이를 가질 수 있다. 따라서, 트렌치(165)의 단면 형상은 도시된 것과 같이 U형상일 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 20을 참조하면, 제1 식각의 P구간에서, 제1 농도의 제1 에천트로 바이어스 전압을 인가하여 제1 시간 동안 액티브 핀(120)을 식각한다. 그리고, 제1 식각의 Q구간에서, 제1 농도의 제2 에천트로 바이어스 전압을 인가하지 않은 상태로 제1 시간 동안 액티브 핀(120)을 식각한다. 그리고, 제1 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이에 따라, 도 19에 도시된 것과 같이 제1 서브 트렌치(165a)가 형성될 수 있다.
본 실시예에서, 제1 및 제2 에천트는 서로 동일할 수 있다. 제1 및 제2 에천트로는 예를 들어, CF4, NF4, SF6 등이 사용될 수 있다. 그리고, 패시베이션 가스로는 예를 들어, O2, N2, C4F8 등이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 20을 참조하면, 제2 식각의 P구간에서, 제1 농도의 제3 에천트로 바이어스 전압을 인가하여 제1 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제2 식각의 Q구간에서, 제1 농도의 제4 에천트로 바이어스 전압을 인가하지 않은 상태로 제1 시간 동안 액티브 핀(120)을 식각한다. 그리고, 이어서, 제2 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 19에 도시된 것과 같이 제1 서브 트렌치(165a) 하부에 제2 서브 트렌치(165b)가 형성될 수 있다.
본 실시예에서, 제3 및 제4 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제3 및 제4 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 20을 참조하면, 제3 식각의 P구간에서, 제1 농도의 제5 에천트로 바이어스 전압을 인가하여 제1 시간 동안 액티브 핀(120)을 식각한다. 이어서, 제3 식각의 Q구간에서, 제1 농도의 제6 에천트로 바이어스 전압을 인가하지 않은 상태로 제1 시간 동안 액티브 핀(120)을 식각한다. 그리고, 이어서, 제3 식각의 R구간에서, 패시베이션 가스를 이용하여 식각된 액티브 핀(120)을 패시베이션한다. 이러한 식각 및 패시베이션 공정에 따라, 도 19에 도시된 것과 같이 제2 서브 트렌치(165b) 하부에 제3 서브 트렌치(165c)가 형성될 수 있다.
본 실시예에서, 제5 및 제6 에천트는 서로 동일할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제5 및 제6 에천트는 앞서 설명한 제1 및 제2 에천트와 동일 할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
즉, 본 실시예에서는, 제1 내지 제3 식각에 사용되는 에천트의 종류와 농도 및 식각 시간을 서로 동일하게 하여, 서로 동일한 크기를 갖는 제1 내지 제3 서브 트렌치(165a~165c)를 형성할 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 21을 참조하면, 본 실시예 따른 반도체 장치는, 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)의 액티브 핀(120)에는 앞서 설명한 A형상의 트렌치(162)가 형성되고, 제2 영역(II)의 액티브 핀(120)에는 앞서 설명한 V형상의 트렌치(163)가 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제1 영역(I)에 형성된 반도체 패턴(161)과, 제2 영역(II)에 형성된 반도체 패턴(161)은 서로 다른 도전형을 가질 수 있다. 다시 말해, 제1 영역(I)에 형성된 반도체 패턴(161)과, 제2 영역(II)에 형성된 반도체 패턴(161)은 서로 다른 도전형을 갖는 도핑 물질로 도핑될 수 있다.
또한 본 발명의 몇몇 실시예에서, 제1 영역(I)에 형성된 게이트 전극(147)의 게이트 피치는, 제2 영역(II)에 형성된 게이트 전극(147)의 게이트 피치와 서로 다를 수 있다.
도 22는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 22를 참조하면, 본 실시예 따른 반도체 장치는, 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)의 액티브 핀(120)에는 앞서 설명한 A형상의 트렌치(162)가 형성되고, 제2 영역(II)의 액티브 핀(120)에는 앞서 설명한 U형상의 트렌치(165)가 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제1 영역(I)에 형성된 반도체 패턴(161)과, 제2 영역(II)에 형성된 반도체 패턴(161)은 서로 다른 도전형을 가질 수 있다. 다시 말해, 제1 영역(I)에 형성된 반도체 패턴(161)과, 제2 영역(II)에 형성된 반도체 패턴(161)은 서로 다른 도전형을 갖는 도핑 물질로 도핑될 수 있다.
또한 본 발명의 몇몇 실시예에서, 제1 영역(I)에 형성된 게이트 전극(147)의 게이트 피치는, 제2 영역(II)에 형성된 게이트 전극(147)의 게이트 피치와 서로 다를 수 있다.
도 23은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 23을 참조하면, 본 실시예 따른 반도체 장치는, 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)의 액티브 핀(120)에는 앞서 설명한 V형상의 트렌치(163)가 형성되고, 제2 영역(II)의 액티브 핀(120)에는 앞서 설명한 U형상의 트렌치(165)가 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제1 영역(I)에 형성된 반도체 패턴(161)과, 제2 영역(II)에 형성된 반도체 패턴(161)은 서로 다른 도전형을 가질 수 있다. 다시 말해, 제1 영역(I)에 형성된 반도체 패턴(161)과, 제2 영역(II)에 형성된 반도체 패턴(161)은 서로 다른 도전형을 갖는 도핑 물질로 도핑될 수 있다.
또한 본 발명의 몇몇 실시예에서, 제1 영역(I)에 형성된 게이트 전극(147)의 게이트 피치는, 제2 영역(II)에 형성된 게이트 전극(147)의 게이트 피치와 서로 다를 수 있다.
도 24는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 25는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
먼저, 도 24를 참조하면, 반도체 장치(13)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제11 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제12 트랜지스터(421)가 배치될 수 있다.
본 발명의 몇몇 실시예에서, 제11 트랜지스터(411)와 제12 트랜지스터(421)는 서로 다를 수 있다. 예를 들어, 제11 트랜지스터(411)는 소오스/드레인이 앞서 설명한 A형상의 트렌치(도 21의 162)에 형성될 수 있고, 제12 트랜지스터(421)는 소오스/드레인이 앞서 설명한 V형상의 트렌치(도 21의 163)에 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음, 도 25를 참조하면, 반도체 장치(14)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수도 있다.
본 발명의 몇몇 실시예에서, 제13 트랜지스터(412)와 제14 트랜지스터(422)는 서로 다를 수 있다. 예를 들어, 예를 들어, 제13 트랜지스터(412)는 소오스/드레인이 앞서 설명한 A형상의 트렌치(도 22의 162)에 형성될 수 있고, 제14 트랜지스터(422)는 소오스/드레인이 앞서 설명한 U형상의 트렌치(도 22의 165)에 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 도 25에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 26을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 어느 하나를 채용할 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 27을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(99b)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(98b)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 28 내지 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 28은 태블릿 PC(1200)을 도시한 도면이고, 도 29는 노트북(1300)을 도시한 도면이며, 도 30은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 120: 액티브 핀
162~165: 트렌치 161: 반도체 패턴

Claims (20)

  1. 기판으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 액티브 핀;
    상기 액티브 핀 상에 상기 제2 방향과 교차하는 제3 방향으로 연장되어 배치된 게이트 전극;
    상기 게이트 전극에 인접하여 상기 액티브 핀 내에 형성된 트렌치; 및
    상기 트렌치를 채우는 반도체 패턴을 포함하되,
    상기 트렌치는,
    제1 서브 트렌치와,
    상기 제1 서브 트렌치 하부에 배치된 제2 서브 트렌치를 포함하고,
    상기 제1 서브 트렌치의 상기 제2 방향 최대 폭인 제1 폭은, 상기 제2 서브 트렌치의 상기 제2 방향 최대 폭인 제2 폭과 다르고,
    상기 제1 서브 트렌치의 상기 제1 방향 최대 깊이인 제1 깊이는, 상기 제2 서브 트렌치의 상기 제1 방향 최대 깊이인 제2 깊이와 다르며,
    상기 제1 폭이 상기 제2 폭보다 넓으면, 상기 제1 깊이는 상기 제2 깊이보다 깊고,
    상기 제1 폭이 상기 제2 폭보다 좁으면, 상기 제1 깊이는 상기 제2 깊이보다 얕은 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 작은 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 깊이는 상기 제2 깊이보다 큰 반도체 장치.
  4. 제 1항에 있어서,
    상기 트렌치는, 상기 제2 서브 트렌치의 하부에 배치된 제3 서브 트렌치를 더 포함하고,
    상기 제3 서브 트렌치의 상기 제1 방향 최대 깊이인 제3 깊이는, 상기 제2 서브 트렌치의 상기 제1 방향 최대 깊이인 제2 깊이와 다른 반도체 장치.
  5. 제 1항에 있어서,
    상기 게이트 전극 하부에 배치된 게이트 절연막을 더 포함하고, 상기 게이트 절연막은 상기 게이트 전극의 측면을 따라 상기 제1 방향으로 연장되는 반도체 장치.
  6. 제1 영역과 제2 영역을 포함하는 기판;
    상기 기판의 상기 제1 영역으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 제1 액티브 핀;
    상기 기판의 상기 제2 영역으로부터 상기 제1 방향으로 돌출되어 상기 제2 방향으로 연장되어 배치된 제2 액티브 핀;
    상기 제1 액티브 핀 내에 형성된 제1 트렌치;
    상기 제2 액티브 핀 내에 형성된 제2 트렌치;
    상기 제1 트렌치를 채우는 제1 반도체 패턴; 및
    상기 제2 트렌치를 채우는 제2 반도체 패턴을 포함하되,
    상기 제1 트렌치는, 상기 제1 방향으로 서로 인접하여 배치된 복수의 제1 서브 트렌치를 포함하고,
    상기 제2 트렌치는, 상기 제1 방향으로 서로 인접하여 배치된 복수의 제2 서브 트렌치를 포함하고,
    상기 제1 트렌치의 형상과 상기 제2 트렌치의 형상은 서로 다른 반도체 장치.
  7. 제 6항에 있어서,
    상기 복수의 제1 서브 트렌치의 폭은, 상기 제1 액티브 핀의 상면에서 하면으로 갈수록 상기 제2 방향으로 측정한 최대 폭이 커지고,
    상기 복수의 제2 서브 트렌치의 폭은, 상기 제2 액티브 핀의 상면에서 하면으로 갈수록 상기 제2 방향으로 측정한 최대 폭이 작아지는 반도체 장치.
  8. 제 6항에 있어서,
    상기 제1 액티브 핀 상에 상기 제2 방향과 교차하는 제3 방향으로 연장된 제1 게이트 전극; 및
    상기 제2 액티브 핀 상에 상기 제3 방향으로 연장된 제2 게이트 전극을 더 포함하고,
    상기 제1 게이트 전극의 게이트 피치는 상기 제2 게이트 전극의 게이트 피치와 다른 반도체 장치.
  9. 기판으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치되고, 그 상부에 더미 게이트 전극이 형성된 액티브 핀을 제공하고,
    상기 더미 게이트 전극의 적어도 일측에 배치된 상기 액티브 핀을 제1 에천트(echant)로 제1 시간 동안 제1 식각하고,
    상기 제1 식각된 액티브 핀을 제2 에천트로 제2 시간 동안 제2 식각하여 제1 서브 트렌치를 형성하고,
    상기 제2 식각된 액티브 핀을 제3 에천트로 제3 시간 동안 제3 식각하고,
    상기 제3 식각된 액티브 핀을 제4 에천트로 제4 시간 동안 제4 식각하여 상기 제1 서브 트렌치와 상기 제1 방향으로 인접한 제2 서브 트렌치를 형성하는 것을 포함하되,
    상기 제1 내지 제4 식각은 하나의 챔버 내에서 인시츄(in-situ)로 수행되는 반도체 장치의 제조 방법.
  10. 하나의 챔버 내에서 인시츄(in-situ)로 액티브 패턴 내에 서로 상하로 인접하여 배치된 제1 및 제2 서브 트렌치를 형성하는 반도체 제조 방법에 있어서,
    상기 액티브 패턴을 제1 이방성 식각하고,
    상기 제1 이방성 식각된 액티브 패턴을 제1 등방성 식각하고,
    상기 제1 등방성 식각된 액티브 패턴에 대해 제1 패시베이션(passivation)을 수행하고,
    상기 제1 패시베이션이 수행된 액티브 패턴을 제2 이방성 식각하고,
    상기 제2 이방성 식각된 액티브 패턴을 제2 등방성 식각하고,
    상기 제2 등방성 식각된 액티브 패턴에 대해 제2 패시베이션을 수행하는 것을 포함하되,
    상기 제1 이방성 식각과 상기 제2 이방성 식각은, 서로 다른 공정 조건에 따라 수행되고,
    상기 제1 등방성 식각과 상기 제2 등방성 식각은, 서로 다른 공정 조건에 따라 수행되는 반도체 장치의 제조 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711368B2 (en) * 2013-04-15 2017-07-18 United Microelectronics Corp. Sidewall image transfer process
CN204138341U (zh) * 2013-04-18 2015-02-04 崔波 硅衬底上的硅柱阵列
US9391200B2 (en) * 2014-06-18 2016-07-12 Stmicroelectronics, Inc. FinFETs having strained channels, and methods of fabricating finFETs having strained channels
CN106158748B (zh) 2015-04-07 2022-01-18 联华电子股份有限公司 半导体元件及其制作方法
TWI642184B (zh) * 2015-05-15 2018-11-21 聯華電子股份有限公司 非平面電晶體與其製作方法
KR102449211B1 (ko) * 2016-01-05 2022-09-30 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9450095B1 (en) * 2016-02-04 2016-09-20 International Business Machines Corporation Single spacer for complementary metal oxide semiconductor process flow
US9748389B1 (en) 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
KR102712049B1 (ko) * 2017-01-05 2024-10-02 삼성전자주식회사 반도체 소자
US10297675B1 (en) * 2017-10-27 2019-05-21 Globalfoundries Inc. Dual-curvature cavity for epitaxial semiconductor growth
US10672870B2 (en) * 2018-07-16 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN113823688B (zh) * 2020-06-19 2025-05-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130154029A1 (en) * 2011-12-14 2013-06-20 International Business Machines Corporation Embedded stressors for multigate transistor devices
US20140042500A1 (en) 2012-08-09 2014-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383938B2 (en) 1999-04-21 2002-05-07 Alcatel Method of anisotropic etching of substrates
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7074682B2 (en) 2003-10-01 2006-07-11 Dongbuanam Semiconductor Inc. Method for fabricating a semiconductor device having self aligned source (SAS) crossing trench
KR100513306B1 (ko) 2003-10-29 2005-09-07 삼성전자주식회사 티자형 리세스드 게이트를 갖는 반도체 장치 및 그 제조방법
KR100577562B1 (ko) 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
KR100610496B1 (ko) 2004-02-13 2006-08-09 삼성전자주식회사 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법
JP4552603B2 (ja) 2004-11-08 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
US7335959B2 (en) * 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
KR100725370B1 (ko) 2006-01-05 2007-06-07 삼성전자주식회사 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
US7410854B2 (en) 2006-10-05 2008-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making FUSI gate and resulting structure
JP5297706B2 (ja) 2008-07-07 2013-09-25 ルネサスエレクトロニクス株式会社 半導体装置
US8071481B2 (en) 2009-04-23 2011-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming highly strained source/drain trenches
US8440517B2 (en) * 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8525255B2 (en) 2009-11-20 2013-09-03 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates having thick trench bottom oxide as termination
DE102010064283B4 (de) 2010-12-28 2012-12-27 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines selbstjustierten Steg-Transistors auf einem Vollsubstrat durch eine späte Stegätzung
US8835266B2 (en) * 2011-04-13 2014-09-16 International Business Machines Corporation Method and structure for compound semiconductor contact
KR101867998B1 (ko) 2011-06-14 2018-06-15 삼성전자주식회사 패턴 형성 방법
US8618556B2 (en) 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8603868B2 (en) 2011-12-19 2013-12-10 International Business Machines Corporation V-groove source/drain MOSFET and process for fabricating same
US9159552B2 (en) * 2013-12-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a germanium-containing FinFET
US9112033B2 (en) * 2013-12-30 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure of semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130154029A1 (en) * 2011-12-14 2013-06-20 International Business Machines Corporation Embedded stressors for multigate transistor devices
US20140042500A1 (en) 2012-08-09 2014-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device

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Publication number Publication date
US9443852B2 (en) 2016-09-13
CN104851909A (zh) 2015-08-19
KR20150098055A (ko) 2015-08-27
US20150236015A1 (en) 2015-08-20
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