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KR100825815B1 - 채널 리세스부를 갖는 활성패턴을 구비하는 반도체 소자 및그의 제조방법 - Google Patents

채널 리세스부를 갖는 활성패턴을 구비하는 반도체 소자 및그의 제조방법 Download PDF

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KR100825815B1
KR100825815B1 KR1020070055682A KR20070055682A KR100825815B1 KR 100825815 B1 KR100825815 B1 KR 100825815B1 KR 1020070055682 A KR1020070055682 A KR 1020070055682A KR 20070055682 A KR20070055682 A KR 20070055682A KR 100825815 B1 KR100825815 B1 KR 100825815B1
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KR
South Korea
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pattern
sidewalls
groove
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KR1020070055682A
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Inventor
정경호
마코토 요시다
강재록
이철
김근남
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

채널 리세스부를 갖는 활성패턴을 구비하는 반도체 소자 및 그의 제조방법을 제공한다. 상기 제조방법은 반도체 기판 상부로 돌출된 활성패턴을 형성하는 단계를 구비한다. 상기 활성패턴은 제1 활성영역들 및 상기 제1 활성영역들 사이에 배치된 제2 활성영역을 구비한다. 상기 활성패턴을 둘러싸는 소자분리막을 형성한다. 상기 제2 활성영역의 상부영역을 리세스시켜 제1 활성영역들의 서로 마주보는 측벽들을 노출시키는 채널 리세스부를 형성한다. 상기 소자분리막 내에 상기 제2 활성영역의 측벽을 노출시키는 그루브를 형성한다. 상기 그루브의 측벽들은 상기 제1 활성영역들의 서로 마주보는 측벽들에 비해 각각 돌출된다.

Description

채널 리세스부를 갖는 활성패턴을 구비하는 반도체 소자 및 그의 제조방법{Semiconductor device including active pattern with channel recess, and method of fabricating the same}
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 사시도들이다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 평면도들이다.
도 3a 내지 도 3i는 도 2a 내지 도 2i의 절단선들 A-A', B-B' 및 C-C'를 따라 취해진 단면들을 나타낸 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타낸 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타낸 평면도이다.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 단계적으로 나타낸 평면도들이다.
도 7a 내지 도 7c는 도 6a 내지 도 6c의 절단선들 A-A', B-B' 및 C-C'를 따라 취해진 단면들을 나타낸 단면도들이다.
도 8a 내지 도 8d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 단계적으로 나타낸 평면도들이다.
도 9a 내지 도 9d는 도 8a 내지 도 8d의 절단선들 A-A', B-B' 및 C-C'를 따라 취해진 단면들을 나타낸 단면도들이다.
도 10a 내지 도 10d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 단계적으로 나타낸 평면도들이다.
도 11a 내지 도 11d는 도 10a 내지 도 10d의 절단선들 A-A', B-B' 및 C-C'를 따라 취해진 단면들을 나타낸 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 13a 내지 도 13e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 단계적으로 나타낸 평면도들이다.
도 14a 내지 도 14e는 도 13a 내지 도 13e의 절단선들 A-A', B-B' 및 C-C'를 따라 취해진 단면들을 나타낸 단면도들이다.
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 채널 리세스부를 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
전계 효과 트랜지스터는 활성영역, 상기 활성영역의 상부를 가로지르는 게이트 전극 및 상기 게이트 전극 양측의 활성영역 내에 형성된 소오스/드레인 영역들 을 구비한다. 이 때, 상기 게이트 전극 하부의 활성영역 즉, 상기 소오스/드레인 영역들 사이의 활성영역은 상기 전계 효과 트랜지스터가 턴-온될 때 전하들이 이동하는 통로로서, 채널영역으로 정의된다.
한편, 반도체 소자가 고집적화됨에 따라 상기 활성영역의 폭 및 상기 게이트 전극의 폭은 감소하는 추세에 있다. 상기 게이트 전극의 폭의 감소는 상기 채널영역의 길이의 감소를 유발하고, 이에 따라 드레인 유기 장벽 저하(DIBL:drain induced barrier lowering), 핫 캐리어 효과(hot carrier effect) 및 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)가 발생할 수 있다. 또한, 상기 활성영역의 폭의 감소는 채널영역의 폭의 감소를 유발하고, 이에 따라 트렌지스터의 문턱 전압을 상승시키는 좁은 폭 효과(narrow width effect)가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 단채널 효과 및 좁은 폭 효과를 줄일 수 있는 반도체 소자의 제조방법 및 그에 의해 제조된 반도체 소자를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예는 반도체 소자 제조방법을 제공한다. 먼저, 반도체 기판 상부로 돌출되고, 제1 활성영역들 및 상기 제1 활성영역들 사이에 배치된 제2 활성영역을 구비하는 활성패턴을 형성한다. 상기 활성패턴을 둘러싸는 소자분리막을 형성한다. 상기 제2 활성영역의 상부영역을 리세스시켜 제1 활성영역들의 서로 마주보는 측벽들을 노출시키는 채널 리세스부를 형성한다. 상기 소자분리막 내에 상기 제2 활성영역의 측벽을 노출시키는 그루브를 형성한다. 상기 그루브의 측벽들은 상기 제1 활성영역들의 서로 마주보는 측벽들에 비해 각각 돌출된다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예는 반도체 소자 제조방법을 제공한다. 먼저, 반도체 기판 상부로 돌출되고, 제1 활성영역들 및 상기 제1 활성영역들 사이에 배치된 제2 활성영역을 구비하는 활성패턴을 형성한다. 상기 활성패턴을 둘러싸는 소자분리막을 형성한다. 상기 활성패턴 및 상기 소자분리막 상에 상기 제2 활성영역의 상부를 가로지르는 슬릿을 구비하는 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴을 마스크로 하여 상기 소자분리막을 식각하여 상기 소자분리막 내에 상기 제2 활성영역의 측벽을 노출시키는 그루브를 형성한다. 상기 식각 마스크 패턴을 마스크로 하여 상기 제2 활성영역의 상부영역을 리세스시켜 제1 활성영역들의 서로 마주보는 측벽들을 노출시키는 채널 리세스부를 형성한다. 이 때, 상기 리세스된 제2 활성영역의 상부면은 상기 그루브의 바닥면보다 높도록 형성한다. 상기 채널 리세스부 내에 노출된 상기 제1 활성영역들의 서로 마주보는 측벽들을 식각한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예는 반도체 소자 제조방법을 제공한다. 먼저, 반도체 기판 상부로 돌출되고, 제1 활성영역들 및 상기 제1 활성영역들 사이에 배치된 제2 활성영역을 구비하는 활성패턴을 형성한다. 상기 활성패턴을 둘러싸는 소자분리막을 형성한다. 상기 활성패턴 및 상기 소자분리 막 상에 상기 제2 활성영역의 상부를 가로지르는 슬릿을 구비하는 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴을 마스크로 하여 상기 제2 활성영역의 상부영역을 리세스시켜 제1 활성영역들의 서로 마주보는 측벽들을 노출시키는 채널 리세스부를 형성한다. 상기 채널 리세스부 내에 노출된 상기 제1 활성영역들의 서로 마주보는 측벽들을 식각한다. 상기 식각 마스크 패턴을 마스크로 하여 상기 소자분리막을 식각하여 상기 소자분리막 내에 상기 리세스된 제2 활성영역의 측벽을 노출시키는 그루브를 형성한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예는 반도체 소자 제조방법을 제공한다. 먼저, 반도체 기판 상부로 돌출되고, 제1 활성영역들 및 상기 제1 활성영역들 사이에 배치된 제2 활성영역을 구비하는 활성패턴을 형성한다. 상기 활성패턴을 둘러싸는 소자분리막을 형성한다. 상기 활성패턴 및 상기 소자분리막 상에 상기 제2 활성영역의 상부를 가로지르는 슬릿을 구비하는 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴을 마스크로 하여 상기 제2 활성영역의 상부영역을 리세스시켜 제1 활성영역들의 서로 마주보는 측벽들을 노출시키는 채널 리세스부를 형성한다. 상기 식각 마스크 패턴의 측벽 및 상기 채널 리세스부의 측벽 상에 희생 스페이서를 형성한다. 상기 식각 마스크 패턴 및 상기 희생 스페이서를 마스크로 하여 상기 소자분리막을 식각하여 상기 소자분리막 내에 상기 리세스된 제2 활성영역의 측벽을 노출시키는 그루브를 형성한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예는 반도체 소자 제조방법을 제공한다. 먼저, 반도체 기판 상부로 돌출되고, 제1 활성영역들 및 상기 제1 활성영역들 사이에 배치된 제2 활성영역을 구비하는 활성패턴을 형성한다. 상기 활성패턴을 둘러싸는 소자분리막을 형성한다. 상기 활성패턴 및 상기 소자분리막 상에 상기 제2 활성영역의 상부를 가로지르는 슬릿을 구비하는 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴의 측벽 상에 희생 스페이서를 형성한다. 상기 식각 마스크 패턴 및 상기 희생 스페이서를 마스크로 하여 상기 소자분리막을 식각하여 상기 소자분리막 내에 상기 제2 활성영역의 측벽을 노출시키는 그루브를 형성한다. 상기 희생 스페이서를 제거하여 상기 식각 마스크 패턴의 측벽을 노출시킨다. 상기 측벽이 노출된 식각 마스크 패턴을 마스크로 하여 상기 제2 활성영역의 상부영역을 리세스시켜 제1 활성영역들의 서로 마주보는 측벽들을 노출시키는 채널 리세스부를 형성한다. 상기 리세스된 제2 활성영역의 상부면은 상기 그루브의 바닥면보다 높도록 형성한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는 반도체 기판 상부로 돌출된 활성패턴을 구비한다. 상기 활성패턴은 제1 활성영역들 및 제1 활성영역들 사이에 배치된 제2 활성영역을 갖는다. 상기 활성패턴은 상기 제2 활성영역이 리세스되어 형성된 채널 리세스부를 구비한다. 상기 활성패턴을 둘러싸는 소자분리막이 위치한다. 상기 소자분리막은 상기 리세스된 제2 활성영역의 측벽을 노출시키는 그루브를 구비한다. 상기 그루브의 측벽들은 상기 채널 리세스부 내에 노출되어 서로 마주보는 상기 제1 활성영역들의 측벽들에 비해 각각 돌출된다. 상기 채널 리세스부 내에 게이트 패턴이 위치하여, 상기 그루브 내로 연장된다.
상기 그루브의 측벽들은 상기 제1 활성영역들의 서로 마주보는 측벽들의 중앙부분에 비해 각각 돌출되고, 상기 제1 활성영역들의 서로 마주보는 측벽들의 측부모서리들과 각각 접하거나 상기 측부모서리들에 비해 각각 돌출될 수 있다.
상기 게이트 패턴의 상부면은 상기 활성패턴 및 상기 소자분리막에 비해 높을 수 있다. 이와는 달리, 상기 게이트 패턴의 상부면은 상기 활성패턴 및 상기 소자분리막과 실질적으로 동일한 레벨을 가질 수 있다.
상기 활성 패턴은 상기 채널 리세스부의 하부로 연장된 반구 형상의 채널 트렌치부를 더 포함할 수 있다. 이 때, 상기 제2 활성영역은 상기 채널 트렌치부 하부에 배치된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 사시도들이다. 도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 평면도들이다. 도 3a 내지 도 3i는 도 2a 내지 도 2i의 절단선들 A-A', B-B' 및 C-C'를 따라 취해진 단면들을 나타 낸 단면도들이다. 도 1a 내지 도 1i, 도 2a 내지 도 2i 및 도 3a 내지 도 3i는 셀 어레이 영역에 한정된 도면들이다.
도 1a, 도 2a 및 도 3a를 참조하면, 반도체 기판(100)을 제공하고 상기 반도체 기판(100) 내에 소자분리 트렌치(100a)를 형성함으로써 활성패턴(100b)을 정의한다. 상기 활성패턴(100b)은 상기 반도체 기판(100) 상부로 돌출된다. 상기 소자분리 트렌치(100a)의 깊이 즉, 상기 활성패턴(100b)의 높이는 약 2000 내지 3500Å일 수 있다. 상기 활성패턴(100b)은 제1 활성영역들(100b_1) 및 상기 제1 활성영역들(100b_1) 사이에 위치하는 제2 활성영역(100b_2)을 구비한다.
상기 소자분리 트렌치(100a)의 내벽 상에 제1 절연 라이너(103)를 형성한다. 상기 제1 절연 라이너(103)는 상기 소자분리 트렌치(100a)의 내벽을 열산화하여 형성한 열산화막일 수 있다. 이로써, 상기 소자분리 트렌치(100a)를 형성할 때 발생한 상기 소자분리 트렌치(100a)의 내벽의 식각손상을 치유할 수 있다. 상기 제1 절연 라이너(103)는 대략 30 내지 150Å의 두께로 형성할 수 있다. 상기 제1 절연 라이너(103) 상에 제2 절연 라이너(105)를 형성한다. 상기 제2 절연 라이너(105)는 실리콘 질화막일 수 있다. 상기 제2 절연 라이너(105)는 대략 30 내지 150Å의 두께로 형성할 수 있다. 상기 제1 및 제2 절연라이너들(103, 105)은 도면의 간결성을 위해 도 1a 및 도 2a에서 생략되었다. 이는 도 1b 내지 도 1i 및 도 2b 내지 도 2i에서도 마찬가지이다.
상기 절연 라이너들(103, 105)을 구비하는 반도체 기판(100) 상에 상기 트렌치(100a)를 채우는 소자분리 절연막을 형성한 후, 상기 소자분리 절연막을 상기 활 성패턴(100b)의 상부면이 노출될 때까지 평탄화 식각하여 소자분리막(110)을 형성한다. 상기 소자분리막(110)의 상부면은 상기 활성패턴(100b)의 상부면들과 실질적으로 동일한 레벨을 가질 수 있고, 상기 활성패턴(100b)은 상기 소자분리막(110)에 의해 둘러싸여질 수 있다. 상기 소자분리 절연막을 평탄화 식각하는 것은 화학-기계적 연마(chemical-mechanical polishing; CMP)법을 사용하여 수행할 수 있다. 상기 소자분리막(110)은 실리콘 산화막일 수 있다. 구체적으로, 상기 소자분리막(110)은 고밀도 플라즈마 산화막(high density plasma oxide, HDP oxide)일 수 있다.
도 1b, 도 2b 및 도 3b를 참조하면, 상기 활성패턴(100b) 및 상기 소자분리막(110) 상에 식각 마스크층을 형성하고, 상기 식각 마스크층을 패터닝하여 상기 제2 활성영역(100b_2)의 상부를 가로지르는 슬릿(120a)을 구비하는 식각 마스크 패턴(120)을 형성한다. 부연하면, 상기 슬릿(120a) 내에 상기 제2 활성영역(100b_2)이 노출되고, 상기 슬릿(120a)은 상기 활성패턴(100b)에 실질적으로 수직하게 연장되어 상기 소자분리막(110)의 상기 제2 활성영역(100b_2)에 인접한 부분을 노출시킨다. 상기 슬릿(120a)은 일정한 폭(W_120a)을 가질 수 있다. 다시 말해서, 상기 제2 활성영역(100b_2)을 노출시키는 슬릿의 폭(W_120a)과 상기 소자분리막(110)을 노출시키는 슬릿의 폭(W_120a)은 서로 같을 수 있다.
상기 식각 마스크 패턴(120)은 상기 활성패턴(100b) 및 상기 소자분리막(110)에 대해 식각 선택비를 갖는 막을 사용하여 형성할 수 있다. 구체적으로, 상기 식각 마스크 패턴(120)은 실리콘 질화막으로 형성할 수 있다.
도 1c, 도 2c 및 도 3c를 참조하면, 상기 식각 마스크 패턴(120)을 마스크로 사용하여 상기 슬릿(120a) 내에 노출된 상기 소자분리막(110)의 상부 부분를 식각하여 그루브(110a)를 형성한다. 상기 그루브(110a) 내에 상기 제2 활성영역(100b_2)의 상부 측벽이 노출된다. 상기 그루브의 폭(W_110a)는 상기 슬릿의 폭(W_120a)과 실질적으로 동일할 수 있다. 상기 그루브(110a)를 형성하는 것은 이방성 식각법을 사용할 수 있으며, 상기 소자분리막(110)을 선택적으로 제거할 수 있는 식각 레서피(etch recipe) 즉, 상기 활성패턴(100b), 상기 식각 마스크 패턴(120)에 대해 식각 선택비를 갖는 식각 레서피를 사용할 수 있다.
상기 그루브(110a)를 형성하는 과정에서 비교적 얇은 두께를 갖는 상기 제1 및 제2 절연 라이너들(103, 105)은 제거되어 상기 제2 활성영역(100b_2)의 상부측벽 자체가 노출될 수 있다. 그러나, 본 발명의 다른 실시예에서는 상기 제1 및 제2 절연 라이너들(103, 105)은 후속하는 추가적인 공정에 의해서 식각될 수도 있다.
도 1d, 도 2d 및 도 3d를 참조하면, 상기 식각 마스크 패턴(120)을 마스크로 사용하여 상기 슬릿(120a) 내에 노출된 상기 제2 활성영역(100b_2)의 상부영역을 리세스시켜, 상기 제1 활성영역들(100b_1) 사이에 채널 리세스부(CR)를 형성한다. 상기 채널 리세스부(CR) 내에 상기 제1 활성영역들(100b_1)의 측벽들 즉, 제1 측벽들(SW1)이 노출되어 서로 마주본다. 상기 채널 리세스부(CR)의 폭 즉, 상기 제1 측벽들 사이의 거리(D_SW1)는 상기 슬릿의 폭(W_120a)와 실질적으로 동일하므로, 상기 제1 측벽들 사이의 거리(D_SW1)는 상기 그루브의 폭(W_110a)과 실질적으로 같을 수 있다. 따라서, 상기 제1 측벽들(SW1)은 상기 그루브의 측벽들(SW_110a)과 실질적으로 동일한 평면 내에 위치할 수 있다.
상기 제2 활성영역(100b_2)을 리세스시킬 때, 상기 리세스된 제2 활성영역(100b_2)의 상부면이 상기 그루브(110a)의 바닥면과 상기 제1 활성영역(100b_1)의 상부면 사이에 위치하도록 리세스량을 조절한다. 상기 그루브(110a)의 바닥면과 상기 리세스된 제2 활성영역(100b_2)의 상부면 사이의 단차(S1)는 트랜지스터의 채널 폭을 결정하는 하나의 요인이 될 수 있다. 또한, 상기 리세스된 제2 활성영역(100b_2)의 상부면과 상기 제1 활성영역(100b_1)의 상부면 사이의 단차(S2)는 트랜지스터의 채널 길이를 결정하는 하나의 요인이 될 수 있다.
상기 제2 활성영역(100b_2)을 리세스시키는 것은 이방성 식각법을 사용하여 수행할 수 있다. 또한, 상기 제2 활성영역(100b_2)을 리세스시키는 것은 상기 활성패턴(100b)을 선택적으로 식각할 수 있는 식각 레서피 즉, 상기 소자분리막(110) 및 상기 식각 마스크 패턴(120)에 대해 식각 선택비를 갖는 식각 레서피를 사용할 수 있다.
도 1e, 도 2e 및 도 3e를 참조하면, 상기 식각 마스크 패턴(120)을 마스크로 사용하여 상기 채널 리세스부(CR) 내에 노출된 상기 제1 활성영역들(100b_1)의 제1 측벽들(SW1)을 식각한다. 그 결과, 상기 제1 측벽들 사이의 거리(D_SW1)은 상기 그루브의 폭(W_110a)에 비해 커지고, 상기 그루브의 측벽들(SW_110a)은 상기 제1 측벽들(SW1)에 비해 각각 돌출될 수 있다. 구체적으로, 상기 그루브의 측벽들(SW_110a)은 상기 제1 측벽들(SW1)의 중앙부분들 및 상기 제1 측벽들의 측부모서리들(side edges; SE)에 비해 각각 돌출될 수 있다. 따라서, 상기 그루브(110a) 내에 상기 제1 측벽들(SW1)의 측부 모서리들(SE)이 노출되지 않는다.
상기 제1 측벽들(SW1)을 리세스시키는 정도는 후속하는 공정에서 상기 그루브의 폭(W_110a)이 증가되는 경우에도 상기 그루브(110a) 내에 상기 제1 측벽들의 측부 모서리들(SE)이 노출되지 않을 수 있을 정도로 충분하게 조절하는 것이 바람직하다.
상기 제1 측벽들(SW1)을 식각하는 것은 등방성 식각법을 사용하여 수행할 수 있다. 이 경우, 상기 제1 측벽들(SW1)의 중앙부분들 사이의 거리는 상기 제1 측벽들의 측부모서리들(side edges; SE) 사이의 거리에 비해 클 수 있다. 상기 등방성 식각은 습식식각일 수 있다. 또한, 상기 제1 활성영역들(100b_1)의 제1 측벽들(SW1)을 식각하는 것은 상기 활성패턴(100b)을 선택적으로 제거할 수 있는 식각 레서피 즉, 상기 소자분리막(110) 및 상기 식각 마스크 패턴(120)에 대해 식각 선택비를 갖는 식각 레서피를 사용할 수 있다.
도 1f, 도 2f 및 도 3f를 참조하면, 상기 식각 마스크 패턴(120)을 제거하여, 상기 제1 활성영역들(100b_1)의 상부면 및 상기 소자분리막(110)의 상부면을 노출시킨다. 그러나, 다른 실시예에서는 상기 제1 활성영역들(100b_1)의 제1 측벽들(SW1)을 식각하기 전에 상기 식각 마스크 패턴(120)을 제거할 수도 있다.
본 발명의 다른 실시예에서는 상기 식각 마스크 패턴(120)을 마스크로 사용하여 상기 채널 리세스부(CR) 내에 노출된 상기 제1 측벽들(SW1)의 측부 모서리부(SE)를 선택적으로 식각할 수 있다. 그 결과, 상기 측부 모서리부(SE)가 상기 그루브의 측벽(SW_110a)에 비해 리세스되어, 상기 그루브의 측벽(SW_110a)은 상기 측부 모서리부(SE)에 비해 돌출될 수 있다. 그 결과, 상기 그루브(110a) 내에 상기 측부 모서리들(SE)이 노출되지 않을 수 있다. 이 때, 상기 제1 측벽들(SW1)의 중앙부분들 사이의 거리는 상기 제1 측벽들의 측부모서리들(side edges; SE) 사이의 거리에 비해 작을 수 있다(도 4 참조).
도 1g, 도 2g 및 도 3g를 참조하면, 상기 활성패턴(100b) 상에 셀 게이트 절연막(125)을 형성한다. 상기 셀 게이트 절연막(125)은 상기 활성패턴(100b)을 열산화하여 형성한 열산화막일 수 있다.
상기 셀 게이트 절연막(125)을 형성하기 전에 상기 반도체 기판(100)의 주변회로영역 상에 선택적으로 회로 게이트 절연막(미도시)을 형성할 수 있다. 구체적으로, 상기 회로 게이트 절연막을 기판 전체에 형성한 후, 상기 셀 어레이 영역의 회로 게이트 절연막을 제거할 수 있다. 이 때, 상기 셀 어레이 영역의 소자분리막(110) 또한 식각될 수 있다. 따라서, 상기 그루브의 폭(W_110a)은 증가될 수 있다. 그러나, 상술한 바와 같이 상기 제1 측벽들(SW1)을 충분히 리세스시켰으므로, 상기 폭이 커진 그루브(110a) 내에서도 상기 제1 측벽들(SW1)의 측부 모서리들(SE)은 노출되지 않을 수 있다. 구체적으로, 상기 그루브의 폭(W_110a)의 증가 정도에 따라서는 상기 그루브의 측벽들(SW_110a)은 상기 측부모서리들(SE)에 비해 각각 돌출되거나, 상기 측부모서리들(SE)에 각각 접할 수 있다.
상기 셀 게이트 절연막(125)을 구비하는 반도체 기판(100) 상에 게이트 전극막(133) 및 캡핑막(135)을 차례로 형성한다. 상기 게이트 전극막(133)은 상기 그루브(110a) 및 상기 채널 리세스부(CR)를 충분히 채울 수 있을 정도의 두께로 형성 한다. 상기 게이트 전극막(133)은 다결정 실리콘과 금속 실리사이드의 이중층일 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드 또는 코발트 실리사이드일 수 있다. 상기 캡핑막(135)은 실리콘 질화막일 수 있다.
도 1h, 도 2h 및 도 3h를 참조하면, 상기 캡핑막(135) 및 상기 게이트 전극막(133)을 차례로 패터닝하여, 상기 그루브(110a) 및 상기 채널 리세스부(CR)를 채우면서 상기 그루브(110a)를 따라 연장되는 게이트 패턴(G)을 형성한다.
상기 게이트 패턴(G)을 마스크로 하여 이온주입함으로써, 상기 활성패턴(100b) 내에 소오스/드레인 영역들(SD)을 형성한다. 그 결과, 상기 소오스/드레인 영역들(SD) 사이의 영역은 채널 영역으로 정의된다. 이 때, 상기 채널 영역의 폭은 상기 그루브(110a)의 바닥면과 상기 리세스된 제2 활성영역(100b_2)의 상부면 사이의 단차들(S1)과 상기 리세스된 제2 활성영역의 폭(W)의 합일 수 있다. 따라서, 기존의 플랫 트랜지스터에 비해 채널 폭이 증대되어 좁은 폭 효과를 억제할 수 있다. 또한, 상기 채널 영역의 길이는 상기 리세스된 제2 활성영역(100b_2)의 상부면과 상기 제1 활성영역(100b_1)의 상부면 사이의 단차들(S2) 및 상기 리세스된 제2 활성영역의 길이(ℓ)의 합일 수 있다. 따라서, 기존의 플랫 트랜지스터에 비해 채널 길이 또한 증대되어 단 채널 효과를 억제할 수 있다.
이와 더불어서, 상기 그루브의 측벽들(SW_110a)은 상기 측부모서리들(SE)에 비해 각각 돌출되거나, 또는 상기 측부모서리들(SE)에 각각 접할 수 있으므로, 상기 그루브(110a) 내에 상기 제1 측벽들의 측부 모서리들(SW)이 노출되지 않는다. 상기 그루브의 측벽들(SW_110a)이 상기 측부모서리들(SE)에 각각 접하는 경우는 도 5에 도시된다. 따라서, 상기 그루브(100a) 내에 형성된 상기 게이트 패턴(G)은 상기 제1 측벽들의 측부모서리들(SE)을 감싸지 않을 수 있다. 즉, 상기 게이트 패턴(G)은 상기 제1 활성영역(100b_1) 내에 형성된 소오스/드레인 영역(SD)을 감싸지 않을 수 있다. 따라서, 트랜지스터의 문턱전압의 저하를 막을 수 있으며, 상기 소오스/드레인 영역(SD)과 게이트 패턴(G) 사이의 누설전류 즉, GIDL(Gate induced drain leakage)의 발생을 억제할 수 있다.
도 1i, 도 2i 및 도 3i를 참조하면, 상기 게이트 패턴(G) 상에 게이트 스페이서 절연막을 적층한 후, 상기 게이트 스페이서 절연막을 이방성 식각하여 상기 게이트 패턴(G)의 측벽 상에 게이트 스페이서(137)를 형성할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 단계적으로 나타낸 평면도들이다. 도 7a 내지 도 7c는 도 6a 내지 도 6c의 절단선들 A-A', B-B' 및 C-C'를 따라 취해진 단면들을 나타낸 단면도들이다. 본 실시예에 따른 반도체 소자의 제조방법은 후술하는 것을 제외하고는 도 1a 내지 도 1i, 도 2a 내지 도 2i 및 도 3a 내지 도 3i를 참조하여 설명한 반도체 소자의 제조방법과 유사하다.
도 6a 및 도 7a를 참조하면, 상기 반도체 기판(100) 내에 트렌치(100a)를 형성함으로써 활성패턴(100b)을 정의한다. 상기 활성패턴(100b)은 상기 반도체 기판(100) 상부로 돌출된다. 상기 활성패턴(100b)은 제1 활성영역들(100b_1) 및 상기 제1 활성영역들(100b_1) 사이에 위치하는 제2 활성영역(100b_2)을 구비한다.
상기 트렌치(100a)의 내벽 상에 제1 절연 라이너(103) 및 상기 제2 절연 라 이너(105)를 형성할 수 있다.
상기 절연 라이너들(103, 105)을 구비하는 반도체 기판(100) 상에 상기 트렌치(100a)를 채우는 소자분리 절연막을 형성한 후, 상기 소자분리 절연막을 상기 활성패턴(100b)의 상부면이 노출될 때까지 평탄화 식각하여 상기 활성패턴(100b)을 둘러싸는 소자분리막(110)을 형성한다.
상기 활성패턴(100b) 및 상기 소자분리막(110) 상에 상기 제2 활성영역(100b_2)의 상부를 가로지르는 슬릿(120a)을 구비하는 식각 마스크 패턴(120)을 형성한다. 상기 슬릿(120a)은 일정한 폭(W_120a)을 가질 수 있다. 다시 말해서, 상기 제2 활성영역(100b_2)을 노출시키는 슬릿의 폭(W_120a)과 상기 소자분리막(110)을 노출시키는 슬릿의 폭(W_120a)은 서로 같을 수 있다.
상기 식각 마스크 패턴(120)을 마스크로 사용하여 상기 슬릿(120a) 내에 노출된 상기 제2 활성영역(100b_2)의 상부부분을 식각하여, 상기 제2 활성영역(100b_2)을 리세스시킴과 동시에 상기 제1 활성영역들(100b_1) 사이에 채널 리세스부(CR)를 형성한다. 상기 채널 리세스부(CR) 내에 상기 제1 활성영역들(100b_1)의 측벽들 즉, 제1 측벽들(SW1)이 노출되어 서로 마주본다. 상기 제1 측벽들 사이의 거리(D_SW1)는 상기 슬릿의 폭(W_120a)과 실질적으로 동일할 수 있다.
도 6b 및 도 7b를 참조하면, 상기 식각 마스크 패턴(120)을 마스크로 사용하여 상기 채널 리세스부(CR) 내에 노출된 상기 제1 측벽들(SW1)을 식각한다. 그 결과, 상기 제1 측벽들(SW1)은 상기 식각 마스크 패턴(120)의 측벽들에 비해 리세스된다. 부연하면, 상기 제1 측벽들 사이의 거리(D_SW1)는 상기 슬릿의 폭(W_120a) 에 비해 커질 수 있다.
상기 제1 측벽들(SW1)을 식각하는 것은 등방성 식각법을 사용하여 수행할 수 있다. 이 경우, 상기 제1 측벽들(SW1)의 중앙부분들 사이의 거리는 상기 제1 측벽들의 측부모서리들(SE) 사이의 거리에 비해 클 수 있다. 상기 등방성 식각은 습식식각일 수 있다.
도 6c 및 도 7c를 참조하면, 상기 식각 마스크 패턴(120)을 마스크로 사용하여 상기 슬릿(120a) 내에 노출된 상기 소자분리막(110)의 상부부분을 식각하여 그루브(110a)를 형성한 후, 상기 식각 마스크 패턴(120)을 제거한다. 상기 그루브(110a) 내에 상기 리세스된 제2 활성영역(100b_2)의 상부측벽이 노출된다. 상기 그루브(110a)를 형성하는 과정에서 비교적 얇은 두께를 갖는 상기 제1 및 제2 절연 라이너들(103, 105)은 제거되어 상기 리세스된 제2 활성영역(100b_2)의 상부측벽 자체가 노출될 수 있다.
상기 그루브의 폭(W_110a)은 상기 슬릿의 폭(W_120a)과 실질적으로 동일할 수 있다. 따라서, 상기 그루브의 폭(W_110a)은 상기 제1 측벽들 사이의 거리(D_SW1)에 비해 작을 수 있고, 상기 그루브의 측벽들(SW_110a)은 상기 제1 측벽들(SW1)에 비해 각각 돌출될 수 있다. 구체적으로, 상기 그루브의 측벽들(SW_110a)은 상기 제1 측벽들(SW1)의 중앙부분들 및 상기 제1 측벽들의 측부모서리들(SE)에 비해 각각 돌출될 수 있다. 따라서, 상기 그루브(110a) 내에 상기 측부모서리들(SE)이 노출되지 않을 수 있다.
이어서, 도 1g 내지 도 1i, 도 2g 내지 도 2i 및 도 3g 내지 도 3i를 참조하 여 설명한 제조방법에 따라 반도체 소자를 제조한다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 단계적으로 나타낸 평면도들이다. 도 9a 내지 도 9d는 도 8a 내지 도 8d의 절단선들 A-A', B-B' 및 C-C'를 따라 취해진 단면들을 나타낸 단면도들이다. 본 실시예에 따른 반도체 소자의 제조방법은 후술하는 것을 제외하고는 도 1a 내지 도 1i, 도 2a 내지 도 2i 및 도 3a 내지 도 3i를 참조하여 설명한 반도체 소자의 제조방법과 유사하다.
도 8a 및 도 9a를 참조하면, 상기 반도체 기판(100) 내에 트렌치(100a)를 형성함으로써 활성패턴(100b)을 정의한다. 상기 활성패턴(100b)은 상기 반도체 기판(100) 상부로 돌출된다. 상기 활성패턴(100b)은 제1 활성영역들(100b_1) 및 상기 제1 활성영역들(100b_1) 사이에 위치하는 제2 활성영역(100b_2)을 구비한다.
상기 트렌치(100a)의 내벽 상에 제1 절연 라이너(103) 및 상기 제2 절연 라이너(105)를 형성할 수 있다. 상기 절연 라이너들(103, 105)을 구비하는 반도체 기판(100) 상에 상기 트렌치(100a)를 채우는 소자분리 절연막을 형성한 후, 상기 소자분리 절연막을 상기 활성패턴(100b)의 상부면이 노출될 때까지 평탄화 식각하여 상기 활성패턴(100b)을 둘러싸는 소자분리막(110)을 형성한다.
상기 활성패턴(100b) 및 상기 소자분리막(110) 상에 상기 제2 활성영역(100b_2)의 상부를 가로지르는 슬릿(120a)을 구비하는 식각 마스크 패턴(120)을 형성한다. 상기 슬릿(120a)은 일정한 폭(W_120a)을 가질 수 있다. 다시 말해서, 상기 제2 활성영역(100b_2)을 노출시키는 슬릿의 폭(W_120a)과 상기 소자분리 막(110)을 노출시키는 슬릿의 폭(W_120a)은 서로 같을 수 있다.
상기 식각 마스크 패턴(120)을 마스크로 사용하여 상기 슬릿(120a) 내에 노출된 상기 제2 활성영역(100b_2)의 상부부분을 식각하여, 상기 제2 활성영역(100b_2)을 리세스시킴과 동시에 상기 제1 활성영역들(100b_1) 사이에 채널 리세스부(CR)를 형성한다. 상기 채널 리세스부(CR) 내에 상기 제1 활성영역들(100b_1)의 측벽들 즉, 제1 측벽들(SW1)이 노출되어 서로 마주본다. 상기 제1 측벽들 사이의 거리(D_SW1)는 상기 슬릿의 폭(W_120a)과 실질적으로 동일할 수 있다. 상기 제2 활성영역(100b_2)의 상부부분을 식각하는 것은 이방성 식각법을 사용하여 수행할 수 있다.
도 8b 및 도 9b를 참조하면, 상기 식각 마스크 패턴(120)이 형성된 기판 상에 희생 스페이서 절연막을 적층하고, 상기 희생 스페이서 절연막을 이방성 식각하여 상기 식각 마스크 패턴(120)의 측벽 및 상기 채널 리세스부(CR)의 측벽 상에 희생 스페이서(127)를 형성한다. 상기 희생 스페이서(127)는 상기 활성패턴(110b), 상기 소자분리막(110)에 대해 식각선택비를 갖는 막으로 형성할 수 있다. 구체적으로, 상기 희생 스페이서(127)는 실리콘 질화막으로 형성할 수 있다.
도 8c 및 도 9c를 참조하면, 상기 식각 마스크 패턴(120) 및 상기 희생 스페이서(127)를 마스크로 하여 상기 슬릿(120a) 내에 노출된 상기 소자분리막(110)의 상부를 식각하여 그루브(110a)를 형성한다. 상기 그루브(110a)는 리세스된 상기 제2 활성영역(100b_2)의 상부 측벽을 노출시킨다. 상기 그루브(110a)를 형성하는 과정에서 비교적 얇은 두께를 갖는 상기 제1 및 제2 절연 라이너들(103, 105)은 제 거되어 상기 제2 활성영역(100b_2)의 상부 측벽 자체가 노출될 수 있다. 상기 소자분리막(110)의 상부를 식각하는 것은 이방성 식각법을 사용하여 수행할 수 있다.
상기 그루브의 폭(W_110a)은 상기 희생 스페이서(127)로 인해 상기 식각 마스크 패턴(120)의 슬릿의 폭(W_120a)에 비해 작을 수 있다. 따라서, 상기 그루브의 폭(W_110a)은 상기 제1 측벽들 사이의 거리(D_SW1)에 비해 작을 수 있다.
도 8d 및 도 9d를 참조하면, 상기 희생 스페이서(127) 및 상기 식각 마스크 패턴(120)를 제거한다.
상술한 바와 같이, 상기 그루브의 폭(W_110a)은 상기 제1 측벽들 사이의 거리(D_SW1)에 비해 작으므로, 상기 그루브의 측벽들(SW_110a)은 상기 제1 측벽들(SW1)에 비해 각각 돌출될 수 있다. 구체적으로, 상기 그루브의 측벽들(SW_110a)은 상기 제1 측벽들(SW1)의 중앙부분들 및 상기 제1 측벽들의 측부모서리들(SE)에 비해 각각 돌출될 수 있다. 따라서, 상기 그루브(110a) 내에 상기 측부모서리들(SE)이 노출되지 않을 수 있다.
이 후, 도 1g 내지 도 1i, 도 2g 내지 도 2i 및 도 3g 내지 도 3i를 참조하여 설명한 제조방법에 따라 반도체 소자를 제조한다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 단계적으로 나타낸 평면도들이다. 도 11a 내지 도 11d는 도 10a 내지 도 10d의 절단선들 A-A', B-B' 및 C-C'를 따라 취해진 단면들을 나타낸 단면도들이다. 본 실시예에 따른 반도체 소자의 제조방법은 후술하는 것을 제외하고는 도 1a 내지 도 1i, 도 2a 내지 도 2i 및 도 3a 내지 도 3i를 참조하여 설명한 반도체 소자의 제조 방법과 유사하다.
도 10a 및 도 11a를 참조하면, 상기 반도체 기판(100) 내에 트렌치(100a)를 형성함으로써 활성패턴(100b)을 정의한다. 상기 활성패턴(100b)은 상기 반도체 기판(100) 상부로 돌출된다. 상기 활성패턴(100b)은 제1 활성영역들(100b_1) 및 상기 제1 활성영역들(100b_1) 사이에 위치하는 제2 활성영역(100b_2)을 구비한다.
상기 트렌치(100a)의 내벽 상에 제1 절연 라이너(103) 및 상기 제2 절연 라이너(105)를 형성할 수 있다. 상기 절연 라이너들(103, 105)을 구비하는 반도체 기판(100) 상에 상기 트렌치(100a)를 채우는 소자분리 절연막을 형성한 후, 상기 소자분리 절연막을 상기 활성패턴(100b)의 상부면이 노출될 때까지 평탄화 식각하여 상기 활성패턴(100b)을 둘러싸는 소자분리막(110)을 형성한다.
상기 활성패턴(100b) 및 상기 소자분리막(110) 상에 상기 제2 활성영역(100b_2)의 상부를 가로지르는 슬릿(120a)을 구비하는 식각 마스크 패턴(120)을 형성한다. 상기 슬릿(120a)은 일정한 폭(W_120a)을 가질 수 있다. 다시 말해서, 상기 제2 활성영역(100b_2)을 노출시키는 슬릿의 폭(W_120a)과 상기 소자분리막(110)을 노출시키는 슬릿의 폭(W_120a)은 서로 같을 수 있다.
상기 식각 마스크 패턴(120)이 형성된 기판 상에 희생 스페이서 절연막을 적층하고, 상기 희생 스페이서 절연막을 이방성 식각하여 상기 식각 마스크 패턴(120)의 측벽 상에 희생 스페이서(127)를 형성한다. 상기 희생 스페이서(127)는 상기 활성패턴(110b), 상기 소자분리막(110)에 대해 식각선택비를 갖는 막으로 형성할 수 있다. 구체적으로, 상기 희생 스페이서(127)는 실리콘 질화막으로 형성할 수 있다.
도 10b 및 도 11b를 참조하면, 상기 식각 마스크 패턴(120) 및 상기 희생 스페이서(127)를 마스크로 하여 상기 슬릿(120a) 내에 노출된 상기 소자분리막(110)의 상부를 식각하여 그루브(110a)를 형성한다. 상기 그루브(110a)는 상기 제2 활성영역(100b_2)의 상부 측벽을 노출시킨다. 상기 그루브(110a)를 형성하는 과정에서 비교적 얇은 두께를 갖는 상기 제1 및 제2 절연 라이너들(103, 105)은 제거되어 상기 제2 활성영역(100b_2)의 상부 측벽 자체가 노출될 수 있다. 상기 소자분리막(110)의 상부를 식각하는 것은 이방성 식각법을 사용하여 수행할 수 있다.
상기 그루브의 폭(W_110a)은 상기 희생 스페이서(127)로 인해 상기 식각 마스크 패턴(120)의 슬릿의 폭(W_120a)에 비해 작을 수 있다.
도 10c 및 도 11c를 참조하면, 상기 희생 스페이서(127)를 제거하여, 상기 식각 마스크 패턴(120)의 측벽 및 상기 희생 스페이서(127) 하부의 상기 소자분리막(110)을 노출시킨다.
상기 측벽이 노출된 식각 마스크 패턴(120)을 마스크로 사용하여 상기 슬릿(120a) 내에 노출된 상기 제2 활성영역(100b_2)의 상부부분을 식각하여, 상기 제2 활성영역(100b_2)을 리세스시킴과 동시에 상기 제1 활성영역들(100b_1) 사이에 채널 리세스부(CR)를 형성한다. 상기 제2 활성영역(100b_2)을 리세스시킬 때, 상기 리세스된 제2 활성영역(100b_2)의 상부면이 상기 그루브(110a)의 바닥면과 상기 제1 활성영역(100b_1)의 상부면 사이에 위치하도록 리세스량을 조절한다. 상기 제2 활성영역(100b_2)의 상부부분을 식각하는 것은 이방성 식각법을 사용하여 수행할 수 있다.
상기 채널 리세스부(CR) 내에 상기 제1 활성영역들(100b_1)의 측벽들 즉, 제1 측벽들(SW1)이 노출되어 서로 마주본다. 상기 제1 측벽들 사이의 거리(D_SW1)는 상기 슬릿의 폭(W_120a)과 실질적으로 동일할 수 있다. 한편, 상술한 바와 같이 상기 그루브의 폭(W_110a)은 상기 희생 스페이서(127)로 인해 상기 슬릿의 폭(W_120a)에 비해 작으므로, 상기 그루브의 폭(W_110a)은 상기 제1 측벽들 사이의 거리(D_SW1)에 비해 작을 수 있다.
도 10d 및 도 11d를 참조하면, 상기 희생 스페이서(127) 및 상기 식각 마스크 패턴(120)를 제거한다.
상술한 바와 같이, 상기 그루브의 폭(W_110a)은 상기 제1 측벽들 사이의 거리(D_SW1)에 비해 작으므로, 상기 그루브의 측벽들(SW_110a)은 상기 제1 측벽들(SW1)에 비해 각각 돌출될 수 있다. 구체적으로, 상기 그루브의 측벽들(SW_110a)은 상기 제1 측벽들(SW1)의 중앙부분들 및 상기 제1 측벽들의 측부모서리들(SE)에 비해 각각 돌출될 수 있다. 따라서, 상기 그루브(110a) 내에 상기 측부모서리들(SE)이 노출되지 않을 수 있다.
이 후, 도 1g 내지 도 1i, 도 2g 내지 도 2i 및 도 3g 내지 도 3i를 참조하여 설명한 제조방법에 따라 반도체 소자를 제조한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
먼저, 도 1a 내지 도 1f, 도 2a 내지 도 2f 및 도 3a 내지 도 3f를 참조하여 설명한 방법과 유사한 방법을 사용하여 반도체 소자를 제조한다.
도 12를 참조하면, 활성패턴(100b) 상에 셀 게이트 절연막(125)을 형성한 후, 상기 셀 게이트 절연막(125)을 구비하는 반도체 기판(100) 상에 게이트 전극막을 형성한다. 상기 게이트 전극막은 상기 그루브(110a) 및 상기 채널 리세스부(CR)를 충분히 채울 수 있을 정도의 두께로 형성한다. 그 후, 상기 게이트 전극막을 평탄화 식각 및 에치백(etch back)하여 상기 그루브(110a) 및 상기 채널 리세스부(CR)의 하부 영역 내에 게이트 전극(133a)이 위치하도록 한다.
상기 게이트 전극(133a)을 포함한 반도체 기판(100) 상에 캡핑 절연막을 형성한 후, 상기 캡핑 절연막을 평탄화식각하여 상기 그루브(110a) 및 상기 채널 리세스부(CR)의 상부 영역 내에 캡핑막(135a)을 형성한다. 상기 게이트 전극(133a)과 상기 캡핑막(135a)은 게이트 패턴(G)을 형성한다.
도 13a 내지 도 13e는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 단계적으로 나타낸 평면도들이다. 도 14a 내지 도 14e는 도 13a 내지 도 13e의 절단선들 A-A', B-B' 및 C-C'를 따라 취해진 단면들을 나타낸 단면도들이다. 본 실시예에 따른 반도체 소자의 제조방법은 후술하는 것을 제외하고는 도 la 내지 도 1i, 도 2a 내지 도 2i 및 도 3a 내지 도 3i를 참조하여 설명한 반도체 소자의 제조방법과 유사하다.
도 13a 및 도 14a를 참조하면, 상기 반도체 기판(100) 내에 트렌치(100a)를 형성함으로써 활성패턴(100b)을 정의한다. 상기 활성패턴(100b)은 상기 반도체 기판(100) 상부로 돌출된다. 상기 활성패턴(100b)은 제1 활성영역들(100b_1) 및 상기 제1 활성영역들(100b_1) 사이에 위치하는 제2 활성영역(100b_2)을 구비한다.
상기 트렌치(100a)의 내벽 상에 제1 절연 라이너(103) 및 상기 제2 절연 라이너(105)를 형성할 수 있다. 상기 절연 라이너들(103, 105)을 구비하는 반도체 기판(100) 상에 상기 트렌치(100a)를 채우는 소자분리 절연막을 형성한 후, 상기 소자분리 절연막을 상기 활성패턴(100b)의 상부면이 노출될 때까지 평탄화 식각하여 상기 활성패턴(100b)을 둘러싸는 소자분리막(110)을 형성한다.
상기 활성패턴(100b) 및 상기 소자분리막(110) 상에 상기 제2 활성영역(100b_2)의 상부를 가로지르는 슬릿(120a)을 구비하는 식각 마스크 패턴(120)을 형성한다. 상기 슬릿(120a)은 일정한 폭(W_120a)을 가질 수 있다. 다시 말해서, 상기 제2 활성영역(100b_2)을 노출시키는 슬릿의 폭(W_120a)과 상기 소자분리막(110)을 노출시키는 슬릿의 폭(W_120a)은 서로 같을 수 있다.
상기 식각 마스크 패턴(120)을 마스크로 사용하여 상기 슬릿(120a) 내에 노출된 상기 제2 활성영역(100b_2)의 상부부분을 식각하여, 상기 제2 활성영역(100b_2)을 리세스시킴과 동시에 상기 제1 활성영역들(100b_1) 사이에 채널 리세스부(CR)를 형성한다. 상기 채널 리세스부(CR) 내에 상기 제1 활성영역들(100b_1)의 측벽들 즉, 제1 측벽들(SW1)이 노출되어 서로 마주본다. 상기 제1 측벽들 사이의 거리(D_SW1)는 상기 슬릿의 폭(W_120a)과 실질적으로 동일할 수 있다. 상기 제2 활성영역(100b_2)의 상부부분을 식각하는 것은 이방성 식각법을 사용하여 수행할 수 있다.
도 13b 및 도 14b를 참조하면, 상기 식각 마스크 패턴(120)이 형성된 기판 상에 희생 스페이서 절연막을 적층하고, 상기 희생 스페이서 절연막을 이방성 식각 하여 상기 식각 마스크 패턴(120)의 측벽 및 상기 채널 리세스부(CR)의 측벽 상에 희생 스페이서(127)를 형성한다. 상기 희생 스페이서(127)는 상기 활성패턴(110b), 상기 소자분리막(110)에 대해 식각선택비를 갖는 막으로 형성할 수 있다. 구체적으로, 상기 희생 스페이서(127)는 실리콘 질화막으로 형성할 수 있다.
상기 식각 마스크 패턴(120) 및 상기 희생 스페이서(127)를 마스크로 하여 상기 상기 채널 리세스부(CR)의 바닥에 노출된 리세스된 제2 활성영역(100b_2)의 상부영역을 등방성 식각한다. 그 결과, 상기 제2 활성영역(100b_2)이 더욱 리세스됨과 동시에 상기 채널 리세스부(CR)의 하부에 상기 채널 리세스부(CR)로부터 연장된 채널 트렌치부(CT)가 형성된다. 상기 채널 트렌치부(CT)는 상기 채널 리세스부(CR)의 하부로 연장되되, 상기 희생 스페이서(127)의 아래로도 확장되어 단면이 반구형상을 가질 수 있다.
도 13c 및 도 14c를 참조하면, 상기 식각 마스크 패턴(120) 및 상기 희생 스페이서(127)를 마스크로 하여 상기 슬릿(120a) 내에 노출된 상기 소자분리막(110)의 상부를 식각하여 그루브(110a)를 형성한다. 상기 그루브(110a)는 리세스된 상기 제2 활성영역(100b_2)의 상부 측벽을 노출시킨다. 상기 그루브(110a)를 형성하는 과정에서 비교적 얇은 두께를 갖는 상기 제1 및 제2 절연 라이너들(103, 105)은 제거되어 상기 제2 활성영역(100b_2)의 상부 측벽 자체가 노출될 수 있다. 상기 소자분리막(110)의 상부를 식각하는 것은 이방성 식각법을 사용하여 수행할 수 있다.
상기 그루브의 폭(W_110a)은 상기 희생 스페이서(127)로 인해 상기 식각 마 스크 패턴(120)의 슬릿의 폭(W_120a)에 비해 작을 수 있다. 따라서, 상기 그루브의 폭(W_110a)은 상기 제1 측벽들 사이의 거리(D_SW1)에 비해 작을 수 있다.
도 13d 및 도 14d를 참조하면, 상기 희생 스페이서(127) 및 상기 식각 마스크 패턴(120)를 제거한다.
상술한 바와 같이, 상기 그루브의 폭(W_110a)은 상기 제1 측벽들 사이의 거리(D_SW1)에 비해 작으므로, 상기 그루브의 측벽들(SW_110a)은 상기 제1 측벽들(SW1)에 비해 각각 돌출될 수 있다. 구체적으로, 상기 그루브의 측벽들(SW_110a)은 상기 제1 측벽들(SW1)의 중앙부분들 및 상기 제1 측벽들의 측부모서리들(SE)에 비해 각각 돌출될 수 있다. 따라서, 상기 그루브(110a) 내에 상기 측부모서리들(SE)이 노출되지 않을 수 있다.
도 13e 및 도 14e를 참조하면, 상기 활성패턴(100b) 상에 셀 게이트 절연막(125)을 형성한다. 상기 셀 게이트 절연막(125)을 구비하는 반도체 기판(100) 상에 게이트 전극막(133) 및 캡핑막(135)을 차례로 형성한다. 상기 게이트 전극막(133)은 상기 그루브(110a), 상기 채널 트렌치부(CT) 및 상기 채널 리세스부(CR)를 충분히 채울 수 있을 정도의 두께로 형성한다. 상기 캡핑막(135) 및 상기 게이트 전극막(133)을 차례로 패터닝하여, 상기 그루브(110a), 상기 채널 트렌치부(CT) 및 상기 채널 리세스부(CR)를 채우면서 상기 그루브(110a)를 따라 연장되는 게이트 패턴(G)을 형성한다.
상기 게이트 패턴(G)을 마스크로 하여 이온주입함으로써, 상기 활성패턴(100b) 내에 소오스/드레인 영역들(SD)을 형성한다. 상기 게이트 패턴(G) 상에 게이트 스페이서 절연막을 적층한 후, 상기 게이트 스페이서 절연막을 이방성 식각하여 상기 게이트 패턴(G)의 측벽 상에 게이트 스페이서(137)를 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 반도체 기판으로부터 돌출되고 제1 활성영역들 및 상기 제1 활성영역들 사이에 배치된 제2 활성영역을 구비하는 활성패턴을 형성하되, 상기 활성패턴은 상기 제2 활성영역을 리세스시켜 형성한 채널 리세스부를 구비한다. 상기 리세스된 제2 활성영역의 측벽을 노출시키는 그루브를 구비하는 소자분리막이 배치되고, 상기 채널 리세스부 및 상기 그루브 내에 게이트 패턴이 배치된다. 그 결과, 상기 게이트 패턴은 상기 제2 활성영역의 상부면과 측벽들을 덮을 수 있다. 이 때, 상기 그루브의 바닥면과 상기 리세스된 제2 활성영역의 상부면 사이의 단차들과 상기 리세스된 제2 활성영역의 폭의 합은 채널 영역의 폭이 될 수 있다. 따라서, 기존의 플랫 트랜지스터에 비해 채널 폭이 증대되어 좁은 폭 효과를 억제할 수 있다. 채널 영역의 길이는 상기 리세스된 제2 활성영역의 상부면과 상기 제1 활성영역들의 상부면들 사이의 단차들 및 상기 리세스된 제2 활성영역의 길이의 합일 수 있다. 따라서, 기존의 플랫 트랜지스터에 비해 채널 길이 또한 증대되어 단채널 효과를 억제할 수 있다.
이와 더불어서, 상기 그루브의 측벽들은 상기 채널 리세스부 내에 노출된 제1 활성영역들의 서로 마주보는 측벽들에 비해서 각각 돌출되므로, 상기 그루브 내에 상기 제1 측벽들의 측부모서리들이 노출되지 않는다. 따라서, 상기 그루브 내에 형성된 상기 게이트 패턴은 상기 측부모서리들을 감싸지 않을 수 있다. 즉, 상 기 게이트 패턴은 상기 제1 활성영역 내에 형성된 소오스/드레인 영역을 감싸지 않을 수 있다. 따라서, 트랜지스터의 문턱전압의 저하를 막을 수 있으며, 상기 소오스/드레인 영역과 게이트 패턴 사이의 누설전류 즉, GIDL의 발생을 억제할 수 있다.

Claims (32)

  1. 반도체 기판 상부로 돌출되고, 제1 활성영역들 및 상기 제1 활성영역들 사이에 배치된 제2 활성영역을 구비하는 활성패턴을 형성하는 단계;
    상기 활성패턴을 둘러싸는 소자분리막을 형성하는 단계;
    상기 제2 활성영역의 상부영역을 리세스시켜 제1 활성영역들의 서로 마주보는 측벽들을 노출시키는 채널 리세스부를 형성하는 단계; 및
    상기 소자분리막 내에 상기 제2 활성영역의 측벽을 노출시키는 그루브를 형성하는 단계를 포함하고;
    상기 그루브의 측벽들은 상기 제1 활성영역들의 서로 마주보는 측벽들에 비해 각각 돌출된 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 그루브 및 상기 채널 리세스부를 형성하기 전에, 상기 활성패턴 및 상기 소자분리막 상에 상기 제2 활성영역의 상부를 가로지르는 슬릿을 구비하는 식각 마스크 패턴을 형성하는 단계를 더 포함하고,
    상기 그루브는 상기 식각 마스크 패턴을 마스크로 하여 상기 소자분리막을 식각하여 형성하고, 상기 채널 리세스부는 상기 식각 마스크 패턴을 마스크로 하여 상기 제2 활성영역의 상부영역을 리세스시켜 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 슬릿은 일정한 폭을 갖는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제2항에 있어서,
    상기 제1 활성영역들의 서로 마주보는 측벽들을 식각하여 상기 그루브의 측벽들에 비해 리세스시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제4항에 있어서,
    상기 제1 활성영역들의 서로 마주보는 측벽들을 식각하는 것은 등방성 식각법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제4항에 있어서,
    상기 그루브를 형성한 후, 상기 채널 리세스부를 형성하고,
    상기 채널 리세스부 내에 노출된 상기 제1 활성영역들의 서로 마주보는 측벽들을 식각하여 상기 그루브의 측벽에 비해 리세스시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제4항에 있어서,
    상기 채널 리세스부를 형성하고, 상기 채널 리세스부 내에 노출된 상기 제1 활성영역들의 서로 마주보는 측벽들을 식각한 후, 상기 그루브를 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제1항에 있어서,
    상기 그루브 및 상기 채널 리세스부를 형성하기 전에, 상기 활성패턴 및 상기 소자분리막 상에 상기 제2 활성영역의 상부를 가로지르는 슬릿을 구비하는 식각 마스크 패턴을 형성하는 단계 및 상기 식각 마스크 패턴의 측벽 상에 희생 스페이서를 형성하는 단계를 더 포함하고,
    상기 그루브는 상기 식각 마스크 패턴 및 상기 희생 스페이서를 마스크로 하여 상기 소자분리막을 식각하여 형성하고, 상기 채널 리세스부는 상기 식각 마스크 패턴을 마스크로 하여 상기 제2 활성영역의 상부영역을 리세스시켜 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제8항에 있어서,
    상기 식각 마스크 패턴을 마스크로 하여 상기 채널 리세스부를 형성한 후, 상기 식각 마스크 패턴의 측벽 및 상기 채널 리세스부의 측벽 상에 상기 희생 스페이서를 형성하고, 상기 식각 마스크 패턴 및 상기 희생 스페이서를 마스크로 하여 상기 그루브를 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제9항에 있어서,
    상기 그루브를 형성하기 전 또는 후에, 상기 식각 마스크 패턴 및 상기 희생 스페이서를 마스크로 하여 상기 리세스된 제2 활성영역의 상부영역을 더욱 리세스시켜 상기 채널 리세스부로부터 연장된 채널 트렌치부를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제10항에 있어서,
    상기 채널 트렌치부를 형성하는 것은 등방성 식각법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제8항에 있어서,
    상기 식각 마스크 패턴 및 상기 희생 스페이서를 마스크로 하여 상기 그루브를 형성한 후, 상기 희생 스페이서를 제거하여 상기 식각 마스크 패턴의 측벽을 노출시키고, 상기 측벽이 노출된 식각 마스크 패턴을 마스크로 하여 상기 채널 리세스부를 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제1항에 있어서,
    상기 그루브 및 상기 채널 리세스부를 채우는 게이트 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제13항에 있어서,
    상기 게이트 패턴의 상부면은 상기 활성패턴 및 상기 소자분리막에 비해 높은 것을 특징으로 하는 반도체 소자 제조방법.
  15. 제13항에 있어서,
    상기 게이트 패턴의 상부면은 상기 활성패턴 및 상기 소자분리막과 실질적으로 동일한 레벨을 갖는 것을 특징으로 하는 반도체 소자 제조방법.
  16. 반도체 기판 상부로 돌출되고, 제1 활성영역들 및 상기 제1 활성영역들 사이에 배치된 제2 활성영역을 구비하는 활성패턴을 형성하는 단계;
    상기 활성패턴을 둘러싸는 소자분리막을 형성하는 단계;
    상기 활성패턴 및 상기 소자분리막 상에 상기 제2 활성영역의 상부를 가로지르는 슬릿을 구비하는 식각 마스크 패턴을 형성하는 단계;
    상기 식각 마스크 패턴을 마스크로 하여 상기 소자분리막을 식각하여 상기 소자분리막 내에 상기 제2 활성영역의 측벽을 노출시키는 그루브를 형성하는 단계;
    상기 식각 마스크 패턴을 마스크로 하여 상기 제2 활성영역의 상부영역을 리세스시켜 제1 활성영역들의 서로 마주보는 측벽들을 노출시키는 채널 리세스부를 형성하되, 상기 리세스된 제2 활성영역의 상부면은 상기 그루브의 바닥면보다 높도록 형성하는 단계; 및
    상기 채널 리세스부 내에 노출된 상기 제1 활성영역들의 서로 마주보는 측벽 들을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  17. 제16항에 있어서,
    상기 슬릿은 일정한 폭을 갖는 것을 특징으로 하는 반도체 소자 제조방법.
  18. 제16항에 있어서,
    상기 제1 활성영역들의 서로 마주보는 측벽들을 식각하는 것은 등방성 식각법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
  19. 반도체 기판 상부로 돌출되고, 제1 활성영역들 및 상기 제1 활성영역들 사이에 배치된 제2 활성영역을 구비하는 활성패턴을 형성하는 단계;
    상기 활성패턴을 둘러싸는 소자분리막을 형성하는 단계;
    상기 활성패턴 및 상기 소자분리막 상에 상기 제2 활성영역의 상부를 가로지르는 슬릿을 구비하는 식각 마스크 패턴을 형성하는 단계;
    상기 식각 마스크 패턴을 마스크로 하여 상기 제2 활성영역의 상부영역을 리세스시켜 제1 활성영역들의 서로 마주보는 측벽들을 노출시키는 채널 리세스부를 형성하는 단계;
    상기 채널 리세스부 내에 노출된 상기 제1 활성영역들의 서로 마주보는 측벽들을 식각하는 단계; 및
    상기 식각 마스크 패턴을 마스크로 하여 상기 소자분리막을 식각하여 상기 소자분리막 내에 상기 리세스된 제2 활성영역의 측벽을 노출시키는 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  20. 제19항에 있어서,
    상기 슬릿은 일정한 폭을 갖는 것을 특징으로 하는 반도체 소자 제조방법.
  21. 제19항에 있어서,
    상기 제1 활성영역들의 서로 마주보는 측벽들을 식각하는 것은 등방성 식각법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
  22. 반도체 기판 상부로 돌출되고, 제1 활성영역들 및 상기 제1 활성영역들 사이에 배치된 제2 활성영역을 구비하는 활성패턴을 형성하는 단계;
    상기 활성패턴을 둘러싸는 소자분리막을 형성하는 단계;
    상기 활성패턴 및 상기 소자분리막 상에 상기 제2 활성영역의 상부를 가로지르는 슬릿을 구비하는 식각 마스크 패턴을 형성하는 단계;
    상기 식각 마스크 패턴을 마스크로 하여 상기 제2 활성영역의 상부영역을 리세스시켜 제1 활성영역들의 서로 마주보는 측벽들을 노출시키는 채널 리세스부를 형성하는 단계;
    상기 식각 마스크 패턴의 측벽 및 상기 채널 리세스부의 측벽 상에 희생 스페이서를 형성하는 단계; 및
    상기 식각 마스크 패턴 및 상기 희생 스페이서를 마스크로 하여 상기 소자분리막을 식각하여 상기 소자분리막 내에 상기 리세스된 제2 활성영역의 측벽을 노출시키는 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  23. 제22항에 있어서,
    상기 희생 스페이서 및 상기 식각 마스크 패턴은 실리콘 질화막인 것을 특징으로 하는 반도체 소자 제조방법.
  24. 제22항에 있어서,
    상기 그루브를 형성하기 전 또는 후에,
    상기 식각 마스크 및 상기 희생 스페이서를 마스크로 하여 상기 리세스된 제2 활성영역의 상부영역을 더욱 리세스시켜 상기 채널 리세스부로부터 연장된 채널 트렌치부를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  25. 제24항에 있어서,
    상기 채널 트렌치부를 형성하는 것은 등방성 식각법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
  26. 반도체 기판 상부로 돌출되고, 제1 활성영역들 및 상기 제1 활성영역들 사이 에 배치된 제2 활성영역을 구비하는 활성패턴을 형성하는 단계;
    상기 활성패턴을 둘러싸는 소자분리막을 형성하는 단계;
    상기 활성패턴 및 상기 소자분리막 상에 상기 제2 활성영역의 상부를 가로지르는 슬릿을 구비하는 식각 마스크 패턴을 형성하는 단계;
    상기 식각 마스크 패턴의 측벽 상에 희생 스페이서를 형성하는 단계;
    상기 식각 마스크 패턴 및 상기 희생 스페이서를 마스크로 하여 상기 소자분리막을 식각하여 상기 소자분리막 내에 상기 제2 활성영역의 측벽을 노출시키는 그루브를 형성하는 단계;
    상기 희생 스페이서를 제거하여 상기 식각 마스크 패턴의 측벽을 노출시키는 단계; 및
    상기 측벽이 노출된 식각 마스크 패턴을 마스크로 하여 상기 제2 활성영역의 상부영역을 리세스시켜 제1 활성영역들의 서로 마주보는 측벽들을 노출시키는 채널 리세스부를 형성하되, 상기 리세스된 제2 활성영역의 상부면은 상기 그루브의 바닥면보다 높도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  27. 제26항에 있어서,
    상기 희생 스페이서 및 상기 식각 마스크 패턴은 실리콘 질화막인 것을 특징으로 하는 반도체 소자 제조방법.
  28. 반도체 기판 상부로 돌출되고 제1 활성영역들 및 제1 활성영역들 사이에 배치된 제2 활성영역을 구비하는 활성패턴, 상기 활성패턴은 상기 제2 활성영역이 리세스되어 형성된 채널 리세스부를 구비하고;
    상기 활성패턴을 둘러싸고, 상기 리세스된 제2 활성영역의 측벽을 노출시키는 그루브를 구비하고, 상기 그루브의 측벽들은 상기 채널 리세스부 내에 노출되어 서로 마주보는 상기 제1 활성영역들의 측벽들에 비해 각각 돌출된 소자분리막; 및
    상기 채널 리세스부 내에 위치하고, 상기 그루브 내로 연장된 게이트 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  29. 제28항에 있어서,
    상기 그루브의 측벽들은 상기 제1 활성영역들의 서로 마주보는 측벽들의 중앙부분에 비해 각각 돌출되고, 상기 제1 활성영역들의 서로 마주보는 측벽들의 측부모서리들과 각각 접하거나 상기 측부모서리들에 비해 각각 돌출된 것을 특징으로 하는 반도체 소자.
  30. 제28항에 있어서,
    상기 게이트 패턴의 상부면은 상기 활성패턴 및 상기 소자분리막에 비해 높은 것을 특징으로 하는 반도체 소자.
  31. 제28항에 있어서,
    상기 게이트 패턴의 상부면은 상기 활성패턴 및 상기 소자분리막과 실질적으로 동일한 레벨을 갖는 것을 특징으로 하는 반도체 소자.
  32. 제28 항에 있어서,
    상기 활성 패턴은 상기 채널 리세스부의 하부로 연장된 반구 형상의 채널 트렌치부를 더 포함하고, 상기 제2 활성영역은 상기 채널 트렌치부 하부에 배치된 것을 특징으로 하는 반도체 소자.
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