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KR100594282B1 - ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법 - Google Patents

ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법 Download PDF

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KR100594282B1
KR100594282B1 KR1020040049003A KR20040049003A KR100594282B1 KR 100594282 B1 KR100594282 B1 KR 100594282B1 KR 1020040049003 A KR1020040049003 A KR 1020040049003A KR 20040049003 A KR20040049003 A KR 20040049003A KR 100594282 B1 KR100594282 B1 KR 100594282B1
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KR
South Korea
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region
active region
peripheral circuit
active
hard mask
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KR1020040049003A
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KR20060000275A (ko
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김성민
장세명
박동건
오용철
윤은정
김근남
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US11/033,526 priority patent/US7394116B2/en
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Priority to JP2005188780A priority patent/JP4638292B2/ja
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Abstract

본 발명에서는 균일한 미세 선폭의 핀을 가지는 FinFET을 포함하는 반도체 소자 및 그 제조방법을 제공한다. 본 발명에 따른 반도체 소자는, 셀 영역과 주변회로 영역을 포함하는 반도체 기판과, 셀 영역에 형성되고 기판 표면보다 돌출된 셀 영역 활성영역과, 주변회로 영역에 형성되고 기판 표면보다 돌출된 주변회로 영역 활성영역을 포함한다. 각 활성영역에는 그 중심부에 형성된 중심 트렌치를 사이에 두고 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 구비된다. 그 위로 게이트 산화막과 각각의 게이트 전극이 형성되며, 각 게이트 전극 양 옆의 활성영역에는 소오스와 드레인이 형성된다.

Description

ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법{Semiconductor device comprising FinFET and fabricating method thereof}
도 1은 본 발명의 제1 내지 제4 실시예에 따른 반도체 소자의 제조방법에서 제조하려고 하는 반도체 소자의 레이아웃이다.
도 2 내지 도 9는 도 1과 같은 레이아웃을 가지는 반도체 소자의 제조방법의 제1 실시예를 설명하기 위한 사시도들로서, 각 도면에서 좌측은 셀 영역, 우측은 주변회로 영역의 공정 단계별 중간 구조물을 도시한다.
도 10은 도 9의 Y 방향 단면도이다.
도 11은 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다.
도 12 내지 도 14는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시하는 사시도들로서, 각 도면에서 좌측은 셀 영역, 우측은 주변회로 영역의 공정 단계별 중간 구조물을 도시한다.
도 15는 도 14의 Y 방향 단면도이다.
도 16 내지 도 18은 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 도시하는 사시도들로서, 각 도면에서 좌측은 셀 영역, 우측은 주변회로 영역의 공정 단계별 중간 구조물을 도시한다.
도 19는 도 18의 Y 방향 단면도이다.
도 20은 본 발명의 제5 및 제6실시예에 따른 반도체 소자의 제조방법에서 제조하려고 하는 반도체 소자의 레이아웃이다.
도 21 내지 도 30은 제5 실시예에 따라 도 20의 레이아웃을 가지는 반도체 소자의 제조방법을 설명하기 위한 사시도들로서, 각 도면에서 좌측은 셀 영역, 우측은 주변회로 영역의 공정 단계별 중간 구조물을 도시한다.
도 31은 도 30의 Y 방향 단면도이다.
도 32 내지 도 40은 제6 실시예에 따라 도 20의 레이아웃을 가지는 반도체 소자의 제조방법을 설명하기 위한 사시도들로서, 각 도면에서 좌측은 셀 영역, 우측은 주변회로 영역의 공정 단계별 중간 구조물을 도시한다.
도 41은 도 40의 Y 방향 단면도이다.
도 42는 종래 평면 MOSFET과 본 발명에 따른 반도체 소자의 채널 길이를 비교한 테이블이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 FinFET(Fin Field Effect Transistor)을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자 성능을 향상시키고 제조 비용을 절감하기 위해 반도체 소자의 밀도를 지속적으로 증가시키고 있다. 소자 밀도를 증가시키기 위해, 반도체 소자 의 피쳐 사이즈(feature size)를 감소시킬 수 있는 기술이 필요하다.
그동안 반도체 소자의 제조 공정에서는 반도체 소자의 속도 및 집적도를 향상시키기 위해서 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 채널 길이를 짧게 하여 왔다. 그러나, 이런 경우 소자의 소오스와 드레인 사이의 간격이 극히 짧아짐에 따른 단채널 효과(short channel effect)로 인하여 소오스와 채널 전위가 드레인 전위의 영향을 받는 것을 효율적으로 억제하기가 어려워지는 등 소자의 능동 스위치로서의 특성 열화를 가져오게 된다. 그러나, 반도체 표면에 평행하게 채널이 형성되는 종래의 MOSFET은 평면 채널 소자이기 때문에 구조적으로 소자 크기의 축소화에 불리할 뿐만 아니라, 단채널 효과의 발생을 억제하기가 어렵다.
FinFET은 핀(fin : 물고기의 지느러미) 형태의 입체적인 활성영역 형성 후 게이트가 핀의 양측면과 상면을 감싸는 트리-게이트(tri-gate) 구조가 되게 함으로써 평면이 아닌 삼차원 구조의 채널을 이용하는 것이다. 이러한 구조는 평면 MOSFET과는 달리 기판 표면에 수직한 채널을 구비하여 소자 크기의 축소화에 유리할 뿐만 아니라, 드레인의 접합 정전 용량을 크게 줄여 단채널 효과를 줄일 수 있는 장점이 있다. 이러한 장점을 이용하고자 기존의 MOSFET을 FinFET으로 대체하려는 노력이 진행되고 있다. 예컨대 미국특허 제6,391,782호, 제6,664,582호 등이 있다.
그런데, FinFET과 같이 기판 상에 삼차원 구조의 채널을 형성하기 위해서는 포토리소그라피 공정이 진행되어야 한다. 그러나, 포토리소그라피 공정으로 구현 할 수 있는 선폭의 크기에는 제한이 있다. 따라서, 포토리소그라피 공정 한계 이하의 미세 선폭을 갖는 삼차원 구조의 채널을 형성하기 위해서는 개선된 방법이 필요하다.
뿐만 아니라, 셀 영역에 FinFET을 형성함으로써 늘어난 전류를 적절히 제어할 수 있으려면 주변회로 영역의 트랜지스터도 변경시킬 필요가 있다. 그런데, 주변회로 영역에서 FinFET을 형성하려면 기존 활성영역의 레이아웃을 새로운 핀 구조에 맞도록 수정해야 하고 좁은 선폭을 구현하려면 포토레지스트 트리밍(trimming)을 이용하여야 한다. 이러한 패터닝 상의 문제로 인해 소오스/드레인 콘택 영역 확보에 제한이 있게 된다. 또한, 핀의 너비를 균일하게 형성하지 못한다면 전류 산포 특성에 문제를 일으킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 셀 영역과 주변회로 영역에 균일한 미세 선폭의 FinFET을 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀 영역과 주변회로 영역에 균일한 미세 선폭의 FinFET을 포함하는 반도체 소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 일 태양은, 셀 영역과 주변회로 영역을 포함하는 반도체 기판과, 상기 셀 영역에 형성되고 상기 기판 표면보다 돌출된 셀 영역 활성영역과, 상기 주변회로 영역에 형성되고 상기 기판 표면보다 돌출된 주변회로 영역 활성영역을 포함한다. 상기 각 활성영 역에는 그 중심부에 형성된 중심 트렌치를 사이에 두고 상기 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 구비된다. 상기 핀을 가지는 각 활성영역 상에는 게이트 산화막과 각각의 게이트 전극이 형성되어 있으며, 상기 각 게이트 전극 양 옆의 상기 활성영역에는 소오스와 드레인이 형성되어 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 다른 태양은, 셀 영역과 주변회로 영역을 포함하는 반도체 기판과, 상기 셀 영역에 형성되고 X 방향으로 길쭉한 라인 타입이며 상기 기판 표면보다 돌출된 셀 영역 활성영역과, 상기 주변회로 영역에 형성되고 Y 방향으로 길쭉한 사각형 안에 Y 방향을 따라 소정 간격을 두고 그 소정 간격만큼의 Y 방향 선폭을 가지는 사각형 개구부를 적어도 하나 포함하며 상기 기판 표면보다 돌출된 주변회로 영역 활성영역을 포함한다. 상기 셀 영역 활성영역에는 그 중심부에 형성된 중심 트렌치를 사이에 두고 상기 셀 영역 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 구비된다. 상기 각 활성영역 상에는 게이트 산화막과 각각의 게이트 전극이 형성되어 있다. 상기 각 게이트 전극 양 옆의 상기 활성영역에는 소오스와 드레인이 형성되어 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 또 다른 태양은, 셀 영역과 주변회로 영역을 포함하는 반도체 기판과, 상기 셀 영역에 형성 되고 X 방향으로 길쭉한 라인 타입이며 상기 기판 표면보다 돌출된 셀 영역 활성영역과, 상기 주변회로 영역에 형성되고 Y 방향으로 길쭉한 사각형 안에 Y 방향을 따라 소정 간격을 두고 그 소정 간격만큼의 Y 방향 선폭을 가지는 사각형 개구부를 적어도 하나 포함하며 상기 기판 표면보다 돌출된 주변회로 영역 활성영역을 포함한다. 상기 주변회로 영역 활성영역에는 그 중심부에 형성된 중심 트렌치를 사이에 두고 상기 주변회로 영역 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 구비되어 있다. 상기 각 활성영역 상에는 게이트 산화막과 각각의 게이트 전극이 형성되어 있다. 상기 각 게이트 전극 양 옆의 상기 활성영역에는 소오스와 드레인이 형성되어 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 또 다른 태양은, 셀 영역과 주변회로 영역을 포함하는 반도체 기판과, 상기 셀 영역에 형성되고 X 방향으로 길쭉한 라인 타입이며 상기 기판 표면보다 돌출된 셀 영역 활성영역과, 상기 주변회로 영역에 형성되고 Y 방향으로 길쭉한 사각형 타입이며 상기 기판 표면보다 돌출된 주변회로 영역 활성영역을 포함한다. 상기 셀 영역 활성영역에는 그 중심부에 형성된 중심 트렌치를 사이에 두고 상기 셀 영역 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 구비한다. 그리고, 상기 주변회로 영역 활성영역에는 그 중심부에 형성된 여러 개의 다른 중심 트렌치에 의해 분리된 여러 개의 다른 핀을 구비한다. 상기 각 활성영역 상에는 게 이트 산화막과 각각의 게이트 전극이 형성되어 있다. 상기 각 게이트 전극 양 옆의 상기 활성영역에는 소오스와 드레인이 형성되어 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법의 일 태양에서는, 반도체 기판의 셀 영역과 주변회로 영역에 상기 기판 표면보다 돌출된 활성영역을 각각 정의한다. 상기 각 활성영역 중심부를 식각하여 중심 트렌치를 형성함으로써, 상기 중심 트렌치를 사이에 두고 상기 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 형성한다. 상기 핀을 가지는 상기 각 활성영역 상에 게이트 산화막을 형성한 다음, 상기 게이트 산화막 상에 게이트 전극을 각각 형성하고, 상기 각 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법의 다른 태양에서는, 반도체 기판의 셀 영역과 주변회로 영역 상에 활성영역 하드 마스크를 각각 형성한다. 상기 활성영역 하드 마스크를 식각 마스크로 하여 상기 기판을 식각함으로써, 상기 셀 영역 및 주변회로 영역에 상기 기판 표면보다 돌출된 활성영역을 각각 정의하고, 상기 활성영역을 둘러싸는 트렌치를 형성한다. 상기 활성영역 하드 마스크를 등방성 식각하여 상기 활성영역의 가장자리를 노출시키는 하드 마스크 패턴을 형성한다. 상기 트렌치 안에 갭 필(gap fill) 산화막을 채우고 상기 하드 마스크 패턴을 평탄화 종료점으로 하여 평탄화시킨다. 상기 갭 필 산화막과 하드 마스크 패턴을 라인 타입으로 패터닝하여 중심에 적어도 하나의 채널 영역 정의 패턴을 포함하는 더미 게이트 패턴을 형성한다. 상기 더미 게이트 패턴 위로 차단막을 증착하고 상기 채널 영역 정의 패턴을 평탄화 종료점으로 하여 평탄화시킨다. 상기 차단막의 평탄화 단계에 의해 드러나 있는 상기 채널 영역 정의 패턴을 제거하여 상기 활성영역 표면을 노출시키는 개구부를 형성한다. 상기 개구부 아래에 있는 상기 활성영역을 식각하여 핀 채널로 사용될 부위에 중심 트렌치를 형성한다. 상기 차단막과 갭 필 산화막을 리세스시켜 드러난 상기 활성영역 주위로 소자분리막을 형성하고, 상기 활성영역 각각에서 상기 중심 트렌치와 상기 소자분리막 사이에 상기 기판 표면으로 이루어지고 상기 중심 트렌치를 사이에 두고 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 노출시킨다. 상기 핀을 가지는 상기 각 활성영역 상에 게이트 산화막을 형성하고, 상기 게이트 산화막 상에 게이트 전극을 각각 형성한 다음, 상기 각 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성한다.
특히, 상기 셀 영역 상의 활성영역 하드 마스크는 X 방향으로 길쭉한 라인 타입으로 형성하고, 상기 주변회로 영역 상의 활성영역 하드 마스크는 Y 방향으로 길쭉한 사각형 안에 Y 방향을 따라 소정 간격을 두고 그 소정 간격만큼의 Y 방향 선폭을 가지는 사각형 개구부를 적어도 하나 포함하도록 형성하는 것이 바람직하다. 그럴 경우, 상기 활성영역 하드 마스크의 Y 방향 선폭과 상기 하드 마스크 패턴의 Y 방향 선폭 차이로 상기 핀의 너비를 결정할 수 있다.
제조방법의 바람직한 실시예에서는 상기 셀 영역에는 상기 개구부가 형성되 지 않도록 상기 개구부를 형성하기 전에 상기 셀 영역을 덮는 마스크를 형성하는 단계, 및 상기 주변회로 영역에만 상기 중심 트렌치를 형성한 다음 상기 마스크를 제거하는 단계를 더 포함한다. 반대로, 상기 주변회로 영역에는 상기 개구부가 형성되지 않도록 상기 개구부를 형성하기 전에 상기 주변회로 영역을 덮는 마스크를 형성하는 단계, 및 상기 셀 영역에만 상기 중심 트렌치를 형성한 다음 상기 마스크를 제거하는 단계를 더 포함할 수도 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법의 또 다른 태양에서는, 반도체 기판의 셀 영역 상에 X 방향으로 길쭉한 라인 타입 활성영역 하드 마스크를 형성하고 주변회로 영역 상에 Y 방향으로 길쭉한 사각형 타입 활성영역 하드 마스크를 형성한다. 상기 활성영역 하드 마스크를 식각 마스크로 하여 상기 기판을 식각함으로써, 상기 셀 영역 및 주변회로 영역에 상기 기판 표면보다 돌출된 활성영역을 각각 정의하고, 상기 활성영역을 둘러싸는 트렌치를 형성한다. 상기 트렌치 안에 절연 물질을 채우고 상기 활성영역 하드 마스크를 평탄화 종료점으로 하여 평탄화시켜 1차 소자분리막을 형성한다. 상기 셀 영역은 전체적으로 덮어 보호하는 반면 상기 주변회로 영역의 활성영역은 X 방향으로 신장하는 라인 앤드 스페이스 타입으로 노출시키는 활성영역 포토 옵션 마스크를 형성한다. 상기 활성영역 포토 옵션 마스크를 식각 마스크로 하여 상기 주변회로 영역의 활성영역 하드 마스크를 식각하여 상기 주변회로 영역에 라인 앤드 스페이스 타입의 활성영역 하드 마스크 패턴을 형성한다. 상기 활성영역 포토 옵션 마스크를 제거한 다음, 상기 셀 영역의 활성영역 하드 마스크 및 상기 주변회로 영역의 라인 앤드 스페이스 타입 활성영역 하드 마스크 패턴을 등방성 식각하여 상기 각 활성영역의 가장자리를 노출시키는 하드 마스크 패턴을 형성한다. 상기 기판 위로 갭 필 산화막을 형성하고 상기 하드 마스크 패턴을 평탄화 종료점으로 하여 평탄화시킨다. 상기 갭 필 산화막과 하드 마스크 패턴을 Y 방향으로 신장하는 라인 타입으로 패터닝하여 중심에 적어도 하나의 채널 영역 정의 패턴을 포함하는 더미 게이트 패턴을 형성한다. 상기 더미 게이트 패턴 위로 차단막을 증착하고 상기 채널 영역 정의 패턴을 평탄화 종료점으로 하여 평탄화시킨 다음, 상기 차단막의 평탄화 단계에 의해 드러나 있는 상기 채널 영역 정의 패턴을 제거하여 상기 활성영역 표면을 노출시키는 개구부를 형성한다. 상기 차단막과 갭 필 산화막을 식각 마스크로 하여 상기 개구부 아래에 있는 상기 활성영역을 식각하여 중심 트렌치를 형성한다. 그런 다음, 상기 차단막과 갭 필 산화막을 리세스시켜 드러난 상기 활성영역 주위로 2차 소자분리막을 형성하고, 상기 셀 영역의 활성영역에 상기 중심 트렌치와 상기 2차 소자분리막 사이에 상기 기판 표면으로 이루어지고 상기 중심 트렌치를 사이에 두고 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 노출시킨다. 그리고, 상기 주변회로 영역의 활성영역에 상기 중심 트렌치를 사이에 두고 Y 방향으로 정렬된 여러 개의 핀을 노출시킨다. 상기 핀을 가지는 상기 각 활성영역 상에 게이트 산화막을 형성하고, 상기 게이트 산화막 상에 게이트 전극을 각각 형성한 후, 상기 각 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성한다.
상기 등방성 식각 단계에서 상기 1차 소자분리막과 만나는 마지막 부분의 상기 라인 앤드 스페이스 타입 활성영역 하드 마스크 패턴은 식각되지 않게 할 수 있다. 그러면, 상기 주변회로 영역의 활성영역에 형성되는 여러 개의 핀 중 가장자리에 형성되는 핀을 삭제할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명은 셀 영역 및 주변회로 영역에 균일한 미세 선폭을 가지는 핀을 형성하여 하나의 활성영역 안에 하나 혹은 여러 개의 삼차원적 채널을 갖는 트랜지스터의 구조, 레이아웃 및 제조방법을 제공한다. 이하 실시예들에서 본 발명 반도체 소자의 구체적인 구조 및 제조방법을 예시하면 아래와 같다.
제1 실시예
도 1은 본 발명의 제1 내지 제4 실시예에 따른 반도체 소자의 제조방법으로 제조하려고 하는 반도체 소자의 레이아웃이다.
도 1을 참조하면, 반도체 소자는 셀 영역과 주변회로 영역으로 나누어진다. 셀 영역에는 X 방향으로 길쭉한 활성영역(20)이 정의되어 있다. 활성영역(20)의 Y 방향 선폭은 이를테면 A1이다. 활성영역(20) 위로는 Y 방향으로 신장하는 게이트 전극(65)이 형성된다. 게이트 전극(65) 양 옆의 활성영역(20) 안에는 소오스(S)와 드레인(D)이 형성된다.
주변회로 영역의 활성영역(20') 위로는 Y 방향으로 신장하는 게이트 전극(65')이 형성된다. 활성영역(20')은 X 방향으로 신장하는 한편 Y 방향으로 더 신장하여, 셀 영역의 활성영역(20)에 비해 Y 방향으로 더 길다. 따라서, X 방향으로 신장하는 정도가 서로 동일하다면 주변회로 영역의 활성영역(20') 면적이 셀 영역의 활성영역(20) 면적보다 넓다. 게이트 전극(65') 양 옆의 활성영역(20') 안에는 소오스(S')와 드레인(D')이 형성된다.
주변회로 영역의 게이트 전극(65') 아래에는 Y 방향을 따라 소정 간격, A2, 을 두고 그 소정 간격만큼의 Y 방향 선폭을 가지는 사각형 개구부(21)에 의해 활성영역이 비워져 있어, 주변회로 영역의 활성영역(20')의 Y 방향 단면을 보면 섬처럼 일정한 선폭 A2를 가진 라인 앤드 스페이스처럼 활성영역(20') 상부끼리 서로 분리되어 있는 것처럼 보인다. 여기서, 선폭 A2는 셀 영역 활성영역(20)의 Y 방향 선폭 A1과 동일하게 설계할 수 있다. 그러면, 주변회로 영역의 활성영역(20')은 셀 영역의 활성영역(20)에 비해 Y 방향으로 5배 길다.
이 때, 도 1에 도시한 바와 같이 주변회로 영역의 활성영역(20')에 반드시 두 개의 사각형 개구부(21)를 포함해야 하는 것은 아니며 사각형 개구부(21)의 개수는 가감될 수 있다. 그럴 경우, 활성영역(20')의 Y 방향 선폭도 증감할 수 있음을 알 수 있을 것이다. 사각형 개구부(21)는 적어도 하나 이상이기만 하면 된다.
도 1에서 볼 수 있는 바와 같이, 게이트 전극(65, 65')의 너비(X 방향 단면 길이)보다 소오스(S, S') 및 드레인(D, D')에 형성되는 콘택 영역의 너비가 크다. 본 발명에서는 이렇게 레이아웃을 설계할 수 있음으로 해서, 종래 패터닝 상의 문제로 인해 소오스/드레인 콘택 영역 확보에 제한이 있던 문제를 해결할 수 있다.
도 2 내지 도 9는 이러한 레이아웃을 가지는 반도체 소자 제조방법의 제1 실시예를 설명하기 위한 사시도들이다. 각 도면에서 좌측은 셀 영역, 우측은 주변회로 영역의 공정 단계별 중간 구조물을 도시한다.
먼저, 도 2를 참조하여, 도 1과 같은 활성영역(20, 20')을 정의할 수 있도록 벌크 실리콘 웨이퍼와 같은 반도체 기판(10) 상에 활성영역 하드 마스크(15, 15')를 형성한다. 반도체 기판(10)으로는 실리콘 웨이퍼 이외에 SOI(Silicon-On-Insulator) 기판, SGOI(Silicon Germanium-On-Insulator) 기판 또는 실리콘 저매늄(SiGe) 웨이퍼를 이용하여도 된다. 활성영역 하드 마스크(15, 15')는 셀 영역과 주변회로 영역에 동시에 형성하는 것으로, 실리콘 질화막과 같은 절연막을 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 또는 LP-CVD(Low Pressure-CVD)와 같은 방법으로 기판(10) 상에 800Å 내지 2000Å 두께로 증착한 다음 셀 영역 및 주변회로 영역에 따라 소정 형상으로 패터닝하여 형성한다. 도시한 바와 같이, 셀 영역의 활성영역 하드 마스크(15)는 Y 방향으로는 선폭 A1을 가지며 X 방향으로 신장하는 라인 형태로 패터닝하고, 주변회로 영역의 활성영역 하드 마스크(15')는 Y 방향으로 선폭 5A2만큼 신장하는 직사각형 안에 Y 방향을 따라 A2만큼 이격되고 가로 길이 A2를 가지는 사각형 개구부(17)들을 포함하도록 패터닝한 다. 활성영역 하드 마스크(15, 15')와 기판(10) 사이의 응력 발생이 우려되는 경우, 활성영역 하드 마스크(15, 15')와 기판(10) 사이에 열산화 방식으로 형성한 산화막을 더 형성할 수도 있다.
그런 다음, 활성영역 하드 마스크(15, 15')를 식각 마스크로 하여 기판(10)을 식각함으로써, 셀 영역 및 주변회로 영역에 기판(10) 표면보다 돌출된 활성영역(20, 20')을 각각 정의하고 활성영역(20, 20')을 둘러싸는 트렌치(18)를 형성한다. 이 때, 주변회로 영역 활성영역 하드 마스크(15') 안의 사각형 개구부(17)들 밑으로도 트렌치가 형성된다. 트렌치(18)의 깊이는 1000Å 내지 3000Å 정도로 할 수 있다. 기판(10)의 식각에는 예컨대 HBr 또는 Cl2와 같은 할로겐 가스와 산소를 혼합하여 사용하는 건식 식각을 이용할 수 있다.
도 3을 참조한 단계에서, 활성영역 하드 마스크(15, 15')를 등방성 식각하여 활성영역(20, 20')의 가장자리를 노출시키는 하드 마스크 패턴(15a, 15a')을 형성한다. 여기서의 등방성 식각은 식각 마스크를 이용하지 않는 전면 식각(blanket etch)으로 활성영역 하드 마스크(15, 15')를 식각하는 것으로, 풀 백(pull back)이라고도 한다. 활성영역 하드 마스크(15, 15')가 실리콘 질화막으로 이루어진 경우에는 인산(H3PO4)을 이용한 습식 식각으로 실시하거나 플라즈마를 이용한 건식 식각으로 실시할 수 있다. 이렇게 하여, 셀 영역에는 활성영역 하드 마스크(15)보다 X 및 Y 방향 선폭이 축소된 하드 마스크 패턴(15a)을 형성하고, 주변회로 영역에도 역시 활성영역 하드 마스크(15')보다 X 및 Y 방향 선폭이 축소되고 개구부(17a)는 확장된 하드 마스크 패턴(15a')을 형성한다. 하드 마스크 패턴(15a)의 Y 방향 선폭은 A1'가 되고, 하드 마스크 패턴(15a')에서 개구부(17a) 사이의 간격은 A2'가 된다고 하면, A1-A1', A2-A2'가 나중에 채널로 사용될 핀의 너비를 결정한다. 하드 마스크 패턴(15a, 15a')의 A1', A2'가 작을수록 나중에 핀의 너비가 커지므로, 등방성 식각(풀 백) 시간을 적절히 조절함으로써 핀의 너비를 조절하도록 한다.
도 4를 참조하여, 트렌치(18) 안에 절연 물질, 예컨대 갭 필(gap fill) 산화막(30)을 채우고 하드 마스크 패턴(15a, 15a')을 평탄화 종료점으로 하여 평탄화시킨다. 갭 필 산화막(30) 증착에는 예컨대 HDP(High Density Plasma)-CVD를 이용할 수 있다. 갭 필 산화막(30) 평탄화에는 CMP(Chemical Mechanical Polishing) 또는 전면 식각을 이용할 수 있다.
도 5를 참조하여 도 1과 같은 Y 방향으로 신장하는 셀 영역 및 주변회로 영역 게이트 전극(65, 65') 위치에 더미 게이트 패턴(35, 35')이 형성되도록, 갭 필 산화막(30)과 하드 마스크 패턴(15a, 15a')을 패터닝한다. 더미 게이트 패턴(35, 35') 형성에 의해, 하드 마스크 패턴(15a, 15a')의 대부분이 제거되고 셀 영역 중심에는 하나의 채널 영역 정의 패턴(15b)이, 주변회로 영역에는 Y 방향을 따라 이격된 여러 개의 채널 영역 정의 패턴(15b')이 형성되며, 셀 영역과 주변회로 영역에는 더미 게이트 패턴(35, 35') 아래로 각 활성영역(20, 20')이 일부 드러나게 된다.
도 6을 참조하면, 더미 게이트 패턴(35, 35') 위로 실리콘 산화막과 같은 차단막(40)을 증착하고 채널 영역 정의 패턴(15b, 15b')을 평탄화 종료점으로 하여 평탄화시킨다. 차단막(40)의 증착에는 갭 필 산화막(30) 증착에 이용된 HDP-CVD를 이용할 수 있다. 그리고, 차단막(40)의 평탄화에는 CMP 또는 전면 식각을 이용할 수 있다. 차단막(40)과 갭 필 산화막(30)은 유사 또는 동일 종류의 산화막이므로 둘 사이의 계면은 실제로는 존재하지 않는다. 다만 이해를 돕기 위해 가상의 계면 위치를 점선으로 도시하였다.
도 7을 참조하여, 도 6의 평탄화 단계에 의해 드러나 있던 채널 영역 정의 패턴(15b, 15b')을 습식 또는 건식 식각의 방법으로 차단막(40), 갭 필 산화막(30) 및 기판(10)에 대해 선택적으로 제거한다. 실리콘 질화막으로 이루어진 채널 영역 정의 패턴(15b, 15b')을 습식으로 제거할 때에는 인산 스트립을 이용할 수 있다. 이렇게 하여, 채널 영역 정의 패턴(15b, 15b')이 있던 자리에는 개구부(45, 45')들이 형성되고 그 아래 기판(10) 표면, 즉 활성영역(20, 20') 표면이 일부 노출된다. 그런 다음, 차단막(40)과 갭 필 산화막(30)을 식각 마스크로 하여 개구부(45, 45')들 아래에 있는 활성영역(20, 20')을 식각하여 핀 채널로 사용될 부위를 한정한다. 앞에서도 이미 언급한 바와 같이, 셀 영역의 핀의 너비는 활성영역(20)의 Y 방향 선폭 A1과 하드 마스크 패턴(15a)의 Y 방향 선폭 A1'간의 차이, 즉 활성영역 하드 마스크(15)의 Y 방향 선폭 A1과 채널 영역 정의 패턴(15b)의 Y 방향 선폭 A1'간의 차이 A1-A1' 만큼으로 결정된다. 주변회로 영역의 핀의 너비도 마찬가지로 결정된다. 여기서 드러난 활성영역(20, 20') 안으로 채널 이온주입을 실시할 수 있는데, 바람직하게는 핀 채널 내에 채널 이온이 고르게 분포할 수 있게 각기 다른 에너지로 여러 번에 걸쳐 주입한다. 그리고, 이온주입은 경사각없이 기판(10)에 대해 수 직으로 실시한다.
도 8을 참조하여, 차단막(40)과 갭 필 산화막(30)을 채널 깊이와 같은 깊이가 되게 리세스시킨다. 차단막(40)과 갭 필 산화막(30)을 습식으로 리세스시킬 때에는 HF 희석액이나 BOE(Buffered Oxide Etchant) 용액을 이용할 수 있다. 이렇게 하면 드러난 활성영역(20, 20') 주위로 소자분리막(30a)이 형성된다. 주변회로 영역의 활성영역(20')은 도 1에서와 같이 사각형 개구부(21)를 포함하게 된다. 그리고, 활성영역(20, 20')에는 도 7을 참조하여 설명한 단계에서 개구부(45, 45')들을 통한 식각에 의해 핀 채널 부위에 중심 트렌치(22, 22')가 파여져 있게 된다. 이에 따라, 활성영역(20, 20') 각각은 중심 트렌치(22, 22')와 소자분리막(30a) 사이에 기판(10) 표면으로 이루어지는 제1 돌출부(23, 23') 및 제2 돌출부(24, 24')가 노출된다. 제1 돌출부(23, 23') 및 제2 돌출부(24, 24')의 상부면들 및 측면들은 삼차원 구조 채널 영역을 제공하고, 중심 트렌치(22, 22')를 사이에 두고 서로 평행하다. 본 명세서에서는 이렇게 중심 트렌치(22, 22')를 사이에 두고 두 개의 돌출부를 가지는 핀을 트윈 핀(twin fin)이라고도 부른다. 그리고, 트윈 핀을 이용해 제조한 FinFET을 트윈 FinFET이라고도 부른다. 특히, 본 발명에 따르면 주변회로 영역에는 중심 트렌치(22')가 여러 개 일렬로 Y 방향을 따라 형성되어, 하나의 활성영역(20') 안에 여러 개의 트윈 핀을 이용할 수 있게 된다.
한편, 도 7을 참조하여 설명한 단계에서의 채널 이온주입을 실시하지 않은 경우에는, 도 8의 단계에서 핀을 노출시킨 다음에 실시할 수도 있다. 이 때에도 바람직하게는 핀 채널 내에 채널 이온이 고르게 분포할 수 있게 각기 다른 에너지 로 여러 번에 걸쳐 주입한다. 그리고, 이온주입은 경사 이온주입으로 실시한다.
도 9를 참조하여, 활성영역(20, 20') 상에 게이트 산화막(50)을 형성한다. 게이트 산화막(50)은 열산화 방법으로 실리콘 산화막을 성장시켜 형성할 수 있다. 대신에, ALD(Atomic Layer Deposition), CVD, PE-ALD(Plasma Enhanced-ALD) 또는 PE-CVD 방법으로 절연 물질, 예컨대 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 또는 실리콘 질화막을 증착하거나 코팅 방법으로 형성할 수 있다. 그런 다음, 게이트 산화막(50) 위로 게이트 도전층을 형성한다. 게이트 도전층은 언도프트 폴리실리콘막으로 형성한 후 후속 공정에서 적절히 도핑하여 사용할 수도 있고, 인시튜 도프트 폴리실리콘막으로 형성할 수도 있다. 금속도 가능하다. 그런 다음, 게이트 도전층을 패터닝하여 Y 방향으로 신장하는 게이트 전극(65, 65')을 셀 영역과 주변회로 영역에 각각 형성한다. 여기서, 게이트 전극(65, 65')은 중심 트렌치(22, 22')와 동일한 폭을 가지면서 채널 영역, 즉 제1 돌출부(23, 23') 및 제2 돌출부(24, 24')의 상부면들 및 측면들을 덮으면서 채널 영역을 가로지르도록 형성한다. 계속하여, 소오스/드레인 이온주입 후 열처리까지 진행하고 나면, 셀 영역의 게이트 전극(65) 양 옆의 활성영역(20)에 소오스(S)와 드레인(D)이 형성되고, 주변회로 영역의 게이트 전극(65') 양 옆의 활성영역(20')에 소오스(S')와 드레인(D')이 형성된다. 이 때, 레이아웃 설계상 게이트 전극(65, 65')의 너비보다 소오스(S, S') 및 드레인(D, D')에 형성되는 콘택 영역(미도시)의 너비가 크다. 따라서, 종래와 달리 소오스 및 드레인의 콘택 면적이 제한받지 않는다.
셀 영역의 소오스(S), 드레인(D)과 주변회로 영역의 소오스(S'), 드레인(D')은 LDD(Lightly Doped Drain) 타입이 되게 형성할 수도 있으며, 그럴 경우 고농도(E15/㎠ 수준) 이온주입과 저농도(E12/㎠ ~ E13/㎠ 수준)의 이온주입 사이에 게이트 전극(65, 65')의 측벽에 스페이서를 형성하는 공정을 추가할 필요가 있다.
중심 트렌치(22, 22')의 크기는 개구부(45, 45')의 크기에 의해 결정되고, 개구부(45, 45')의 크기는 채널 영역 정의 패턴(15b, 15b')의 크기에 의해 결정된다. 따라서, 소오스(S, S') 및 드레인(D, D')의 각 면적을 증가시키기 위해서는 채널 영역 정의 패턴(15b, 15b')의 크기가 가능한 한 작아야 한다. 본 실시예에서는 채널 영역 정의 패턴(15b, 15b')의 폭과 게이트 전극(65, 65')의 폭을 동일하게 형성한다.
도 10은 도 9의 Y 방향 단면도이다. 도 10에서 좌측은 셀 영역, 우측은 주변회로 영역을 나타낸다. 도 10에서 볼 수 있는 바와 같이, 셀 영역 및 주변회로 영역에 각각 트윈 핀이 형성되어 있다. 그리고, 도 8의 단계에서 차단막(40)과 갭 필 산화막(30)을 채널 깊이와 같은 깊이가 되게 리세스시키므로, 중심 트렌치(22, 22')의 바닥은 소자분리막(30a) 표면과 같은 높이가 된다. 또한, 주변회로 활성영역(20')을 도 1과 같은 모양으로 형성하기 때문에 하나의 활성영역(20') 안에 여러 개(본 실시예에서는 3개)의 트윈 핀에 의한 여러 개의 채널 영역이 형성된다. 주변회로 활성영역(20') 안의 트윈 핀의 개수는 활성영역(20') 안의 사각형 개구부(21)의 개수에 따라 달라질 수 있음을 본 명세서의 기재로부터 충분히 알 수 있을 것이다. 셀 영역에 입체 구조의 트윈 핀을 형성함에 따라 늘어난 전류를 제 어할 수 있으려면 본 실시예에서와 같이 주변회로 영역에도 트윈 핀을 형성하는 것이 바람직하다.
도 1 내지 도 10을 참조하여 설명한 바로부터 알 수 있듯이, 본 실시예에 따른 반도체 소자는 셀 영역과 주변회로 영역을 포함하는 반도체 기판(10)과, 셀 영역에 형성되고 기판(10) 표면보다 돌출된 셀 영역 활성영역(20)과, 주변회로 영역에 형성되고 기판(10) 표면보다 돌출된 주변회로 영역 활성영역(20')을 포함한다. 셀 영역 활성영역(20)은 X 방향으로 길쭉한 라인 타입이고, 주변회로 영역 활성영역(20')은 Y 방향으로 길쭉한 사각형으로서 셀 영역 활성영역(20)보다 넓다. 그리고, 주변회로 영역 활성영역(20')은 그 안에 Y 방향을 따라 소정 간격을 두고 그 소정 간격만큼의 Y 방향 선폭을 가지는 사각형 개구부(21)를 적어도 하나 포함한다.
각 활성영역(20, 20')은 그 중심부에 형성된 중심 트렌치(22, 22')를 사이에 두고 활성영역(20, 20') 표면으로 이루어진 서로 평행한 제1 돌출부(23, 23') 및 제2 돌출부(24, 24')를 가지며 그 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 구비한다. 주변회로 영역 활성영역(20')에는 중심 트렌치(22')가 일렬로 여러 개 형성되어 있기 때문에 핀도 여러 개가 형성되어 있다. 주변회로 영역 중심 트렌치(22')는 사각형 개구부(21)의 Y 방향 옆으로 형성되어 있다.
각 활성영역(20, 20') 상에는 게이트 산화막(50)과 각각의 게이트 전극(65, 65')이 구비된다. 각 게이트 전극(65, 65')은 중심 트렌치(22, 22')와 동일한 폭을 가지고 제1 돌출부(23, 23') 및 제2 돌출부(24, 24')의 상부면들 및 측면들을 덮으면서 Y 방향으로 신장한다. 특히, 주변회로 영역 게이트 전극(65')은 여러 개의 중심 트렌치(22')를 지나 신장한다.
각 게이트 전극(65, 65') 양 옆의 활성영역(20, 20')에는 소오스(S, S')와 드레인(D, D')이 형성되어 있다. 각 게이트 전극(65, 65')의 너비보다 소오스(S, S')와 드레인(D, D')에 형성되는 콘택 영역의 너비가 크다. 각 활성영역(20, 20') 주위와 사각형 개구부(21) 아래에는 중심 트렌치(22, 22') 바닥과 동일한 표면 높이를 갖는 소자분리막(30a)을 포함한다.
이와 같이, 본 실시예에 따른 반도체 소자는 채널 너비보다 넓은 소오스 및 드레인 콘택 영역을 가지며, 셀 영역 및 주변회로 영역의 활성영역에 각각 중심 트렌치를 사이에 두고 두 개의 돌출부를 가지는 트윈 핀을 구비한다. 핀의 너비에는 제한이 없다. 두 개의 돌출부를 가진 핀을 형성함에 따라 채널 면적의 증가로 소자 동작 속도를 빠르게 할 수 있다. 한편, 벌크 실리콘 기판을 사용하는 경우에는SOI나 SGOI 기판을 사용하는 경우에 비하여 제조단가가 저렴하며, SOI나 SGOI MOSFET 소자에서 가능한 플로팅 바디 효과(floating body effect)나 드레인/소오스 사이의 항복 전압 강하, 오프(off)-전류의 증가 문제가 없다. 반면, SOI나 SGOI 기판을 사용하는 경우에는 바닥 채널이 턴-온되는 것을 방지하는 효과가 있다. 또한, SGOI나 실리콘 저매늄 기판을 사용하는 경우에는 기판 물질의 빠른 이동도(mobility)를 이용할 수 있는 장점이 있다.
제2 실시예
도 11은 본 발명의 제2 실시예에 따른 반도체 소자의 Y 방향 단면도로서, 좌 측은 셀 영역, 우측은 주변회로 영역을 나타낸다. 도 11에서, 도 2 내지 도 10에서 설명한 것과 동일 유사한 요소에 대해서는 동일한 참조번호를 부여하고 반복되는 설명은 생략한다.
본 실시예는 제1 실시예의 변형예이다.
먼저, 도 2 내지 도 6을 참조하여 설명한 단계까지는 제1 실시예에서와 동일하게 진행한다. 그런 다음, 도 7을 참조하여 설명한 단계를 수행할 때에 개구부(45, 45')들 아래에 있는 기판(10)을 제1 실시예에서보다 좀 더 깊은 깊이로 식각하여 핀 채널로 사용될 부위를 한정한다. 그리고 나서, 도 8을 참조하여 설명한 바와 같은 정도로 차단막(40)과 갭 필 산화막(30)을 리세스시킨다. 단, 채널 깊이보다 얕게 갭 필 산화막(30)을 리세스시킨다. 그런 다음, 도 9와 같은 단계까지 제1 실시예에서와 동일하게 진행하면 도 11과 같은 단면도를 얻을 수 있다.
도 11에 도시되어 있는 바와 같이, 중심 트렌치(25, 25')를 제1 실시예에서보다 깊게 형성하고 차단막(40)과 갭 필 산화막(30)을 채널 깊이보다 덜 리세스시키므로, 소자분리막(30a) 표면은 활성영역(20, 20') 표면보다는 낮지만 중심 트렌치(25, 25')의 바닥보다 높은 높이로 형성되어 있다. 바꾸어 말하면, 중심 트렌치(25, 25')는 소자분리막(30a) 표면보다 깊게 형성되어 있다. 이렇게 구성함으로써 유효 채널 너비(effective channel width)를 극대화시킬 수 있는 특유의 효과가 있다.
제3 실시예
도 12 내지 도 14는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시하는 사시도들이다. 그리고, 도 15는 도 14의 Y 방향 단면도이다. 각 도면에서 좌측은 셀 영역, 우측은 주변회로 영역을 나타낸다. 또한 도 12 내지 도 15에서, 도 2 내지 도 10에서 설명한 것과 동일 유사한 요소에 대해서는 동일한 참조번호를 부여하고 반복되는 설명은 생략한다.
본 실시예 또한 제1 실시예의 변형예이기도 하다. 본 실시예에 의한 반도체 소자는 셀 영역에는 트리-게이트 구조의 FinFET을, 주변회로 영역에는 제1 실시예에서와 같은 트윈 FinFET을 포함한다.
먼저, 도 2 내지 도 6을 참조하여 설명한 단계까지는 제1 실시예에서와 동일하게 진행한다.
그런 다음, 도 12에서와 같이 셀 영역에 포토레지스트와 같은 물질로 마스크(70)를 형성하여 보호하고 주변회로 영역은 노출시켜 채널 영역 정의 패턴(15b')이 노출되도록 한다. 계속하여, 도 7을 참조하여 설명한 바와 같이, 드러나 있는 채널 영역 정의 패턴(15b')을 습식 또는 건식 식각의 방법으로 차단막(40), 갭 필 산화막(30) 및 기판(10)에 대해 선택적으로 제거한다. 이렇게 하여, 채널 영역 정의 패턴(15b')이 있던 자리에 개구부(45')들을 형성한다. 즉, 제1 실시예에서와는 달리, 주변회로 영역에만 개구부(45')들을 형성한다. 그런 다음, 차단막(40)과 갭 필 산화막(30)을 식각 마스크로 하여 개구부(45')들 아래에 있는 기판(10)을 식각하여 핀 채널로 사용될 부위를 한정한다. 그리고 나서, 마스크(70)를 제거한다. 마스크(70)의 제거 단계 전후로 채널 이온주입을 실시할 수 있으며, 바람직하게는 핀 채널 내에 채널 이온이 고르게 분포할 수 있게 각기 다른 에너지로 여러 번에 걸쳐 주입한다. 그리고, 이온주입은 경사각없이 기판(10)에 대해 수직으로 실시한다.
도 13을 참조하여, 차단막(40)과 갭 필 산화막(30)을 채널 깊이와 같은 깊이가 되게 리세스시킨다. 이렇게 하면 드러난 활성영역(20, 20') 주위로 소자분리막(30a)이 형성된다. 주변회로 영역의 활성영역(20')에만 핀 채널 부위에 중심 트렌치(22')가 형성된 것을 볼 수 있다. 중심 트렌치(22')와 소자분리막(30a) 사이에 기판(10) 표면으로 이루어지는 제1 돌출부(23') 및 제2 돌출부(24')가 노출된다. 제1 돌출부(23') 및 제2 돌출부(24')의 상부면들 및 측면들은 삼차원 구조 채널 영역을 제공하고, 중심 트렌치(22')를 사이에 두고 서로 평행하다. 도 12의 단계에서 채널 이온주입을 실시하지 않은 경우에는 이 때 채널 이온주입을 실시할 수 있으며, 바람직하게는 핀 채널 내에 채널 이온이 고르게 분포할 수 있게 각기 다른 에너지로 여러 번에 걸쳐 경사 이온주입한다.
도 14를 참조하여, 활성영역(20, 20') 상에 게이트 산화막(50)을 형성한다. 그런 다음, Y 방향 게이트 전극(65, 65')을 셀 영역과 주변회로 영역에 각각 형성한다.
도 15에서 볼 수 있는 바와 같이, 본 실시예에 의하면, 셀 영역에는 트리-게이트 구조의 FinFET이, 주변회로 영역에는 하나의 활성영역에 3개의 트윈 핀을 가지는 트윈 FinFET이 형성된다.
한편, 제2 실시예에서처럼 채널 부위의 중심 트렌치(22')를 소자분리막(30a)보다 깊게 하여 채널 유효 너비를 극대화시키는 변형예도 당업자라면 본 명세서의 기재로부터 쉽게 알 수 있을 것이다.
제4 실시예
도 16 내지 도 18은 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 도시하는 사시도들이다. 그리고, 도 19는 도 18의 Y 방향 단면도이다. 각 도면에서 좌측은 셀 영역, 우측은 주변회로 영역을 나타낸다. 또한 도 16 내지 도 19에서, 도 2 내지 도 10에서 설명한 것과 동일 유사한 요소에 대해서는 동일한 참조번호를 부여하고 반복되는 설명은 생략한다.
본 실시예 또한 제1 실시예의 변형예이며, 본 실시예에 의한 반도체 소자는 셀 영역에는 제1 실시예에서와 같은 트윈 FinFET을, 주변회로 영역에는 트리-게이트 구조의 FinFET을 포함한다.
먼저, 도 2 내지 도 6을 참조하여 설명한 단계까지는 제1 실시예에서와 동일하게 진행한다.
그런 다음, 도 16에서와 같이 주변회로 영역에 포토레지스트와 같은 물질로 마스크(70')를 형성하여 보호하고 셀 영역은 노출시켜 채널 영역 정의 패턴(15b)이 노출되도록 한다. 계속하여, 도 7을 참조하여 설명한 바와 같이, 드러나 있는 채널 영역 정의 패턴(15b)을 습식 또는 건식 식각의 방법으로 차단막(40), 갭 필 산화막(30) 및 기판(10)에 대해 선택적으로 제거한다. 이렇게 하여, 채널 영역 정의 패턴(15b)이 있던 자리에 개구부(45)를 형성한다. 즉, 제1 및 제3 실시예에서와는 달리, 셀 영역에만 개구부(45)를 형성한다. 그런 다음, 차단막(40)과 갭 필 산화막(30)을 식각 마스크로 하여 개구부(45) 아래에 있는 기판(10)을 식각하여 핀 채 널로 사용될 부위를 한정한다. 사용된 마스크(70')는 제거한다. 앞의 실시예들에서와 마찬가지로, 여기서 채널 이온주입을 실시할 수 있으며, 바람직하게는 핀 채널 내에 채널 이온이 고르게 분포할 수 있게 각기 다른 에너지로 여러 번에 걸쳐 기판(10)에 수직으로 주입한다.
도 17을 참조하여, 차단막(40)과 갭 필 산화막(30)을 채널 깊이와 같은 깊이가 되게 리세스시킨다. 이렇게 하면 드러난 활성영역(20, 20') 주위로 소자분리막(30a)이 형성된다. 셀 영역의 활성영역(20)에만 핀 채널 부위에 중심 트렌치(22)가 형성된 것을 볼 수 있다. 그리고, 중심 트렌치(22)와 소자분리막(30a) 사이에 기판(10) 표면으로 이루어지는 제1 돌출부(23) 및 제2 돌출부(24)가 노출된다. 제1 돌출부(23) 및 제2 돌출부(24)의 상부면들 및 측면들은 삼차원 구조 채널 영역을 제공하고, 중심 트렌치(22)를 사이에 두고 서로 평행하다. 도 16의 단계에서 채널 이온주입을 실시하지 않은 경우에는 이 단계에서 실시하도록 하며, 바람직하게는 핀 채널 내에 채널 이온이 고르게 분포할 수 있게 각기 다른 에너지로 여러 번에 걸쳐 경사 이온주입한다.
도 18을 참조하여, 활성영역(20, 20') 상에 게이트 산화막(50)을 형성한다. 그런 다음, 게이트 전극(65, 65')을 셀 영역과 주변회로 영역에 각각 형성한다.
도 19에서 볼 수 있는 바와 같이, 셀 영역에는 트윈 FinFET이, 주변회로 영역에는 하나의 활성영역에 3개의 핀을 포함하는 트리-게이트 구조 FinFET이 형성된다.
또한, 제2 실시예에서처럼 채널 부위의 중심 트렌치(22)를 소자분리막(30a) 보다 깊게 하여 채널 유효 너비를 극대화시키는 변형예도 당업자라면 본 명세서의 기재로부터 쉽게 알 수 있을 것이다.
제5 실시예
도 20은 본 발명의 제5 및 제6 실시예에 따른 반도체 소자의 제조방법에서 제조하려고 하는 반도체 소자의 레이아웃이다.
도 20을 참조하면, 반도체 소자는 셀 영역과 주변회로 영역으로 나누어진다. 셀 영역에는 Y 방향으로 A1의 선폭을 가지고 X 방향으로 신장하는 활성영역(120)이 정의되어 있다. 활성영역(120) 위로는 Y 방향으로 신장하는 셀 영역 게이트 전극(165)이 형성되어 있다. 게이트 전극(165) 양 옆의 활성영역(120) 안에는 셀 영역 소오스(S)와 드레인(D)이 형성된다.
주변회로 영역의 활성영역(120') 위로는 Y 방향으로 신장하는 게이트 전극(165')이 형성된다. 활성영역(120')은 X 방향으로 신장하는 한편 Y 방향으로도 신장하여, 셀 영역의 활성영역(120)에 비해 Y 방향으로 더 길다. 예컨대, 주변회로 영역의 활성영역(120')의 Y 방향 선폭은 도 1에서와 같은 5A2이고 A1=A2인 경우, 셀 영역의 활성영역(120)에 비해 5배 길다. 따라서, X 방향으로 신장하는 정도가 서로 동일하다면 주변회로 영역의 활성영역(120') 면적이 셀 영역의 활성영역(120) 면적보다 넓다. 게이트 전극(165') 양 옆의 활성영역(120') 안에는 소오스(S')와 드레인(D')이 형성된다.
도 20에서 볼 수 있는 바와 같이, 게이트 전극(165, 165')의 너비보다 소오스(S, S') 및 드레인(D, D')에 형성되는 콘택 영역의 너비가 크다. 따라서, 종래 패터닝 상의 문제로 인해 소오스/드레인 콘택 영역 확보에 제한이 있던 문제를 해결할 수 있다.
도 21 내지 도 30은 제5 실시예에 따라 이러한 레이아웃을 가지는 반도체 소자의 제조방법을 설명하기 위한 사시도들이다. 각 도면에서 좌측은 셀 영역, 우측은 주변회로 영역의 공정 단계별 중간 구조물을 도시한다.
먼저, 도 21을 참조하여, 도 20과 같은 활성영역(120, 120')을 정의할 수 있도록 벌크 실리콘 웨이퍼와 같은 반도체 기판(110) 상에 실리콘 질화막 등을 이용하여 활성영역 하드 마스크(115, 115')를 형성한다. 그런 다음, 활성영역 하드 마스크(115, 115')를 식각 마스크로 하여 기판(110)을 식각함으로써, 셀 영역 및 주변회로 영역에 활성영역(120, 120')을 각각 정의하고 활성영역(120, 120')을 둘러싸는 트렌치(118)를 형성한다.
계속하여 트렌치(118) 안에 절연 물질을 채우고 활성영역 하드 마스크(115, 115')를 평탄화 종료점으로 하여 CMP 등을 이용해 평탄화시켜 1차적인 소자분리막(미도시)을 형성한다. 소자분리 공정까지 완료하는 것이 제1 내지 제4 실시예와 다르다.
그런 다음, 활성영역 포토 옵션 마스크(photo option mask)(PR)를 형성한다. 활성영역 포토 옵션 마스크(PR)는 셀 영역은 전체적으로 덮어 보호하는 반면, 주변회로 영역의 활성영역(120') 상에는 라인 앤드 스페이스 타입으로 형성된다. 라인과 스페이스의 Y 방향 선폭은 핀의 너비를 고려해 적당히 결정할 수 있다.
계속하여, 도 22에서와 같이, 활성영역 포토 옵션 마스크(PR)를 식각 마스크 로 하여 주변회로 영역의 활성영역 하드 마스크(115')를 식각하여 주변회로 영역에 라인 앤드 스페이스 타입의 활성영역 하드 마스크 패턴(115")를 형성한다. 활성영역 하드 마스크(115')를 식각할 때에는 소자분리막(미도시)과 기판(110)에 대해 선택적으로 식각한다. 활성영역 포토 옵션 마스크(PR)를 제거한 상태는 도 23과 같다.
이후의 단계는 제1 실시예에서와 유사하게 진행한다.
먼저 도 24를 참조한 단계에서, 활성영역 하드 마스크(115)와 라인 앤드 스페이스 타입 활성영역 하드 마스크 패턴(115")을 등방성 식각하여 활성영역 하드 마스크(115, 115")보다 X 및 Y 방향 선폭이 축소된 하드 마스크 패턴(115a, 115a')을 형성한다. 제1 실시예에서 설명한 바와 같이, 하드 마스크 패턴(115a, 115a')의 Y 방향 선폭이 작을수록 나중에 핀의 너비가 커지므로, 등방성 식각 시간을 적절히 조절함으로써 핀의 너비를 조절하도록 한다.
도 25를 참조하여, 하드 마스크 패턴(115a, 115a') 위로 절연 물질, 예컨대 산화막을 덮고 하드 마스크 패턴(115a, 115a')를 평탄화 종료점으로 하여 CMP 등을 이용해 평탄화시킨다. 이하 도면서부터는 도 21의 단계에서 1차적으로 형성한 소자분리막과 여기서의 산화막을 합쳐 갭 필 산화막(130)으로 도시하고 지칭하기로 한다.
도 26을 참조하여, 도 20과 같은 Y 방향 셀 영역 및 주변회로 영역 게이트 전극(165, 165') 위치에 더미 게이트 패턴(135, 135')이 형성되도록, 갭 필 산화막(130)과 하드 마스크 패턴(115a, 115a')을 패터닝한다. 더미 게이트 패턴(135, 135') 형성에 의해, 하드 마스크 패턴(115a, 115a')의 대부분이 제거되고 셀 영역 중간에 하나의 채널 영역 정의 패턴(115b)이, 주변회로 영역에는 Y 방향을 따라 이격된 여러 개의 채널 영역 정의 패턴(115b')이 형성되며, 셀 영역과 주변회로 영역에는 더미 게이트 패턴(135, 135') 아래로 각 활성영역(120, 120')이 드러나게 된다.
도 27을 참조하면, 더미 게이트 패턴(135, 135') 위로 산화막(140)을 증착하고 채널 영역 정의 패턴(115b, 115b')을 평탄화 종료점으로 하여 평탄화시킨다. 산화막(140)과 갭 필 산화막(130)은 유사 또는 동일 종류의 산화막이므로 둘 사이의 계면은 실제로는 존재하지 않는다. 다만 이해를 돕기 위해 가상의 계면 위치를 점선으로 도시하였다.
도 28을 참조하여, 도 27의 평탄화 단계에 의해 드러나 있던 채널 영역 정의 패턴(115b, 115b')을 습식 또는 건식 식각의 방법으로 산화막(140), 갭 필 산화막(130) 및 기판(110)에 대해 선택적으로 제거한다. 이렇게 하여, 채널 영역 정의 패턴(115b, 115b')이 있던 자리에는 개구부(145, 145')들이 형성된다. 그런 다음, 산화막(140)과 갭 필 산화막(130)을 식각 마스크로 하여 개구부(145, 145')들 아래에 있는 기판(110)을 식각하여 핀 채널로 사용될 부위를 한정한다. 앞에서도 이미 언급한 바와 같이, 핀의 너비는 활성영역(120, 120')의 Y 방향 선폭(즉, 활성영역 하드 마스크(115)의 Y 방향 선폭)과 라인 앤드 스페이스 타입 활성영역 하드 마스크 패턴(115")의 Y 방향 선폭 및 하드 마스크 패턴(115a, 115a')의 Y 방향 선폭(즉, 채널 영역 정의 패턴(115b, 115b')의 Y 방향 선폭)간의 차이만큼으로 결정되기 때문에, 핀의 너비는 도 24를 참조하여 설명한 단계에서의 등방성 식각 시간에 의해 결정된다. 또한, 앞의 실시예들에서와 마찬가지로, 여기서 활성영역(120, 120') 안으로 채널 이온주입을 실시할 수 있으며, 바람직하게는 핀 채널 내에 채널 이온이 고르게 분포할 수 있게 각기 다른 에너지로 여러 번에 걸쳐 주입한다. 그리고, 이온주입은 경사각없이 기판(110)에 대해 수직으로 실시한다.
도 29를 참조하여, 산화막(140)과 갭 필 산화막(130)을 채널 깊이와 같은 깊이가 되게 리세스시킨다. 이렇게 하면 드러난 활성영역(120, 120') 주위로 2차 소자분리막(130a)이 형성된다. 그리고, 활성영역(120, 120')에는 도 28을 참조하여 설명한 단계에서 개구부(145, 145')들을 통한 식각에 의해 핀 채널 부위에 중심 트렌치(122, 122')가 파여져 있게 된다. 이에 따라, 셀 영역의 활성영역(120) 각각은 중심 트렌치(122)와 2차 소자분리막(130a) 사이에 기판(110) 표면으로 이루어지는 제1 돌출부(123) 및 제2 돌출부(124)가 노출된다. 제1 돌출부(123) 및 제2 돌출부(124)의 상부면들 및 측면들은 채널 영역을 제공하고, 중심 트렌치(122)를 사이에 두고 서로 평행하다. 이와 같이 셀 영역에는 트윈 핀이 형성된다. 그리고, 주변회로 영역의 활성영역(120')에는 중심 트렌치(122')를 사이에 두면서 Y 방향으로 여러 개의 핀(123')이 형성된다. 한편, 도 28의 단계에서 채널 이온주입을 실시하지 않은 경우에는 이 단계에서 실시함이 바람직하며, 핀 채널 내에 채널 이온이 고르게 분포할 수 있게 각기 다른 에너지로 여러 번에 걸쳐 주입한다. 그리고, 이온주입은 경사 이온주입으로 한다.
이와 같이, 본 실시예에 따르면, 간단한 라인 앤드 스페이스 타입의 활성영 역 하드 마스크 패턴(115")를 주변회로 영역에 형성하여 이용함으로써 여러 개의 균일한 너비의 핀(123')을 형성할 수 있고 핀 너비 조절도 용이하다. 활성영역 패터닝 문제에 따른 핀 너비 불균일 문제를 해결할 수 있으므로, 전류 산포 특성을 향상시킬 수 있고, 주변회로 영역에 필수적인 스레시홀드 전압의 제어를 원만하게 할 수 있다. 단순한 라인 앤드 스페이스 타입의 포토레지스트 패턴을 형성할 수만 있으면 이러한 공정이 가능하므로, 포토리소그라피 마진을 향상시킬 수 있다. 이러한 제조방법은 메모리 소자뿐만 아니라 로직 소자에도 적용할 수 있다.
다음 도 30을 참조하여, 활성영역(120, 120') 상에 게이트 산화막(150)을 형성한다. 그런 다음, 게이트 도전층을 형성하고 이를 패터닝하여 게이트 전극(165, 165')을 셀 영역과 주변회로 영역에 각각 형성한다. 여기서, 게이트 전극(165, 165')은 중심 트렌치(122, 122')와 동일한 폭을 가지면서 채널 영역의 상부면들 및 측면들을 덮으면서 채널 영역을 가로지르도록 형성된다. 계속하여, 소오스/드레인 이온주입 후 열처리까지 진행하고 나면, 셀 영역의 활성영역(120)에 소오스(S)와 드레인(D)이 형성되고, 주변회로 영역의 활성영역(120')에 소오스(S')과 드레인(D')이 형성된다.
도 31은 도 30의 Y 방향 단면도이다. 도 31에서 좌측은 셀 영역, 우측은 주변회로 영역을 나타낸다. 도 31에서 볼 수 있는 바와 같이, 셀 영역의 활성영역(120)에는 제1 실시예에서와 같은 트윈 FinFET이, 주변회로 영역의 활성영역(120')에 트리-게이트 구조의 FinFET이 연속적으로 연결된 FinFET이 형성된다. 도 19의 주변회로 영역에 형성되며 트리-게이트 사이에 소자분리막(30a)이 개재되 어 연결되는 FinFET과는 달리, 본 실시예의 주변회로 영역에 형성되는 트리-게이트 사이에는 소자분리막이 개재되지 않는다. 이러한 구조를 멀티 FinFET이라고도 부를 수 있다. 활성영역 포토 옵션 마스크(PR)의 라인과 스페이스의 Y 방향 선폭을 잘 조절하면 각 핀(123')의 너비를 균일하게 할 수 있다.
도 21 내지 도 31을 참조하여 설명한 바와 같이, 본 실시예에 따른 반도체 소자는, 셀 영역과 주변회로 영역을 포함하는 반도체 기판(110)과, 셀 영역에 형성되고 X 방향으로 길쭉한 라인 타입이며 기판(110) 표면보다 돌출된 셀 영역 활성영역(120)과, 주변회로 영역에 형성되고 Y 방향으로 길쭉한 사각형 타입이며 기판(110) 표면보다 돌출된 주변회로 영역 활성영역(120')을 포함한다. 셀 영역 활성영역(120)에는 그 중심부에 형성된 중심 트렌치(122)를 사이에 두고 셀 영역 활성영역(120) 표면으로 이루어진 서로 평행한 제1 돌출부(123) 및 제2 돌출부(124)를 가지며 이들의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 구비한다. 그리고, 주변회로 영역 활성영역(120')에는 그 중심부에 형성된 여러 개의 다른 중심 트렌치(122')에 의해 분리된 여러 개의 다른 핀(123')을 구비한다. 각 활성영역(120, 120') 상에는 게이트 산화막(150)과 각각의 게이트 전극(165, 165')이 형성되어 있다. 각 게이트 전극(165, 165') 양 옆의 활성영역(120, 120')에는 소오스(S, S')와 드레인(D, D')이 형성되어 있다.
게이트 전극(165, 165')은 중심 트렌치(122, 122')와 동일한 폭을 가지면서 채널 영역의 상부면들 및 측면들을 덮으면서 채널 영역을 가로지르도록 형성된다. 각 활성영역(120, 120') 주위에 중심 트렌치(122, 122') 바닥과 동일한 표면 높이 를 갖는 소자분리막(130a)을 포함한다.
이상 설명한 제5 실시예예서는 기존의 트랜지스터 공정과 간단한 활성영역 포토 옵션 마스크를 이용해서 셀 영역에 두 개의 핀 채널을 가진 트윈 FinFET을 형성함과 동시에 주변회로 영역에 멀티 FinFET을 형성한다. 이를 이용하면 트랜지스터 채널 면적의 증가로 소자 속도를 빠르게 할 수 있으며 직사각형 모양의 균일한 너비의 핀을 셀 영역과 주변회로 영역에 동시에 형성할 수 있어 전류 특성이 우수한 소자를 DRAM과 같은 메모리 소자뿐만 아니라 논리 소자에서도 구현할 수 있다.
제6 실시예
도 32 내지 도 40은 제6 실시예에 따라 도 20의 레이아웃을 가지는 반도체 소자의 제조방법을 설명하기 위한 사시도들로서, 각 도면에서 좌측은 셀 영역, 우측은 주변회로 영역의 공정 단계별 중간 구조물을 도시한다. 도 32 내지 도 40에서, 도 21 내지 도 31에서 설명한 것과 동일 유사한 요소에 대해서는 동일한 참조번호를 부여하고 반복되는 설명은 생략한다.
본 실시예는 제5 실시예의 변형예로서, 주변회로 영역에 대한 공정만 다르며 셀 영역에 대한 공정은 제5 실시예에서와 동일하게 진행한다.
먼저, 도 32를 참조하여, 도 20과 같은 활성영역(120, 120')을 정의할 수 있도록 벌크 실리콘 웨이퍼와 같은 반도체 기판(110) 상에 활성영역 하드 마스크(115, 115')를 형성한다. 그런 다음, 활성영역 하드 마스크(115, 115')를 식각 마스크로 하여 기판(110)을 식각함으로써, 셀 영역 및 주변회로 영역에 활성영역(사시도상 보이지 않음)을 각각 정의하고 활성영역을 둘러싸는 트렌치를 형성 한다. 트렌치 안에 절연 물질을 채우고 활성영역 하드 마스크(115, 115')를 평탄화 종료점으로 하여 CMP 등을 이용해 평탄화시켜 활성영역 하드 마스크(115, 115')와 동등한 표면 높이를 가지는 1차 소자분리막(116)을 형성한다. 1차 소자분리막(116)에 의해, 활성영역 하드 마스크(115, 115') 측벽이 드러나지 않는다. 평탄화 공정을 목표치보다 더 진행시켜 1차 소자분리막(116)의 표면 높이가 활성영역 하드 마스크(115, 115')보다 낮아지는 경우에는 활성영역 하드 마스크(115, 115') 측벽에 스페이서를 더 형성함으로써, 활성영역 하드 마스크(115, 115') 측벽이 드러나지 않도록 한다.
도 33을 참조하여, 셀 영역과 주변회로 영역에 활성영역 포토 옵션 마스크(PR')를 형성한다. 활성영역 포토 옵션 마스크(PR')는 셀 영역은 전체적으로 덮어 보호하는 반면, 주변회로 영역의 활성영역 상에는 라인 앤드 스페이스 타입으로 형성한다. 특히, 주변회로 영역의 활성영역 상에 형성되는 라인 앤드 스페이스 타입의 포토 옵션 마스크(PR')은 활성영역 하드 마스크(115')와 그 주변의 1차 소자분리막(116) 일부가 충분히 가려질 수 있도록 디자인한다.
계속하여, 도 34에서와 같이, 활성영역 포토 옵션 마스크(PR')를 식각 마스크로 하여 주변회로 영역의 활성영역 하드 마스크(115')를 식각하여 라인 앤드 스페이스 타입의 활성영역 하드 마스크 패턴(115")를 형성한다. 그런 다음, 활성영역 포토 옵션 마스크(PR')를 제거한다.
도 35를 참조한 단계에서, 활성영역 하드 마스크(115)와 라인 앤드 스페이스 타입 활성영역 하드 마스크 패턴(115")를 등방성 식각하여 활성영역 하드 마스크(115, 115")보다 X 및 Y 방향 선폭이 축소된 하드 마스크 패턴(115a, 115a')을 형성한다. 이 때 제5 실시예에서와는 달리, 1차 소자분리막(116)과 만나는 마지막 부분의 활성영역 하드 마스크 패턴(115")은 식각되지 않는다.
그런 다음, 하드 마스크 패턴(115a, 115a') 위로 절연 물질, 예컨대 산화막을 덮고 하드 마스크 패턴(115a, 115a')를 평탄화 종료점으로 하여 CMP 등을 이용해 평탄화시킨다. 이하 도면서부터는 도 32의 단계의 1차 소자분리막(116)과 이 산화막을 합쳐 갭 필 산화막(130)으로 도시하고 지칭하기로 한다.
이후 공정은 제5 실시예와 유사하다.
도 36을 참조하여 도 20과 같은 Y 방향 셀 영역 및 주변회로 영역 게이트 전극(165, 165') 위치에 더미 게이트 패턴(135, 135')이 형성되도록, 갭 필 산화막(130)과 하드 마스크 패턴(115a, 115a')을 패터닝한다. 더미 게이트 패턴(135, 135') 형성에 의해, 하드 마스크 패턴(115a, 115a')의 대부분이 제거되고 셀 영역 중간에 하나의 채널 영역 정의 패턴(115b)이, 주변회로 영역에는 Y 방향을 따라 이격된 여러 개의 채널 영역 정의 패턴(115b')이 형성되며, 셀 영역과 주변회로 영역에는 더미 게이트 패턴(135, 135') 아래로 각 활성영역(120, 120')이 일부 드러나게 된다.
도 37을 참조하면, 더미 게이트 패턴(135, 135') 위로 산화막(140)을 증착하고 채널 영역 정의 패턴(115b, 115b')을 평탄화 종료점으로 하여 평탄화시킨다. 산화막(140)과 갭 필 산화막(130)은 유사 또는 동일 종류의 산화막이므로 둘 사이의 계면은 실제로는 존재하지 않는다. 다만 이해를 돕기 위해 가상의 계면 위치를 점선으로 도시하였다.
도 38을 참조하여, 도 37의 평탄화 단계에 의해 드러나 있던 채널 영역 정의 패턴(115b, 115b')을 습식 또는 건식 식각의 방법으로 산화막(140), 갭 필 산화막(130) 및 기판(110)에 대해 선택적으로 제거한다. 이렇게 하여, 채널 영역 정의 패턴(115b, 115b')이 있던 자리에는 개구부(145, 145')들이 형성된다. 그런 다음, 산화막(140)과 갭 필 산화막(130)을 식각 마스크로 하여 개구부(145, 145')들 아래에 있는 기판(110)을 식각하여 핀 채널로 사용될 부위를 한정한다. 앞에서도 이미 언급한 바와 같이, 핀의 너비는 활성영역(120, 120')의 Y 방향 선폭, 즉 활성영역 하드 마스크(115)와 라인 앤드 스페이스 타입 활성영역 마스크 패턴(115")의 Y 방향 선폭과 하드 마스크 패턴(115a, 115a')의 Y 방향 선폭, 즉 채널 영역 정의 패턴(115b, 115b')의 Y 방향 선폭 차이만큼으로 결정되기 때문에, 핀의 너비는 도 35를 참조하여 설명한 단계에서의 등방성 식각 시간에 의해 결정된다. 앞의 실시예에서와 마찬가지로, 기판(110)에 수직으로 채널 이온주입을 실시하는 단계를 더 수행할 수 있다.
도 39를 참조하여, 산화막(140)과 갭 필 산화막(130)을 채널 깊이와 같은 깊이가 되게 리세스시킨다. 이렇게 하면 드러난 활성영역(120, 120') 주위로 2차 소자분리막(130a)이 형성된다. 그리고, 활성영역(120, 120')에는 도 28을 참조하여 설명한 단계에서 개구부(145, 145')들을 통한 식각에 의해 핀 채널 부위에 중심 트렌치(122, 122')가 파여져 있게 된다. 이에 따라, 셀 영역의 활성영역(120)은 중심 트렌치(122)와 2차 소자분리막(130a) 사이에 기판(110) 표면으로 이루어지는 제1 돌출부(123) 및 제2 돌출부(124)가 노출된다. 제1 돌출부(123) 및 제2 돌출부(124)의 상부면들 및 측면들은 채널 영역을 제공하고, 중심 트렌치(122)를 사이에 두고 서로 평행하다. 그리고, 주변회로 영역의 활성영역(120')에는 중심 트렌치(122')를 사이에 두면서 여러 개의 핀(123')이 형성된다. 특히, 도 35를 참조하여 설명한 단계에서와 같이 1차 소자분리막(116)과 만나는 마지막 부분의 활성영역 하드 마스크 패턴(115")은 식각되지 않기 때문에, 제5 실시예에서와는 달리 가장자리(E)에 형성되는 핀을 삭제할 수 있다. 앞에서도 언급한 바와 같이, 제5 실시예에서 균일한 너비의 핀을 형성하려면 활성영역 포토 옵션 마스크(PR)의 라인과 스페이스의 Y 방향 선폭을 잘 조절할 필요가 있다. 따라서, 본 실시예에 의할 경우에는 라인과 스페이스의 Y 방향 선폭을 따로 조절하지 않아도 하나의 활성영역에 균일한 여러 개의 핀을 형성할 수 있는 장점이 있다. 한편, 앞의 실시예에서와 마찬가지로, 채널 이온주입을 기판(110)에 대해 경사 이온주입으로 실시하는 단계를 더 포함하여도 된다.
도 40을 참조하여, 활성영역(120, 120') 상에 게이트 산화막(150)을 형성한다. 그런 다음, 게이트 도전층을 형성하고 이를 패터닝하여 게이트 전극(165, 165')을 셀 영역과 주변회로 영역에 각각 형성한다. 계속하여, 소오스/드레인 이온주입 후 열처리까지 진행하고 나면, 셀 영역의 활성영역(120)에 소오스(S)와 드레인(D)이 형성되고, 주변회로 영역의 활성영역(120')에 소오스(S')와 드레인(D')이 형성된다.
도 41은 도 40의 Y 방향 단면도이다. 도 41에서 좌측은 셀 영역, 우측은 주 변회로 영역을 나타낸다. 도 41에서 볼 수 있는 바와 같이, 셀 영역에는 제1 실시예에서와 같은 트윈 FinFET이, 주변회로 영역에는 도 31의 주변회로 영역과 비교하여 가장자리에 핀이 제거된 멀티 FinFET이 형성된다.
도 42는 종래 평면 MOSFET과 본 발명에 따른 FinFET을 포함하는 반도체 소자의 채널 길이를 비교한 테이블이다.
먼저 셀 영역의 평면 MOSFET의 채널 길이가 100nm인 경우를 기준으로 하고, FinFET이나 트윈 FinFET에서의 핀 높이를 100nm라고 한다면, 제3 실시예에 따른 FinFET(도 15 참조)의 경우 유효 채널 길이가 300nm가 된다. 그리고, 제1, 제4, 제5 및 제 6 실시예에 따른 트윈 FinFET(각각 도 10, 도 19, 도 31 및 도 41 참조)의 경우 유효 채널 길이가 500nm가 된다.
다음, 주변회로 영역의 평면 MOSFET의 채널 길이가 500nm인 경우를 기준으로 하고, 멀티 FinFET이나 트윈 FinFET에서의 핀 높이를 100nm라고 한다면, 제5 실시예에 따른 멀티 FinFET(도 31 참조)의 경우 유효 채널 길이가 1300nm가 되고, 제6 실시예에 따른 멀티 FinFET(도 41 참조)의 경우 유효 채널 길이가 900nm가 된다. 그리고, 제1 및 제2 실시예에 따른 트윈 FinFET(각각 도 10 및 도 15 참조)의 경우 유효 채널 길이가 1500nm가 된다.
이와 같이, 종래 평면 MOSFET에 비하여 본 발명에 따라 FinFET, 멀티 FinFET 혹은 트윈 FinFET을 구현할 경우에 유효 채널 길이를 상당히 증가시킬 수 있으며, 전류는 이 유효 채널 길이의 증가에 비례하여 증가하기 때문에 소자의 구동 속도도 증가한다.
본 발명의 특정 실시예에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변형이 가능함은 명백하다. 예컨대, 제5 실시예에서 주변회로 영역 영역의 활성영역을 셀 영역과 동일하게 하나의 라인 형태 활성영역으로 구성할 경우 주변회로 영역 트랜지스터 역시 트윈 FinFET으로 구성할 수 있으며, 이 때에는 활성영역 옵션 포토마스크는 필요치 않다. 단, DRAM의 경우 이러한 활성영역과 비트라인 콘택간의 오버랩 마진을 고려하여야 한다. 본 발명의 범주는 첨부된 청구범위 및 그 등가물에 의해 한정된다.
이상 상술한 바와 같이, 본 발명은 활성영역 내에 중심 트렌치를 형성하여 삼차원 구조의 채널을 형성한다. 그에 따라, 소오스/드레인 콘택 면적이 감소하는 것을 방지할 수 있다. 즉, 소자분리영역 형성시 정의된 활성영역의 면적 감소없이 입체 구조의 채널 영역을 형성할 수 있다.
본 발명은 활성영역 하드 마스크를 등방성 식각하여 채널 영역을 정의하는 패턴으로 이용한다. 따라서, 채널 영역 정의 패턴 형성을 위한 별도의 물질을 도포 또는 증착하는 공정을 생략하여 공정을 단순화시킬 수 있으며 제조비용을 절감할 수 있다.
기존 FinFET 구조에서 안고 있는 활성영역 에지 모양을 레이아웃 상의 수정없이 바꾸어 동일한 너비의 핀이 형성될 수 있도록 할 수 있다. 따라서, 트랜지스 터에 필수적인 전류 특성을 안정적으로 유지할 수 있다.
한편 벌크 실리콘 기판을 사용함에 따라 SOI를 사용하는 경우에 비하여 제조단가가 저렴하며, SOI MOSFET 소자에서 가능한 플로팅 바디 효과나 드레인/소오스 사이의 항복 전압 강하, off-전류의 증가 문제가 없다.

Claims (76)

  1. 셀 영역과 주변회로 영역을 포함하는 반도체 기판;
    상기 셀 영역에 형성되고 상기 기판 표면보다 돌출된 셀 영역 활성영역;
    상기 주변회로 영역에 형성되고 상기 기판 표면보다 돌출된 주변회로 영역 활성영역;
    상기 각 활성영역 중심부에 형성된 중심 트렌치를 사이에 두고 상기 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀;
    상기 핀을 가지는 각 활성영역 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 각각의 게이트 전극; 및
    상기 각 게이트 전극 양 옆의 상기 활성영역에 형성된 소오스와 드레인을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 활성영역 주위에 상기 중심 트렌치 바닥과 동일한 표면 높이를 갖는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 활성영역 주위에 상기 중심 트렌치 바닥보다는 높고 상기 활성영역 표면보다는 낮은 표면 높이를 갖는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 게이트 전극은 상기 중심 트렌치와 동일한 폭을 가지고 상기 제1 돌출부 및 제2 돌출부의 상부면들 및 측면들을 덮으면서 신장하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 주변회로 영역 활성영역은 상기 셀 영역 활성영역보다 넓고, 상기 주변회로 영역 활성영역에는 상기 중심 트렌치가 일렬로 여러 개 형성되어 있으며, 상기 주변회로 영역의 게이트 전극은 상기 여러 개의 중심 트렌치를 지나 신장하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 게이트 산화막은 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 또는 실리콘 질화막인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 셀 영역 활성영역은 X 방향으로 길쭉한 라인 타입이고, 상기 주변회로 영역 활성영역은 Y 방향으로 길쭉한 사각형 안에 Y 방향을 따라 소정 간격을 두고 그 소정 간격만큼의 Y 방향 선폭을 가지는 사각형 개구부를 적어도 하나 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서, 상기 사각형 개구부 아래에 상기 중심 트렌치 바닥과 동일한 표면 높이를 갖는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서, 상기 사각형 개구부 아래에 상기 중심 트렌치 바닥보다는 높고 상기 활성영역 표면보다는 낮은 표면 높이를 갖는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제7항에 있어서, 상기 주변회로 영역의 중심 트렌치는 상기 사각형 개구부의 Y 방향 옆으로 형성되어 있는 것을 특징으로 하는 반도체 소자.
  11. 제7항에 있어서, 상기 게이트 전극은 Y 방향으로 신장하는 것을 특징으로 하는 반도체 소자.
  12. 제1항에 있어서, 상기 게이트 전극의 너비보다 상기 소오스 및 드레인에 형성되는 콘택 영역의 너비가 큰 것을 특징으로 하는 반도체 소자.
  13. 셀 영역과 주변회로 영역을 포함하는 반도체 기판;
    상기 셀 영역에 형성되고 X 방향으로 길쭉한 라인 타입이며 상기 기판 표면보다 돌출된 셀 영역 활성영역;
    상기 주변회로 영역에 형성되고 Y 방향으로 길쭉한 사각형 안에 Y 방향을 따라 소정 간격을 두고 그 소정 간격만큼의 Y 방향 선폭을 가지는 사각형 개구부를 적어도 하나 포함하며 상기 기판 표면보다 돌출된 주변회로 영역 활성영역;
    상기 셀 영역 활성영역 중심부에 형성된 중심 트렌치를 사이에 두고 상기 셀 영역 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀;
    상기 각 활성영역 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 각각의 게이트 전극; 및
    상기 각 게이트 전극 양 옆의 상기 활성영역에 형성된 소오스와 드레인을 포함하는 반도체 소자.
  14. 제13항에 있어서, 상기 각 활성영역 주위와 상기 사각형 개구부 아래에 상기 중심 트렌치 바닥과 동일한 표면 높이를 갖는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제13항에 있어서, 상기 각 활성영역 주위와 상기 사각형 개구부 아래에 상기 중심 트렌치 바닥보다는 높고 상기 활성영역 표면보다는 낮은 표면 높이를 갖는 소 자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제13항에 있어서, 상기 셀 영역의 게이트 전극은 상기 중심 트렌치와 동일한 폭을 가지고 상기 제1 돌출부 및 제2 돌출부의 상부면들 및 측면들을 덮으면서 신장하는 것을 특징으로 하는 반도체 소자.
  17. 제13항에 있어서, 상기 게이트 전극의 너비보다 상기 소오스 및 드레인에 형성되는 콘택 영역의 너비가 큰 것을 특징으로 하는 반도체 소자.
  18. 셀 영역과 주변회로 영역을 포함하는 반도체 기판;
    상기 셀 영역에 형성되고 X 방향으로 길쭉한 라인 타입이며 상기 기판 표면보다 돌출된 셀 영역 활성영역;
    상기 주변회로 영역에 형성되고 Y 방향으로 길쭉한 사각형 안에 Y 방향을 따라 소정 간격을 두고 그 소정 간격만큼의 Y 방향 선폭을 가지는 사각형 개구부를 적어도 하나 포함하며 상기 기판 표면보다 돌출된 주변회로 영역 활성영역;
    상기 주변회로 영역 활성영역 중심부에 형성된 중심 트렌치를 사이에 두고 상기 주변회로 영역 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀;
    상기 각 활성영역 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 각각의 게이트 전극; 및
    상기 각 게이트 전극 양 옆의 상기 활성영역에 형성된 소오스와 드레인을 포함하는 반도체 소자.
  19. 제18항에 있어서, 상기 각 활성영역 주위와 상기 사각형 개구부 아래에 상기 중심 트렌치 바닥과 동일한 표면 높이를 갖는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  20. 제18항에 있어서, 상기 각 활성영역 주위와 상기 사각형 개구부 아래에 상기 중심 트렌치 바닥보다는 높고 상기 활성영역 표면보다는 낮은 표면 높이를 갖는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  21. 제18항에 있어서, 상기 주변회로 영역 활성영역은 상기 셀 영역 활성영역보다 넓고, 상기 주변회로 영역 활성영역에는 상기 중심 트렌치가 일렬로 여러 개 형성되어 있으며, 상기 주변회로 영역의 게이트 전극은 상기 여러 개의 중심 트렌치를 지나는 것을 특징으로 하는 반도체 소자.
  22. 제18항에 있어서, 상기 주변회로 영역의 중심 트렌치는 상기 사각형 개구부의 Y 방향 옆으로 형성되어 있는 것을 특징으로 하는 반도체 소자.
  23. 제18항에 있어서, 상기 게이트 전극의 너비보다 상기 소오스 및 드레인에 형성되는 콘택 영역의 너비가 큰 것을 특징으로 하는 반도체 소자.
  24. 셀 영역과 주변회로 영역을 포함하는 반도체 기판;
    상기 셀 영역에 형성되고 X 방향으로 길쭉한 라인 타입이며 상기 기판 표면보다 돌출된 셀 영역 활성영역;
    상기 주변회로 영역에 형성되고 Y 방향으로 길쭉한 사각형 타입이며 상기 기판 표면보다 돌출된 주변회로 영역 활성영역;
    상기 셀 영역 활성영역 중심부에 형성된 중심 트렌치를 사이에 두고 상기 셀 영역 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀;
    상기 주변회로 영역 활성영역 중심부에 형성된 여러 개의 다른 중심 트렌치에 의해 분리된 여러 개의 다른 핀;
    상기 각 활성영역 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 각각의 게이트 전극; 및
    상기 각 게이트 전극 양 옆의 상기 활성영역에 형성된 소오스와 드레인을 포함하는 반도체 소자.
  25. 제24항에 있어서, 상기 각 활성영역 주위에 상기 중심 트렌치 바닥과 동일한 표면 높이를 갖는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  26. 제24항에 있어서, 상기 셀 영역의 게이트 전극은 상기 중심 트렌치와 동일한 폭을 가지고 상기 제1 돌출부 및 제2 돌출부의 상부면들 및 측면들을 덮으면서 신장하는 것을 특징으로 하는 반도체 소자.
  27. 제24항에 있어서, 상기 주변회로 영역 활성영역에 형성되는 여러 개의 다른 핀은 상기 주변회로 영역 활성영역 가장자리에는 형성되어 있지 않은 것을 특징으로 하는 반도체 소자.
  28. 제24항에 있어서, 상기 게이트 전극의 너비보다 상기 소오스 및 드레인에 형성되는 콘택 영역의 너비가 큰 것을 특징으로 하는 반도체 소자.
  29. 제1항, 제13항, 제18항 또는 제24항 중 어느 하나의 항에 있어서, 상기 반도체 기판은 실리콘 웨이퍼, SOI(Silicon-On-Insulator) 기판, SGOI(Silicon Germanium-On-Insulator) 기판 또는 실리콘 저매늄(SiGe) 웨이퍼인 것을 특징으로 하는 반도체 소자.
  30. 반도체 기판의 셀 영역과 주변회로 영역에 상기 기판 표면보다 돌출된 활성영역을 각각 정의하는 단계;
    상기 각 활성영역 중심부를 식각하여 중심 트렌치를 형성함으로써, 상기 중심 트렌치를 사이에 두고 상기 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 형성하는 단계;
    상기 핀을 가지는 상기 각 활성영역 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 게이트 전극을 각각 형성하는 단계; 및
    상기 각 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  31. 제30항에 있어서, 상기 각 활성영역 주위에 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  32. 제31항에 있어서, 상기 소자분리막은 상기 중심 트렌치 바닥과 동일한 표면 높이를 갖게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  33. 제31항에 있어서, 상기 소자분리막은 상기 중심 트렌치 바닥보다는 높고 상기 활성영역 표면보다는 낮은 표면 높이를 갖게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  34. 제30항에 있어서, 상기 게이트 전극은 상기 중심 트렌치와 동일한 폭을 가지 고 상기 제1 돌출부 및 제2 돌출부의 상부면들 및 측면들을 덮으면서 신장하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  35. 제30항에 있어서, 상기 주변회로 영역의 활성영역을 상기 셀 영역의 활성영역보다 넓게 형성하고, 상기 주변회로 영역의 활성영역에 상기 중심 트렌치를 일렬로 여러 개 형성하며, 상기 주변회로 영역의 게이트 전극이 상기 여러 개의 중심 트렌치를 지나도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  36. 제30항에 있어서, 상기 게이트 전극의 너비보다 상기 소오스 및 드레인에 형성되는 콘택 영역의 너비가 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  37. 제30항에 있어서, 상기 핀을 형성하는 단계 이후, 상기 채널 영역에 각기 다른 에너지로 여러 번에 걸쳐 이온주입을 실시하여 채널 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  38. 반도체 기판의 셀 영역과 주변회로 영역 상에 활성영역 하드 마스크를 각각 형성하는 단계;
    상기 활성영역 하드 마스크를 식각 마스크로 하여 상기 기판을 식각함으로써, 상기 셀 영역 및 주변회로 영역에 상기 기판 표면보다 돌출된 활성영역을 각각 정의하고, 상기 활성영역을 둘러싸는 트렌치를 형성하는 단계;
    상기 활성영역 하드 마스크를 등방성 식각하여 상기 활성영역의 가장자리를 노출시키는 하드 마스크 패턴을 형성하는 단계;
    상기 트렌치 안에 갭 필(gap fill) 산화막을 채우고 상기 하드 마스크 패턴을 평탄화 종료점으로 하여 평탄화시키는 단계;
    상기 갭 필 산화막과 하드 마스크 패턴을 라인 타입으로 패터닝하여 중심에 적어도 하나의 채널 영역 정의 패턴을 포함하는 더미 게이트 패턴을 형성하는 단계;
    상기 더미 게이트 패턴 위로 차단막을 증착하고 상기 채널 영역 정의 패턴을 평탄화 종료점으로 하여 평탄화시키는 단계;
    상기 차단막의 평탄화 단계에 의해 드러나 있는 상기 채널 영역 정의 패턴을 제거하여 상기 활성영역 표면을 노출시키는 개구부를 형성하는 단계;
    상기 개구부 아래에 있는 상기 활성영역을 식각하여 핀 채널로 사용될 부위에 중심 트렌치를 형성하는 단계;
    상기 차단막과 갭 필 산화막을 리세스시켜 드러난 상기 활성영역 주위로 소자분리막을 형성하고, 상기 활성영역 각각에서 상기 중심 트렌치와 상기 소자분리막 사이에 상기 기판 표면으로 이루어지고 상기 중심 트렌치를 사이에 두고 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 노출시키는 단계;
    상기 핀을 가지는 상기 각 활성영역 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 위로 게이트 전극을 각각 형성하는 단계; 및
    상기 각 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  39. 제38항에 있어서, 상기 활성영역 하드 마스크는 실리콘 질화막으로 형성하고 상기 등방성 식각은 인산(H3PO4)을 이용한 습식 식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  40. 제38항에 있어서, 상기 등방성 식각은 습식 식각 또는 플라즈마를 이용한 건식 식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  41. 제38항에 있어서, 상기 등방성 식각 시간을 조절함으로써 상기 핀의 너비를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  42. 제38항에 있어서, 상기 갭 필 산화막 평탄화에는 CMP(Chemical Mechanical Polishing) 또는 전면 식각(blanket etch)을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  43. 제38항에 있어서, 상기 차단막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  44. 제38항에 있어서, 상기 차단막의 평탄화에는 CMP 또는 전면 식각을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  45. 제38항에 있어서, 상기 게이트 산화막은 열산화 방법으로 실리콘 산화막을 성장시켜 형성하거나 ALD(Atomic Layer Deposition), CVD, PE-ALD(Plasma Enhanced-ALD) 또는 PE-CVD 방법으로 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 또는 실리콘 질화막을 증착하거나 코팅 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  46. 제38항에 있어서, 상기 게이트 전극은 상기 중심 트렌치와 동일한 폭을 가지고 상기 제1 돌출부 및 제2 돌출부의 상부면들 및 측면들을 덮으면서 신장하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  47. 제38항에 있어서, 상기 셀 영역 상의 활성영역 하드 마스크는 X 방향으로 길쭉한 라인 타입으로 형성하고, 상기 주변회로 영역 상의 활성영역 하드 마스크는 Y 방향으로 길쭉한 사각형 안에 Y 방향을 따라 소정 간격을 두고 그 소정 간격만큼의 Y 방향 선폭을 가지는 사각형 개구부를 적어도 하나 포함하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  48. 제47항에 있어서, 상기 활성영역 하드 마스크의 Y 방향 선폭과 상기 하드 마스크 패턴의 Y 방향 선폭 차이로 상기 핀의 너비를 결정하는 것을 특징으로 하는 반도체 소자의 제조방법.
  49. 제47항에 있어서, 상기 더미 게이트 패턴은 Y 방향으로 신장하게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  50. 제47항에 있어서, 상기 게이트 전극은 Y 방향으로 신장하게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  51. 제38항에 있어서, 상기 차단막과 갭 필 산화막을 상기 중심 트렌치 바닥과 동일한 높이까지 리세스시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  52. 제38항에 있어서, 상기 차단막과 갭 필 산화막을 상기 중심 트렌치 바닥보다 높은 높이로 리세스시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  53. 제38항에 있어서, 상기 셀 영역에는 상기 개구부가 형성되지 않도록 상기 개구부를 형성하기 전에 상기 셀 영역을 덮는 마스크를 형성하는 단계; 및
    상기 주변회로 영역에만 상기 중심 트렌치를 형성한 다음 상기 마스크를 제 거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  54. 제53항에 있어서, 상기 차단막과 갭 필 산화막을 상기 중심 트렌치 바닥보다 높은 높이로 리세스시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  55. 제38항에 있어서, 상기 주변회로 영역에는 상기 개구부가 형성되지 않도록 상기 개구부를 형성하기 전에 상기 주변회로 영역을 덮는 마스크를 형성하는 단계; 및
    상기 셀 영역에만 상기 중심 트렌치를 형성한 다음 상기 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  56. 제55항에 있어서, 상기 차단막과 갭 필 산화막을 상기 중심 트렌치 바닥보다 높은 높이로 리세스시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  57. 제38항에 있어서, 상기 게이트 전극의 너비보다 상기 소오스 및 드레인에 형성되는 콘택 영역의 너비가 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  58. 반도체 기판의 셀 영역 상에 X 방향으로 길쭉한 라인 타입 활성영역 하드 마스크를 형성하고 주변회로 영역 상에 Y 방향으로 길쭉한 사각형 타입 활성영역 하 드 마스크를 형성하는 단계;
    상기 활성영역 하드 마스크를 식각 마스크로 하여 상기 기판을 식각함으로써, 상기 셀 영역 및 주변회로 영역에 상기 기판 표면보다 돌출된 활성영역을 각각 정의하고, 상기 활성영역을 둘러싸는 트렌치를 형성하는 단계;
    상기 트렌치 안에 절연 물질을 채우고 상기 활성영역 하드 마스크를 평탄화 종료점으로 하여 평탄화시켜 1차 소자분리막을 형성하는 단계;
    상기 셀 영역은 전체적으로 덮어 보호하는 반면 상기 주변회로 영역의 활성영역은 X 방향으로 신장하는 라인 앤드 스페이스 타입으로 노출시키는 활성영역 포토 옵션 마스크를 형성하는 단계;
    상기 활성영역 포토 옵션 마스크를 식각 마스크로 하여 상기 주변회로 영역의 활성영역 하드 마스크를 식각하여 상기 주변회로 영역에 라인 앤드 스페이스 타입의 활성영역 하드 마스크 패턴을 형성하는 단계;
    상기 활성영역 포토 옵션 마스크를 제거하는 단계;
    상기 셀 영역의 활성영역 하드 마스크 및 상기 주변회로 영역의 라인 앤드 스페이스 타입 활성영역 하드 마스크 패턴을 등방성 식각하여 상기 각 활성영역의 가장자리를 노출시키는 하드 마스크 패턴을 형성하는 단계;
    상기 기판 위로 갭 필 산화막을 형성하고 상기 하드 마스크 패턴을 평탄화 종료점으로 하여 평탄화시키는 단계;
    상기 갭 필 산화막과 하드 마스크 패턴을 Y 방향으로 신장하는 라인 타입으로 패터닝하여 중심에 적어도 하나의 채널 영역 정의 패턴을 포함하는 더미 게이트 패턴을 형성하는 단계;
    상기 더미 게이트 패턴 위로 차단막을 증착하고 상기 채널 영역 정의 패턴을 평탄화 종료점으로 하여 평탄화시키는 단계;
    상기 차단막의 평탄화 단계에 의해 드러나 있는 상기 채널 영역 정의 패턴을 제거하여 상기 활성영역 표면을 노출시키는 개구부를 형성하는 단계;
    상기 차단막과 갭 필 산화막을 식각 마스크로 하여 상기 개구부 아래에 있는 상기 활성영역을 식각하여 중심 트렌치를 형성하는 단계;
    상기 차단막과 갭 필 산화막을 리세스시켜 드러난 상기 활성영역 주위로 2차 소자분리막을 형성하고, 상기 셀 영역의 활성영역에 상기 중심 트렌치와 상기 2차 소자분리막 사이에 상기 기판 표면으로 이루어지고 상기 중심 트렌치를 사이에 두고 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 노출시키고 상기 주변회로 영역의 활성영역에 상기 중심 트렌치를 사이에 두고 Y 방향으로 정렬된 여러 개의 다른 핀을 노출시키는 단계;
    상기 각 활성영역 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 위로 게이트 전극을 각각 형성하는 단계; 및
    상기 각 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  59. 제58항에 있어서, 상기 활성영역 하드 마스크는 실리콘 질화막으로 형성하고 상기 등방성 식각은 인산(H3PO4)을 이용한 습식 식각으로 실시하며 상기 차단막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  60. 제58항에 있어서, 상기 등방성 식각은 습식 식각 또는 플라즈마를 이용한 건식 식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  61. 제58항에 있어서, 상기 핀의 너비는 상기 셀 영역의 활성영역 하드 마스크 및 상기 주변회로 영역의 라인 앤드 스페이스 타입 활성영역 하드 마스크 패턴의 Y 방향 선폭과 상기 하드 마스크 패턴의 Y 방향 선폭 차이만큼으로 결정하는 것을 특징으로 하는 반도체 소자의 제조방법.
  62. 제58항에 있어서, 상기 셀 영역의 게이트 전극은 상기 중심 트렌치와 동일한 폭을 가지고 상기 제1 돌출부 및 제2 돌출부의 상부면들 및 측면들을 덮으면서 신장하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  63. 제58항에 있어서, 상기 주변회로 영역의 게이트 전극은 상기 중심 트렌치와 동일한 폭을 가지고 상기 여러 개의 핀을 지나도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  64. 제58항에 있어서, 상기 차단막과 갭 필 산화막을 상기 중심 트렌치 바닥과 동일한 높이까지 리세스시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  65. 제58항에 있어서, 상기 1차 소자분리막은 상기 활성영역 하드 마스크와 동등한 표면 높이를 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  66. 제58항에 있어서, 상기 1차 소자분리막 표면 높이가 활성영역 하드 마스크보다 낮은 경우 상기 활성영역 하드 마스크 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  67. 제65항 또는 제66항에 있어서, 상기 주변회로 영역의 활성영역 포토 옵션 마스크는 상기 주변회로 영역의 활성영역 하드 마스크와 그 주변의 상기 1차 소자분리막 일부가 충분히 가려질 수 있도록 디자인하는 것을 특징으로 하는 반도체 소자의 제조방법.
  68. 제58항에 있어서, 상기 등방성 식각 단계에서 상기 1차 소자분리막과 만나는 마지막 부분의 상기 라인 앤드 스페이스 타입 활성영역 하드 마스크 패턴은 식각되지 않게 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  69. 제58항에 있어서, 상기 주변회로 영역의 활성영역에 형성되는 여러 개의 핀 중 가장자리에 형성되는 핀은 삭제하는 것을 특징으로 하는 반도체 소자의 제조방법.
  70. 제58항에 있어서, 상기 게이트 전극의 너비보다 상기 소오스 및 드레인에 형성되는 콘택 영역의 너비가 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  71. 제38항 또는 제58항에 있어서, 상기 중심 트렌치를 형성하는 단계 이후, 상기 활성영역 안으로 채널 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  72. 제71항에 있어서, 상기 이온주입은 각기 다른 에너지로 여러 번에 걸쳐 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  73. 제71항에 있어서, 상기 이온주입은 상기 기판에 대하여 수직하게 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  74. 제38항 또는 제58항에 있어서, 상기 핀을 노출시키는 단계 이후, 상기 활성영역 안으로 채널 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  75. 제74항에 있어서, 상기 이온주입은 각기 다른 에너지로 여러 번에 걸쳐 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  76. 제74항에 있어서, 상기 이온주입은 상기 기판에 대하여 경사 이온주입으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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