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KR102227128B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR102227128B1
KR102227128B1 KR1020140117063A KR20140117063A KR102227128B1 KR 102227128 B1 KR102227128 B1 KR 102227128B1 KR 1020140117063 A KR1020140117063 A KR 1020140117063A KR 20140117063 A KR20140117063 A KR 20140117063A KR 102227128 B1 KR102227128 B1 KR 102227128B1
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정수연
이동구
이태종
임재포
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삼성전자주식회사
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

소오스/드레인으로 사용되는 에피택셜막의 씨드 역할을 하는 핀의 높이를 줄여줌으로써, 소오스/드레인의 크기를 감소시키고 신뢰성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 상기 반도체 장치는 기판 상에 형성되고, 제1 방향으로 연장되고, 제1 내지 제3 부분을 포함하는 제1 핀형 액티브 패턴으로, 상기 제1 내지 제3 부분은 상기 제1 방향으로 순차적으로 배치되고, 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이보다 높은 제1 핀형 액티브 패턴, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 상에 형성되는 게이트 전극, 및 상기 제3 부분 상에 형성되는 제1 소오스/드레인을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소오스/드레인으로 사용되는 에피택셜막의 씨드 역할을 하는 핀의 높이를 줄여줌으로써, 소오스/드레인의 크기를 감소시키고 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 소오스/드레인으로 사용되는 에피택셜막의 씨드 역할을 하는 핀의 높이를 줄여줌으로써, 소오스/드레인의 크기를 감소시키고 신뢰성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에 형성되고, 제1 방향으로 연장되고, 제1 내지 제3 부분을 포함하는 제1 핀형 액티브 패턴으로, 상기 제1 내지 제3 부분은 상기 제1 방향으로 순차적으로 배치되고, 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이보다 높은 제1 핀형 액티브 패턴, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 상에 형성되는 게이트 전극, 및 상기 제3 부분 상에 형성되는 제1 소오스/드레인을 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판 상에 형성되고, 상기 제1 핀형 액티브 패턴의 측벽 일부와 접하는 필드 절연막을 더 포함하고, 상기 제3 부분의 측벽은 상기 필드 절연막과 전체적으로 접한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 상면으로부터 제1 높이에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 제2 부분의 상면과 상기 제1 부분의 상면의 프로파일은 비연속되고, 상기 제2 방향으로 마주하는 상기 제2 부분의 양 측벽과, 상기 제2 방향으로 마주하는 상기 제1 부분의 양 측벽의 프로파일은 비연속된다.
본 발명의 몇몇 실시예에서, 상기 제1 부분은 연결 측벽을 포함하고, 상기 연결 측벽은 상기 제1 부분의 상면과 상기 제2 부분의 상면을 연결하고, 상기 제1 부분의 양 측벽과 상기 제2 부분의 양 측벽을 연결한다.
본 발명의 몇몇 실시예에서, 상기 제2 부분 상에 형성되고, 상기 제2 방향으로 연장되는 게이트 스페이서를 더 포함하고, 상기 게이트 스페이서는 상기 연결 측벽과 오버랩된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 내지 제3 부분을 포함하고 상기 제1 내지 제3 부분은 상기 제1 방향으로 순차적으로 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제3 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제4 내지 제6 부분을 포함하고 상기 제4 내지 제6 부분은 상기 제3 방향으로 순차적으로 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제4 부분 상에 형성되는 제2 게이트 전극과, 상기 제6 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고, 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이 및 상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제6 부분의 상면까지의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이와 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 상기 제2 부분 상에 형성되는 제1 게이트 스페이서를 더 포함하고, 상기 제2 트랜지스터는 상기 제5 부분 상에 형성되는 제2 게이트 스페이서를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판 상에 형성되고, 상기 제1 핀형 액티브 패턴의 측벽 일부와 접하는 필드 절연막을 더 포함하고, 상기 제3 부분의 측벽은 상기 필드 절연막과 전체적으로 접한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 SRAM 영역이고, 상기 제2 영역은 로직 영역이다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 SRAM의 PMOS 형성 영역이고, 상기 제2 영역은 SRAM의 NMOS 형성 영역이다.
본 발명의 몇몇 실시예에서, 상기 제2 소오스/드레인의 상기 제4 방향으로의 폭은 상기 제1 소오스/드레인의 상기 제2 방향으로의 폭보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제2 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제3 방향으로 양측에 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고, 상기 제2 소오스/드레인의 상기 제4 방향으로의 폭은 상기 제1 소오스/드레인의 상기 제2 방향으로의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 액티브 패턴은 상기 제1 부분과 상기 제2 부분 사이에 배치되는 제5 부분을 포함하고, 상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 낮고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 제2 소오스/드레인의 높이는 상기 제1 소오스/드레인의 높이보다 높다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제2 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제3 방향으로 양측에 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고, 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 높다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 필드 절연막에 의해 정의되고, 제1 방향으로 연장되고, 상기 제1 방향으로 순차적으로 배열되는 제1 내지 제3 부분을 포함하고, 상기 필드 절연막의 상면보다 위로 돌출되는 핀형 액티브 패턴을 형성하고, 상기 제1 부분 상에서, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 핀형 액티브 패턴과 교차하는 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극을 마스크로 이용하여, 상기 필드 절연막의 상면 위로 돌출된 상기 제2 부분 및 제3 부분을 트리밍하고, 상기 트리밍 후, 상기 제2 부분 및 상기 더미 게이트 전극의 측벽 상에 게이트 스페이서를 형성하고, 상기 더미 게이트 전극을 마스크로 이용하여, 상기 제3 부분 내에 리세스를 형성하고, 상기 제3 부분 상에, 상기 리세스를 채우는 소오스/드레인을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1에서, 핀형 액티브 패턴 및 필드 절연막만을 도시한 도면이다.
도 3 및 도 4는 각각 도 1의 반도체 장치의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도이다.
도 5 및 도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 7 내지 도 9는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 11은 도 10의 A - A 및 E - E를 따라 절단한 단면도이다.
도 12는 도 10의 C - C 및 F - F를 따라 절단한 단면도이다.
도 13은 도 10의 D - D 및 G - G를 따라서 절단한 단면도이다.
도 14는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15 내지 도 17은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 18은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19 내지 도 21은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 22 및 도 23은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 24는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 25 내지 도 32는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 33 및 도 34는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 36 및 도 37은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1에서, 핀형 액티브 패턴 및 필드 절연막만을 도시한 도면이다. 도 3 및 도 4는 각각 도 1의 반도체 장치의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도이다. 설명의 편의를 위해서, 도 1에서는 층간 절연막(150)을 도시하지 않았다.
도 1 내지 도 4를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 필드 절연막(105), 제1 핀형 액티브 패턴(110), 제1 게이트 전극(120), 제1 게이트 스페이서(140), 제1 소오스/드레인(130) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀형 액티브 패턴(110)은 기판(100)으로부터 돌출되어, 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 액티브 패턴(110)의 측벽 일부를 덮고 있기 때문에, 제1 핀형 액티브 패턴(110)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있다. 필드 절연막(105)은 제1 핀형 액티브 패턴(110)의 측벽 일부와 접한다. 제1 핀형 액티브 패턴(110)은 필드 절연막(105)에 의해 정의된다.
제1 핀형 액티브 패턴(110)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 핀형 액티브 패턴(110)은 제1 부분(111), 제2 부분(112) 및 제3 부분(113)을 포함한다. 제1 핀형 액티브 패턴(110)의 제1 부분(111), 제2 부분(112) 및 제3 부분(113)은 제1 방향(X1)으로 순차적으로 배치될 수 있다.
다시 말하면, 제1 핀형 액티브 패턴의 제2 부분(112)은 제1 핀형 액티브 패턴의 제1 부분(111)을 중심으로 제1 방향(X1)으로 양측에 배치된다. 또한, 제1 핀형 액티브 패턴의 제3 부분(113)은 제1 핀형 액티브 패턴의 제1 부분(111)을 중심으로 제1 방향(X1)으로 양측에 배치된다.
도 2에서 도시된 것과 같이, 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)과 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)은 필드 절연막의 상면(105u)보다 위로 돌출되어 있다. 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u)은 필드 절연막의 상면(105u)보다 위로 돌출되지 않을 수 있지만, 이에 제한되는 것은 아니다.
제1 핀형 액티브 패턴의 제1 부분(111) 및 제1 핀형 액티브 패턴의 제2 부분(112)은 필드 절연막(105) 위로 돌출될 수 있고, 제1 핀형 액티브 패턴의 제3 부분(113)은 필드 절연막(105) 위로 돌출되지 않을 수 있다. 제1 핀형 액티브 패턴의 제3 부분(113)의 측벽(113s)는 필드 절연막(105)과 전체적으로 접할 수 있다.
기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)까지의 높이는 제1 높이(h1)이고, 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)까지의 높이는 제2 높이(h2)이고, 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u)까지의 높이는 제3 높이(h3)이다.
제1 핀형 액티브 패턴의 제2 부분(112)은 제1 핀형 액티브 패턴의 제1 부분(111)보다 리세스되어 있고, 제1 핀형 액티브 패턴의 제3 부분(113)은 제1 핀형 액티브 패턴의 제2 부분(112)보다 리세스되어 있다.
다시 말하면, 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)까지의 높이(h1)은 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)까지의 높이(h2)보다 높다. 또한, 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)까지의 높이(h2)은 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u)까지의 높이(h3)보다 높다.
기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)까지의 높이(h1)은 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)까지의 높이(h2)보다 높기 때문에, 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)과, 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)의 프로파일은 연속적이지 않을 수 있다.
즉, 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)과 제1 핀형 액티브 패턴의 제2 부분(112) 사이에, 예를 들어, 계단과 같은 단차가 있을 수 있다.
제1 핀형 액티브 패턴의 제1 부분(111)은 제2 방향(Y1)으로 마주하는 측벽(111s)과, 제1 방향(X1)으로 마주하는 연결 측벽(111c)를 포함할 수 있다. 제1 핀형 액티브 패턴의 제2 부분(112)은 제2 방향(Y1)으로 마주하는 측벽(112s)과, 제1 방향(X1)으로 마주하는 연결 측벽(112c)를 포함할 수 있다.
도 2에서 도시된 것과 같이, 제2 방향(Y1)으로 마주하는 제1 핀형 액티브 패턴의 제1 부분(111)의 측벽(111s)과, 제2 방향(Y1)으로 마주하는 제1 핀형 액티브 패턴의 제2 부분(112)의 측벽(112s)의 프로파일은 연속적이지 않을 수 있지만, 이에 제한되는 것은 아니다.
즉, 제2 방향(Y1)으로 마주하는 제1 핀형 액티브 패턴의 제1 부분(111)의 측벽(111s)과, 제2 방향(Y1)으로 마주하는 제1 핀형 액티브 패턴의 제2 부분(112)의 측벽(112s)의 프로파일은 연속적일 수 있고, 제1 핀형 액티브 패턴의 제2 부분(112)만이 제1 핀형 액티브 패턴의 제1 부분(111)보다 리세스될 수 있다.
하지만, 설명의 편의상, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u) 및 측벽(111s)는 각각 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u) 및 측벽(112s)과 불연속적으로 만나는 것으로 설명한다.
제1 핀형 액티브 패턴의 제1 부분(111)의 연결 측벽(111c)는 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)과 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)을 연결한다. 또한, 제1 핀형 액티브 패턴의 제1 부분(111)의 연결 측벽(111c)는 제1 핀형 액티브 패턴의 제1 부분(111)의 측벽(111s)과 제1 핀형 액티브 패턴의 제2 부분(112)의 측벽(112s)을 연결한다.
제1 핀형 액티브 패턴(110)과 필드 절연막의 상면(105u)이 만나는 경계에서, 제1 핀형 액티브 패턴의 제1 부분(111)의 제1 폭(w1)과, 제1 핀형 액티브 패턴의 제2 부분(112)의 제2 폭(w2)과, 제1 핀형 액티브 패턴의 제3 부분(113)의 제3 폭(w3)은 서로 동일하다.
하지만, 필드 절연막의 상면(105u)으로부터 필드 절연막(105) 상으로 제1 거리(L)만큼 이격된 지점에서, 제1 핀형 액티브 패턴의 제1 부분(111)의 폭(w11)과, 제1 핀형 액티브 패턴의 제2 부분(112)의 폭(w21)은 서로 다를 수 있다. 예를 들어, 제1 핀형 액티브 패턴의 제1 부분(111)의 폭(w11)은 제1 핀형 액티브 패턴의 제2 부분(112)의 폭(w21)보다 클 수 있다.
설명의 편의성을 위해서, 필드 절연막의 상면(105u)은 평평한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 실시예들에 따른 반도체 장치에서, 필드 절연막의 상면(105u)으로부터 필드 절연막(105) 상으로 제1 거리(L)는 제1 핀형 액티브 패턴(110)과 필드 절연막의 상면(105u)이 접하는 지점을 기준으로 측정한다.
제1 핀형 액티브 패턴의 제2 부분(112)과 필드 절연막의 상면(105u)이 접하는 경계에서, 필드 절연막(105)과 접하는 부분의 제1 핀형 액티브 패턴(110)의 폭과, 필드 절연막(105) 위로 돌출된 부분의 제1 핀형 액티브 패턴(110)의 폭은 제2 폭(w2)으로 동일할 수 있지만, 이에 제한되는 것은 아니다.
제1 핀형 액티브 패턴(110)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 액티브 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 액티브 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 액티브 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 핀형 액티브 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 액티브 패턴(110)은 실리콘을 포함하는 것으로 설명한다.
제1 게이트 전극(120)은 제2 방향(Y1)으로 연장되어, 제1 핀형 액티브 패턴(110)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120)은 제1 핀형 액티브 패턴(110) 및 필드 절연막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 제1 게이트 전극(120)은 제1 핀형 액티브 패턴의 제1 부분(111) 상에 형성된다.
제1 게이트 전극(120)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(120)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG2)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 예를 들어, W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(120)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(120)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(120)의 측벽 상에 형성될 수 있다.
제1 게이트 스페이서(140)는 제1 핀형 액티브 패턴의 제2 부분(112) 상에 형성될 수 있다. 좀 더 구체적으로, 제1 게이트 스페이서(140)는 필드 절연막(105) 위로 돌출된 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u) 및 측벽(112s) 상에 형성될 수 있다.
기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)까지의 높이(h1)은 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)까지의 높이(h2)보다 높기 때문에, 제1 게이트 스페이서(140)의 일부는 제1 핀형 액티브 패턴의 제1 부분(111)의 연결 측벽(111c)과 오버랩될 수 있다. 예를 들어, 제1 게이트 스페이서(140)의 일부는 제1 핀형 액티브 패턴의 제1 부분(111)의 연결 측벽(111c)과 접촉할 수 있다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
제1 게이트 절연막(125)은 제1 핀형 액티브 패턴(110)과 제1 게이트 전극(120) 사이에 형성될 수 있다. 또한, 제1 게이트 절연막(125)은 제1 게이트 스페이서(140)와 제1 게이트 전극(120) 사이에 형성될 수 있다.
제1 게이트 절연막(125)은 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)과 측벽(111s)에 형성될 수 있다. 제1 게이트 절연막(110)은 제1 게이트 전극(120)과 필드 절연막(105) 사이에 배치될 수 있다. 또한, 제1 게이트 절연막(125)은 제1 게이트 스페이서(140)의 측벽을 따라 형성될 수 있다.
제1 게이트 절연막(125)은 제1 핀형 액티브 패턴의 제1 부분(111) 상에 형성되고, 제1 게이트 스페이서(140)는 제1 핀형 액티브 패턴의 제2 부분(112) 상에 형성된다. 따라서, 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u) 상에서 제1 게이트 스페이서(140)의 측벽을 따라서 형성된 제1 게이트 절연막(125)의 높이는 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u) 상에서의 제1 게이트 스페이서(140)의 높이보다 낮다.
제1 게이트 절연막(125)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(125)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 소오스/드레인(130)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140)의 양측에, 제1 핀형 액티브 패턴(110) 상에 형성된다. 제1 소오스/드레인(130)은 제1 핀형 액티브 패턴의 제3 부분(113) 상에 형성된다.
좀 더 구체적으로, 제1 소오스/드레인(130)은 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u) 및 제1 핀형 액티브 패턴의 제2 부분(112)의 연결 측면(112c) 상에 형성된다.
제1 소오스/드레인(130)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 소오스/드레인(130)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 1 및 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
본 발명의 제1 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 제1 소오스/드레인(130)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 액티브 패턴(110)(예를 들어, 제1 핀형 액티브 패턴의 제1 부분(111))에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 제1 소오스/드레인(130)은 제1 핀형 액티브 패턴(110)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 제1 핀형 액티브 패턴(110)이 Si일 때, 제1 소오스/드레인(130)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC 또는 탄소를 포함하는 실리콘(Si:C))일 수 있다.
덧붙여, 도 1 내지 도 4에서 도시하지 않았지만, 제1 소오스/드레인(130)과 제1 핀형 액티브 패턴 사이에 씨드층(seed layer)이 형성되어 있을 수 있다. 이 때, 씨드층은 제1 소오스/드레인(130)에 포함되는 층일 수 있다.
또한, 도 1, 도 3 및 도 4에서 도시하지 않았지만, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인(130)은 제1 소오스/드레인(130) 상에 형성되는 금속 실리사이드층을 더 포함할 수 있다.
도 5 및 도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5 및 도 6을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 제1 핀 스페이서(135)를 더 포함한다.
본 발명의 제2 실시예에 따른 반도체 장치에서, 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u)은 필드 절연막의 상면(105u)보다 위로 돌출되어 있을 수 있다. 즉, 제1 핀형 액티브 패턴의 제3 부분(113)은 필드 절연막(105) 위로 돌출되어 있다.
제1 핀형 액티브 패턴의 제3 부분(113)과 필드 절연막의 상면(105u) 사이의 경계에서 제1 핀형 액티브 패턴의 제3 부분(113)의 폭은, 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u)의 폭보다 좁은 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 핀 스페이서(135)는 필드 절연막의 상면(105u)보다 위로 돌출된 제1 핀형 액티브 패턴의 제3 부분(113)의 측벽(113s) 상에 형성된다.
필드 절연막의 상면(105u)으로부터 제1 핀 스페이서(135)의 최상부까지의 높이는 필드 절연막의 상면(105u)보다 위로 돌출된 제1 핀형 액티브 패턴의 제3 부분(113)의 높이와 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 핀 스페이서(135)은 돌출된 제1 핀형 액티브 패턴의 제3 부분(113)의 측벽(113s) 상에 형성되므로, 제1 핀 스페이서(135)는 제1 방향(X1)으로 연장될 수 있다.
제1 핀 스페이서(135)는 제1 게이트 전극(120)의 측벽에 형성된 제1 게이트 스페이서(140)와 물질적으로 서로 연결된다. 제1 핀 스페이서(135) 및 제1 게이트 스페이서(140)가 서로 연결되는 것은 제1 핀 스페이서(135) 및 제1 게이트 스페이서(140)가 동일 레벨에서 형성되기 때문이다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제1 핀 스페이서(135)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 핀 스페이서(135)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
제1 소오스/드레인(130)은 필드 절연막의 상면(105u)보다 위로 돌출된 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u) 상에 형성된다.
도 7 내지 도 9는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7 내지 도 9를 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 핀형 액티브 패턴(110) 및 제4 핀형 액티브 패턴(410)은 기판(100) 상에 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 핀형 액티브 패턴(110)과 제4 핀형 액티브 패턴(410)은 필드 절연막(105)을 사이에 두고, 인접하여 형성된다.
제4 핀형 액티브 패턴(410)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있다. 제4 핀형 액티브 패턴(410)은 제1 핀형 액티브 패턴(110)과 마찬가지로 필드 절연막(105)에 의해 정의된다.
제4 핀형 액티브 패턴(410)은 제1 부분(411), 제2 부분(412) 및 제3 부분(413)을 포함한다. 제4 핀형 액티브 패턴(410)의 제1 부분(411), 제2 부분(412) 및 제3 부분(413)은 제1 방향(X1)으로 순차적으로 배치될 수 있다.
다시 말하면, 제4 핀형 액티브 패턴의 제2 부분(412)은 제4 핀형 액티브 패턴의 제1 부분(411)을 중심으로 제1 방향(X1)으로 양측에 배치된다. 또한, 제4 핀형 액티브 패턴의 제3 부분(413)은 제4 핀형 액티브 패턴의 제1 부분(411)을 중심으로 제1 방향(X1)으로 양측에 배치된다.
도 7 및 도 9에서 도시된 것과 같이, 제4 핀형 액티브 패턴의 제1 부분(411)의 상면과 제4 핀형 액티브 패턴의 제2 부분(412)의 상면은 필드 절연막의 상면(105u)보다 위로 돌출되어 있다. 제4 핀형 액티브 패턴의 제3 부분(413)의 상면은 필드 절연막의 상면(105u)보다 위로 돌출되지 않을 수 있지만, 이에 제한되는 것은 아니다.
제4 핀형 액티브 패턴의 제2 부분(412)은 제4 핀형 액티브 패턴의 제1 부분(411)보다 리세스되어 있고, 제4 핀형 액티브 패턴의 제3 부분(413)은 제4 핀형 액티브 패턴의 제2 부분(412)보다 리세스되어 있다.
다시 말하면, 기판(100)의 상면으로부터 제4 핀형 액티브 패턴의 제1 부분(411)의 상면까지의 높이(h41)은 기판(100)의 상면으로부터 제4 핀형 액티브 패턴의 제2 부분(412)의 상면까지의 높이(h42)보다 높다. 또한, 기판(100)의 상면으로부터 제4 핀형 액티브 패턴의 제2 부분(412)의 상면까지의 높이(h42)은 기판(100)의 상면으로부터 제4 핀형 액티브 패턴의 제3 부분(413)의 상면까지의 높이(h43)보다 높다.
제1 게이트 전극(120)은 제2 방향(Y1)으로 연장되어, 제1 핀형 액티브 패턴(110) 및 제4 핀형 액티브 패턴(410)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120)은 제1 핀형 액티브 패턴(110)과, 제4 핀형 액티브 패턴(410)과, 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 핀형 액티브 패턴의 제1 부분(111) 및 제4 핀형 액티브 패턴의 제1 부분(411) 상에 형성된다.
제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장되고, 제1 핀형 액티브 패턴의 제2 부분(112) 및 제4 핀형 액티브 패턴의 제2 부분(412) 상에 형성될 수 있다.
제1 게이트 절연막(125)은 제1 핀형 액티브 패턴(110)과 제1 게이트 전극(120) 사이 및, 제4 핀형 액티브 패턴(410)과 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(125)은 제1 핀형 액티브 패턴의 제1 부분(111)의 상면 및 측벽과, 제4 핀형 액티브 패턴의 제1 부분(411)의 상면 및 측벽에 형성될 수 있다.
제4 소오스/드레인(430)은 제1 게이트 전극(120)의 양측에, 제4 핀형 액티브 패턴(410) 상에 형성된다. 다시 말하면, 제4 소오스/드레인(430)은 제4 핀형 액티브 패턴의 제3 부분(413) 상에 형성될 수 있다.
제4 소오스/드레인(430)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제4 소오스/드레인(430)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 7에서는 예시적으로 다이아몬드 형상(또는 오각형 형상)을 도시하였으나, 이에 한정되지 않는다.
제4 소오스/드레인(430)은 제1 소오스/드레인(130)과 동일한 도전형을 가질 수 있다. 또한, 제4 소오스/드레인(430)은 제1 소오스/드레인(130)과 동일한 물질을 포함할 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제4 소오스/드레인(430)은 제1 소오스/드레인(130)과 접촉하여 연결될 수 있다. 즉, 제4 소오스/드레인(430)은 제1 소오스/드레인(130)과 전기적으로 연결될 수 있다.
제1 소오스/드레인(130)과 제4 소오스/드레인(430)이 접하므로, 제1 소오스/드레인(130)과 제4 소오스/드레인(430) 사이에는, 층간 절연막(150)이 형성되지 않아서, 에어갭(air gap)(155)이 배치될 수 있다.
도 10 내지 도 13을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명한다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 11은 도 10의 A - A 및 E - E를 따라 절단한 단면도이다. 도 12는 도 10의 C - C 및 F - F를 따라 절단한 단면도이다. 도 13은 도 10의 D - D 및 G - G를 따라서 절단한 단면도이다.
도 10 내지 도 13을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 기판(100), 제2 핀형 액티브 패턴(210), 제3 핀형 액티브 패턴(310), 제2 게이트 전극(220), 제3 게이트 전극(320), 제2 게이트 스페이서(240), 제3 게이트 스페이서(340), 제2 소오스/드레인(230) 및 제3 소오스/드레인(330) 등을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 영역(I)에는 제1 트랜지스터(201)가 형성되고, 제2 영역(II)에는 제2 트랜지스터(301)가 형성될 수 있다.
제1 트랜지스터(201)는 제2 핀형 액티브 패턴(210)과, 제2 게이트 전극(220)과, 제2 게이트 스페이서(240)와, 제2 소오스/드레인(230) 등을 포함한다.
제2 핀형 액티브 패턴(210)에 대한 설명은 도 1 내지 도 4에서 설명한 제1 핀형 액티브 패턴(110)에 대한 설명과 실질적으로 동일할 수 있으므로, 간략히 설명한다.
제2 핀형 액티브 패턴(210)은 기판(100) 상에, 제3 방향(X2)을 따라서 길게 연장될 수 있다. 제2 핀형 액티브 패턴(210)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있다. 제2 핀형 액티브 패턴(210)은 필드 절연막(105)에 의해 정의된다.
제2 핀형 액티브 패턴(210)은 제1 부분(211), 제2 부분(212) 및 제3 부분(213)을 포함한다. 제2 핀형 액티브 패턴(210)의 제1 부분(211), 제2 부분(212) 및 제3 부분(213)은 제3 방향(X2)으로 순차적으로 배치될 수 있다.
제2 핀형 액티브 패턴의 제2 부분(212) 및 제2 핀형 액티브 패턴의 제3 부분(213)은 각각 제2 핀형 액티브 패턴의 제1 부분(211)을 중심으로 제3 방향(X2)으로 양측에 배치된다.
제2 핀형 액티브 패턴의 제1 부분(211)의 상면과 제2 핀형 액티브 패턴의 제2 부분(212)의 상면은 필드 절연막의 상면(105u)보다 위로 돌출되어 있다.
제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u)은 필드 절연막의 상면(105u)보다 위로 돌출되지 않을 수 있지만, 이에 제한되는 것은 아니다. 즉, 제2 핀형 액티브 패턴의 제3 부분(213)의 측벽은 필드 절연막(105)과 전체적으로 접할 수 있다.
기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제1 부분(211)의 상면까지의 높이(h4)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)보다 높다. 또한, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제3 부분(213)의 상면까지의 높이(h6)보다 높다.
예를 들어, 제2 핀형 액티브 패턴의 제1 부분(211)의 상면과, 제2 핀형 액티브 패턴의 제2 부분(212)의 상면의 프로파일은 연속적이지 않을 수 있다. 즉, 제2 핀형 액티브 패턴의 제1 부분(211)의 상면과 제2 핀형 액티브 패턴의 제2 부분(212) 사이에, 예를 들어, 계단과 같은 단차가 있을 수 있다.
도 12에서, 제2 핀형 액티브 패턴의 제2 부분(212)에서, 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212)의 폭은 필드 절연막(105)과 접하는 제2 핀형 액티브 패턴의 제2 부분(212)의 폭보다 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제2 게이트 전극(220)은 제4 방향(Y2)으로 연장되어, 제2 핀형 액티브 패턴의 제1 부분(211) 상에 형성될 수 있다. 제2 게이트 전극(220)은 금속층(MG3, MG4)을 포함할 수 있다. 제2 게이트 전극(220)은 도시된 것과 같이, 2층 이상의 금속층(MG3, MG4)이 적층될 수 있다. 제2 게이트 전극(220)은 도 1 내지 도 4를 통해 설명한 제1 게이트 전극(120)에 포함되는 물질을 포함할 수 있다.
제2 게이트 스페이서(240)는 제4 방향(Y2)으로 연장된 제2 게이트 전극(220)의 측벽 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 핀형 액티브 패턴의 제2 부분(212) 상에 형성될 수 있다.
제2 게이트 절연막(225)은 제2 핀형 액티브 패턴(210)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 또한, 제2 게이트 절연막(225)은 제2 게이트 스페이서(240)와 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 절연막(225)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
제2 게이트 절연막(225)은 제2 핀형 액티브 패턴의 제1 부분(211) 상에 형성되고, 제2 게이트 스페이서(240)는 제2 핀형 액티브 패턴의 제2 부분(212) 상에 형성된다. 따라서, 제2 핀형 액티브 패턴의 제1 부분(211)의 상면 상에서 제2 게이트 스페이서(240)의 측벽을 따라서 형성된 제2 게이트 절연막(225)의 높이는 제2 핀형 액티브 패턴의 제2 부분(212)의 상면 상에서의 제2 게이트 스페이서(240)의 높이보다 낮다.
제2 소오스/드레인(230)은 제2 게이트 전극(220)의 양측에, 제2 핀형 액티브 패턴(210) 상에 형성된다. 제2 소오스/드레인(230)은 제2 핀형 액티브 패턴의 제3 부분(213) 상에 형성된다.
좀 더 구체적으로, 제2 소오스/드레인(230)은 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u) 및 제2 핀형 액티브 패턴의 제2 부분(212)의 연결 측면(212c) 상에 형성된다.
제2 트랜지스터(301)는 제3 핀형 액티브 패턴(310)과, 제3 게이트 전극(320)과, 제3 게이트 스페이서(340)와, 제3 소오스/드레인(330) 등을 포함한다.
제3 핀형 액티브 패턴(310)은 기판(100) 상에, 제5 방향(X3)을 따라서 길게 연장될 수 있다. 제3 핀형 액티브 패턴(310)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있다. 제3 핀형 액티브 패턴(310)은 필드 절연막(105)에 의해 정의된다.
제3 핀형 액티브 패턴(310)은 제1 부분(311), 제2 부분(312) 및 제3 부분(313)을 포함한다. 제3 핀형 액티브 패턴(310)의 제1 부분(311), 제2 부분(312) 및 제3 부분(313)은 제5 방향(X3)으로 순차적으로 배치될 수 있다.
제3 핀형 액티브 패턴의 제2 부분(312) 및 제3 핀형 액티브 패턴의 제3 부분(313)은 각각 제3 핀형 액티브 패턴의 제1 부분(311)을 중심으로 제5 방향(X3)으로 양측에 배치된다.
제3 핀형 액티브 패턴의 제1 부분(311)의 상면과 제3 핀형 액티브 패턴의 제2 부분(312)의 상면은 필드 절연막의 상면(105u)보다 위로 돌출되어 있다.
제3 핀형 액티브 패턴의 제3 부분(313)의 상면(313u)은 필드 절연막의 상면(105u)보다 위로 돌출되지 않을 수 있지만, 이에 제한되는 것은 아니다. 즉, 제3 핀형 액티브 패턴의 제3 부분(313)의 측벽은 필드 절연막(105)과 전체적으로 접할 수 있다.
기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제3 부분(312)의 상면까지의 높이(h9)보다 높다. 또한, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제3 부분(313)의 상면까지의 높이(h9)보다 높다.
본 발명의 제4 실시예에 따른 반도체 장치에서, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)와 동일할 수 있다.
즉, 제3 핀형 액티브 패턴의 제1 부분(311)의 상면과, 제3 핀형 액티브 패턴의 제2 부분(312)의 상면의 프로파일은 연속적일 수 있다.
또한, 도 12에서 도시된 것과 같이, 제3 핀형 액티브 패턴의 제2 부분(312)과 필드 절연막의 상면(105u) 사이의 경계 부근에서, 제3 핀형 액티브 패턴의 제2 부분(312)의 폭은 급속히 줄어들지 않을 수 있다.
제3 게이트 전극(320)은 제6 방향(Y3)으로 연장되어, 제3 핀형 액티브 패턴의 제1 부분(311) 상에 형성될 수 있다. 제3 게이트 전극(320)은 금속층(MG5, MG6)을 포함할 수 있다. 제3 게이트 전극(320)은 도시된 것과 같이, 2층 이상의 금속층(MG5, MG6)이 적층될 수 있다. 제3 게이트 전극(320)은 도 1 내지 도 4를 통해 설명한 제1 게이트 전극(120)에 포함되는 물질을 포함할 수 있다.
제3 게이트 스페이서(340)는 제6 방향(Y3)으로 연장된 제3 게이트 전극(320)의 측벽 상에 형성될 수 있다. 제3 게이트 스페이서(340)는 제3 핀형 액티브 패턴의 제2 부분(312) 상에 형성될 수 있다.
제3 게이트 절연막(325)은 제3 핀형 액티브 패턴(310)과 제3 게이트 전극(320) 사이에 형성될 수 있다. 또한, 제3 게이트 절연막(325)은 제3 게이트 스페이서(340)와 제3 게이트 전극(320) 사이에 형성될 수 있다. 제3 게이트 절연막(325)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
제3 게이트 절연막(325)은 제3 핀형 액티브 패턴의 제1 부분(311) 상에 형성되고, 제3 게이트 스페이서(340)는 제3 핀형 액티브 패턴의 제2 부분(312) 상에 형성된다.
기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)와 동일하기 때문에, 제3 핀형 액티브 패턴의 제1 부분(311)의 상면 상에서 제3 게이트 스페이서(340)의 측벽을 따라서 형성된 제3 게이트 절연막(225)의 높이는 제3 핀형 액티브 패턴의 제2 부분(312)의 상면 상에서의 제3 게이트 스페이서(240)의 높이와 실질적으로 동일하다.
제3 소오스/드레인(330)은 제3 게이트 전극(320)의 양측에, 제3 핀형 액티브 패턴(310) 상에 형성된다. 제3 소오스/드레인(330)은 제3 핀형 액티브 패턴의 제3 부분(313) 상에 형성된다.
좀 더 구체적으로, 제3 소오스/드레인(330)은 제3 핀형 액티브 패턴의 제3 부분(313)의 상면(313u) 및 제3 핀형 액티브 패턴의 제2 부분(312)의 연결 측면(312c) 상에 형성된다.
본 발명의 제4 실시예에 따른 반도체 장치에서, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제1 부분(211)의 상면까지의 높이(h4)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)와 실질적으로 동일할 수 있다.
따라서, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)보다 높다.
본 발명의 제4 실시예에 따른 반도체 장치에서, 제3 소오스/드레인(330)의 제6 방향(Y3)으로의 폭(S2)은 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭(S1)보다 크다. 또한, 제3 소오스/드레인(330)의 높이(D2)는 제2 소오스/드레인(230)의 높이(D1)보다 높다.
좀 더 구체적으로 설명하면, 제2 소오스/드레인(230)은 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u) 상에 형성됨과 동시에, 제2 핀형 액티브 패턴의 제2 부분(212)의 연결 측면(212c) 상에 형성되기도 한다. 즉, 제2 소오스/드레인(230)의 높이(D1)는 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212)의 높이에 영향을 받는다.
다시 말하면, 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212)의 높이가 증가하면, 제2 소오스/드레인(230)의 높이(D1)는 높아진다. 반대로, 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212)의 높이가 감소하면, 제2 소오스/드레인(230)의 높이(D1)는 낮아진다.
따라서, 필드 절연막의 상면(105u)보다 위로 돌출된 제3 핀형 액티브 패턴의 제2 부분(312)의 높이가 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212)의 높이보다 크기 때문에, 제3 소오스/드레인(330)의 높이(D2)는 제2 소오스/드레인(230)의 높이(D1)보다 높을 수 있다.
덧붙여, 예를 들어, 제2 소오스/드레인(230) 및 제3 소오스/드레인(330)은 각각 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310) 상에 성장된 에피택셜막일 수 있다. 에피택셜막을 성장하는 조건에 따라 차이는 있을 수 있지만, 에피택셜막은 패싯(facet)이 발달할 수 있다. 이와 같은 패싯의 발달로 인해, 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭(S1)은 제2 소오스/드레인(230)의 높이(D1)에 영향을 받는다.
따라서, 제3 소오스/드레인(330)의 높이(D2)는 제2 소오스/드레인(230)의 높이(D1)보다 높기 때문에, 제3 소오스/드레인(330)의 제6 방향(Y3)으로의 폭(S2)은 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭(S1)보다 크다.
도 14는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 10 내지 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다. 참고적으로, 도 14는 도 10의 A - A 및 E - E를 따라 절단한 단면도이다.
도 14를 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제1 부분(211)의 상면까지의 높이(h4)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)와 동일할 수 있다.
즉, 제2 핀형 액티브 패턴의 제1 부분(211)의 상면과, 제2 핀형 액티브 패턴의 제2 부분(212)의 상면의 프로파일은 연속적일 수 있다.
덧붙여, 제2 핀형 액티브 패턴의 제1 부분(211)을 Y2-Z2 면으로 자른 단면은 도 12의 C - C를 따라 절단한 단면과 유사할 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치에서, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제1 부분(211)의 상면까지의 높이(h4)보다 높다.
또한, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)보다 높다.
따라서, 필드 절연막(105)보다 위로 돌출된 제3 핀형 액티브 패턴(310)의 높이는 필드 절연막(105)보다 위로 돌출된 제2 핀형 액티브 패턴(210)의 높이보다 높다.
제3 소오스/드레인(330)의 제6 방향(Y3)으로의 폭(S2)은 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭(S1)보다 크고, 제3 소오스/드레인(330)의 높이(D2)는 제2 소오스/드레인(230)의 높이(D1)보다 높다.
도 15 내지 도 17은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 10 내지 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 15은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 16은 도 15의 A - A 및 E - E를 따라 절단한 단면도이다. 도 17은 도 15의 D - D 및 G - G를 따라서 절단한 단면도이다.
도 15 내지 도 17을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 제2 핀 스페이서(235)를 더 포함한다. 좀 더 구체적으로, 제1 트랜지스터(201)는 제2 핀 스페이서(235)를 더 포함한다.
본 발명의 제6 실시예에 따른 반도체 장치에서, 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u)은 필드 절연막의 상면(105u)보다 위로 돌출되어 있을 수 있다. 즉, 제2 핀형 액티브 패턴의 제3 부분(213)은 필드 절연막(105) 위로 돌출되어 있다.
제2 핀형 액티브 패턴의 제3 부분(213)과 필드 절연막의 상면(105u) 사이의 경계에서 제2 핀형 액티브 패턴의 제3 부분(213)의 폭은, 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u)의 폭보다 좁은 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제2 핀 스페이서(235)는 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제3 부분(213)의 측벽 상에 형성된다.
필드 절연막의 상면(105u)으로부터 제2 핀 스페이서(235)의 최상부까지의 높이는 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제3 부분(213)의 높이와 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제2 핀 스페이서(235)은 돌출된 제2 핀형 액티브 패턴의 제3 부분(213)의 측벽 상에 형성되므로, 제2 핀 스페이서(235)는 제3 방향(X2)으로 연장될 수 있다.
제2 핀 스페이서(235)는 제2 게이트 전극(220)의 측벽에 형성된 제2 게이트 스페이서(240)와 물질적으로 서로 연결된다. 또한, 제2 핀 스페이서(235)는 제2 게이트 스페이서(240)와 동일한 물질을 포함할 수 있다.
도 18은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 15 내지 도 17을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 15에서 제3 소오스/드레인(330)의 크기가 작아질 경우, 본 발명의 제7 실시예에 따른 반도체 장치의 사시도는 도 15와 실질적으로 동일할 수 있다. 이 때, 도 18은 도 15의 A - A 및 E - E를 따라 절단한 단면도이다.
도 18을 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)보다 높을 수 있다.
본 발명의 제7 실시예에 따른 반도체 장치에서, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제1 부분(211)의 상면까지의 높이(h4)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)와 동일할 수 있다. 또한, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)와 동일할 수 있다.
하지만, 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u)은 필드 절연막의 상면(105u)보다 위로 돌출되어 있지만, 제3 핀형 액티브 패턴의 제3 부분(313)의 상면(313u)은 필드 절연막의 상면(105u)보다 위로 돌출되지 않을 수 있다. 즉, 제3 핀형 액티브 패턴의 제3 부분(313)의 측벽은 필드 절연막(105)과 전체적으로 접할 수 있다.
따라서, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u)까지의 높이(h6)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제3 부분(313)의 상면(313u)까지의 높이(h9)보다 높다.
다시 말하면, 제2 소오스/드레인(230)이 형성되는 제2 핀형 액티브 패턴의 제2 부분(212)의 연결 측벽(212c)의 높이가, 제3 소오스/드레인(330)이 형성되는 제3 핀형 액티브 패턴의 제2 부분(312)의 연결 측벽(312c)의 높이보다 낮다.
이에 따라, 제3 소오스/드레인(330)의 제6 방향(Y3)으로의 폭은 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭보다 크고, 제3 소오스/드레인(330)의 높이는 제2 소오스/드레인(230)의 높이보다 높을 수 있다.
도 19 내지 도 21은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 10 내지 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 20은 도 19의 J - J 및 K - K를 따라서 절단한 단면도이고, 도 21은 도 21의 D - D 및 G - G를 따라서 절단한 단면도이다. 도 19의 A - A 및 E - E를 따라서 절단한 단면도는 도 11과 동일할 수 있다.
도 19 내지 도 21을 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 제2 핀형 액티브 패턴(210) 및 제5 핀형 액티브 패턴(260)은 기판(100) 상에 제3 방향(X2)을 따라서 길게 연장될 수 있다. 제2 핀형 액티브 패턴(210)과 제5 핀형 액티브 패턴(260)은 필드 절연막(105)을 사이에 두고, 인접하여 형성된다.
제3 핀형 액티브 패턴(310) 및 제6 핀형 액티브 패턴(360)은 기판(100) 상에 제5 방향(X3)을 따라서 길게 연장될 수 있다. 제3 핀형 액티브 패턴(310)과 제6 핀형 액티브 패턴(360)은 필드 절연막(105)을 사이에 두고, 인접하여 형성된다.
제5 핀형 액티브 패턴(260) 및 제6 핀형 액티브 패턴(360)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있다. 제5 핀형 액티브 패턴(260) 및 제6 핀형 액티브 패턴(360)은 필드 절연막(105)에 의해 정의된다.
제5 핀형 액티브 패턴(260)은 제1 부분(261), 제2 부분(262) 및 제3 부분(263)을 포함한다. 제5 핀형 액티브 패턴(260)의 제1 부분(261), 제2 부분(262) 및 제3 부분(263)은 제3 방향(X2)으로 순차적으로 배치될 수 있다.
제6 핀형 액티브 패턴(360)은 제1 부분(361), 제2 부분(362) 및 제3 부분(363)을 포함한다. 제6 핀형 액티브 패턴(360)의 제1 부분(361), 제2 부분(362) 및 제3 부분(363)은 제5 방향(X3)으로 순차적으로 배치될 수 있다.
제2 핀형 액티브 패턴(210)과 마찬가지로, 제5 핀형 액티브 패턴의 제2 부분(262)은 제5 핀형 액티브 패턴의 제1 부분(261)보다 리세스되어 있고, 제5 핀형 액티브 패턴의 제3 부분(263)은 제5 핀형 액티브 패턴의 제2 부분(262)보다 리세스되어 있다.
하지만, 제6 핀형 액티브 패턴(360)은 제3 핀형 액티브 패턴(310)에 관한 설명과 유사할 수 있다.
다시 말하면, 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제1 부분(361)의 상면까지의 높이는 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제3 부분(362)의 상면까지의 높이보다 높다. 또한, 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제2 부분(362)의 상면까지의 높이는 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제3 부분(363)의 상면까지의 높이보다 높다.
하지만, 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제1 부분(361)의 상면까지의 높이는 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제2 부분(362)의 상면까지의 높이와 동일할 수 있다. 즉, 제6 핀형 액티브 패턴의 제1 부분(361)의 상면과, 제6 핀형 액티브 패턴의 제2 부분(362)의 상면은 동일 평면 상에 놓일 수 있다.
제2 게이트 전극(220)은 제4 방향(Y2)으로 연장되어, 제2 핀형 액티브 패턴의 제1 부분(211) 및 제5 핀형 액티브 패턴의 제1 부분(261) 상에 형성될 수 있다. 제3 게이트 전극(320)은 제6 방향(Y3)으로 연장되어, 제3 핀형 액티브 패턴의 제1 부분(311) 및 제6 핀형 액티브 패턴의 제1 부분(361) 상에 형성될 수 있다.
제2 게이트 스페이서(240)는 제4 방향(Y2)으로 연장되고, 제2 핀형 액티브 패턴의 제2 부분(212) 및 제5 핀형 액티브 패턴의 제2 부분(262) 상에 형성될 수 있다. 제3 게이트 스페이서(340)는 제6 방향(Y3)으로 연장되고, 제3 핀형 액티브 패턴의 제2 부분(312) 및 제6 핀형 액티브 패턴의 제2 부분(362) 상에 형성될 수 있다.
제5 소오스/드레인(280)은 제2 게이트 전극(220)의 양측에, 제5 핀형 액티브 패턴(260) 상에 형성된다. 다시 말하면, 제5 소오스/드레인(280)은 제5 핀형 액티브 패턴의 제3 부분(263) 상에 형성될 수 있다.
제6 소오스/드레인(380)은 제3 게이트 전극(320)의 양측에, 제6 핀형 액티브 패턴(360) 상에 형성된다. 다시 말하면, 제6 소오스/드레인(380)은 제6 핀형 액티브 패턴의 제3 부분(363) 상에 형성될 수 있다.
제5 소오스/드레인(280)은 제2 소오스/드레인(230)과 동일한 도전형을 가질 수 있고, 제2 소오스/드레인(230)과 동일한 물질을 포함할 수 있다. 마찬가지로, 제6 소오스/드레인(380)은 제3 소오스/드레인(330)과 동일한 도전형을 가질 수 있고, 제3 소오스/드레인(330)과 동일한 물질을 포함할 수 있다.
본 발명의 제8 실시예에 따른 반도체 장치에서, 제2 소오스/드레인(230)과 제5 소오스/드레인(280)은 서로 간에 연결되지 않고, 이격된다. 하지만, 제3 소오스/드레인(330)과 제6 소오스/드레인(380)은 서로 간에 접촉하여 연결될 수 있다.
좀 더 구체적으로, 제2 핀형 액티브 패턴(210)과 제5 핀형 액티브 패턴(260) 사이의 이격된 거리는 제3 핀형 액티브 패턴(310)과 제6 핀형 액티브 패턴(360) 사이의 이격된 거리가 동일할 수 있다.
또한, 도 13을 통해 설명한 것과 같이, 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭은 제3 소오스/드레인(330)의 제6 방향(Y3)으로의 폭보다 좁다. 마찬가지로, 제5 소오스/드레인(280)의 제4 방향(Y2)으로의 폭은 제6 소오스/드레인(380)의 제6 방향(Y3)으로의 폭보다 좁다.
따라서, 제6 방향(Y3)으로의 폭이 큰 제3 소오스/드레인(330)과 제6 소오스/드레인(380)은 서로 간에 접촉하여 연결될 수 있다. 하지만, 제4 방향(Y2)으로의 폭이 작은 제2 소오스/드레인(230)과 제5 소오스/드레인(280)은 서로 간에 이격될 수 있다.
도 22 및 도 23은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 22를 참조하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 22 및 도 23을 참조하면, 서로 이격된 제7 핀형 액티브 패턴(510), 제8 핀형 액티브 패턴(520), 제9 핀형 액티브 패턴(530), 제10 핀형 액티브 패턴(540)은 일 방향(예를 들어, 도 23의 상하방향)으로 길게 연장되도록 형성된다. 제8 핀형 액티브 패턴(520), 제9 핀형 액티브 패턴(530)은 제7 핀형 액티브 패턴(510), 제10 핀형 액티브 패턴(540)보다 연장 길이가 짧을 수 있다.
또한, 제5 게이트 전극(551), 제6 게이트 전극(552), 제7 게이트 전극(553), 제8 게이트 전극(554)은 타 방향(예를 들어, 도 23의 좌우 방향)으로 길게 연장되고, 제7 핀형 액티브 패턴(510) 내지 제10 핀형 액티브 패턴(540)을 교차하도록 형성된다. 구체적으로, 제5 게이트 전극(551)은 제7 핀형 액티브 패턴(510)과 제8 핀형 액티브 패턴(520)을 완전히 교차하고, 제9 핀형 액티브 패턴(530)의 종단과 일부 오버랩될 수 있다. 제7 게이트 전극(553)은 제10 핀형 액티브 패턴(540)과 제9 핀형 액티브 패턴(530)을 완전히 교차하고, 제8 핀형 액티브 패턴(520)의 종단과 일부 오버랩될 수 있다. 제6 게이트 전극(552), 제8 게이트 전극(554)은 각각 제7 핀형 액티브 패턴(510), 제10 핀형 액티브 패턴(540)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제5 게이트 전극(551)과 제8 핀형 액티브 패턴(520)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제5 게이트 전극(551)과 제7 핀형 액티브 패턴(510)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제6 게이트 전극(552)과 제7 핀형 액티브 패턴(510)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제7 게이트 전극(553)과 제9 핀형 액티브 패턴(530)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제7 게이트 전극(553)과 제10 핀형 액티브 패턴(540)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제8 게이트 전극(554)과 제10 핀형 액티브 패턴(540)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제5 내지 제8 게이트 전극(551~554)과, 제7 내지 제10 핀형 액티브 패턴(510, 520, 530, 540)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(550)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(561)은 제8 핀형 액티브 패턴(520), 제7 게이트 전극(553)과, 배선(571)을 동시에 연결한다. 공유 컨택(562)은 제9 핀형 액티브 패턴(530), 제5 게이트 전극(551)과, 배선(572)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 모두 핀형 트랜지스터로 구현될 수 있으며, 도 10 내지 도 21을 이용하여 전술한 구성을 가질 수 있다.
예를 들어, 제1 풀업 트랜지스터(PU1)를 H - H를 따라 절단한 단면도는 도 11, 도 14, 도 16 및 도 18의 A - A를 따라 절단한 단면도와 실질적으로 동일할 수 있다. 또한, 제1 풀다운 트랜지스터(PD1)를 I - I를 따라 절단한 단면도는 도 11, 도 14, 도 16 및 도 18의 E - E를 따라 절단한 단면도와 실질적으로 동일할 수 있다. 덧붙여, 제1 패스 트랜지스터(PS1)도 제1 풀다운 트랜지스터(PD1)와 실질적으로 동일한 단면을 가질 수 있다.
도 24는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 24를 참고하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)에서, SRAM 영역(610)에 제1 핀형 트랜지스터(611)가 배치되고, Logic 영역(620)에 제2 핀형 트랜지스터(621)가 배치될 수 있다.
제1 핀형 트랜지스터(611)는 도 10 내지 도 17 및 도 19 내지 도 21을 통해 설명한 제1 트랜지스터(201)일 수 있고, 제2 핀형 트랜지스터(621)는 도 10 내지 도 17 및 도 19 내지 도 21을 통해 설명한 제2 트랜지스터(301)일 수 있다.
제1 핀형 트랜지스터(611)의 소오스/드레인의 크기(예를 들어, 폭, 높이, 부피 등)는 제2 핀형 트랜지스터(621)의 소오스/드레인의 크기보다 작다.
도 25 내지 도 32를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 25 내지 도 32의 과정을 통해 형성되는 반도체 장치는 도 10 내지 도 13을 통해 설명한 반도체 장치(4)일 수 있다.
도 25 내지 도 32는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 25를 참고하면, 기판(100) 상의 제1 영역(I)에 제1 프리 핀형 액티브 패턴(210p)을 형성하고, 기판(100) 상의 제2 영역(II)에 제2 프리 핀형 액티브 패턴(310p)을 형성한다.
구체적으로, 기판(100) 상에 제1 영역(I) 및 제2 영역(II)에 각각 제1 마스크 패턴(2103a) 및 제2 마스크 패턴(2103b)을 형성한 후, 식각 공정을 진행하여 제1 프리 핀형 액티브 패턴(210p) 및 제2 프리 핀형 액티브 패턴(310p)을 형성한다.
제1 프리 핀형 액티브 패턴(210p)은 제3 방향(X2)을 따라 연장되고, 제2 프리 핀형 액티브 패턴(310p)은 제5 방향(X3)을 따라 연장될 수 있다. 제1 프리 핀형 액티브 패턴(210p) 및 제2 프리 핀형 액티브 패턴(310p)의 주변에는 각각 트렌치가 형성된다. 제1 마스크 패턴(2103a) 및 제2 마스크 패턴(2103b)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 26을 참고하면, 기판(100) 상에 필드 절연막(105)을 형성한다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
구체적으로, 기판(100) 상에 제1 프리 핀형 액티브 패턴(210p) 및 제2 프리 핀형 액티브 패턴(310p)을 덮는 필드 절연막(105)을 형성한다. 평탄화 공정을 통해, 제2 핀형 액티브 패턴(210), 제3 핀형 액티브 패턴(310) 및 필드 절연막(105)은 동일 평면 상에 놓일 수 있다. 평탄화 공정을 진행하면서, 제1 마스크 패턴(2103a) 및 제2 마스크 패턴(2103b)은 제거될 수 있지만, 이에 제한되는 것은 아니다. 즉, 제1 마스크 패턴(2103a) 및 제2 마스크 패턴(2103b)은 필드 절연막(105)의 형성 이전에 제거되거나, 이후에 진행되는 필드 절연막(105) 리세스 공정 이후에 제거될 수 있다.
이어서, 필드 절연막(105)의 일부를 리세스한다. 이를 통해, 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)은 필드 절연막(105)의 상면보다 위로 돌출되게 된다. 즉, 필드 절연막(105)은 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)의 측벽 일부에 접하도록 형성된다.
이를 통해, 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)은 필드 절연막(105)에 의해 정의될 수 있다. 제2 핀형 액티브 패턴(210)은 제3 방향(X2)으로 순차적으로 배열된 제1 부분(211)과 제2 부분(212)과 제3 부분(213)을 포함한다. 제3 핀형 액티브 패턴(310)은 제5 방향(X3)으로 순차적으로 배열되는 제1 부분(311)과, 제2 부분(312)과, 제3 부분(313)을 포함한다.
한편, 필드 절연막(105) 위로 돌출된 제2 핀형 액티브 패턴(210)의 일부 및 제3 핀형 액티브 패턴(310)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 평탄화 공정을 통해 필드 절연막(105) 형성 후, 필드 절연막(105)의 리세스 공정 없이 필드 절연막(105)에 의하여 노출된 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)의 상면을 각각 씨드로 하는 에피 공정에 진행한다. 이를 통해, 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)의 일부가 각각 형성될 수 있다.
또한, 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)에 각각 문턱 전압 조절용 도핑이 수행될 수 있다. 제2 핀형 액티브 패턴(210)을 이용하여 NMOS 핀형 트랜지스터를 제조하는 경우, 불순물은 붕소(B)일 수 있다. 제2 핀형 액티브 패턴(210)을 이용하여 NMOS 핀형 트랜지스터를 제조하는 경우, 불순물은 인(P) 또는 비소(As)일 수 있다. 제3 핀형 액티브 패턴(310)을 이용하여 제조하는 핀형 트랜지스터의 형태에 따라 도핑되는 불순물은 달라질 수 있다.
도 27을 참고하면, 제3 마스크 패턴(2104a)을 이용하여 식각 공정을 진행하여, 제2 핀형 액티브 패턴(210)과 교차하여 제4 방향(Y2)으로 연장되는 제1 더미 게이트 패턴(226)을 형성한다. 또한, 제4 마스크 패턴(2104b)을 이용하여 식각 공정을 진행하여, 제3 핀형 액티브 패턴(310)과 교차하여 제6 방향(Y3)으로 연장되는 제2 더미 게이트 패턴(326)을 형성한다.
예를 들어, 제1 더미 게이트 패턴(226)은 제2 핀형 액티브 패턴의 제1 부분(211) 상에 형성되고, 제2 더미 게이트 패턴(326)은 제3 핀형 액티브 패턴의 제1 부분(311) 상에 형성될 수 있다.
제1 더미 게이트 패턴(226)은 제1 더미 게이트 절연막(227)과 제1 더미 게이트 전극(228)을 포함한다. 제2 더미 게이트 패턴(326)은 제2 더미 게이트 절연막(327)과 제2 더미 게이트 전극(328)을 포함한다. 예를 들어, 제1 더미 게이트 절연막(227) 및 제2 더미 게이트 절연막(327)은 실리콘 산화막일 수 있고, 제1 더미 게이트 전극(228) 및 제2 더미 게이트 전극(328)은 폴리 실리콘일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 리플레이스먼트 게이트 전극을 형성하기 위해 제1 더미 게이트 패턴(226) 및 제2 더미 게이트 패턴(326)을 형성하는 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 더미 게이트 패턴이 아닌, 트랜지스터의 게이트 절연막 및 게이트 전극으로 사용될 물질을 이용하여 게이트 패턴을 형성할 수 있음은 물론이다.
이어서, 도면에 도시되지 않았지만, 제1 더미 게이트 패턴(226), 제2 더미 게이트 패턴(326), 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)을 덮는 보호막을 형성할 수 있다. 보호막은 이후에 진행되는 트리밍 공정에서, 제1 더미 게이트 패턴(226)의 제1 더미 게이트 전극(228)이 식각 공정에 대해 노출되지 않도록 하는 역할을 할 수 있다.
도 28을 참고하면, 제2 영역(II)을 덮는 블로킹 패턴(20)을 형성한다. 블로킹 패턴(20)은 제2 영역(II)에만 형성되므로, 제1 영역(I)은 블로킹 패턴(20)에 의해 노출된다.
블로킹 패턴(20)은 필드 절연막(105) 상에 형성된다. 블로킹 패턴(20)은 제2 더미 게이트 패턴(326) 및 제3 핀형 액티브 패턴(310)을 덮는다.
반면, 제1 영역(I)에 형성된 제1 더미 게이트 패턴(226) 및 제2 핀형 액티브 패턴(210)은 노출되어 있다.
도 29를 참고하면, 제1 영역(I)에서, 제1 더미 게이트 패턴(226)을 마스크로 이용하여, 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212) 및 제2 핀형 액티브 패턴의 제3 부분(213)을 트리밍한다.
제2 핀형 액티브 패턴의 제2 부분(212) 및 제2 핀형 액티브 패턴의 제3 부분(213)을 트리밍하는 것은 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212) 및 제2 핀형 액티브 패턴의 제3 부분(213)의 높이 및 폭을 감소시키는 것을 포함한다.
제2 핀형 액티브 패턴(210)을 트리밍하는 것은 예를 들어, 식각 공정(30)을 이용할 수 있다. 예를 들어, 식각 공정(30)은 제2 핀형 액티브 패턴(210)에 대한 식각 선택비를 갖는 물질을 이용할 수 있다. 즉, 식각 공정(30)에 의해, 제2 핀형 액티브 패턴의 제2 부분(212) 및 제3 부분(213)만이 식각되고, 필드 절연막(105)은 식각되지 않을 수 있다.
이어서, 제2 영역(II)을 덮는 블로킹 패턴(20)을 제거한다.
도 30을 참고하면, 제1 더미 게이트 패턴(226)의 측벽 상에 제2 게이트 스페이서(240)를 형성한다. 또한, 제2 더미 게이트 패턴(326)의 측벽 상에 제3 게이트 스페이서(340)를 형성한다.
제2 게이트 스페이서(240)는 제2 핀형 액티브 패턴의 제2 부분(212) 상에 형성되고, 제3 게이트 스페이서(340)는 제3 핀형 액티브 패턴의 제2 부분(312) 상에 형성될 수 있다.
구체적으로, 제1 더미 게이트 패턴(226), 제2 더미 게이트 패턴(326), 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)을 덮는 스페이서막을 형성한다. 이 후, 에치백 공정을 진행하여, 제2 게이트 스페이서(240) 및 제3 게이트 스페이서(340)를 형성할 수 있다.
덧붙여, 제1 더미 게이트 패턴(226)을 마스크로 이용하여, 제1 더미 게이트 패턴(226)의 양측에 노출된 제2 핀형 액티브 패턴의 제3 부분(213)의 일부를 제거하여, 제2 핀형 액티브 패턴의 제3 부분(213) 내에 제1 리세스(230r)을 형성한다.
제2 더미 게이트 패턴(326)을 마스크로 이용하여, 제2 더미 게이트 패턴(326)의 양측에 노출된 제3 핀형 액티브 패턴의 제3 부분(313)의 일부를 제거하여, 제3 핀형 액티브 패턴의 제3 부분(313) 내에 제2 리세스(330r)을 형성한다.
이 때, 제2 리세스(330r)에 의해 노출되는 제3 핀형 액티브 패턴의 제2 부분(312)의 높이(h22)는 제1 리세스(230r)에 의해 노출되는 제2 핀형 액티브 패턴의 제2 부분(212)의 높이(h21)보다 높다.
제2 핀형 액티브 패턴의 제2 부분(212)은 트리밍이 되어 높이가 감소하였지만, 제3 핀형 액티브 패턴의 제2 부분(312)은 트리밍이 되지 않았기 때문이다.
도 31을 참고하면, 제2 핀형 액티브 패턴의 제3 부분(213) 상에, 제1 리세스(230r)을 채우는 제2 소오스/드레인(230)을 형성한다.
제3 핀형 액티브 패턴의 제3 부분(313) 상에, 제2 리세스(330r)을 채우는 제3 소오스/드레인(330)을 형성한다.
제2 소오스/드레인(230)과 제3 소오스/드레인(330)은 예를 들어, 에피택셜 성장법을 이용하여 형성할 수 있다.
도 32를 참고하면, 제2 소오스/드레인(230), 제3 소오스/드레인(330), 제1 더미 게이트 패턴(226) 및 제2 더미 게이트 패턴(326) 등을 덮는 층간 절연막(150)을 필드 절연막(105) 상에 형성한다.
층간 절연막(150)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
이어서, 제1 더미 게이트 전극(228) 및 제2 더미 게이트 전극(328)의 상면이 노출될 때까지, 층간 절연막(150)을 평탄화한다. 그 결과, 제3 마스크 패턴(2104a) 및 제4 마스크 패턴(2104b)이 제거되고 제1 더미 게이트 전극(228) 및 제2 더미 게이트 전극(328)의 상면이 노출될 수 있다.
이어서, 제1 더미 게이트 패턴(226) 및 제2 더미 게이트 패턴(326)은 제거한다. 제1 더미 게이트 패턴(226) 및 제2 더미 게이트 패턴(326)이 각각 제거됨으로써 형성된 공간을 각각 채워줌으로써, 도 10에서 도시되는 제2 게이트 전극(220) 및 제3 게이트 전극(320)을 형성한다.
도 25 내지 도 27, 도 30 내지 도 34를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 25 내지 도 27, 도 30 내지 도 34의 과정을 통해 형성되는 반도체 장치는 도 14를 통해 설명한 반도체 장치(5)일 수 있다.
도 33 및 도 34는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 33을 참고하면, 제2 영역(II)을 덮는 블로킹 패턴(20)을 형성한다. 블로킹 패턴(20)은 제2 영역(II)에만 형성되므로, 제1 영역(I)은 블로킹 패턴(20)에 의해 노출된다.
블로킹 패턴(20)은 필드 절연막(105) 상에 형성된다. 블로킹 패턴(20)은 제3 핀형 액티브 패턴(310)을 덮는다. 반면, 제1 영역(I)에 형성된 제2 핀형 액티브 패턴(210)은 노출되어 있다.
도 34를 참고하면, 블로킹 패턴(20)을 마스크로 이용하여, 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 액티브 패턴(210)을 트리밍한다. 구체적으로, 제2 핀형 액티브 패턴(210)의 제1 부분(211), 제2 부분(212) 및 제3 부분(213)을 트리밍한다.
제2 핀형 액티브 패턴(210)을 트리밍하는 것은 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 액티브 패턴(210)의 높이 및 폭을 감소시키는 것을 포함한다.
이어서, 제2 영역(II)을 덮는 블로킹 패턴(20)을 제거한다.
도 27, 도 30 내지 도 32를 참고하면, 제3 마스크 패턴(2104a)을 이용하여 식각 공정을 진행하여, 제4 방향(Y2)으로 연장되는 제1 더미 게이트 패턴(226)을 제2 핀형 액티브 패턴의 제1 부분(211) 상에 형성한다. 또한, 제4 마스크 패턴(2104b)을 이용하여 식각 공정을 진행하여, 제6 방향(Y3)으로 연장되는 제2 더미 게이트 패턴(326)을 제3 핀형 액티브 패턴의 제1 부분(311) 상에 형성한다.
이어서, 제2 핀형 액티브 패턴의 제2 부분(212) 상에 제2 게이트 스페이서(240)를 형성하고, 제3 핀형 액티브 패턴의 제2 부분(312) 상에 제3 게이트 스페이서(340)를 형성한다.
또한, 제1 더미 게이트 패턴(226)을 마스크로 이용하여, 제2 핀형 액티브 패턴의 제3 부분(213) 내에 제1 리세스(230r)을 형성하고, 제2 더미 게이트 패턴(326)을 마스크로 이용하여, 제3 핀형 액티브 패턴의 제3 부분(313) 내에 제2 리세스(330r)을 형성한다.
이어서, 제2 핀형 액티브 패턴의 제3 부분(213) 상에, 제1 리세스(230r)을 채우는 제2 소오스/드레인(230)을 형성한다. 제3 핀형 액티브 패턴의 제3 부분(313) 상에, 제2 리세스(330r)을 채우는 제3 소오스/드레인(330)을 형성한다.
도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 35를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 36 및 도 37은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 36은 태블릿 PC이고, 도 37은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자(1~10) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 260, 310, 360, 410: 핀형 액티브 패턴
120, 220, 320: 게이트 전극
130, 230, 280, 330, 380, 430: 소오스/드레인
135, 235: 핀 스페이서 140, 240, 340: 게이트 스페이서

Claims (20)

  1. 기판 상에 형성되고, 제1 방향으로 연장되고, 제1 내지 제3 부분을 포함하는 제1 핀형 액티브 패턴으로, 상기 제1 내지 제3 부분은 상기 제1 방향으로 순차적으로 배치되고, 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이보다 높은 제1 핀형 액티브 패턴;
    상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 상에 형성되는 게이트 전극;
    상기 제3 부분 상에 형성되는 제1 소오스/드레인; 및
    상기 기판 상에 형성되고, 상기 제1 핀형 액티브 패턴의 측벽 일부와 접하는 필드 절연막을 포함하고,
    상기 제3 부분의 측벽은 상기 필드 절연막과 전체적으로 접하고,
    상기 필드 절연막의 상면으로부터 제1 높이에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 크고,
    상기 제3 부분의 폭은, 상기 필드 절연막의 상면으로부터 제1 높이에서 상기 제2 부분의 폭보다 큰 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 제2 부분의 상면과 상기 제1 부분의 상면의 프로파일은 비연속되고,
    상기 제2 방향으로 마주하는 상기 제2 부분의 양 측벽과, 상기 제2 방향으로 마주하는 상기 제1 부분의 양 측벽의 프로파일은 비연속되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 부분은 연결 측벽을 포함하고,
    상기 연결 측벽은 상기 제1 부분의 상면과 상기 제2 부분의 상면을 연결하고, 상기 제1 부분의 양 측벽과 상기 제2 부분의 양 측벽을 연결하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 부분 상에 형성되고, 상기 제2 방향으로 연장되는 게이트 스페이서를 더 포함하고,
    상기 게이트 스페이서는 상기 연결 측벽과 오버랩되는 반도체 장치.
  7. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 내지 제3 부분을 포함하고 상기 제1 내지 제3 부분은 상기 제1 방향으로 순차적으로 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제3 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터;
    상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제4 내지 제6 부분을 포함하고 상기 제4 내지 제6 부분은 상기 제3 방향으로 순차적으로 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제4 부분 상에 형성되는 제2 게이트 전극과, 상기 제6 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터; 및
    상기 기판 상에 형성되고, 상기 제1 핀형 액티브 패턴의 측벽 일부와 접하는 필드 절연막을 포함하고,
    상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이보다 높고,
    상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이 및 상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제6 부분의 상면까지의 높이보다 높고,
    상기 제3 부분의 측벽은 상기 필드 절연막과 전체적으로 접하고,
    상기 필드 절연막의 상면으로부터 제1 높이에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 크고,
    상기 제3 부분의 폭은, 상기 필드 절연막의 상면으로부터 제1 높이에서 상기 제2 부분의 폭보다 큰 반도체 장치.
  8. 제7 항에 있어서,
    상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이와 동일한 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 트랜지스터는 상기 제2 부분 상에 형성되는 제1 게이트 스페이서를 더 포함하고,
    상기 제2 트랜지스터는 상기 제5 부분 상에 형성되는 제2 게이트 스페이서를 더 포함하는 반도체 장치.
  10. 삭제
  11. 제7 항에 있어서,
    상기 제1 영역은 SRAM 영역이고, 상기 제2 영역은 로직 영역인 반도체 장치.
  12. 제7 항에 있어서,
    상기 제1 영역은 SRAM의 PMOS 형성 영역이고, 상기 제2 영역은 SRAM의 NMOS 형성 영역인 반도체 장치.
  13. 제7 항에 있어서,
    상기 제2 소오스/드레인의 상기 제4 방향으로의 폭은 상기 제1 소오스/드레인의 상기 제2 방향으로의 폭보다 큰 반도체 장치.
  14. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상에 형성되는 필드 절연막;
    상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제2 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터; 및
    상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제3 방향으로 양측에 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 핀형 액티브 패턴은 상기 제1 부분과 상기 제2 부분 사이에 배치되는 제5 부분을 포함하고,
    상기 제2 소오스/드레인의 상기 제4 방향으로의 폭은 상기 제1 소오스/드레인의 상기 제2 방향으로의 폭보다 크고,
    상기 필드 절연막은 상기 제1 핀형 액티브 패턴의 측벽 일부와 접하고,
    상기 필드 절연막의 상면으로부터 제1 높이에서, 상기 제1 부분의 폭은 상기 제5 부분의 폭보다 크고,
    상기 제2 부분의 폭은, 상기 필드 절연막의 상면으로부터 제1 높이에서 상기 제5 부분의 폭보다 큰 반도체 장치.
  15. 제14 항에 있어서,
    상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고,
    상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이보다 높은 반도체 장치.
  16. 제15 항에 있어서,
    상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 낮고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높은 반도체 장치.
  17. 제15 항에 있어서,
    상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 높은 반도체 장치.
  18. 제14 항에 있어서,
    상기 제2 소오스/드레인의 높이는 상기 제1 소오스/드레인의 높이보다 높은 반도체 장치.
  19. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상에 형성되는 필드 절연막;
    상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제2 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터; 및
    상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제3 방향으로 양측에 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 핀형 액티브 패턴은 상기 제1 부분과 상기 제2 부분 사이에 배치되는 제5 부분을 포함하고,
    상기 필드 절연막은 상기 제1 핀형 액티브 패턴의 측벽 일부와 접하고,
    상기 필드 절연막의 상면으로부터 제1 높이에서, 상기 제1 부분의 폭은 상기 제5 부분의 폭보다 크고,
    상기 제2 부분의 폭은, 상기 필드 절연막의 상면으로부터 제1 높이에서 상기 제5 부분의 폭보다 크고,
    상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고,
    상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이보다 높고,
    상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 높은 반도체 장치.
  20. 삭제
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