TWI644433B

TWI644433B - 半導體裝置

Info

Publication number: TWI644433B
Application number: TW103107438A
Authority: TW
Inventors: 山崎舜平
Original assignee: 半導體能源研究所股份有限公司
Priority date: 2013-03-13
Filing date: 2014-03-05
Publication date: 2018-12-11
Also published as: JP6626941B2; JP2023052915A; US10256347B2; US9705001B2; CN105009299B; JP2014199924A; US20140264324A1; CN105009299A; DE112014001257T5; JP2020031245A; JP2025063253A; JP2021121040A; WO2014142333A1; KR20150129825A; JP2018186313A; US20170301797A1; KR102208590B1; JP6891255B2; JP7625023B2; TW201442242A

Abstract

本發明的目的是提供一種使用具有能夠抑制隨著電晶體的微型化而變得明顯的電特性的下降的結構的氧化物半導體的半導體裝置。本發明提供一種半導體裝置，包括：包括設置為與通道寬度方向彼此平行的多個通道形成區的氧化物半導體層；以及隔著閘極絕緣層與各通道形成區的側面及頂面重疊的閘極電極層。藉由採用該結構，對各通道形成區從側面方向及頂面方向施加電場，由此可以良好地控制電晶體的臨界電壓並改善S值。另外，藉由具有多個通道形成區，可以增加電晶體的實效的通道寬度，由此可以抑制通態電流的下降。

Description

半導體裝置

所公開的發明的一個方式係關於一種半導體裝置。

注意，本說明書等中的半導體裝置是指藉由利用半導體特性而能夠工作的所有裝置。除了電晶體等半導體元件、功率裝置、具有功率裝置的積體電路、電源電路或電力轉換電路之外，電光裝置、半導體電路及電子裝置包括在半導體裝置的範疇內或包括半導體裝置。

將形成在具有絕緣表面的基板上的半導體薄膜用作活性層的電晶體被廣泛地應用於如積體電路(IC)或影像顯示裝置(也簡稱為顯示裝置)等的電子裝置。

一般而言，當形成高積體電路時，電晶體的微型化是必不可少的技術。習知的薄膜電晶體的結構的主流是在平面上層疊有半導體膜、絕緣膜及電極的所謂的平面型結構，但是作為能夠進一步實現半導體裝置的高積體化的電晶體，公開了將多晶矽膜用於活性層的鰭(fin) 型結構的電晶體。

[專利文獻1]日本專利申請公開第2009-206306號公報

為了實現半導體裝置的高速回應、高速驅動，需要提高被微型化的電晶體的導通特性(例如，通態電流(on-state current)或場效移動率)。但是，隨著電晶體的微型化得到進展，通道寬度也縮小，由此有通態電流下降的憂慮。另外，已知：隨著電晶體的微型化，產生電晶體的電特性的惡化或偏差諸如臨界電壓的負向漂移或S值(次臨界)的劣化等。

因此，本發明的一個方式的目的之一是提供一種具有能夠抑制隨著電晶體的微型化而變得明顯的電特性的下降的結構的半導體裝置。或者，本發明的一個方式的目的之一是提供一種耗電量低的半導體裝置。或者，本發明的一個方式的目的之一是提供一種可靠性高的半導體裝置。

注意，這些課題的記載不妨礙其他課題的存在。本發明的一個方式並不需要解決所有上述課題。另外，上述以外的課題自可從說明書等的記載顯而易見，且可以從說明書等的記載中抽出上述以外的課題。

本發明的一個方式的半導體裝置具有至少包括設置為與通道寬度方向彼此平行的第一通道形成區及第二通道形成區的氧化物半導體層。另外，以隔著閘極絕緣層與各通道形成區的側面及頂面重疊的方式設置有閘極電極層。藉由採用這種結構，對各通道形成區從側面方向及頂面方向施加電場，由此可以良好地控制電晶體的臨界電壓並改善S值。另外，藉由具有多個通道形成區，可以增加電晶體的實效的通道寬度，由此可以抑制通態電流的下降。

另外，本發明的一個方式的半導體裝置在氧化物半導體層與重疊於該氧化物半導體層的絕緣層之間具有作為構成元素包含構成氧化物半導體層的金屬元素中的至少一個金屬元素的氧化物層。當氧化物半導體層與絕緣層接觸時，在氧化物半導體層與絕緣層之間可能形成陷阱能階，但是藉由採用在氧化物半導體層與絕緣層之間具有氧化物層的上述結構，可以抑制該陷阱能階的形成。由此，可以抑制電晶體的電特性的劣化。

更明確而言，例如可以採用如下結構。

本發明的一個方式是一種半導體裝置，包括：至少包括第一及第二通道形成區的氧化物半導體層；以與氧化物半導體層的底面接觸的方式設置的第一氧化物層；以與氧化物半導體層的頂面接觸的方式設置的第二氧化物層；與氧化物半導體層電連接的源極電極層及汲極電極層；設置在氧化物半導體層上且與第一及第二通道形成區的每一個的側面及頂面重疊的閘極電極層；以及設置在氧化物半導體層與閘極電極層之間的閘極絕緣層。

另外，本發明的一個方式是一種半導體裝置，包括：至少包括第一及第二通道形成區的氧化物半導體層；以與氧化物半導體層的底面接觸的方式設置的第一氧化物層；以與氧化物半導體層的頂面接觸的方式設置的第二氧化物層；與氧化物半導體層電連接的源極電極層及汲極電極層；設置在氧化物半導體層上且與第一及第二通道形成區的每一個的側面及頂面重疊的第一閘極電極層；設置在氧化物半導體層的下層且與第一及第二通道形成區重疊的第二閘極電極層；設置在第二氧化物層與第一閘極電極層之間的第一閘極絕緣層；以及設置在第一氧化物層與第二閘極電極層之間的第二閘極絕緣層。

在上述半導體裝置中，第一氧化物層及第二氧化物層都包含構成氧化物半導體層的金屬元素中的至少一個金屬元素作為構成元素。

另外，在上述半導體裝置中，第二氧化物層可以以覆蓋第一通道形成區的側面和頂面以及第二通道形成區的側面及頂面的方式設置在氧化物半導體層上，並且也可以在第一通道形成區與第二通道形成區之間的區域中接觸於第一氧化物層。

或者，在上述半導體裝置中，第一氧化物層、氧化物半導體層及第二氧化物層的端部的剖面形狀也可以一致。

或者，在上述半導體裝置中，源極電極層及汲極電極層也可以以與第一氧化物層的側面以及氧化物半導體層的側面和頂面接觸的方式設置。

根據本發明的一個方式，可以提供一種具有能夠抑制隨著電晶體的微型化而變得明顯的電特性的下降的結構的半導體裝置。或者，根據本發明的一個方式，可以提供一種耗電量低的半導體裝置。或者，根據本發明的一個方式，可以提供一種可靠性高的半導體裝置。

100‧‧‧基板

102‧‧‧基底絕緣層

103‧‧‧閘極電極層

104‧‧‧第一氧化物層

106‧‧‧氧化物半導體層

106a‧‧‧通道形成區

106b‧‧‧通道形成區

106c‧‧‧通道形成區

108‧‧‧第二氧化物層

110‧‧‧氧化物疊層

112a‧‧‧源極電極層

112b‧‧‧汲極電極層

114‧‧‧閘極絕緣層

116‧‧‧閘極電極層

200‧‧‧電晶體

210‧‧‧電晶體

220‧‧‧電晶體

230‧‧‧電晶體

250‧‧‧記憶單元

251‧‧‧記憶單元陣列

251a‧‧‧記憶單元陣列

251b‧‧‧記憶單元陣列

253‧‧‧週邊電路

254‧‧‧電容元件

260‧‧‧電晶體

262‧‧‧電晶體

264‧‧‧電容元件

801‧‧‧電晶體

802‧‧‧電晶體

803‧‧‧電晶體

804‧‧‧電晶體

811‧‧‧電晶體

812‧‧‧電晶體

813‧‧‧電晶體

814‧‧‧電晶體

901‧‧‧RF電路

902‧‧‧類比基帶電路

903‧‧‧數位基帶電路

904‧‧‧電池

905‧‧‧電源電路

906‧‧‧應用處理器

907‧‧‧CPU

908‧‧‧DSP

910‧‧‧快閃記憶體

911‧‧‧顯示控制器

912‧‧‧記憶體電路

913‧‧‧顯示器

914‧‧‧顯示部

915‧‧‧源極驅動器

916‧‧‧閘極驅動器

917‧‧‧聲頻電路

918‧‧‧鍵盤

919‧‧‧觸摸感測器

950‧‧‧記憶體電路

951‧‧‧記憶體控制器

952‧‧‧記憶體

953‧‧‧記憶體

954‧‧‧開關

955‧‧‧開關

956‧‧‧顯示控制器

957‧‧‧顯示器

1001‧‧‧電池

1002‧‧‧電源電路

1003‧‧‧微處理器

1004‧‧‧快閃記憶體

1005‧‧‧聲頻電路

1006‧‧‧鍵盤

1007‧‧‧記憶體電路

1008‧‧‧觸控面板

1009‧‧‧顯示器

1010‧‧‧顯示控制器

9033‧‧‧夾子

9034‧‧‧開關

9035‧‧‧電源開關

9036‧‧‧開關

9038‧‧‧操作開關

9630‧‧‧外殼

9631a‧‧‧顯示部

9631b‧‧‧顯示部

9632a‧‧‧區域

9632b‧‧‧區域

9633‧‧‧太陽能電池

9634‧‧‧充放電控制電路

9635‧‧‧電池

9636‧‧‧DCDC轉換器

9638‧‧‧操作鍵

9639‧‧‧按鈕

在圖式中：圖1A至圖1C是說明半導體裝置的一個方式的平面圖及剖面圖；圖2是說明包括在半導體裝置中的疊層結構的帶圖的圖；圖3A1、圖3A2、圖3B1、圖3B2、圖3C1及圖3C2是說明半導體裝置的製造方法的一個例子的平面圖及剖面圖；圖4A1、圖4A2、圖4B1、圖4B2、圖4C1及圖4C2是說明半導體裝置的製造方法的一個例子的平面圖及剖面圖；圖5A至圖5C是說明半導體裝置的一個方式的平面圖及剖面圖；圖6A至圖6C是說明半導體裝置的一個方式的平面圖及剖面圖；圖7A至圖7C是說明半導體裝置的一個方式的平面圖及剖面圖；圖8A和圖8B是示出氧化物半導體的奈米束電子繞射圖案的圖；圖9A和圖9B是本發明的一個方式的半導體裝置的電路圖；圖10A至圖10C是本發明的一個方式的半導體裝置的電路圖及示意圖；圖11是本發明的一個方式的半導體裝置的方塊圖；圖12是本發明的一個方式的半導體裝置的方塊圖；圖13是本發明的一個方式的半導體裝置的方塊圖；圖14A和圖14B是能夠應用本發明的一個方式的半導體裝置的電子裝置。

下面，參照圖式詳細地說明所公開的發明的實施方式。但是，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本說明書所公開的發明的方式及詳細內容可以被變換為各種各樣的形式而不侷限於以下說明。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。

此外，在以下所示的本發明的一個方式的結構中，在不同圖式之間共同使用同一符號表示同一部分或具有同樣功能的部分並省略其重複說明。另外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。

另外，在本說明書等中使用的“第一”、“第二”等序數詞是為了避免構成要素的混淆而附記的，而不是為了在數目方面上進行限定的。

另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，電晶體的“源極”及“汲極”的功能有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。

實施方式1

在本實施方式中，參照圖1A至圖7C對本發明的一個方式的半導體裝置及半導體裝置的製造方法的一個方式進行說明。在本實施方式中，作為半導體裝置的一個例子，示出具有氧化物半導體層的鰭型結構的電晶體。

<半導體裝置的結構例子>

在圖1A至圖1C中，作為半導體裝置的例子示出電晶體200的結構例子。圖1A是電晶體200的平面圖，圖1B是圖1A的沿著V1-W1的剖面圖，圖1C是圖1A的沿著X1-Y1的剖面圖。注意，在圖1A中，為了簡化起見，省略電晶體200的構成要素的一部分(例如，第二氧化物層108等)。另外，這在後面的平面圖中也是同樣的。

圖1A至圖1C所示的電晶體200在設置在具有絕緣表面的基板100上的基底絕緣層102上包括：包括第一氧化物層104、接觸於第一氧化物層104上的島狀氧化物半導體層106及接觸於氧化物半導體層106上的第二氧化物層108的氧化物疊層110；與氧化物半導體層106電連接的源極電極層112a及汲極電極層112b；第二氧化物層108上的閘極絕緣層114；以及隔著閘極絕緣層114與氧化物半導體層106重疊的閘極電極層116。

另外，如圖1A的平面圖所示，電晶體200所包括的氧化物半導體層106在源極電極層112a與汲極電極層112b之間且重疊於閘極電極層116的區域中具有開口部。該開口部的平面形狀為大致矩形狀，其長邊方向平行於通道長度方向是較佳的。因為在不設置氧化物半導體層106的開口部中不形成通道，所以氧化物半導體層106具有以彼此平行於通道寬度方向的方式配置的多個通道形成區。換言之，藉由在氧化物半導體層106中形成開口部，通道形成區在通道寬度方向上分離為多個區域。明確而言，其中形成通道的氧化物半導體層106包括：通道長度為L且通道寬度為W_₁的第一通道形成區106a；通道長度為L且通道寬度為W_₂的第二通道形成區106b；以及通道長度為L且通道寬度為W_₃的第三通道形成區106c。

藉由具有開口部，氧化物半導體層106包括以隔著規定的間隔彼此平行的方式排列的多個長方形的區域以及一對矩形狀的區域。另外，一對矩形狀的區域中的一個以與多個長方形的區域的每一個的一端接觸的方式設置，一對矩形狀的區域中的另一個以與多個長方形的區域的每一個的另一端接觸的方式設置。氧化物半導體層106所包括的一對矩形狀的區域中的至少一部分與源極電極層112a及汲極電極層112b重疊。另外，氧化物半導體層106所包括的多個長方形的區域的每一個的至少一部分與閘極電極層116重疊。

另外，在電晶體200中，氧化物疊層110所包括的第一氧化物層104和第二氧化物層108具有在氧化物半導體層106的開口部及島狀氧化物半導體層106的外周部彼此接觸的區域。

如圖1B的通道寬度方向上的剖面圖所示，在電晶體200所包括的氧化物半導體層106中，在通道形成區之一與相鄰的通道形成區之一之間隔著閘極絕緣層114設置有閘極電極層116。換言之，在通道寬度方向上，以與第一通道形成區106a至第三通道形成區106c的每一個的側面及頂面重疊的方式設置有閘極電極層116。

藉由以與通道形成區的側面及頂面重疊的方式設置閘極電極層116，也可以從側面方向對通道形成區施加閘極電極層116的電場。藉由採用這種結構，對各通道形成區整體施加電場，由此可以良好地控制電晶體200的臨界電壓。另外，可以改善S值。

在此，如果使各通道形成區的通道寬度(W_₁至W_₃)過大，則不容易從通道形成區的側面方向施加閘極電極層116的電場，導致臨界電壓的控制性下降。為了從第一通道形成區106a至第三通道形成區106c的側面方向有效地施加閘極電極層116的電場，例如，在閘極絕緣層114的厚度為20nm的情況下，將各通道形成區的通道寬度(W_₁至W_₃)設定為40nm以上且100nm以下是較佳的。但是，通道形成區的較佳的通道寬度(W_₁至W_₃)根據閘極絕緣層114的厚度而變化，例如，在閘極絕緣層114的厚度為上述值的1/2倍(10nm)的情況下，將通道寬度(W_₁至W_₃)設定為上述範圍的2倍的範圍(80nm以上且200nm以下)是較佳的。

另一方面，如果縮小通道寬度，則有電晶體的通態電流下降的憂慮。然而，在本實施方式的電晶體200中，藉由包括具有能夠從側面方向有效地施加電場的通道寬度的多個通道形成區，可以增加實效的通道寬度。可以說電晶體200是多個鰭型結構的電晶體並聯連接的多鰭型(multi-fin-type)結構的電晶體。

另外，雖然在本實施方式中作為例子示出電晶體200包括第一通道形成區106a至第三通道形成區106c的三個通道形成區的情況，但是本發明的實施方式不侷限於此。電晶體至少包括兩個通道形成區即可，也可以包括分離為四個以上的通道形成區。

另外，為了提高通態電流，增加其中形成通道的氧化物半導體層106的厚度也是有效的。例如，如果將氧化物半導體層106的厚度設定為通道寬度(W_₁至 W_₃)的10倍以上且100倍以下，則可以提高電晶體200的通態電流，所以是較佳的。但是，電晶體200所包括的氧化物半導體層106的厚度不侷限於上述範圍。

另外，在本實施方式的電晶體200中，如圖1A的平面圖所示，源極電極層112a及汲極電極層112b的通道寬度方向上的寬度小於島狀氧化物半導體層106的通道寬度方向上的寬度，並且源極電極層112a及汲極電極層112b以覆蓋該氧化物半導體層106的通道長度方向上的端部的方式形成。藉由採用這種結構，可以減少將電場從閘極電極層116施加到氧化物半導體層106的側面時的障礙物，由此可以促進使用鰭型結構的電晶體的臨界電壓的控制及S值的改善的效果。

另外，作為源極電極層112a及汲極電極層112b，較佳為使用容易與氧鍵合的導電材料。例如，可以使用Al、Cr、Cu、Ta、Ti、Mo、W等。由於可以將後面的製程溫度設定為較高，因此較佳為使用熔點高的W。此外，容易與氧鍵合的導電材料包括容易擴散氧的材料。

當使這種導電材料接觸於氧化物半導體層106時，氧化物半導體層106中的氧被引入到容易與氧鍵合的導電材料一側。在電晶體的製程中有幾個加熱製程，由此，藉由上述氧的移動，在氧化物半導體層106中的與源極電極層112a及汲極電極層112b接觸的介面附近產生氧缺陷，從而可以形成n型化的區域(圖式中的陰影部分)。該n型化的區域可以用作電晶體200的源極或汲極。另外，n型化的區域也可能形成在第一氧化物層104及第二氧化物層108中的與源極電極層112a及汲極電極層112b接觸的區域中。

在電晶體200中，藉由具有用作源極或汲極的n型化的區域，可以在通態狀態下更容易使電流流過，所以可以增大通態電流。尤其是，在氧化物半導體層106的厚度大的情況下，在氧化物半導體層106的通道長度方向上的端部設置用作源極或汲極的n型化的區域是有效的。

另外，源極電極層112a及汲極電極層112b的構成元素有時混入到n型化的區域中。另外，在接觸於n型化的區域的源極電極層112a及汲極電極層112b的一部分中，可能形成氧濃度高的區域。此外，氧化物疊層110的構成元素有時混入到與n型化的區域接觸的源極電極層112a及汲極電極層112b中。

另外，當形成通道長度極短的電晶體時，有時因上述氧缺陷的發生而n型化的區域延伸在電晶體的通道長度方向上。此時，電晶體的電特性發生變化，例如臨界電壓的漂移或不能由閘極電壓控制開關的狀態(導通狀態)。因此，當形成通道長度極短的電晶體時，將不容易與氧鍵合的導電材料用於源極電極層及汲極電極層是較佳的。作為該導電材料，例如較佳為使用氮化鉭、氮化鈦等。此外，不容易與氧鍵合的導電材料包括不容易擴散氧的材料。

另外，如上所述，電晶體200在基底絕緣層102與閘極絕緣層114之間具有包括第一氧化物層104、氧化物半導體層106及第二氧化物層108的氧化物疊層110。第一氧化物層104及第二氧化物層108是包含構成氧化物半導體層106的金屬元素中的一種以上的氧化物層。

氧化物半導體層106包括至少包含銦、鋅及M(M為Al、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)的以In-M-Zn氧化物表示的層。當氧化物半導體層106包含銦時，電晶體的載子移動率得到提高，所以是較佳的。

氧化物半導體層106的下層的第一氧化物層104包含以In-M-Zn氧化物(M為Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)表示的M相對於In的原子個數比比氧化物半導體層106高的氧化物層。具體地，作為第一氧化物層104，使用M相對於In的原子個數比比氧化物半導體層106高1.5倍以上、較佳為2倍以上、更佳為3倍以上的氧化物層。上述元素與氧的鍵合比銦與氧的鍵合更堅固，所以具有抑制氧缺損產生在氧化物層中的功能。就是說，與氧化物半導體層106相比，第一氧化物層104是不容易產生氧缺損的氧化物層。

此外，與第一氧化物層104同樣，氧化物半導體層106的上層的第二氧化物層108包含以In-M-Zn氧化物(M為Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf 等金屬)表示的M相對於In的原子個數比比氧化物半導體層106高的氧化物層。具體地，作為第二氧化物層108，使用M相對於In的原子個數比比氧化物半導體層106高1.5倍以上、較佳為2倍以上、更佳為3倍以上的氧化物層。注意，由於當M相對於In的原子個數比過大時第二氧化物層108的能帶間隙變大而第二氧化物層108能夠用作絕緣層，所以將第二氧化物層108的M的原子個數比調整為能夠用作半導體層的程度是較佳的。但是，第二氧化物層108根據M的原子個數比有時用作閘極絕緣層的一部分。

在第一氧化物層104、氧化物半導體層106以及第二氧化物層108是至少包含銦、鋅及M(M為Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)的In-M-Zn氧化物的情況下，當將第一氧化物層104設定為In：M：Zn=x₁：y₁：z₁[原子個數比]、將氧化物半導體層106設定為In：M：Zn=x₂：y₂：z₂[原子個數比]以及將第二氧化物層108設定為In：M：Zn=x₃：y₃：z₃[原子個數比]時，y₁/x₁及y₃/x₃比y₂/x₂大是較佳的。y₁/x₁及y₃/x₃為y₂/x₂的1.5倍以上，較佳為y₂/x₂的2倍以上，更佳為y₂/x₂的3倍以上。此時，當在氧化物半導體層106中y₂為x₂以上時，可以使電晶體的電特性穩定。注意，當y₂為x₂的3倍以上時，電晶體的場效移動率變低，所以y₂小於x₂的3倍是較佳的。

注意，在第一氧化物層104為In-M-Zn氧化物時，在In和M的總和為100atomic%的情況下，較佳為In低於50atomic%且M為50atomic%以上，更佳為In低於25atomic%且M為75atomic%以上。此外，當氧化物半導體層106是In-M-Zn氧化物時，在In和M的總和為100atomic%的情況下，較佳為In為25atomic%以上且M低於75atomic%，更佳為In為34atomic%以上且M低於66atomic%。在第二氧化物層108為In-M-Zn氧化物時，在In和M的總和為100atomic%的情況下，較佳為In低於50atomic%且M為50atomic%以上，更佳為In低於25atomic%且M為75atomic%以上。

此外，第一氧化物層104及第二氧化物層108既可以是包含不同的構成元素的層，又可以是以相同的原子個數比或以不同的原子個數比包含相同的構成元素的層。

作為第一氧化物層104、氧化物半導體層106以及第二氧化物層108，例如可以使用包含銦、鋅及鎵的氧化物半導體。

第一氧化物層104的厚度較佳為可以抑制產生在基底絕緣層102與第一氧化物層104之間的介面的陷阱能階影響到通道的程度。但是，第一氧化物層104是用作從基底絕緣層102供應到氧化物半導體層106的氧的路徑的層，其厚度過大會導致氧的供應被阻礙，所以是不較佳的。

另外，將第二氧化物層108的厚度設定為可以抑制成為氧化物半導體的雜質的閘極絕緣層114的構成元素混入到氧化物半導體層106的厚度。此外，由於第二氧化物層108是設置在閘極電極層116與用作通道的氧化物半導體層106之間的層，所以為了提高電晶體的通態電流而盡可能地減薄第二氧化物層108是較佳的。明確而言，第二氧化物層108的厚度例如可以為0.3nm以上且小於10nm，較佳為0.3nm以上且5nm以下。

第一氧化物層104及第二氧化物層108較佳為包含構成氧化物半導體層106的金屬元素中的一種以上，並且，第一氧化物層104及第二氧化物層108較佳為使用導帶底的能量比氧化物半導體層106的導帶底的能量近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物半導體形成。

在上述結構中，當對閘極電極層116施加電場時，在包括氧化物半導體層的疊層結構中的作為導帶底的能量最小的層的氧化物半導體層106中形成通道。就是說，藉由在氧化物半導體層106和閘極絕緣層114之間形成有第二氧化物層108，可以不使電晶體的通道接觸於閘極絕緣層114。

此外，藉由以接觸於形成通道的氧化物半導體層106的上側及下側的方式設置比氧化物半導體層106不容易產生氧缺陷的氧化物層，可以抑制氧缺陷形成在電晶體的通道中。

〈電晶體所具有的疊層結構的帶結構〉

在此，參照圖2說明包括在電晶體200中的基底絕緣層102、第一氧化物層104、氧化物半導體層106、第二氧化物層108及閘極絕緣層114所具有的帶結構。

在圖2中，EcI1、EcS1、EcS2、EcS3及EcI2分別示意性地示出基底絕緣層102、第一氧化物層104、氧化物半導體層106、第二氧化物層108及閘極絕緣層114的導帶底的能量。注意，在此為了方便起見而不考慮圖1A至圖1C中的每一個層的厚度。

這裡，真空能階和導帶底的能量之間的能量差(也稱為電子親和力)是真空能階與價電子帶上端之間的能量差(也稱為游離電位)減去能隙的值。另外，可以利用光譜橢圓偏光計(例如，HORIBA JOBIN YVON公司製造的UT-300)測量能隙。另外，真空能階與價電子帶上端的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(例如，PHI公司製造的VersaProbe)測量。

如圖2所示，導帶底的能量在第一氧化物層104、氧化物半導體層106及第二氧化物層108之間沒有能障而連續地變化。可以推測這是因為：由於第一氧化物層104、氧化物半導體層106及第二氧化物層108的組成相似，因此在第一氧化物層104、氧化物半導體層106及第二氧化物層108中氧容易相互擴散而形成有混合層。

另外，雖然圖2示出第一氧化物層104及第二氧化物層108是具有同樣的能隙的氧化物層的情況，但是也可以是具有不同能隙的氧化物層。

如圖2所示，在包括氧化物半導體層106的氧化物疊層110中氧化物半導體層106成為阱(well)，在具有氧化物疊層110的電晶體中通道形成在氧化物半導體層106中。另外，由於在氧化物疊層110中導帶底端的能量連續地變化，因此也可以說氧化物疊層中的能量具有U字形阱(U-shaped Well)。另外，也可以將具有上述結構的通道稱為埋入通道。

第一氧化物層104和第二氧化物層108為包含一種以上的構成氧化物半導體層106的金屬元素的氧化物層，因此可以說包括這些層的疊層結構是主要成分相同而層疊的氧化物疊層。主要成分相同而層疊的氧化物疊層不是僅將各層層疊，而是以形成連續結合(在此，尤其是指各層之間的導帶底端的能量連續變化的U字形井結構)的方式形成。這是因為：當有可能形成缺陷中心或再結合中心等缺陷能階的雜質混雜於各層之間的介面時，能帶失去連續性，因此載子在介面被俘獲或者因再結合而消失。

為了形成連續結合，需要使用具備負載鎖定室的多室成膜裝置(濺射裝置)以不使各層暴露於大氣的方式連續地層疊。在濺射裝置中的各處理室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10^-7Pa以上且1×10^-4Pa以下左右)來盡可能地去除有可能成為氧化物半導體的雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止氣體從排氣系統倒流到處理室內。

為了獲得高純度本質氧化物半導體，不僅需要對室內進行高真空抽氣，而且需要進行濺射氣體的高度純化。作為用作濺射氣體的氧氣體或氬氣體，藉由使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下的高純度氣體，能夠盡可能地防止水分等混入氧化物半導體。

設置在氧化物半導體層106的上層或下層的第一氧化物層104及第二氧化物層108用作阻擋層，其可以抑制在接觸於氧化物疊層110的絕緣層(基底絕緣層102及閘極絕緣層114)與氧化物疊層110之間的介面形成的陷阱能階影響到用作電晶體的載子的主要路徑(載子路徑)的氧化物半導體層106。

例如，包含在氧化物半導體層中的氧缺陷作為存在於氧化物半導體的能隙內的深的能量位置的局域能階而明顯化。當載子被這種局域能階俘獲時，電晶體的可靠性下降，因此需要減少包含在氧化物半導體層中的氧缺陷。在本實施方式的電晶體200中，藉由以與氧化物半導體層106的上側及下側接觸的方式設置與氧化物半導體層106相比不容易產生氧缺陷的氧化物層，可以減少氧化物半導體層106中的氧缺陷。例如，可以使氧化物半導體層106的利用恆定光電流法(也稱為CPM：Constant Photocurrent Method)測定出的起因於局域能階的吸收係數低於1×10^-3/cm，較佳為低於1×10^-4/cm。

另外，在氧化物半導體層106接觸於其構成要素與氧化物半導體層106不同的絕緣層(例如，包含氧化矽膜的基底絕緣層)的情況下，在兩層之間的介面會形成介面能階，該介面能階有可能形成通道。在此情況下，有可能出現具有不同臨界電壓的第二電晶體，而使電晶體的外觀上的臨界電壓發生變動。然而，由於在本實施方式的電晶體200中第一氧化物層104包含一種以上的構成氧化物半導體層106的金屬元素，因此在第一氧化物層104與氧化物半導體層106之間的介面不容易形成介面能階。因而，藉由設置第一氧化物層104，可以降低電晶體的臨界電壓等電特性的偏差。

另外，當在閘極絕緣層114與氧化物半導體層106之間的介面形成通道時，在該介面產生介面散射而使電晶體的場效移動率下降。然而，由於在本實施方式的電晶體200中第二氧化物層108包含一種以上的構成氧化物半導體層106的金屬元素，因此在氧化物半導體層106與第二氧化物層108之間的介面不容易產生載子散射，而可以提高電晶體的場效移動率。

另外，第一氧化物層104及第二氧化物層108還用作阻擋層，該阻擋層用來抑制基底絕緣層102及閘極絕緣層114的構成元素混入氧化物半導體層106而形成因雜質引起的能階。

例如，當作為接觸於第一氧化物層104或第二氧化物層108的基底絕緣層102或閘極絕緣層114使用包含矽的絕緣層時，有時該絕緣層中的矽或者有可能混入該絕緣層的碳混入第一氧化物層104或第二氧化物層108的從介面深入到幾nm左右的區域。當矽、碳等雜質混入氧化物半導體層時，形成雜質能階，該雜質能階有可能成為電子的生成要因而使氧化物半導體層n型化。

另一方面，在第一氧化物層104及第二氧化物層108的厚度大於幾nm的情況下，混入的矽、碳等雜質不到達氧化物半導體層106，因此雜質能階的影響得到抑制。

另外，為了使氧化物半導體層106實現本質或實質上本質，在利用SIMS的分析中，將矽濃度設定為低於1×10¹⁹atoms/cm³，較佳為低於5×10¹⁸atoms/cm³，更佳地低於3×10¹⁸atoms/cm³，進一步較佳為低於1×10¹⁸atoms/cm³。另外，將氫濃度設定為2×10²⁰atoms/cm³以下，較佳為5×10¹⁹atoms/cm³以下，更佳為1×10¹⁹atoms/cm³以下，進一步較佳為5×10¹⁸atoms/cm³以下。另外，將氮濃度設定為低於5×10¹⁹atoms/cm³，較佳為5×10¹⁸atoms/cm³以下，更佳為1×10¹⁸atoms/cm³以下，進一步較佳為5×10¹⁷atoms/cm³以下。

另外，氧化物半導體層中的雜質濃度可以藉由利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)來測定。

此外，當氧化物半導體層106包含結晶時，如果以高濃度包含矽或碳，氧化物半導體層106的結晶性則有可能降低。為了不使氧化物半導體層106的結晶性下降，將矽濃度設定為低於1×10¹⁹atoms/cm³，較佳為低於5×10¹⁸atoms/cm³，更佳為低於1×10¹⁸atoms/cm³即可。此外，將碳濃度設定為低於1×10¹⁹atoms/cm³，更佳地低於5×10¹⁸atoms/cm³，進一步較佳為低於1×10¹⁸atoms/cm³。

此外，將被高度純化的氧化物半導體層106用於通道形成區的電晶體的關態電流(off-state current)極小。例如，關於使用被高度純化的氧化物半導體層的電晶體處於關閉狀態時的汲極電流，室溫(25℃左右)下的汲極電流可以為1×10^-18A以下，較佳為1×10^-21A以下，更佳為1×10^-24A以下，或者，85℃下的汲極電流可以為1×10^-15A以下，較佳為1×10^-18A以下，更佳為1×10^-21A以下。注意，當電晶體是n通道型電晶體時，“電晶體處於關閉狀態”是指其閘極電壓足夠小於臨界電壓的狀態。明確而言，在閘極電壓比臨界電壓小1V以上、2V以上或3V以上時，電晶體成為關閉狀態。

〈半導體裝置的製造方法〉

參照圖3A1至圖4C2說明圖1A至圖1C所示的電晶體200的製造方法的一個例子。

另外，在以下所示的圖3A1至圖4C2中，圖3A1、圖3A2、圖4A1和圖4A2示出電晶體的製程中的平面圖，圖3B1、圖3B2、圖4B1和圖4B2示出圖3A1、圖3A2、圖4A1和圖4A2的沿著V1-W1的剖面圖，圖3C1、圖3C2、圖4C1和圖4C2示出圖3A1、圖3A2、圖4A1和圖4A2的沿著X1-Y1的剖面圖。例如，圖3B1是圖3A1的沿著V1-W1的剖面圖，圖3C1是圖3A1的沿著X1-Y1的剖面圖。

首先，在具有絕緣表面的基板100上形成基底絕緣層102。

基板100不侷限於支撐構件，也可以是形成有電晶體等其他裝置的基板。此時，電晶體200的閘極電極層116、源極電極層112a和汲極電極層112b中的至少一個也可以與上述其他裝置電連接。

基底絕緣層102除了具有防止雜質從基板100擴散的功能以外，還具有將氧供應到後面形成的第一氧化物層104及/或氧化物半導體層106的功能。由此，作為基底絕緣層102使用包含氧的絕緣層。另外，基底絕緣層102較佳為包含過剩的氧。藉由將氧從基底絕緣層102供應到氧化物半導體層106，可以減少氧化物半導體層106的氧缺陷。此外，基底絕緣層102可以具有單層結構或疊層結構。另外，基底絕緣層102可以藉由濺射法、電漿CVD(Chemical Vapor Deposition：化學氣相沉積)法、MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法等熱CVD法等形成。

此外，如上所述，當基板100是形成有其他裝置的基板時，基底絕緣層102還用作層間絕緣膜。在此情況下，較佳為利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等對基底絕緣層102進行平坦化處理，以使其表面平坦。

在本實施方式的電晶體200中，含有氧的基底絕緣層102設置在後面形成的包括氧化物半導體層的疊層結構的下方。藉由採用上述結構，可以將基底絕緣層102所包含的氧供應到通道形成區。基底絕緣層102較佳為包括含有超過化學計量組成的氧的區域。當基底絕緣層102含有過剩的氧時，對通道形成區的氧的供應被促進。

注意，在本說明書等中，過剩的氧指的是：因熱處理而可以在氧化物半導體層中、氧化矽中或氧氮化矽中移動的氧；超過原來的化學計量組成的氧；或者具有填充氧不足所造成的Vo(氧空缺(空孔))的功能的氧。

為了使基底絕緣層102含有過剩氧，例如，在氧氛圍下形成基底絕緣層102即可。或者，可以對成膜後的基底絕緣層102引入氧而使其含有過剩氧。或者，還可以組合上述兩個方法。

另外，由於基底絕緣層102是與第一氧化物層104接觸的絕緣層，所以較佳為降低膜中的氫濃度。由此，在形成基底絕緣層102之後，較佳為進行以氫的去除為目的的熱處理(脫水化處理或脫氫化處理)。

將熱處理的溫度設定為250℃以上且650℃以下，較佳為設定為350℃以上且600℃以下或低於基板的應變點。例如，將基板引入到熱處理裝置之一的電爐中，在真空(減壓)氛圍下以450℃對基底絕緣層102進行1小時的熱處理。

另外，熱處理裝置不侷限於電爐，也可以使用利用來自電阻發熱體等發熱體的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行熱處理的裝置。作為高溫氣體，使用如氬等稀有氣體或如氮那樣的即使進行熱處理也不與被處理物產生反應的惰性氣體。注意，當作為熱處理裝置使用GRTA裝置時，其熱處理時間很短，所以也可以在加熱到650℃以上且700℃以下的高溫的惰性氣體中加熱基板。

熱處理在氮、氧、超乾燥空氣(水的含量為20ppm以下，較佳為1ppm以下，更佳為10ppb以下的空氣)或稀有氣體(氬、氦等)氛圍下進行即可。但是，上述氮、氧、超乾燥空氣或稀有氣體等的氛圍不包含水、氫等是較佳的。另外，較佳的是，將引入到加熱處理裝置中的氮、氧或稀有氣體的純度設定為6N(99.9999%)以上，較佳為設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下)。

另外，藉由熱處理，有時氧從基底絕緣層102脫離。因此，較佳的是，對經過脫水化或脫氫化處理的基底絕緣層102進行引入氧(至少包含氧自由基、臭氧、氧原子和氧離子(包含分子離子、簇離子)中的任一種)的處理。

作為對基底絕緣層102引入氧的方法，例如可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。可以使用含有氧的氣體進行氧的引入處理。作為含有氧的氣體，可以使用氧、一氧化二氮、二氧化氮、二氧化碳、一氧化碳等。此外，在氧的引入處理中，也可以使含有氧的氣體包含稀有氣體。藉由對基底絕緣層102進行引入氧的處理，可以填補因熱處理而脫離的氧。

接著，利用濺射法、CVD法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、ALD法或PLD(Pulse Laser Deposition：脈衝雷射沉積)法在基底絕緣層102上形成第一氧化物層104及氧化物半導體層106。

第一氧化物層104及氧化物半導體層106可以使用上述材料。

例如，在利用濺射法形成第一氧化物層104 的情況下，較佳為使用原子個數比為In：Ga：Zn=1：3：2的濺射靶材、原子個數比為In：Ga：Zn=1：6：4的濺射靶材或原子個數比為In：Ga：Zn=1：9：6的濺射靶材或者具有接近於上述組成的組成的濺射靶材。

此外，例如，在利用濺射法形成氧化物半導體層106的情況下，較佳為使用原子個數比為In：Ga：Zn=1：1：1的濺射靶材或原子個數比為In：Ga：Zn=3：1：2的濺射靶材或者具有接近於上述組成的組成的濺射靶材。

注意，藉由濺射法形成的膜的組成有時與靶材的組成不同。例如，在使用包含ZnO的濺射靶材形成氧化物半導體層的情況下，有時由於成膜時的ZnO的昇華等而使形成的氧化物半導體層的Zn對In及/或Ga的原子個數比比濺射靶材的Zn對In及/或Ga的原子個數比小。

注意，如上所述，以第一氧化物層104的電子親和力比氧化物半導體層106小的方式選擇材料。

此外，當形成第一氧化物層104及氧化物半導體層106時，較佳為使用濺射法。作為濺射法，可以使用RF濺射法、DC濺射法、AC濺射法等。尤其較佳為使用DC濺射法，因為可以降低當進行成膜時產生的塵屑，並且可以使膜的厚度均勻。

此外，當形成第一氧化物層104及氧化物半導體層106時，盡可能地降低膜中的氫濃度是較佳的。為了降低氫濃度，例如，在利用濺射法進行成膜時，作為供應到濺射裝置的成膜室內的氛圍氣體適當地使用：氫、水、羥基或者氫化物等雜質被去除的高純度的稀有氣體(典型的有氬)；氧；或者稀有氣體和氧的混合氣體。

另外，藉由在去除殘留在成膜室內的水分的同時引入去除了氫及水分的濺射氣體來進行成膜，可以降低形成的膜中的氫濃度。為了去除殘留在成膜室內的水分，較佳為使用吸附型真空泵，例如，低溫泵、離子泵、鈦昇華泵。此外，也可以使用具備冷阱的渦輪泵。由於低溫泵對如氫分子、水(H₂O)等包含氫原子的化合物(較佳的是，還包括包含碳原子的化合物)等進行排出的能力較高，所以可以降低利用低溫泵進行了排氣的成膜室中形成的氧化物層及氧化物半導體層所包含的雜質濃度。

另外，也可以在形成第一氧化物層104之後且形成氧化物半導體層106之前對第一氧化物層104引入氧。藉由該氧引入處理，第一氧化物層104含有過剩的氧，並且藉由之後的成膜製程中的熱處理可以將該過剩的氧供應到氧化物半導體層106。

在形成第一氧化物層104及氧化物半導體層106之後進行熱處理是較佳的。以如下條件進行熱處理即可：以250℃以上且650℃以下的溫度，較佳的是以300℃以上且500℃以下的溫度，採用惰性氣體氛圍、包含10ppm以上的氧化性氣體的氛圍或減壓氛圍。此外，也可以在惰性氣體氛圍中進行熱處理之後，在包含10ppm以上的氧化性氣體的氛圍中進行熱處理以補充脫離的氧。藉由在此進行加熱處理，可以從基底絕緣層102、第一氧化物層104和氧化物半導體層106中的至少一個去除氫或水等雜質。另外，也可以在將氧化物半導體層106加工為島狀之後進行該熱處理。

接著，對氧化物半導體層106形成圖案，將其加工為具有開口部的島狀氧化物半導體層106(參照圖3A1、圖3B1及圖3C1)。另外，在後面重疊於閘極電極層116的區域中選擇性地形成開口部。

注意，當對氧化物半導體層106進行蝕刻加工時，有時因對氧化物半導體層106進行過蝕刻而使第一氧化物層104的一部分(不被島狀氧化物半導體層106覆蓋的區域)被蝕刻，而使膜的厚度被減少。

接著，在第一氧化物層104上以覆蓋島狀氧化物半導體層106的側面及頂面的方式形成第二氧化物層108(參照圖3A2、圖3B2和圖3C2)。另外，第二氧化物層108可以藉由濺射法、電漿CVD法、MOCVD法或ALD法等熱CVD法等形成。由此，形成氧化物疊層110。

第二氧化物層108可以使用上述材料。例如，在利用濺射法形成第二氧化物層108的情況下，較佳為使用原子個數比為In：Ga：Zn=1：3：2的濺射靶材、原子個數比為In：Ga：Zn=1：6：4的濺射靶材或原子個數比為In：Ga：Zn=1：9：6的濺射靶材或者具有接近於上述組成的組成的濺射靶材。

此外，也可以在氧化物半導體層106與第二氧化物層108之間的介面中形成混合有氧化物半導體層106和第二氧化物層108的層(或區域)。在此情況下，有時電晶體200中的氧化物半導體層106與第二氧化物層108之間的介面不清楚。藉由在介面中形成各層的混合層(或混合區域)，氧化物半導體層106與第二氧化物層108之間的介面散射被降低。氧化物半導體層106與第一氧化物層104之間的介面也與上述說明相同。

也可以在形成第二氧化物層108之後進行熱處理。該熱處理可以在與形成第一氧化物層104及氧化物半導體層106之後的上述熱處理同樣的條件下進行。

接著，在第二氧化物層108上形成導電膜，對該導電膜進行加工，由此形成源極電極層112a及汲極電極層112b(參照圖4A1、圖4B1和圖4C1)。另外，源極電極層112a及汲極電極層112b可以藉由濺射法、電漿CVD法、MOCVD法或ALD法等熱CVD法等形成。

另外，雖然未圖示，但是源極電極層112a和汲極電極層112b的端部也可以具有設置有多個步階的步階形狀。該端部可以藉由多次交替進行利用灰化使光阻遮罩縮小的製程及蝕刻製程來形成。源極電極層112a及汲極電極層112b的厚度越高，越較佳為增加該步階數。

藉由使源極電極層112a及汲極電極層112b成為上述那樣的設置多個步階的形狀，形成在其上方的膜如閘極絕緣層114等的覆蓋性得到提高，從而可以提高電晶體的電特性及長期可靠性。

注意，當對源極電極層112a及汲極電極層112b進行加工時，有時因對導電膜進行過蝕刻而第二氧化物層108的一部分(不被源極電極層112a及汲極電極層112b覆蓋的區域)被蝕刻，而使膜的厚度被減少。

接著，利用濺射法、MBE法、CVD法、PLD法、ALD法等在源極電極層112a及汲極電極層112b上形成閘極絕緣層114。

閘極絕緣層114可以使用氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜或者氮氧化矽膜等。在閘極絕緣層114為包含氧的膜時，可以對第二氧化物層108或氧化物半導體層106供應氧，所以是較佳的。此外，閘極絕緣層114還可以使用氧化鉿、氧化釔、矽酸鉿(HfSi_xO_y(x>0，y>0))、添加有氮的矽酸鉿、鋁酸鉿(HfAl_xO_y(x>0，y>0))以及氧化鑭等材料。再者，閘極絕緣層114可以為單層結構或者疊層結構。

此外，例如藉由由使用微波(例如，頻率為2.45GHz)的高密度電漿CVD形成閘極絕緣層114，可以使其緻密且具有高絕緣耐壓，所以是較佳的。

接著，在閘極絕緣層114上形成閘極電極層116(參照圖4A2、圖4B2和圖4C2)。

閘極電極層116的材料可以使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。此外，作為閘極電極層116，可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。或者，也可以應用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物以及添加有氧化矽的銦錫氧化物等導電材料。另外，也可以採用上述導電材料和上述金屬材料的疊層結構。

另外，閘極電極層116可以採用單層結構或疊層結構。此外，作為與閘極絕緣層114接觸的閘極電極層116的一層可以使用包含氮的金屬氧化物，明確地說，可以使用包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜或金屬氮化膜(InN、SnN等)。這些膜具有5eV(電子伏特)以上，較佳為5.5eV(電子伏特)以上的功函數。當將這些膜用作閘極電極層時，可以使電晶體的臨界電壓漂移到正向，而能夠實現所謂的常關閉(normally-off)的切換元件。

閘極電極層116可以藉由電漿CVD法、濺射法、MOCVD法或ALD法等熱CVD法等形成。

也可以在形成閘極絕緣層114之後及/或在形成閘極電極層116之後進行熱處理。該熱處理可以在與形成第一氧化物層104及氧化物半導體層106之後的上述熱處理同樣的條件下進行。

如此，可以形成本實施方式的電晶體200。

另外，在形成閘極電極層116之後，也可以在閘極電極層116上形成絕緣層。作為絕緣層的材料，可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等。此外，絕緣層可以使用上述材料的疊層膜。絕緣層可以利用濺射法、CVD法、MBE法、ALD法或PLD法等形成。

例如，作為閘極電極層116上的絕緣層，可以使用對氧的透過性低(對氧具有阻擋性)的層。作為對氧的透過性低的層，可以舉出氧化鋁、氮化矽、氮氧化矽等氮化物。藉由將對氧的透過性低的絕緣層以覆蓋閘極絕緣層114的方式設置在閘極電極層116上，抑制因後面的加熱處理而從基底絕緣層102等釋放的氧釋放到外部，可以將該氧有效地供應到氧化物疊層110中。

或者，作為閘極電極層116上的絕緣層，也可以形成可能成為對氧化物疊層110的氧的供應源的包含氧(包含過剩的氧)的層和對氧的透過性低的層的疊層結構。

也可以在閘極電極層116上形成絕緣層之後進行加熱處理。該加熱處理可以在與形成第一氧化物層104及氧化物半導體層106之後的上述熱處理同樣的條件下進行。

如上所述，本實施方式所示的電晶體包括以與其側面及頂面重疊的方式設置有閘極電極層的多個通道形成區。不但從通道形成區的頂面方向，而且從側面方向對通道形成區施加閘極電極層的電場，由此可以良好地控制臨界電壓，並且可以改善S值。再者，藉由包括具有該結構的多個通道形成區，可以增大實效的通道寬度，由此可以增大電晶體的通態電流。

另外，在本實施方式所示的電晶體中，在形成通道的氧化物半導體層與重疊於該氧化物半導體層的絕緣層之間具有作為構成元素包含構成氧化物半導體層的金屬元素中的至少一個金屬元素的氧化物層。當氧化物半導體層與絕緣層接觸時，在氧化物半導體層與絕緣層之間可能形成陷阱能階，但是藉由採用在氧化物半導體層與絕緣層之間具有氧化物層的上述結構，可以抑制該陷阱能階的形成。由此，可以抑制電晶體的電特性的劣化。

<半導體裝置的變形例子1>

圖5A至圖5C示出其一部分與圖1A至圖1C所示的電晶體200的結構不同的變形例子。圖5A是電晶體210的平面圖，圖5B是圖5A的沿著V2-W2的剖面圖，圖5C是圖5A的沿著X2-Y2的剖面圖。

圖5A至圖5C所示的電晶體210具有如下結構：氧化物疊層110中的第二氧化物層108與不被源極電極層112a及汲極電極層112b覆蓋的氧化物半導體層106 接觸，並設置在源極電極層112a及汲極電極層112b上的結構。因此，在電晶體210中，源極電極層112a及汲極電極層112b以與第一氧化物層104的側面以及氧化物半導體層106的頂面的一部分和側面接觸的方式設置，在源極電極層112a及汲極電極層112b與氧化物半導體層106接觸的區域中形成n型化的區域。另外，在第一氧化物層104及第二氧化物層108中的與源極電極層112a及汲極電極層112b接觸的區域中也形成n型化的區域。

另外，當對氧化物半導體層106進行蝕刻時，使用同一遮罩對第一氧化物層104進行蝕刻。換言之，在電晶體210中，第一氧化物層104和氧化物半導體層106具有同一平面形狀，第一氧化物層104的上端部的剖面形狀和氧化物半導體層106的下端部的剖面形狀一致。

另外，在電晶體210中，第二氧化物層108和閘極絕緣層114以閘極電極層116為遮罩以自對準的方式被蝕刻。換言之，在電晶體210中，第二氧化物層108、閘極絕緣層114及閘極電極層116具有同一平面形狀。

注意，在本說明書等中，“同一”或“一致”不一定需要嚴格地意味著同一或一致，“大致同一”或“大致一致”包括在其範疇內。例如，包括藉由使用同一遮罩進行蝕刻而得到的形狀一致的程度。

因為電晶體210的其他結構是與電晶體200 同樣的，所以省略詳細說明。

如圖5B所示，在電晶體210中，藉由使用與氧化物半導體層106相同的遮罩對第一氧化物層104進行圖案加工，在通道形成區之一與相鄰的通道形成區之一之間的區域中，第二氧化物層108與基底絕緣層102接觸。藉由採用上述結構，與具有在該區域中第二氧化物層108與第一氧化物層104接觸的結構的電晶體200相比，可以使設置在該區域中的閘極電極層116進一步接近於通道形成區的厚度方向上的下端(與第一氧化物層104之間的介面)。

因此，在電晶體210中可以擴大被閘極電極層116施加電場的區域，由此可以實現更良好地控制臨界值且改善S值的電晶體。

另外，藉由當對氧化物半導體層106及第一氧化物層104進行蝕刻時對第一氧化物層104進行過蝕刻，可以對基底絕緣層102的一部分(不被島狀氧化物半導體層106及第一氧化物層104覆蓋的區域)進行蝕刻來減少厚度。由此，可以使設置在通道形成區之一與相鄰的通道形成區之一之間的閘極電極層116進一步接近於通道形成區的厚度方向上的下端(與第一氧化物層104之間的介面)。

另外，藉由以閘極電極層116為遮罩對第二氧化物層108進行加工，可以抑制第二氧化物層108所包含的銦的外方擴散。因為銦的外方擴散成為導致電晶體的電特性的變動的主要原因或製程中的成膜室內的污染的主要原因，所以以閘極電極層116為遮罩的第二氧化物層108的加工是有效的。

另外，當對第一氧化物層104進行加工時，可以使用與進行氧化物半導體層106的加工時使用的遮罩相同的遮罩，當對第二氧化物層108進行加工時可以以閘極電極層116為遮罩，因此與電晶體200的製程相比，可以製造電晶體210而不增加遮罩的個數，所以是較佳的。

<半導體裝置的變形例子2>

圖6A至圖6C示出其一部分與圖1A至圖1C所示的電晶體200的結構不同的變形例子。圖6A是電晶體220的平面圖，圖6B是圖6A的沿著V3-W3的剖面圖，圖6C是圖6A的沿著X3-Y3的剖面圖。

在圖6A至圖6C所示的電晶體220中的氧化物疊層110中，使用同一遮罩對第一氧化物層104、氧化物半導體層106及第二氧化物層108進行蝕刻。換言之，在電晶體220中，第一氧化物層104、氧化物半導體層106和第二氧化物層108具有同一平面形狀，第一氧化物層104的上端部的剖面形狀和氧化物半導體層106的下端部的剖面形狀一致，氧化物半導體層106的上端部的剖面形狀和第二氧化物層108的下端部的剖面形狀一致。

因此，在電晶體220中，源極電極層112a及汲極電極層112b以與第一氧化物層104的側面、氧化物半導體層106的側面以及第二氧化物層108的頂面的一部分及側面接觸的方式設置。

因為電晶體220的其他結構是與電晶體200同樣的，所以省略詳細說明。

如圖6B所示，在電晶體220中，藉由使用同一遮罩對第一氧化物層104、氧化物半導體層106及第二氧化物層108進行圖案加工，在通道形成區之一與相鄰的通道形成區之一之間的區域中閘極絕緣層114與基底絕緣層102接觸。藉由採用上述結構，與上述電晶體210相比，可以使設置在該區域中的閘極電極層116進一步接近於通道形成區的厚度方向上的下端(與第一氧化物層104之間的介面)。

因此，在電晶體220中可以進一步擴大被閘極電極層116施加電場的區域，由此可以實現良好地控制臨界值且改善S值的電晶體。

另外，與電晶體210同樣，藉由當對氧化物疊層110進行蝕刻時對第一氧化物層104進行過蝕刻，可以對基底絕緣層102的一部分(不被島狀第二氧化物層108、氧化物半導體層106及第一氧化物層104覆蓋的區域)進行蝕刻來減少厚度。由此，可以使設置在通道形成區之一與相鄰的通道形成區之一之間的閘極電極層116進一步接近於通道形成區的厚度方向上的下端(與第一氧化物層104之間的介面)。

另外，電晶體220具有在通道寬度方向上形成通道的氧化物半導體層106與閘極絕緣層114接觸的結構。當作為第二氧化物層108使用上述M的組成多而具有絕緣性的材料時，由於第二氧化物層108而閘極絕緣層的厚度增大。即使在此情況下也可以抑制從側面方向對通道形成區不容易施加電場的情況。

另外，在電晶體220中，可以使用同一遮罩對第一氧化物層104、氧化物半導體層106及第二氧化物層108進行圖案形成。因此，與電晶體200的製程的遮罩數相比，可以以不增加其遮罩個數的方式製造電晶體220，所以是較佳的。

<半導體裝置的變形例子3>

圖7A至圖7C示出其一部分與圖1A至圖1C所示的電晶體200的結構不同的變形例子。圖7A是電晶體230的平面圖，圖7B是圖7A的沿著V4-W4的剖面圖，圖7C是圖7A的沿著X4-Y4的剖面圖。

圖7A至圖7C所示的電晶體230具有在第一氧化物層104的下層隔著基底絕緣層102與氧化物半導體層106重疊的閘極電極層103。閘極電極層103可以用作所謂的背閘極電極。另外，在電晶體230中，基底絕緣層102也用作閘極絕緣層。

另外，電晶體230的閘極電極層116以不與源極電極層112a及汲極電極層112b重疊的方式設置。藉由採用上述結構，可以降低閘極電極層116與源極電極層 112a及汲極電極層112b之間的寄生電容。

因為電晶體230的其他結構是與電晶體200同樣的，所以省略詳細說明。

電晶體230藉由在氧化物半導體層106的下層具有用作背閘極電極的閘極電極層103，可以對不容易僅由閘極電極層116施加電場的通道形成區的厚度方向上的下端(與第一氧化物層104之間的介面)也有效地施加電場。因此，可以對電晶體230所包括的氧化物半導體層106的側面方向及上下方向上的通道形成區整體施加電場，所以可以良好地抑制臨界值，並改善S值。

另外，閘極電極層103的製造方法及材料可以參照閘極電極層116的製造方法及材料。

用作閘極絕緣層的基底絕緣層102也可以具有疊層結構。另外，較佳的是，藉由CMP法等對基底絕緣層102的形成第一氧化物層104的區域進行平坦化處理，以使其表面平坦。

另外，雖然在圖7A至圖7C中示出對上述電晶體200附加用作背閘極電極的閘極電極層103的結構，但是本發明的實施方式不侷限於此，也可以對電晶體210或電晶體220附加用作背閘極電極的閘極電極層。

另外，電晶體230所包括的閘極電極層116也可以具有與源極電極層112a及/或汲極電極層112b重疊的區域，電晶體200、電晶體210或電晶體220的閘極電極層116也可以不與源極電極層112a及汲極電極層 112b重疊。

與電晶體200同樣，上述變形例子1至3所示的電晶體具有以與其側面及頂面重疊的方式設置有閘極電極層的多個通道形成區，由此，不但從通道形成區的頂面方向，而且從側面方向對通道形成區施加閘極電極層的電場。再者，在變形例子1至3所示的電晶體中，對不容易被施加電場的氧化物半導體層與第一氧化物層之間的介面附近的區域也可以有效地施加電場。因此，可以良好地控制具有該結構的電晶體的臨界電壓，並且可以改善S值。再者，藉由包括具有該結構的多個通道形成區，可以增大實效的通道寬度，由此可以增大電晶體的通態電流。

以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。

實施方式2

在本實施方式中，對能夠應用於實施方式1的電晶體的氧化物半導體層的一個例子進行說明。

<氧化物半導體層的結晶性>

應用於電晶體的氧化物半導體層例如可以包含非單晶。作為非單晶，例如可以舉出CAAC(C Axis Aligned Crystal；c軸配向結晶)、多晶、微晶等。

氧化物半導體例如也可以具有CAAC。注意，將包括CAAC的氧化物半導體稱為CAAC-OS(c-axis aligned crystalline oxide semiconductor：c軸配向結晶氧化物半導體)。

有時可以在例如使用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS時確認到結晶部。另外，在大多情況下，在TEM的觀察影像中，包含在CAAC-OS中的結晶部的尺寸為能夠容納在一個邊長為100nm的立方體內的尺寸。此外，在例如使用TEM觀察CAAC-OS時，有時無法明確地確認到結晶部與結晶部之間的邊界。此外，在使用TEM觀察CAAC-OS時，有時無法明確地確認到晶界(grain boundary)。例如，CAAC-OS不具有明確的晶界，所以不容易產生雜質的偏析。另外，例如，CAAC-OS不具有明確的晶界，所以缺陷態密度很少變高。另外，CAAC-OS例如不具有明確的晶界，所以電子移動率的低下較小。

CAAC-OS例如具有多個結晶部，有時在該多個結晶部中c軸在平行於形成有CAAC-OS的表面的法線向量或CAAC-OS的表面的法線向量的方向上一致。另外，例如使用X射線繞射(XRD：X-Ray Diffraction)裝置，並且利用Out-of-plane法來分析CAAC-OS，有時在表示配向的2θ為31°附近觀察到峰值。在InGaZnO₄的結晶中，2θ為31°附近的峰值示出其配向於(009)面。此外，CAAC-OS例如在2θ為36°附近出現峰值。在ZnGa₂O₄的結晶中，2θ為36°附近的峰值示出其配向於(222)面。較佳的是，在CAAC-OS中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。

另外，CAAC-OS例如在不同的結晶部間，有時a軸及b軸的方向不同。例如，在具有InGaZnO₄的結晶的CAAC-OS中使用XRD裝置並採用使X線從垂直於c軸的方向入射的in-plane法進行分析，有時出現2θ為56°附近的峰值。2θ為56°附近的峰值表示InGaZnO₄的結晶的(110)面。在此，當以將2θ固定在56°附近並以表面的法線向量為軸(Φ軸)的條件下使樣本旋轉來進行分析(Φ掃描)時，在a軸及b軸的方向一致的單晶氧化物半導體中出現六個對稱性峰值，而在CAAC-OS中不出現明顯的峰值。

如上所述，在CAAC-OS中，例如有時c軸配向且a軸或/及b軸在宏觀上不一致。

另外，例如有時在CAAC-OS的電子繞射圖案中，觀察到斑點(亮點)。注意，尤其將使用電子束徑為10nmΦ以下或5nmΦ以下的電子線而得到的電子繞射圖案稱為奈米束電子繞射圖案。

圖8A是包括CAAC-OS的樣本的奈米束電子繞射圖案。在此，將樣本沿著垂直於形成有CAAC-OS的表面的方向截斷，將其薄片化以使其厚度為40nm左右。此外，在此使電子束徑為1nmΦ的電子線從垂直於樣本的截斷面的方向入射。藉由圖8A可知，在CAAC-OS的奈米束電子繞射圖案中可以觀察到斑點。

在包括在CAAC-OS中的結晶部中，c軸例如在平行於形成有CAAC-OS的表面的法線向量或CAAC-OS的表面的法線向量的方向上一致。並且，當從垂直於ab面的方向看時金屬原子排列為三角形或六角形，且當從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶部之間a軸和b軸的方向可以不同。在本說明書中，“垂直”的用語包括80°到100°的範圍，較佳為包括85°到95°的範圍。並且，“平行”的用語包括-10°到10°的範圍，較佳為包括-5°到5°的範圍。

因為包括在CAAC-OS中的結晶部的c軸在平行於形成有CAAC-OS的表面的法線向量或CAAC-OS的表面的法線向量的方向上一致，所以有時根據CAAC-OS的形狀(形成有CAAC-OS的表面的剖面形狀或CAAC-OS的表面的剖面形狀)c軸的方向可以彼此不同。另外，結晶部在成膜時或在成膜後藉由諸如加熱處理等晶化處理而形成。因此，結晶部的c軸在平行於形成有CAAC-OS的表面的法線向量或CAAC-OS的表面的法線向量的方向上一致。

CAAC-OS例如有時可以藉由降低雜質濃度來形成。在此，雜質是指氫、碳、矽以及過渡金屬元素等氧化物半導體的主要成分以外的元素。特別是，矽等元素與氧的鍵合力比構成氧化物半導體的金屬元素與氧的鍵合力強。因此，當該元素從氧化物半導體奪取氧時，有時打亂氧化物半導體的原子排列，使結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以有時會打亂氧化物半導體的原子排列，導致氧化物半導體的結晶性下降。因此，CAAC-OS是雜質濃度低的氧化物半導體。此外，包含在氧化物半導體中的雜質有時成為載子發生源。

另外，在CAAC-OS中，結晶部的分佈也可以不均勻。例如，在CAAC-OS的形成過程中，在從氧化物半導體的表面一側進行結晶生長的情況下，有時氧化物半導體的表面附近的結晶部所占的比例高於形成有氧化物半導體的表面附近的結晶部所占的比例。此外，當雜質混入到CAAC-OS時，有時會使該雜質混入區中的結晶部非晶化或微晶化。

另外，CAAC-OS例如可以藉由降低缺陷態密度形成。在氧化物半導體中，例如氧缺陷是缺陷能階。氧缺陷有時成為陷阱能階或因俘獲氫而成為載子發生源。為了形成CAAC-OS，重要的是例如不在氧化物半導體中產生氧缺陷。因此，CAAC-OS是缺陷態密度低的氧化物半導體。或者，CAAC-OS是氧缺陷少的氧化物半導體。

將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體具有較少的載子發生源，因此有時可以降低其載子密度。因此，有時將該氧化物半導體用於通道形成區的電晶體很少具有負臨界電壓(也稱為常開啟特性)。此外，高純度本質或實質上高純度本質的氧化物半導體具有較低的缺陷態密度，因此有時其陷阱態密度也變低。因此，有時將該氧化物半導體用於通道形成區的電晶體的電特性變動小，而成為可靠性高的電晶體。此外，被氧化物半導體的陷阱能階俘獲的電荷直到被釋放為止需要較長的時間，有時像固定電荷那樣動作。因此，有時將陷阱態密度高的氧化物半導體用於通道形成區的電晶體的電特性不穩定。

另外，在使用高純度本質或實質上高純度本質的CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。

CAAC-OS例如可以藉由使用DC電源的濺射法來形成。

氧化物半導體例如可以處於多晶狀態。注意，將包括多晶的氧化物半導體稱為多晶氧化物半導體。多晶氧化物半導體包括多個晶粒。

例如在使用TEM觀察的多晶氧化物半導體的影像中，有時可以觀察到晶粒。多晶氧化物半導體所包括的晶粒例如在使用TEM的觀察影像中，在大多數情況下，粒徑為2nm以上且300nm以下、3nm以上且100nm以下或5nm以上且50nm以下。此外，例如在使用TEM觀察的多晶氧化物半導體的影像中，有時可以確認到晶粒與晶粒之間的邊界。此外，例如在使用TEM觀察的多晶氧化物半導體的影像中，有時可以確認到晶界。

多晶氧化物半導體例如具有多個晶粒，該多個晶粒有時配向不同。此外，多晶氧化物半導體例如使用XRD裝置並採用out-of-plane法進行分析，有時出現單一或多個峰值。例如，在多晶In-Ga-Zn-O中，有時出現表示配向的2θ為31°附近的峰值或表示多種配向的多個峰值。此外，多晶氧化物半導體例如在利用電子繞射而得到的圖案中，有時觀察到斑點。

因為多晶氧化物半導體例如具有較高的結晶性，所以有時具有較高的電子移動率。因此，將多晶氧化物半導體用於通道形成區的電晶體具有較高的場效移動率。注意，多晶氧化物半導體有時在晶界產生雜質的偏析。此外，多晶氧化物半導體的晶界成為缺陷能階。由於多晶氧化物半導體的晶界有時成為載子發生源、陷阱能階，因此有時與將CAAC-OS用於通道形成區的電晶體相比，將多晶氧化物半導體用於通道形成區的電晶體的電特性變動較大，且可靠性較低。

多晶氧化物半導體可以使用高溫加熱處理或雷射處理來形成。

氧化物半導體膜例如可以處於微晶狀態。注意，將包括微晶的氧化物半導體稱為微晶氧化物半導體。

例如在使用TEM觀察的微晶氧化物半導體的影像中，有時無法明確地確認到結晶部。微晶氧化物半導體層中含有的結晶部的尺寸在大多數情況下例如為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，例如將1nm以上且10nm以下的微晶稱為奈米晶 (nc：nanocrystal)。將具有奈米晶的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor)。此外，例如在使用TEM觀察的nc-OS的影像中，有時無法明確地確認到非晶部與結晶部之間的邊界、結晶部與結晶部之間的邊界。此外，例如在使用TEM觀察的nc-OS的影像中，由於不具有明確的晶界，所以很少產生雜質的偏析。另外，nc-OS例如不具有明確的晶界，所以缺陷態密度很少變高。另外，nc-OS例如不具有明確的晶界，所以電子移動率的低下較小。

nc-OS例如在微小區域(例如1nm以上且10nm以下的區域)中有時其原子排列具有週期性。此外，nc-OS例如在結晶部與結晶部之間沒有規律性，所以有時在宏觀上觀察不到原子排列的週期性，或者有時觀察不到長程有序。因此，根據分析方法，例如有時無法辨別nc-OS與非晶氧化物半導體。例如使用XRD裝置，並且利用電子束徑比結晶部大的X射線的Out-of-plane法來分析nc-OS，有時檢測不到表示配向的峰值。此外，nc-OS例如在使用電子束徑比結晶部大(例如20nmΦ以上或50nmΦ以上)的電子線而得到的電子繞射圖案中，有時可以觀察到光暈圖案。此外，nc-OS例如在使用其電子束徑與結晶部大小相同或比結晶部小(例如10nmΦ以下或5nmΦ以下)的電子線而得到的奈米束電子繞射圖案中，有時可以觀察到斑點。此外，在nc-OS的奈米束電子繞射圖案中，例如有時觀察到如圓圈那樣的亮度高的區域。此外，在nc-OS的奈米束電子繞射圖案中，例如有時在該區域內觀察到多個斑點。

圖8B是包括nc-OS的樣本的奈米束電子繞射圖案的一個例子。在此，將樣本沿著垂直於形成有nc-OS的表面的方向截斷，將其薄片化以使其厚度為40nm左右。此外，在此使電子束徑為1nmΦ的電子線從垂直於樣本的截斷面的方向入射。藉由圖8B可知，在nc-OS的奈米束電子繞射圖案中可以觀察到如圓圈那樣的亮度高的區域，並且在該區域中觀察到多個斑點。

由於有時nc-OS在微小區域中原子排列具有週期性，因此其缺陷態密度比非晶氧化物半導體低。注意，由於nc-OS的結晶部與結晶部之間沒有規律性，因此與CAAC-OS相比，有時nc-OS的缺陷態密度變高。

因此，CAAC-OS相比，有時nc-OS的載子密度較高。載子密度較高的氧化物半導體有時電子移動率較高。因此，將nc-OS用於通道形成區的電晶體有時具有較高的場效移動率。另外，因為與CAAC-OS相比，nc-OS的缺陷態密度較高，所以有時陷阱態密度也變高。因此，有時與將CAAC-OS用於通道形成區的電晶體相比，將nc-OS用於通道形成區的電晶體的電特性變動較大，且可靠性較低。注意，因為nc-OS即使包含較多量的雜質也可以形成，所以nc-OS比CAAC-OS更容易形成，有時可以根據用途適當地使用。例如，也可以藉由使用AC電源的濺射法等成膜方法來形成nc-OS。由於使用AC電源的濺射法可以在大尺寸基板上均勻地成膜，因此，具有將nc-OS用於通道形成區的電晶體的半導體裝置的生產性較高。

氧化物半導體例如可以包括非晶部。注意，將包括非晶部的氧化物半導體稱為非晶氧化物半導體。非晶氧化物半導體例如具有無秩序的原子排列且不具有結晶部。或者，非晶氧化物半導體例如具有像石英那樣的無定形狀態，其原子排列沒有規律性。

例如，例如在使用TEM觀察的非晶氧化物半導體的影像中，有時無法觀察到結晶部。

非晶氧化物半導體例如在使用XRD裝置並採用out-of-plane法進行分析時，有時檢測不到表示配向的峰值。此外，非晶氧化物半導體例如在利用電子繞射而得到的圖案中，有時觀察到光暈圖案。此外，非晶氧化物半導體例如在利用奈米束電子繞射而得到的圖案中，有時觀察不到斑點，而觀察到光暈圖案。

非晶氧化物半導體例如可以藉由包含高濃度的氫等雜質來形成。因此，非晶氧化物半導體例如是包含高濃度的雜質的氧化物半導體。

當高濃度的雜質包含在氧化物半導體中時，有時在氧化物半導體中形成氧缺陷等缺陷能階。因此，雜質濃度高的非晶氧化物半導體的缺陷能階較高。此外，因為非晶氧化物半導體的結晶性較低，所以與CAAC-OS或nc-OS相比缺陷態密度較高。

因此，有時非晶氧化物半導體與nc-OS相比，載子密度更高。因此，將非晶氧化物半導體用於通道形成區的電晶體有時成為常開啟電特性。因此，有時可以適當地將其用於需要常開啟電特性的電晶體。因為非晶氧化物半導體的缺陷態密度高，所以有時陷阱態密度也變高。因此，有時與將CAAC-OS或nc-OS用於通道形成區的電晶體相比，將非晶氧化物半導體用於通道形成區的電晶體的電特性變動較大，且可靠性較低。注意，因為即使利用有可能包含多量的雜質的成膜方法也可以形成非晶氧化物半導體，所以非晶氧化物半導體較容易形成，有時可以根據用途適當地使用。例如，可以利用旋塗法、溶膠-凝膠法、浸漬法、噴射法、絲網印刷法、接觸印刷法、噴墨法、輥塗法、霧化CVD法(mist CVD method)等成膜方法來形成非晶氧化物半導體。因此，具有將非晶氧化物半導體用於通道形成區的電晶體的半導體裝置的生產性較高。

另外，氧化物半導體也可以是包括CAAC-OS、多晶氧化物半導體、微晶氧化物半導體和非晶氧化物半導體中的兩種以上的混合膜。混合膜例如有時包括非晶氧化物半導體的區域、微晶氧化物半導體的區域、多晶氧化物半導體的區域和CAAC-OS的區域中的兩種以上的區域。此外，混合膜例如有時具有非晶氧化物半導體的區域、微晶氧化物半導體的區域、多晶氧化物半導體的區域和CAAC-OS的區域中的兩種以上的區域的疊層結構。

氧化物半導體例如可以處於單晶狀態。注意，將包括單晶的氧化物半導體稱為單晶氧化物半導體。

例如，因為單晶氧化物半導體的雜質濃度低且缺陷態密度低(氧缺陷少)，所以可以降低載子密度。因此，將單晶氧化物半導體用於通道形成區的電晶體很少成為常開啟電特性。此外，因為單晶氧化物半導體的缺陷態密度低，所以陷阱態密度有時也變低。因此，有時將該單晶氧化物半導體用於通道形成區的電晶體的電特性變動小，而成為可靠性高的電晶體。

例如，氧化物半導體缺陷越少其密度越高。此外，氧化物半導體例如氫等雜質的濃度越低其密度越高。例如，單晶氧化物半導體的密度有時比CAAC-OS的密度高。此外，CAAC-OS的密度例如有時比微晶氧化物半導體的密度高。此外，多晶氧化物半導體的密度例如有時比微晶氧化物半導體的密度高。此外，微晶氧化物半導體的密度例如有時比非晶氧化物半導體的密度高。

注意，雖然在此詳細地說明了氧化物半導體層的結晶性，但是因為在本發明的一個方式的半導體裝置中以接觸於氧化物半導體層的上層或下層的方式設置的第一氧化物層及第二氧化物層是具有與氧化物半導體層相同的主要成分的氧化物層，所以與氧化物半導體層同樣，氧化物半導體層既可以包括CAAC、多晶、微晶、非晶和單晶中的一種，又可以是包括上述結晶狀態中的兩種以上的混合膜。

《CAAC-OS膜的成膜方法》

CAAC-OS膜例如使用多晶的氧化物半導體濺射靶材且利用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域沿著a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子有時剝離。此時，由於該平板狀的濺射粒子保持結晶狀態到達基板，可以形成CAAC-OS膜。

平板狀濺射粒子例如平行於a-b面的面的當量圓直徑為3nm以上且10nm以下，厚度(垂直於a-b面的方向的長度)為0.7nm以上且小於1nm。此外，平板狀濺射粒子也可以是平行於a-b面的面的形狀為正三角形或正六角形。在此，面的當量圓直徑是指等於面的面積的正圓的直徑。

另外，為了形成CAAC-OS膜，較佳為應用如下條件。

藉由增高成膜時的基板溫度使濺射粒子在到達基板之後發生遷移。明確而言，在將基板溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由增高成膜時的基板溫度，使平板狀的濺射粒子在到達基板時在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。此時，在濺射粒子帶正電時濺射粒子互相排斥而附著到基板上，由此濺射粒子不會不均勻地重疊，從而可以形成厚度均勻的CAAC-OS膜。

藉由減少成膜時的雜質混入，可以抑制因雜質導致的結晶狀態的損壞。例如，降低存在於成膜室內的雜質(氫、水、二氧化碳及氮等)的濃度即可。另外，降低成膜氣體中的雜質濃度即可。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。

另外，較佳的是，藉由增高成膜氣體中的氧比例並使電力最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為設定為100vol.%。

或者，CAAC-OS膜使用以下方法而形成。

首先，形成其厚度為1nm以上且小於10nm的第一氧化物半導體膜。第一氧化物半導體膜使用濺射法形成。明確而言，第一氧化物半導體膜的形成條件如下：基板溫度為100℃以上且500℃以下，較佳為150℃以上且450℃以下；以及成膜氣體中的氧比例為30vol.%以上，較佳為100vol.%。

接著，進行加熱處理，以使第一氧化物半導體膜形成為高結晶性第一CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下，較佳為450℃以上且650℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳為6分鐘以上且4小時以下。加熱處理可以在惰性氛圍或氧化性氛圍中進行。較佳的是，先在惰性氛圍中進行加熱處理，然後在氧化性氛圍中進行加熱處理。藉由在惰性氛圍中進行加熱處理，可以在短時間內降低第一氧化物半導體膜的雜質濃度。另一方面，藉由在惰性氛圍中進行加熱處理，有可能在第一氧化物半導體膜中形成氧缺陷。在此情況下，藉由在氧化性氛圍中進行加熱處理，可以減少該氧缺陷。另外，也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行加熱處理。在減壓下，可以在更短時間內降低第一氧化物半導體膜的雜質濃度。

藉由將第一氧化物半導體膜的厚度設定為1nm以上且低於10nm，與厚度為10nm以上的情況相比可以藉由進行加熱處理而容易地使其結晶化。

接著，以10nm以上且50nm以下的厚度形成其組成與第一氧化物半導體膜相同的第二氧化物半導體膜。使用濺射法形成第二氧化物半導體膜。明確而言，第二氧化物半導體膜的形成條件如下：基板溫度為100℃以上且500℃以下，較佳為150℃以上且450℃以下；以及成膜氣體中的氧比例為30vol.%以上，較佳為100vol.%。

接著，進行加熱處理，以使第二氧化物半導體膜從第一CAAC-OS膜進行固相成長，來形成高結晶性第二CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下，較佳為450℃以上且650℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳為6分鐘以上且4小時以下。加熱處理可以在惰性氛圍或氧化性氛圍中進行。較佳的是，先在惰性氛圍中進行加熱處理，然後在氧化性氛圍中進行加熱處理。藉由在惰性氛圍中進行加熱處理，可以在短時間內降低第二氧化物半導體膜的雜質濃度。另一方面，藉由在惰性氛圍中進行加熱處理，有可能在第二氧化物半導體膜中形成氧缺陷。在此情況下，藉由在氧化性氛圍中進行加熱處理，可以減少該氧缺陷。另外，也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行加熱處理。在減壓下，可以在更短時間內降低第二氧化物半導體膜的雜質濃度。

經上述步驟，可以形成總厚度為10nm以上的CAAC-OS膜。可以將該CAAC-OS膜適當地用作氧化物疊層中的氧化物半導體層。

接著，例如，說明被形成面由於不經過基板加熱等而處於低溫(例如，低於130℃，低於100℃，低於70℃或者室溫(20℃以上且25℃以下)左右)的情況下的氧化物膜的形成方法。

在沉積面處於低溫的情況下，濺射粒子不規則地飄落到沉積面。例如，由於濺射粒子不發生遷移，因此濺射粒子不規則地沉積到包括已經沉積有其他的濺射粒子的區域的區域上。換言之，藉由沉積濺射粒子而獲得的氧化物膜例如有時不具有均勻的厚度和一致的結晶定向。藉由上述方法獲得的氧化物膜由於維持一定程度的濺射粒子的結晶性，因此具有結晶部(奈米晶)。

另外，例如，在成膜時的壓力高的情況下，飛著的濺射粒子碰撞到氬等其他粒子(原子、分子、離子、自由基等)的頻率升高。如果飛著的濺射粒子碰撞到其他粒子(再次被濺射)，則有可能導致結晶結構的損壞。例如，濺射粒子在碰撞到其他的粒子時有可能無法維持平板形狀而被細分化(例如分成各原子的狀態)。此時，有時由濺射粒子分離的各原子沉積到沉積面上而形成非晶氧化物膜。

另外，當不採用使用具有多晶氧化物的靶材的濺射法等，而採用使用液體進行成膜的方法或者使靶材等固體氣化而進行成膜的方法時，分離的原子飛著沉積到沉積面上，因此有時形成非晶氧化物膜。另外，例如，當採用雷射燒蝕法時，由於從靶材釋放的原子、分子、離子、自由基、簇(cluster)等飛著沉積到沉積面上，因此有時形成非晶氧化物膜。

在本發明的一個方式的電晶體所具有的氧化物層及氧化物半導體層的疊層結構中，第一氧化物層、氧化物半導體層或第二氧化物層也可以分別應用上述結晶狀態中的任一種的氧化物層或氧化物半導體層。注意，作為用作通道的氧化物半導體層較佳為應用CAAC-OS膜。

此外，當作為氧化物半導體層使用CAAC-OS膜時，在氧化物半導體層上且與其接觸的第二氧化物層以氧化物半導體層具有的結晶為晶種而進行結晶生長，從而容易成為具有晶體結構的膜。因此，即使使用與第一氧化物層相同的材料和製造方法來形成第二氧化物層，有時第二氧化物層的結晶性也比第一氧化物層高。另外，有時第二氧化物層的接觸於氧化物半導體層的區域的結晶性和第二氧化物層的不接觸於氧化物半導體層的區域的結晶性不同。

如上所述，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。

實施方式3

作為根據本發明的一個方式的半導體裝置的一個例子，圖9A示出作為邏輯電路的NOR型電路的電路圖的一個例子。圖9B是NAND型電路的電路圖。

在圖9A所示的NOR型電路中，作為p通道型電晶體的電晶體801及802，使用將氧化物半導體以外的半導體材料(如矽等)用於通道形成區的電晶體，並且作為n通道型電晶體的電晶體803及804，使用包括包含氧化物半導體的氧化物疊層且具有與實施方式1所示的電晶體同樣的結構的電晶體。

使用矽等半導體材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體因其特性而能夠長期保持電荷。

為了實現邏輯電路的小型化，較佳的是，將n通道型電晶體的電晶體803及804層疊在p通道型電晶體的電晶體801及802上。例如，可以使用單晶矽基板形成電晶體801及802，並隔著絕緣層在電晶體801及802上形成電晶體803及804。

在圖9A所示的NOR型電路中，藉由使用具有與電晶體230同樣的結構的電晶體作為電晶體803及804控制第二閘極電極的電位，例如控制為GND，可以增加電晶體803及804的臨界電壓，而進一步提高常關閉特性。

另外，在圖9B所示的NAND型電路中，作為p通道型電晶體的電晶體811及814，使用將氧化物半導體以外的半導體材料(如矽等)用於通道形成區的電晶體，並且作為n通道型電晶體的電晶體812及813，使用包括包含氧化物半導體的氧化物疊層且具有與實施方式1所示的電晶體同樣的結構的電晶體。

在圖9B所示的NAND型電路中，藉由使用具有與電晶體230同樣的結構的電晶體作為電晶體812及813控制第二閘極電極的電位，例如控制為GND，可以增加電晶體812及813的臨界電壓，而進一步提高常關閉特性。

另外，與圖9A所示的NOR電路同樣，為了實現邏輯電路的小型化，較佳的是，將n通道型電晶體的電晶體812及813層疊在p通道型電晶體的電晶體811及814上。

在本實施方式所示的半導體裝置中，藉由應用將氧化物半導體用於其通道形成區的關態電流極小的電晶體，可以充分降低耗電量。

藉由層疊使用不同的半導體材料的半導體元件，可以提供實現微型化及高積體化且具有穩定的高電特性的半導體裝置及該半導體裝置的製造方法。

另外，藉由採用上述實施方式1所示的電晶體的結構，可以提供可靠性高且特性穩定的NOR型電路和NAND型電路。

在本實施方式中雖然示出使用實施方式1所示的電晶體的NOR型電路和NAND型電路的例子，但是不侷限於此，也可以形成AND型電路或OR型電路等。

本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。

實施方式4

在本實施方式中，參照圖式說明如下半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用實施方式1所示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。

圖10A是示出本實施方式的半導體裝置的電路圖。

可以對圖10A所示的電晶體260應用使用氧化物半導體之外的半導體材料(例如，矽等)的電晶體，該電晶體260容易進行高速工作。此外，可以將包括包含氧化物半導體的氧化物疊層且具有與實施方式1所示的電晶體同樣的結構的電晶體應用於電晶體262，該電晶體 262利用其特性而能夠長時間地保持電荷。

此外，假設上述電晶體都是n通道型電晶體而進行說明，但是作為用於本實施方式所示的半導體裝置的電晶體，也可以使用p通道型電晶體。

在圖10A中，第一佈線(1st Line)與電晶體260的源極電極層和汲極電極層中的一方電連接，第二佈線(2nd Line)與電晶體260的源極電極層和汲極電極層中的另一方電連接。另外，第三佈線(3rd Line)與電晶體262的源極電極層和汲極電極層中的一方電連接，第四佈線(4th Line)與電晶體262的閘極電極層電連接。並且，電晶體260的閘極電極層以及電晶體262的源極電極層和汲極電極層中的另一方與電容元件264的一方的電極電連接，第五佈線(5th Line)與電容元件264的另一方的電極電連接。

在圖10A所示的半導體裝置中，藉由有效地利用可以保持電晶體260的閘極電極層的電位的特徵，如下所示那樣，可以進行資料的寫入、保持以及讀出。

對資料的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體262成為導通狀態的電位，使電晶體262成為導通狀態。由此，對電晶體260的閘極電極層和電容元件264提供第三佈線的電位。也就是說，對電晶體260的閘極電極層提供規定的電荷(寫入)。這裡，提供賦予兩種不同電位位準的電荷(以下，稱為Low位準電荷、High位準電荷)中的任一種。然後，藉由將第四佈線的電位設定為使電晶體262成為關閉狀態的電位，來使電晶體262成為關閉狀態，而保持提供到電晶體260的閘極電極層的電荷(保持)。

因為電晶體262的關態電流極小，所以電晶體260的閘極電極層的電荷被長時間地保持。

接著，對資料的讀出進行說明。當在對第一佈線提供規定的電位(恆電位)的狀態下，對第五佈線提供適當的電位(讀出電位)時，根據保持在電晶體260中的閘極電極層的電荷量第二佈線具有不同的電位。一般而言，這是因為如下緣故：在電晶體260為n通道型的情況下，對電晶體260的閘極電極層提供High位準電荷時的外觀上的臨界值V_{th_H}低於對電晶體260的閘極電極提供Low位準電荷時的外觀上的臨界值V_{th_L}。在此，外觀上的臨界電壓是指為了使電晶體260成為“導通狀態”所需要的第五佈線的電位。因此，藉由將第五佈線的電位設定為V_{th_H}和V_{th_L}之間的電位V₀，可以辨別提供到電晶體260的閘極電極層的電荷。例如，在寫入中，當被供應High位準電荷時，如果第五佈線的電位為V₀(>V_{th_H})，電晶體260則成為“導通狀態”。當被供應Low位準電荷時，即使第五佈線的電位為V₀(<V_{th_L})，電晶體260也維持“關閉狀態”。因此，根據第二佈線的電位可以讀出所保持的資料。

注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資料。像這樣，當不讀出資料時，對第五佈線提供無論閘極電極層的狀態如何都使電晶體260成為“關閉狀態”的電位，也就是小於V_{th_H}的電位，即可。或者，對第五佈線提供無論閘極電極層的狀態如何都使電晶體260成為“導通狀態”的電位，也就是大於V_{th_L}的電位，即可。

圖10B示出與上述不同的記憶體裝置的結構的一個方式的例子。圖10B示出半導體裝置的電路結構的一個例子，而圖10C是示出半導體裝置的一個例子的示意圖。以下首先說明圖10B所示的半導體裝置，接著說明圖10C所示的半導體裝置。

在圖10B所示的半導體裝置中，位元線BL與電晶體262的源極電極層和汲極電極層中的一方電連接，字線WL與電晶體262的閘極電極層電連接，並且電晶體262的源極電極層和汲極電極層中的另一方與電容元件254的第一端子電連接。

使用氧化物半導體的電晶體262具有關態電流極小的特徵。因此，藉由使電晶體262成為關閉狀態，可以長時間地儲存電容元件254的第一端子的電位(或累積在電容元件254中的電荷)。

接著，說明對圖10B所示的半導體裝置(記憶單元250)進行資料的寫入及保持的情況。

首先，藉由將字線WL的電位設定為使電晶體262成為導通狀態的電位，來使電晶體262成為導通狀態。由此，將位元線BL的電位施加到電容元件254的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體262成為關閉狀態的電位，來使電晶體262成為關閉狀態，由此儲存電容元件254的第一端子的電位(保持)。

因為電晶體262的關態電流極小，所以可以長時間地儲存電容元件254的第一端子的電位(或累積在電容元件中的電荷)。

接著，對資料的讀出進行說明。當電晶體262成為導通狀態時，處於浮動狀態的位元線BL與電容元件254導通，於是，在位元線BL與電容元件254之間電荷被再次分配。其結果，位元線BL的電位變化。位元線BL的電位的變化量根據電容元件254的第一端子的電位(或累積在電容元件254中的電荷)而取不同的值。

例如，在以V為電容元件254的第一端子的電位，以C為電容元件254的電容，以CB為位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0為再次分配電荷之前的位元線BL的電位的條件下，再次分配電荷之後的位元線BL的電位為(CB×VB0+C×V)/(CB+C)。因此，作為記憶單元250的狀態，當電容元件254的第一端子的電位為V1和V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB×VB0+C×V0)/(CB+C))。

並且，藉由比較位元線BL的電位與規定的電位，可以讀出資料。

如上所述，圖10B所示的半導體裝置可以利用電晶體262的關態電流極小的特徵在長期間保持累積在電容元件254中的電荷。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供應，也可以在長期間保持儲存資料。

接著，對圖10C所示的半導體裝置進行說明。

圖10C所示的半導體裝置在其上部作為記憶體電路包括記憶單元陣列251a及記憶單元陣列251b，該記憶單元陣列251a及記憶單元陣列251b包括多個圖10B所示的記憶單元250，並且在其下部包括用來使記憶單元陣列251(記憶單元陣列251a及記憶單元陣列251b)工作的週邊電路253。另外，週邊電路253與記憶單元陣列251電連接。

藉由採用圖10C所示的結構，可以直接在記憶單元陣列251(記憶單元陣列251a及記憶單元陣列251b)下設置週邊電路253，從而可以實現半導體裝置的小型化。

作為設置在週邊電路253中的電晶體，更佳地使用與電晶體262不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。因此，藉由利用上述電晶體，能夠順利地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。

另外，圖10C所示的半導體裝置示出層疊有兩個記憶單元陣列251(記憶單元陣列251a、記憶單元陣列251b)的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元陣列的結構。

藉由作為電晶體262適用在通道形成區中使用氧化物半導體的電晶體，可以在長期間內保持儲存資料。就是說，可以實現不需要進行更新工作的半導體記憶體裝置，或者，更新工作的頻率極少的半導體記憶體裝置，因此可以充分降低耗電量。

此外，藉由對本實施方式所示的半導體裝置適用實施方式1所示的使用作通道區的氧化物半導體層遠離氧化物疊層的表面的電晶體，可以實現具有高可靠性並顯示穩定的電特性的半導體裝置。

實施方式5

在本實施方式中，參照圖11至圖14B對將上述實施方式所示的半導體裝置應用於行動電話、智慧手機、電子書閱讀器等移動設備的例子進行說明。

圖11示出電子裝置的方塊圖。圖11所示的電子裝置具有RF電路901、類比基帶電路902、數位基帶電路903、電池904、電源電路905、應用處理器906、快閃記憶體910、顯示控制器911、記憶體電路912、顯示器913、觸控感應器919、聲頻電路917以及鍵盤918等。顯示器913具有顯示部914、源極驅動器915以及閘極驅動器916。應用處理器906具有CPU907、DSP908以及介面(IF)909。記憶體電路912一般由SRAM或DRAM構成，藉由將上述實施方式所說明的半導體裝置用於該部分，能夠提供一種電子裝置，該電子裝置能夠以高速進行資料的寫入和讀出，能夠在長期間保持儲存資料，能夠充分降低耗電量並具有高可靠性。

圖12示出將上述實施方式所說明的半導體裝置用於顯示器的記憶體電路950的例子。圖12所示的記憶體電路950具有記憶體952、記憶體953、開關954、開關955以及記憶體控制器951。另外，記憶體電路連接於：讀出並控制從信號線輸入的影像資料(輸入影像資料)和儲存在記憶體952及記憶體953中的資料(儲存影像資料)的顯示控制器956；以及根據來自顯示控制器956的信號進行顯示的顯示器957。

首先，藉由應用處理器(未圖示)形成某影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954被儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示控制器956發送到顯示器957而進行顯示。

在輸入影像資料A沒有變化時，儲存影像資料A一般以30Hz以上且60Hz以下左右的週期從記憶體952藉由開關955由顯示控制器956讀出。

接著，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954被儲存在記憶體953中。在該期間儲存影像資料A也繼續定期性地藉由開關955從記憶體952被讀出。當在記憶體953中儲存完新的影像資料(儲存影像資料B)時，從顯示器957的下一個圖框開始讀出儲存影像資料B，並且將該儲存影像資料B藉由開關955及顯示控制器956發送到顯示器957而進行顯示。該讀出一直持續到下一個新的影像資料儲存到記憶體952中。

如上所述，藉由由記憶體952及記憶體953交替進行影像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952、記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施方式所說明的半導體裝置用於記憶體952及記憶體953，能夠以高速進行資料的寫入和讀出，能夠在長期間保持儲存資料，還能夠充分降低耗電量。此外，可以實現不容易受到來自外部的水、水分等的侵入的影響的可靠性高的半導體裝置。

圖13是電子書閱讀器的方塊圖。圖13所示的電子書閱讀器具有電池1001、電源電路1002、微處理器1003、快閃記憶體1004、聲頻電路1005、鍵盤1006、記憶體電路1007、觸控面板1008、顯示器1009、顯示控制器1010。

在此，可以將上述實施方式所說明的半導體裝置用於圖13的記憶體電路1007。記憶體電路1007具有暫時保持書籍內容的功能。例如，當使用者使用高亮功能時，記憶體電路1007將使用者所指定的部分的資料儲存而保持。另外，高亮功能是指如下功能：在使用者看電子書閱讀器時，藉由對某個部分做標記，例如藉由改變顯示顏色；劃底線；將文字改為粗體字；改變文字的字體等，來使該部分與周圍不一樣而突出表示。將記憶體電路1007用於短期的資料儲存，並且當進行長期的資料儲存時，也可以將記憶體電路1007所保持的資料拷貝到快閃記憶體1004中。即使在此情況下也可以藉由採用上述實施方式所說明的半導體裝置，而能夠進行高速的資料寫入和讀出，能夠在長期間保持儲存資料，還能夠充分地降低耗電量。此外，可以實現不容易受到來自外部的水、水分等的侵入的影響的可靠性高的半導體裝置。

圖14A和圖14B示出電子裝置的具體例子。圖14A和圖14B是能夠進行折疊的平板終端。圖14A示出打開的狀態。平板終端包括外殼9630、顯示部9631a、顯示部9631b、顯示模式切換開關9034、電源開關9035、省電模式切換開關9036、夾子9033以及操作開關9038。

上述實施方式所示的半導體裝置可以應用於顯示部9631a及顯示部9631b，由此可以實現可靠性高的平板終端。此外，也可以將上述實施方式所示的記憶體裝置應用於本實施方式的半導體裝置。

在顯示部9631a中，可以將其一部分用作觸控面板的區域9632a，並且可以藉由接觸所顯示的操作鍵9638來輸入資料。此外，作為一個例子，使顯示部9631a的一半區域只具有顯示的功能，並且使另一半區域具有觸控面板的功能，但是顯示部9631a不侷限於該結構。可以在顯示部9631a的整個面顯示鍵盤按鈕來將其用作觸控面板，並且將顯示部9631b用作顯示螢幕。

此外，顯示部9631b與顯示部9631a同樣，也可以將其一部分用作觸控面板的區域9632b。此外，藉由使用指頭或觸控筆等接觸觸控面板上的鍵盤顯示切換按鈕9639的位置，可以在顯示部9631b上顯示鍵盤按鈕。

此外，也可以對觸控面板的區域9632a和觸控面板的區域9632b同時進行觸摸輸入。

另外，顯示模式切換開關9034能夠切換豎屏顯示和橫屏顯示等顯示的方向並選擇黑白顯示和彩色顯示的切換等。根據利用平板終端所內置的光感測器來檢測的使用時的外光的光量，省電模式切換開關9036可以將顯示的亮度設定為最適合的亮度。平板終端除了光感測器以外還可以內置陀螺儀和加速度感測器等檢測傾斜度的感測器等其他檢測裝置。

此外，圖14A示出顯示部9631b的顯示面積與顯示部9631a的顯示面積相同的例子，但是不侷限於此，可以使一方的尺寸和另一方的尺寸不同，也可以使它們的顯示品質不同。例如顯示部9631a和顯示部9631b中的一方的顯示面板也可以進行比另一方的顯示面板高清晰的顯示。

圖14B示出合上的狀態，並且平板終端包括外殼9630、太陽能電池9633、充放電控制電路9634、電池9635以及DCDC轉換器9636。此外，在圖14B中，作為充放電控制電路9634的一個例子示出具有電池9635和DCDC轉換器9636的結構。

此外，平板終端能夠進行折疊，因此不使用時可以合上外殼9630。因此，可以保護顯示部9631a和顯示部9631b，而可以提供一種具有良好的耐久性且從長期使用的觀點來看具有良好的可靠性的平板終端。

此外，圖14A和圖14B所示的平板終端還可以具有如下功能：顯示各種各樣的資料(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資料進行操作或編輯的觸摸輸入；以及藉由各種各樣的軟體(程式)控制處理等。

本實施方式所示的結構、方法等可以與其他的實施方式所示的結構或方法等適當地組合而使用。

Claims

一種半導體裝置，包括：第一氧化物層；包括第一通道形成區、第二通道形成區、和該第一通道形成區與該第二通道形成區之間的開口的氧化物半導體層，該氧化物半導體層與該第一氧化物層的頂面接觸；與該氧化物半導體層的頂面接觸的第二氧化物層；與該氧化物半導體層電連接的源極電極層和汲極電極層；覆蓋該第一通道形成區的側面和頂面以及該第二通道形成區的側面和頂面的閘極電極層；以及該氧化物半導體層與該閘極電極層之間的閘極絕緣層，其中該第二氧化物層自該第一通道形成區延伸至該第二通道形成區，且與該氧化物半導體層的該開口重疊。
一種半導體裝置，包括：第一氧化物層，包含銦、鎵和鋅之至少一者；包括第一通道形成區、第二通道形成區、和該第一通道形成區與該第二通道形成區之間的開口的氧化物半導體層，該氧化物半導體層與該第一氧化物層的頂面接觸；與該氧化物半導體層的頂面接觸的第二氧化物層，該第二氧化物層包含銦、鎵和鋅之至少一者；與該氧化物半導體層電連接的源極電極層和汲極電極層；覆蓋該第一通道形成區的側面和頂面以及該第二通道形成區的側面和頂面的閘極電極層；以及該氧化物半導體層與該閘極電極層之間的閘極絕緣層，其中該第一氧化物層與該第二氧化物層之各者自該第一通道形成區延伸至該第二通道形成區，且與該氧化物半導體層的該開口重疊。
一種半導體裝置，包括：第一閘極電極層；該第一閘極電極層上的第一閘極絕緣層；該第一閘極絕緣層上的第一氧化物層；包括第一通道形成區、第二通道形成區、和該第一通道形成區與該第二通道形成區之間的開口的氧化物半導體層，該氧化物半導體層與該第一氧化物層的頂面接觸，其中該第一通道形成區和該第二通道形成區與該第一閘極電極層重疊；與該氧化物半導體層的頂面接觸的第二氧化物層；與該氧化物半導體層電連接的源極電極層和汲極電極層；覆蓋該第一通道形成區的側面和頂面以及該第二通道形成區的側面和頂面的第二閘極電極層；以及該氧化物半導體層與該第二閘極電極層之間的第二閘極絕緣層，其中該第二氧化物層自該第一通道形成區延伸至該第二通道形成區，且與該氧化物半導體層的該開口重疊。
一種半導體裝置，包括：第一閘極電極層；該第一閘極電極層上的第一閘極絕緣層；該第一閘極絕緣層上的第一氧化物層，且該第一氧化物層包含銦、鎵和鋅之至少一者；包括第一通道形成區、第二通道形成區、和該第一通道形成區與該第二通道形成區之間的開口的氧化物半導體層，該氧化物半導體層與該第一氧化物層的頂面接觸，其中該第一通道形成區和該第二通道形成區與該第一閘極電極層重疊；與該氧化物半導體層的頂面接觸的第二氧化物層，且該第二氧化物層包含銦、鎵和鋅之至少一者；與該氧化物半導體層電連接的源極電極層和汲極電極層；覆蓋該第一通道形成區的側面和頂面以及該第二通道形成區的側面和頂面的第二閘極電極層；以及該氧化物半導體層與該第二閘極電極層之間的第二閘極絕緣層，其中該第一氧化物層與該第二氧化物層之各者自該第一通道形成區延伸至該第二通道形成區，且與該氧化物半導體層的該開口重疊。
根據申請專利範圍第1至4項中任一項之半導體裝置，其中該氧化物半導體層包含銦、鎵和鋅。
根據申請專利範圍第1至4項中任一項之半導體裝置，其中該第二氧化物層覆蓋該第一通道形成區的該側面和該頂面以及該第二通道形成區的該側面和該頂面。
根據申請專利範圍第1至4項中任一項之半導體裝置，其中該第一氧化物層與該氧化物半導體層的該開口中的該第二氧化物層重疊。
根據申請專利範圍第1至4項中任一項之半導體裝置，其中該第二氧化物層與該源極電極層及該汲極電極層之各者的頂面接觸。
根據申請專利範圍第1或2項之半導體裝置，更包含：位於該第一氧化物層的下方的基底絕緣層，其中該基底絕緣層包含氧。
根據申請專利範圍第1或2項之半導體裝置，其中該閘極電極層與該源極電極層的端部及該汲極電極層的端部重疊。
根據申請專利範圍第3或4項之半導體裝置，其中該第一閘極絕緣層包含氧。
根據申請專利範圍第3或4項之半導體裝置，其中該第二閘極電極層不與該源極電極層及該汲極電極層重疊。