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KR101168976B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR101168976B1
KR101168976B1 KR1020050075915A KR20050075915A KR101168976B1 KR 101168976 B1 KR101168976 B1 KR 101168976B1 KR 1020050075915 A KR1020050075915 A KR 1020050075915A KR 20050075915 A KR20050075915 A KR 20050075915A KR 101168976 B1 KR101168976 B1 KR 101168976B1
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line
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최종현
서동일
김남종
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삼성전자주식회사
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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  • Dram (AREA)
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 반도체 메모리 장치는 반도체 메모리 장치는 비트라인쌍사이에 연결되어 데이터를 비트라인쌍으로 전달하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이와, 프리차지시에 비트라인쌍을 프리차지 전압 레벨로 프리차지하는 프리차지 회로와, 비트라인쌍사이에 연결되어 비트라인쌍의 전압 차를 감지하여 비트라인쌍의 레벨을 증폭하는 비트라인 센스 증폭기들을 구비하고, 비트라인 센스 증폭기는 핀 펫 트랜지스터들로 구성되는 것을 특징으로 한다. 따라서 반도체 메모리 장치를 소형화함과 동시에 고속화시킬 수 있도록 한다.

Description

반도체 메모리 장치{semiconductor memory device}
도1은 종래의 기술에 따른 반도체 메모리 장치의 코어 영역을 도시한 도면.
도2는 도1의 반도체 메모리 장치의 신호 타이밍도를 도시한 도면.
도3은 모스 트랜지스터의 구조를 도시한 도면.
도4는 본 발명의 실시예에 따른 반도체 메모리 장치의 코어 영역을 도시한 도면.
도5는 핀 펫 트랜지스터의 구조를 도시한 도면.
도6은 도4의 반도체 메모리 장치의 신호 타이밍도를 도시한 도면.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치를 소형화하고, 동작 속도를 증대할 수 있도록 하는 반도체 메모리 장치에 관한 것이다.
현재의 반도체 메모리 장치는 휴대폰, PDA, 디지털 카메라등과 같은 휴대용 단말장치의 메모리 장치로서 널리 이용됨에 따라, 반도체 메모리 장치의 소형화에 대한 요구가 점차로 증가되고 있다. 이에 반도체 메모리 장치는 크기 특히, 반도체 메모리 장치의 코어 영역의 레이아웃 면적이 감소되어, 감소된 면적에 보다 많은 회로 소자들을 배치해야 하였었다.
도1은 종래의 기술에 따른 반도체 메모리 장치의 코어 영역을 도시한 도면이다.
도1에 도시된 바와 같이, 반도체 메모리 장치의 코어 영역에는 워드라인(WL) 및 비트라인쌍(BL,/BL)을 통해 전송되는 신호에 응답하여 데이터를 리드 또는 라이트하는 메모리 셀 어레이(1)와, 프리차지 제어신호(PEQ)에 응답하여 비트라인쌍(BL,/BL)을 프리차지 전압 레벨로 프리차지하는 프라차지 회로(21)와, 센싱 제어 신호쌍(LA,/LA)에 응답하여, 비트라인쌍(BL,/BL)의 전압차를 감지하고 증폭하는 비트라인 센스 증폭기(22)와, 컬럼 선택 신호(CSL)에 응답하여 비트라인쌍(BL,/BL)의 데이터를 로컬 데이터 입출력 라인쌍(LIO,/LIO)으로 전송하거나, 로컬 데이터 입출력 라인쌍(LIO,/LIO)의 데이터를 비트라인쌍(BL,/BL)으로 전송하는 데이터 입출력 회로(23)가 배치된다.
이하에서 도1의 구성요소를 더욱 상세히 설명하면 다음과 같다.
메모리 셀 어레이들(1)은 워드라인과 비트라인쌍(BL,/BL)에 연결되는 적어도 하나의 n형 또는 p형 모스 트랜지스터들(미도시)과 캐패시터(미도시)로 구성되는 복수개의 메모리 셀들(MC)을 구비한다.
프라차지 회로(21)는 비트라인쌍(BL,/BL)사이에 직렬 연결되고 프리차지 제어신호(PEQ)가 인가되는 게이트를 가지고, 프리차지 제어신호(PEQ)에 응답하여 비트라인쌍(BL,/BL)을 프리차지 전압(VCC/2) 레벨로 프리차지하는 제1 및 제2 n형 모 스 트랜지스터들(NM1, NM2)과, 비트라인쌍(BL,/BL)사이에 연결되고 프리차지 제어신호(PEQ)가 인가되는 게이트를 가지고, 프리차지 제어신호(PEQ)에 응답하여 비트라인쌍(BL,/BL)을 동일 레벨로 만드는 제3 n형 모스 트랜지스터(NM3)를 구비한다.
비트라인 센스 증폭기(22)는 비트라인쌍(BL,/BL)에 각각 연결되어 있는 p형 센스 증폭기와 n형 센스 증폭기를 포함한다. p형 센스 증폭기는 비트라인쌍(BL,/BL)사이에 직렬 연결되고, 비트라인쌍(BL,/BL) 각각에 연결되는 게이트와, 센싱 제어 신호(LA)가 인가되는 공통 소스를 가지는 제1 및 제2 p형 모스 트랜지스터들(PM1,PM2)을 구비하고, 비트라인쌍(BL,/BL)중의 하나의 라인의 “로우”레벨의 데이터를 감지하여 다른 하나의 라인을 전원 전압(VCC)의 레벨로 증폭한다. n형 센스 증폭기는 비트라인쌍(BL,/BL)사이에 직렬 연결되고, 비트라인쌍(BL,/BL) 각각에 연결되는 게이트와, 반전 센싱 제어 신호(/LA)가 인가되는 공통 소스를 가지는 제4 및 제5 n형 모스 트랜지스터들(NM4,NM5)을 구비하고, 비트라인쌍(BL,/BL)중의 하나의 라인의 “하이”레벨의 데이터를 감지하여 다른 하나의 라인을 접지 전압(OV)의 레벨로 증폭한다.
데이터 입출력 회로(23)는 비트라인(BL)과 로컬 데이터 입출력 라인(LIO) 사이에 연결되고, 컬럼 선택 신호(CSL)가 인가되는 게이트를 가지는 제6 n형 모스 트랜지스터(NM6)와, 반전 비트라인(/BL)과 반전 로컬 데이터 입출력 라인(/LIO) 사이에 연결되고, 컬럼 선택 신호(CSL)가 인가되는 게이트를 가지는 제7 n형 모스 트랜지스터(NM7)를 구비하고, 컬럼 선택 신호(CSL)에 응답하여 비트라인쌍(BL,/BL)와 로컬 데이터 입출력 라인쌍(/LIO)을 전기적으로 연결한다.
계속하여, 도2를 참조하여, 도1의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
이때, 메모리 셀 어레이(1)의 제0 메모리 셀(MC0)에 “0” 값을 가지는 데이터가 저장되어 있으며, 반도체 메모리 장치는 리딩 동작을 통해 제0 메모리 셀(MC0)의 데이터를 리딩한다고 가정한다.
먼저, T0 구간시에 반도체 메모리 장치는 프리차지 상태로서, 워드라인(WL0~WLN)은 로우 레벨이고, 비트라인 프리차지 제어신호(PEQ)는 하이레벨이다. 이에 프리차지 회로(21)의 트랜지스터들(NM1~NM3)은 온되어, 비트라인쌍(BL,/BL)을 프리차지 전압(VCC/2)으로 프리차지 한다.
T1 구간이 되어, 비트라인 프리차지 제어신호(PEQ)가 하이 레벨에서 로우 레벨로 천이하고, 제0 워드라인(WL0)이 로우 레벨에서 하이 레벨로 천이하면, 제0 메모리 셀(MC0)이 선택되어, 제0 메모리 셀(MC0)의 데이터가 비트라인쌍(BL,/BL)으로 출력된다. 이에 비트라인(BL)의 전압은 점차로 강하되고, 반전 비트라인(/BL)의 전압은 프리차지 전압(VCC/2)을 유지한다. 만약, 메모리 셀 어레이(11)에 저장된 데이터가 “1”이면, 비트라인(BL)의 전압은 점차로 상승될 것이다.
T2 구간이 되어, 센싱 제어 신호(LA)가 프리차지 전압(VCC/2)에서 전원 전압(VCC)으로 변화되고, 반전 센싱 제어 신호(/LA)가 프리차지 전압(VCC/2)에서 접지 전압(0V)으로 변화되면, 비트라인 센스 증폭기(22)의 제1 및 제2 p형 모스 트랜지스터(PM1,PM2)의 소스에는 전원 전압(VCC)이 인가되고, 제4 및 제5 n형 모스 트랜지스터(NM4,NM5)의 드레인에는 접지 전압(0V)이 인가된다.
이러한 상태에서, T3 구간이 되어, 센싱 제어 신호(LA)와 비트라인(BL)의 전압차가 모스 트랜지스터의 문턱 전압(VTm)보다 크게 되면, 비트라인 센스 증폭기(22)의 제2 p형 모스 트랜지스터(PM2)는 온되어, 반전 비트라인(/BL)에 전원 전압(VCC)을 인가하여, 반전 비트라인(/BL)의 전압을 상승시킨다. 이에 반전 센싱 제어 신호(/LA)와 반전 비트라인(/BL)의 전압차가 모스 트랜지스터의 문턱 전압(VTm)이상이 되면, 제 4 n형 모스 트랜지스터(NM4)는 온되어, 비트라인(BL)의 전압을 접지 전압(0V)으로 강하시킨다.
이에 비트라인 센스 증폭기(22)는 센싱 제어 신호(LA)와 비트라인(BL)의 전압차 또는 반전 센싱 제어 신호(/LA)와 반전 비트라인(/BL)의 전압차가 모스 트랜지스터의 문턱 전압(VTm) 이상이 되면, 활성화되어 비트라인쌍(BL,/BL)의 증폭 동작을 수행하기 시작한다.
T4 구간이 되어, 비트라인쌍(BL)의 증폭 동작이 안정화되면, 컬럼 선택 신호(CSL)를 로우 레벨에서 하이레벨로 천이하여, 비트라인쌍(BL)의 데이터를 로컬 입출력 라인쌍(LIO,/LIO)으로 전송하여, 메모리 셀(MC0)의 데이터를 외부에서 읽을 수 있도록 한다.
T5 구간이 되어, 리드 동작이 완료되면, 제0 워드라인(WL0)을 다시 하이 레벨에서 로우 레벨로 천이하여, 제0 메모리 셀(MC0)의 데이터를 다시 저장상태로 둔다.
그리고 T6 구간이 되면, 다음의 리드 또는 라이트 동작을 위해, 비트라인 프리차지 제어신호(PEQ)를 다시 로우 레벨에서 하이 레벨로 천이하여, 비트라인쌍 (BL,/BL)을 다시 프리차지 전압(VCC/2)으로 프리차지한다. 이에 반도체 메모리 장치는 다시 프리차지 상태가 된다.
반도체 메모리 장치의 라이트 동작도 도2와 동일한 원리로 수행되며, 이에 대한 상세한 설명은 생략하도록 한다.
이와 같이, 종래의 반도체 메모리 장치는 도2와 같이 형성되는 모스 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)들을 통해 메모리 셀(MC), 프라차지 회로(21), 비트라인 센스 증폭기(22), 및 데이터 입출력 회로(23)를 구성하고, 복수개의 제어 신호(PEQ, LA,/LA,CSL) 및 비트라인쌍(BL,/BL) 전압 레벨에 응답하여 온 또는 오프되어 메모리 셀의 데이터를 리드하거나 라이팅하여 주었었다.
이때, 도1의 모스 트랜지스터는 평면형 트랜지스터로, 모스 트랜지스터가 n형 모스 트랜지스터인 경우에는 도3에 도시된 바와 같이, p형 기판내에 이격되도록 형성된 n형 드레인 및 n형 소스와, n형 소스와 n형 드레인사이의 p형 기판상에 형성된 게이트 전극을 구비한다.
이에 n형 모스 트랜지스터는 게이트에 문턱 전압(VTm)이상의 전압을 인가하여, 게이트 쪽 표면에 충분한 전자가 유기되어 채널이 형성되도록 하고, 채널을 통해 소스 및 드레인간에 전류 흐름을 발생하도록 한다. 일반적인 n형 모스 트랜지스터는 약 0.7 볼트(Volt)의 문턱 전압(VTm)을 가진다.
또한 도시되지는 않았지만, p형 모스 트랜지스터도 도3과 동일한 원리로 n형 기판내에 이격되도록 형성된 p형 드레인 및 p형 소스와, p형 소스과 p형 드레인사 이의 n형 기판 상에 형성된 게이트 전극을 구비하고, 약 0.7V의 문턱 전압(VTm)을 가지며 온/오프된다.
그 결과, 비트라인 센스 증폭기(22)는 T3 구간에서와 같이 센싱 제어 신호(LA)와 비트라인(BL)의 전압차가 0.7V이상이 되어, 제2 p형 모스 트랜지스터(PM2)의 게이트 소스간의 전압차(VGS)가 약 0.7V의 문턱 전압 보다 커져야지만, 제2 p형 모스 트랜지스터(PM2)가 온 되어 센싱 동작을 수행하기 시작함을 알 수 있다.
또한 반도체 메모리 장치는 상기에서와 설명한 바와 같이, 보다 작은 면적에 보다 많은 회로소자 즉, 트랜지스터들을 배치하여야 하였으나, 이때의 트랜지스터들은 도3에서 도시된 바와 같이 기판에 대해 수평적으로 형성되므로, 상대적으로 넓은 면적을 차지하게 되었다.
그럼에도 불구하고, 반도체 메모리 장치의 크기를 감소시키기 위해 트랜지스터가 형성되는 면적을 감소시키면, 모스 트랜지스터의 게이트 길이가 감소되어 몇 가지 문제가 발생되었다. 이 중에서 대표적인 것이 모스 트랜지스터의 소스와 드레인의 거리가 가까워지는 것이다. 소스와 드레인의 거리가 너무 가까워지게 되면, 불순물의 도핑 농도를 증가시켜야 할 뿐만이 아니라 소스와 드레인의 상호 작용으로 채널 영역에 영향을 미치게 된다. 그 결과, 모스 트랜지스터의 게이트 전압을 조절함으로써 트랜지스터의 동작을 제어할 수 있는 능동 스위치 소자로서의 트랜지스터의 특성이 열화되어, 문턱 전압이 불안정해지는 등 모스 트랜지스터의 전기적 특성이 열화 될 수 있다.
이에 종래의 반도체 메모리 장치의 코어 영역의 레이아웃을 감소시키는 것이 한계가 있었으며, 복수개의 트랜지스터의 게이트 길이 즉, 드레인 및 소스간의 채널 영역을 줄여 코어 영역의 레이아웃을 감소시키더라도, 반도체 메모리 장치의 동작 특성 자체가 나빠지게 되는 문제가 발생하게 된다.
그러나 최근에는 핀 형태를 가지며 3차원적으로 형성되어, 보다 작은 레이아웃 면적을 차지하고, 보다 낮은 문턱 전압과 높은 전류 구동력을 가지는 핀 펫 트랜지스터(Fin Field Effect Transistor, FinFET)가 새로이 개발되었다.
이에 본원 발명은 반도체 메모리 장치의 회로를 도3의 모스 트랜지스터 대신에 새로이 개발된 핀 펫 트랜지스터들을 통해 구현하여, 반도체 메모리 장치의 크기를 획기적으로 감소시킬 수 있도록 할 뿐만 아니라, 반도체 메모리 장치의 동작 속도 특히, 비트라인 센스 증폭기의 센싱 속도를 증대하고자 한다.
본 발명의 목적은 반도체 메모리 장치 특히, 코어 영역의 회로를 핀 펫 트랜지스터들로 구현하여 반도체 메모리 장치를 소형화함과 동시에 동작 속도 특히, 비트라인 센스 증폭기의 센싱 속도를 증대할 수 있도록 하는 반도체 메모리 장치를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 제1형태의 반도체 메모리 장치는 비트라인쌍사이에 연결되어 데이터를 비트라인쌍으로 전달하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이와, 비트라인쌍사이에 연결되어 비트라인쌍의 전압 차를 감지하여 비트라인쌍의 레벨을 증폭하는 비트라인 센스 증폭기들을 구비하고, 비트라인 센스 증폭기는 모스 펫 트랜지스터에 비해 레이아웃 면적이 작고, 문턱 전압이 낮은 트랜지스터들로 구성되는 것을 특징으로 한다.
또한 본 발명의 제1형태의 비트라인 센스 증폭기는 비트라인쌍사이에 직렬 연결되고, 비트라인쌍 중의 하나의 라인의 “로우”레벨의 데이터를 감지하여 다른 하나의 라인의 레벨을 제1 전압 레벨로 증폭하는 제1 및 제2 p형 핀 펫 트랜지스터들을 포함하는 p형 센스 증폭기와, 비트라인쌍사이에 직렬 연결되고, 비트라인쌍 중의 하나의 라인의 “하이”레벨의 데이터를 감지하여 다른 하나의 라인의 레벨을 제2 전압 레벨로 증폭하는 제1 및 제2 n형 핀 펫 트랜지스터들을 포함하는 n형 센스 증폭기를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제2형태의 반도체 메모리 장치는 비트라인쌍사이에 연결되어 데이터를 비트라인쌍으로 전달하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이와, 프리차지시에 비트라인쌍을 프리차지 전압 레벨로 프리차지하는 프리차지 회로와, 비트라인쌍사이에 연결되어 비트라인쌍의 전압 차를 감지하여 비트라인쌍의 레벨을 증폭하는 비트라인 센스 증폭기들을 구비하고, 비트라인 센스 증폭기는 핀 펫 트랜지스터들로 구성되는 것을 특징으로 한다.
또한 본 발명의 제2형태의 프리차지 회로는 비트라인쌍사이에 사이에 연결되어, 프리차지 제어 신호에 응답하여 비트라인쌍을 프리차지 전압 레벨로 프리차지하는 제1 및 제2 핀 펫 트랜지스터들과, 비트라인쌍사이에 사이에 연결되어, 프리차지 제어 신호에 응답하여 비트라인쌍의 레벨을 동일 레벨로 만드는 제3 핀 펫 트랜지스터를 구비하는 것을 특징으로 한다.
또한 본 발명의 제2형태의 비트라인 센스 증폭기는 비트라인쌍사이에 직렬 연결되고, 비트라인쌍 중의 하나의 라인의 “로우”레벨의 데이터를 감지하여 다른 하나의 라인의 레벨을 제1 전압 레벨로 증폭하는 제1 및 제2 p형 핀 펫 트랜지스터들을 포함하는 p형 센스 증폭기와, 비트라인쌍사이에 직렬 연결되고, 비트라인쌍 중의 하나의 라인의 “하이”레벨의 데이터를 감지하여 다른 하나의 라인의 레벨을 제2 전압 레벨로 증폭하는 제1 및 제2 n형 핀 펫 트랜지스터들을 포함하는 n형 센스 증폭기를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치를 설명하기로 한다.
도4는 본 발명의 실시예에 따른 반도체 메모리 장치의 코어 영역을 도시한 도면이다.
도4에 도시된 바와 같이, 반도체 메모리 장치의 코어 영역에는 워드라인(WL) 및 비트라인쌍(BL,/BL)을 통해 전송되는 신호에 응답하여 데이터를 리드 또는 라이트하는 메모리 셀 어레이(3)와, 프리차지 제어신호(PEQ)에 응답하여 비트라인쌍(BL,/BL)을 프리차지 전압 레벨로 프리차지하는 프라차지 회로(41)와, 센싱 제어 신호쌍(LA,/LA)에 응답하여, 비트라인쌍(BL,/BL)의 전압차를 감지하고 증폭하는 비트라인 센스 증폭기(42)와, 컬럼 선택 신호(CSL)에 응답하여 비트라인쌍(BL,/BL)의 데이터를 로컬 데이터 입출력 라인쌍(LIO,/LIO)으로 전송하거나, 로컬 데이터 입출력 라인쌍(LIO,/LIO)의 데이터를 비트라인쌍(BL,/BL)으로 전송하는 데이터 입출력 회로(43)를 배치하되, 각 회로들(3,41,42,43)의 모스 트랜지스터들을 핀 펫 트랜지 스터들로 대체한다.
이하에서 도4의 구성요소를 더욱 상세히 설명하면 다음과 같다.
메모리 셀 어레이들(3)은 워드라인과 비트라인쌍(BL,/BL)에 연결되는 적어도 하나의 n형 또는 p형 핀 펫 트랜지스터들(미도시)과 캐패시터(미도시)로 구성되는 복수개의 메모리 셀들(MC)을 구비한다.
프라차지 회로(41)는 비트라인쌍(BL,/BL)사이에 직렬 연결되고 프리차지 제어신호(PEQ)가 인가되는 게이트를 가지고, 프리차지 제어신호(PEQ)에 응답하여 비트라인쌍(BL,/BL)을 프리차지 전압(VCC/2) 레벨로 프리차지하는 제1 및 제2 n형 핀 펫 트랜지스터들(NF1, NF2)과, 비트라인쌍(BL,/BL)사이에 연결되고 프리차지 제어신호(PEQ)가 인가되는 게이트를 가지고, 프리차지 제어신호(PEQ)에 응답하여 비트라인쌍(BL,/BL)을 동일 레벨로 만드는 제3 n형 핀 펫 트랜지스터(NF3)를 구비한다.
비트라인 센스 증폭기(42)는 비트라인쌍(BL,/BL)에 각각 연결되어 있는 p형 센스 증폭기와 n형 센스 증폭기를 포함한다. p형 센스 증폭기는 비트라인쌍(BL,/BL)사이에 직렬 연결되고, 비트라인쌍(BL,/BL) 각각에 연결되는 게이트와, 센싱 제어 신호(LA)가 인가되는 공통 소스를 가지는 제1 및 제2 p형 핀 펫 트랜지스터들(PF1,PF2)을 구비하고, 비트라인쌍(BL,/BL)중의 하나의 라인의 “로우”레벨의 데이터를 감지하여 다른 하나의 라인을 전원 전압(VCC)의 레벨로 증폭한다. n형 센스 증폭기는 비트라인쌍(BL,/BL)사이에 직렬 연결되고, 비트라인쌍(BL,/BL) 각각에 연결되는 게이트와, 반전 센싱 제어 신호(/LA)가 인가되는 공통 소스를 가지는 제4 및 제5 n형 핀 펫 트랜지스터들(NF4,NF5)을 구비하고, 비트라인쌍(BL,/BL)중의 하 나의 라인의 “하이”레벨의 데이터를 감지하여 다른 하나의 라인을 접지 전압(0V)레벨로 증폭한다.
데이터 입출력 회로(43)는 비트라인(BL)과 로컬 데이터 입출력 라인(LIO) 사이에 연결되고, 컬럼 선택 신호(CSL)가 인가되는 게이트를 가지는 제6 n형 핀 펫 트랜지스터(NF6)와, 반전 비트라인(/BL)과 반전 로컬 데이터 입출력 라인(/LIO) 사이에 연결되고, 컬럼 선택 신호(CSL)가 인가되는 게이트를 가지는 제7 n형 핀 펫 트랜지스터(NF7)를 구비하고, 컬럼 선택 신호(CSL)에 응답하여 비트라인쌍(BL,/BL)와 로컬 데이터 입출력 라인쌍(/LIO)을 전기적으로 연결한다.
이와 같이 본 발명의 반도체 메모리 장치는 n형 핀 펫 트랜지스터들 및 p형 핀 펫 트랜지스터들을 통해 메모리 셀(MC0~MCn), 프라차지 회로(41), 비트라인 센스 증폭기(42), 및 데이터 입출력 회로(43)를 구성함을 알 수 있다.
도4에서의 n형 핀 펫 트랜지스터 및 p형 핀 펫 트랜지스터는 3차원형의 트랜지스터로, 도5에 도시된 바와 같이 n형 핀 펫 트랜지스터는 기판으로부터 수직으로 연장되며, 절연물로 이루어진 핀과, 핀의 양단에 형성된 소스 및 드레인 영역(S,D)과, 핀의 상부 및 횡방향으로 형성된 게이트 전극(G)으로 구성된다.
이에 핀 펫 트랜지스터는 소스 및 드레인(S,D)을 핀 형태로 형성하고, 핀의 삼면을 거쳐 게이트(G)가 형성하도록 하여, 핀 펫 트랜지스터의 레이아웃 면적을 획기적으로 감소시켜 준다.
또한 핀 펫 트랜지스터의 게이트(G)은 핀의 양면을 감싸며, 핀의 각 면에 채널을 만든다. 이에 n형 핀 펫 트랜지스터는 게이트(G)를 통해 효과적으로 채널을 제어하고, 보다 낮은 문턱 전압(VTf)을 통해 n형 핀 펫 트랜지스터가 턴온 될 수 있도록 한다. 즉, 핀 펫 트랜지스터는 턴온시의 구동 전류를 증대하고, 문턱 전압(VTf)을 0V 내지 0.2V로서 도3의 모스 트랜지스터의 0.7V정도에 비해 0.5V 내지 0.7V 정도 낮추어 준다.
계속하여, 도6을 참조하여, 도4의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
이때, 메모리 셀 어레이(3)의 제0 메모리 셀(MC0)에 “0” 값을 가지는 데이터가 저장되어 있으며, 반도체 메모리 장치는 리딩 동작을 통해 제0 메모리 셀(MC0)의 데이터를 리딩한다고 가정한다.
먼저, T0 구간시에 반도체 메모리 장치는 프리차지 상태로서, 워드라인(WL0~WLN)은 로우 레벨이고, 비트라인 프리차지 제어신호(PEQ)는 하이레벨이다. 이에 프리차지 회로(411)의 트랜지스터들(NF1~NF3)은 온되어, 비트라인쌍(BL,/BL)을 프리차지 전압(VCC/2)으로 프리차지 한다.
T1 구간이 되어, 비트라인 프리차지 제어신호(PEQ)가 하이 레벨에서 로우 레벨로 천이하고, 제0 워드라인(WL0)이 로우 레벨에서 하이 레벨로 천이하면, 제0 메모리 셀(MC0)이 선택되어, 제0 메모리 셀(MC0)의 데이터가 비트라인쌍(BL,/BL)으로 출력된다. 이에 비트라인(BL)의 전압은 점차로 강하되고, 반전 비트라인(/BL)의 전압은 프리차지 전압(VCC/2)을 유지한다. 만약, 메모리 셀 어레이(11)에 저장된 데이터가 “1”이면, 비트라인(BL)의 전압은 점차로 상승될 것이다.
T2 구간이 되어, 센싱 제어 신호(LA)가 프리차지 전압(VCC/2)에서 전원 전압 (VCC)으로 변화되고, 반전 센싱 제어 신호(/LA)가 프리차지 전압(VCC/2)에서 접지 전압(0V)으로 변화되면, 비트라인 센스 증폭기(42)의 제1 및 제2 p형 핀 펫 트랜지스터(PF1,PF2)의 소스에는 전원 전압(VCC)이 인가되고, 제4 및 제5 n형 핀 펫 트랜지스터(NF4,NF5)의 드레인에는 접지 전압(0V)이 인가된다.
이러한 상태에서, T3 구간이 되어, 센싱 제어 신호(LA)와 비트라인(BL)의 전압차가 문턱 전압((VTf)이상이 되면, 비트라인 센스 증폭기(42)의 제2 p형 핀 펫 트랜지스터(PF2)는 비트라인(BL)의 전압에 의해 온되어, 반전 비트라인(/BL)에 전원 전압(VCC)을 인가하여, 반전 비트라인(/BL)의 전압을 상승시킨다. 그리고 반전 센싱 제어 신호(/LA)와 반전 비트라인(/BL)의 전압차가 문턱 전압(VTf)”이상이 되면 제 4 n형 핀 펫 트랜지스터(NF4)는 반전 비트라인(/BL)의 전압에 의해 온되어, 비트라인(BL)의 전압을 접지 전압(0V)으로 강하시킨다.
이에 비트라인 센스 증폭기(413,423)는 활성화되어 비트라인쌍(BL,/BL)의 증폭 동작을 수행하기 시작한다.
T4 구간이 되어, 비트라인쌍(BL)의 증폭 동작이 안정화되면, 컬럼 선택 신호(CSL)를 로우 레벨에서 하이레벨로 천이하여, 비트라인쌍(BL)의 데이터를 로컬 입출력 라인쌍(LIO,/LIO)으로 전송하여, 메모리 셀(MC0)의 데이터를 외부에서 읽을 수 있도록 한다.
T5 구간이 되어, 리드 동작이 완료되면, 제0 워드라인(WL0)을 다시 하이 레벨에서 로우 레벨로 천이하여, 제0 메모리 셀(MC0)의 데이터를 다시 저장상태로 둔다.
그리고 T6 구간이 되면, 다음의 리드 또는 라이트 동작을 위해, 비트라인 프리차지 제어신호(PEQ)를 다시 로우 레벨에서 하이 레벨로 천이하여, 비트라인쌍(BL,/BL)을 다시 프리차지 전압(VCC/2)으로 프리차지 한다. 이에 반도체 메모리 장치는 다시 프리차지 상태가 된다.
반도체 메모리 장치의 라이트 동작도 도3과 동일한 원리로 수행되며, 이에 대한 상세한 설명은 생략하도록 한다.
이와 같이, 본 발명의 반도체 메모리 장치는 도5와 같이 형성되며, 약0V 내지 0.3V의 문턱 전압을 가지는 핀 펫 트랜지스터들을 통해 메모리 셀(MC0~MCn), 프라차지 회로(41), 비트라인 센스 증폭기(42), 및 데이터 입출력 회로(43)를 구성하고, 복수개의 제어 신호(PEQ, LA,/LA,CSL) 및 비트라인쌍(BL,/BL)의 전압 레벨에 응답하여 온 또는 오프되어 메모리 셀의 데이터를 리드하거나 라이팅하여 주었었다.
그 결과, 비트라인 센스 증폭기(42)는 T3 구간에서와 같이 센싱 제어 신호(LA)와 비트라인(BL)의 전압차 또는 반전 센싱 제어 신호(/LA)와 반전 비트라인(/BL)의 전압차가 0V내지 0.2V보다 커지면(즉, 제2 p형 핀 펫 트랜지스터(PF2)의 게이트 소스간의 전압차(VGS)가 0V내지 0.2V보다 커지면), 제2 p형 핀 펫 트랜지스터(PF2)가 턴온되어, 센싱 동작을 수행하기 시작함을 알 수 있다. 또한 이때의 비트라인 센스 증폭기(42)의 센싱 동작의 속도도 턴온시에 증대된 구동 전류를 제공하는 핀 펫 트랜지스터의 동작 특성에 따라 빨라지게 된다.
결국, 본 발명에 따른 비트라인 센스 증폭기(42)는 종래 비트라인 센스 증폭 기(22)보다 0.5V 내지 0.7V 정도 작은 전압차에 응답하여 센싱 동작을 수행하기 시작하며, 이때의 센싱 동작 속도도 빨라져, 전체적인 비트라인 센스 증폭기의 동작 특성이 우수해짐을 알 수 있다.
그리고 메모리 셀(MC0~MCn), 프라차지 회로(41), 및 데이터 입출력 회로(43)도 비트라인 센스 증폭기(42)와 동일하게 종래의 메모리 셀(MC0~MCn), 프라차지 회로(21), 및 데이터 입출력 회로(23)보다 작은 전압차에 응답하여, 해당 동작을 수행하기 시작하여 준다.
따라서 본 발명의 반도체 메모리 장치는 코어 영역의 회로들을 핀 펫 트랜지스터들로 구성하여, 코어 영역의 레이아웃 면적을 획기적으로 감소시킬 뿐 만 아니라, 코어 영역의 회로들의 동작 속도도 전체적으로 높여준다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 해당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 코어 영역의 회로를 모스 트랜지스터보다 작은 레이아웃 면적과 낮은 문턱 전압을 가지는 핀 펫 트랜지스터로 구성하여, 반도체 메모리 장치를 소형화함과 동시에 동작 속도 특히, 비트라인 센스 증폭기의 센싱 속도를 증대하여 준다.

Claims (11)

  1. 비트라인쌍사이에 연결되어 데이터를 상기 비트라인쌍으로 전달하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이; 및
    상기 비트라인쌍사이에 연결되어 상기 비트라인쌍의 전압 차를 감지하여 상기 비트라인쌍의 레벨을 증폭하는 비트라인 센스 증폭기들을 구비하고,
    상기 비트라인 센스 증폭기는
    모스 펫 트랜지스터에 비해 레이아웃 면적이 작고 문턱 전압이 낮은 트랜지스터들로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 비트라인 센스 증폭기는
    상기 비트라인쌍사이에 직렬 연결되고, 상기 비트라인쌍 중의 하나의 라인의 “로우”레벨의 데이터를 감지하여 다른 하나의 라인의 레벨을 제1 전압 레벨로 증폭하는 제1 및 제2 p형 핀 펫 트랜지스터들을 포함하는 p형 센스 증폭기; 및
    상기 비트라인쌍사이에 직렬 연결되고, 상기 비트라인쌍 중의 하나의 라인의 “하이”레벨의 데이터를 감지하여 다른 하나의 라인의 레벨을 제2 전압 레벨로 증폭하는 제1 및 제2 n형 핀 펫 트랜지스터들을 포함하는 n형 센스 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 복수개의 메모리 셀들 각각은
    적어도 하나의 핀펫 트랜지스터들과 캐패시터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 비트라인쌍사이에 연결되어 데이터를 상기 비트라인쌍으로 전달하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이; 및
    프리차지시에 상기 비트라인쌍을 프리차지 전압 레벨로 프리차지하는 프리차지 회로; 및
    상기 비트라인쌍사이에 연결되어 상기 비트라인쌍의 전압 차를 감지하여 상기 비트라인쌍의 레벨을 증폭하는 비트라인 센스 증폭기들을 구비하고,
    상기 비트라인 센스 증폭기는
    핀 펫 트랜지스터들로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 프리차지 회로는
    상기 비트라인쌍사이에 사이에 연결되어, 프리차지 제어 신호에 응답하여 상기 비트라인쌍을 프리차지 전압 레벨로 프리차지하는 제1 및 제2 핀 펫 트랜지스터들; 및
    상기 비트라인쌍사이에 사이에 연결되어, 상기 프리차지 제어 신호에 응답하여 상기 비트라인쌍의 레벨을 동일 레벨로 만드는 제3 핀 펫 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 비트라인 센스 증폭기는
    상기 비트라인쌍사이에 직렬 연결되고, 상기 비트라인쌍 중의 하나의 라인의 “로우”레벨의 데이터를 감지하여 다른 하나의 라인의 레벨을 제1 전압 레벨로 증폭하는 제1 및 제2 p형 핀 펫 트랜지스터들을 포함하는 p형 센스 증폭기; 및
    상기 비트라인쌍사이에 직렬 연결되고, 상기 비트라인쌍 중의 하나의 라인의 “하이”레벨의 데이터를 감지하여 다른 하나의 라인의 레벨을 제2 전압 레벨로 증폭하는 제1 및 제2 n형 핀 펫 트랜지스터들을 포함하는 n형 센스 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제5항에 있어서, 상기 복수개의 메모리 셀들 각각은
    적어도 하나의 핀펫 트랜지스터들과 캐패시터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제5항에 있어서, 상기 반도체 메모리 장치는
    상기 비트라인쌍과 상기 데이터 입출력 라인쌍간의 연결을 제어하는 데이터 입출력 라인 선택부를 더 구비하고,
    상기 데이터 입출력 라인 선택부는
    복수개의 핀 펫 트랜지스터들로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 데이터 입출력 라인 선택부는
    비트라인과 데이터 입출력 라인 사이에 연결되고, 컬럼 선택 신호에 응답하여 상기 비트라인의 데이터를 상기 데이터 입출력 라인으로 전달하는 제4 핀 펫 트랜지스터; 및
    반전 비트라인과 반전 데이터 입출력 라인 사이에 연결되고, 컬럼 선택 신호에 응답하여 상기 반전 비트라인의 데이터를 상기 반전 데이터 입출력 라인으로 전달하는 제5 핀 펫 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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