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KR100675288B1 - 다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들및 그에 의해 제조된 반도체 소자들 - Google Patents

다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들및 그에 의해 제조된 반도체 소자들 Download PDF

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KR100675288B1
KR100675288B1 KR1020050105646A KR20050105646A KR100675288B1 KR 100675288 B1 KR100675288 B1 KR 100675288B1 KR 1020050105646 A KR1020050105646 A KR 1020050105646A KR 20050105646 A KR20050105646 A KR 20050105646A KR 100675288 B1 KR100675288 B1 KR 100675288B1
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KR
South Korea
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forming
semiconductor
semiconductor pillars
insulating film
gate structure
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Active
Application number
KR1020050105646A
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English (en)
Inventor
장세명
강재록
성현주
김희중
마코토 요시다
전창훈
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US12/705,011 priority patent/US7952140B2/en
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Abstract

다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들 및 그에 의해 제조된 반도체 소자들을 제공한다. 상기 소자는 반도체 기판 내에 제공되어 제1 영역을 한정하는 소자분리막을 구비한다. 상기 제1 영역 내에 상기 제1 영역과 자기정렬되고 서로 이격되도록 배치되며 그 각각의 내부에 적어도 하나의 리세스된 홀을 갖는 복수개의 반도체 기둥들이 제공된다. 상기 반도체 기둥들을 가로지르며 상기 소자분리막 상으로 연장된 적어도 하나의 게이트 구조체를 포함하되, 상기 게이트 구조체는 상기 홀들을 가로지르도록 배치될 수 있다.

Description

다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들 및 그에 의해 제조된 반도체 소자들{Fabrication methods of semiconductor devices having multiple channel transistors and semiconductor devices fabricated thereby}
도 1a 내지 도 1k는 본 발명의 실시예들에 따른 반도체소자의 제조방법들을 나타낸 평면도들이다.
도 2a 내지 도 2l은 본 발명의 실시예들에 따른 반도체소자의 제조방법을 나타낸 단면도들이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예들에 따른 반도체소자의 제조방법들을 나타낸 평면도들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예들에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 5a 내지 도 5h는 본 발명의 또 다른 실시예들에 따른 반도체소자의 제조방법들을 나타낸 평면도들이다.
도 6a 내지 도 6h는 본 발명의 또 다른 실시예들에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 7a 내지 도 7d는 본 발명의 또 다른 실시예들에 따른 반도체소자의 제조방법들을 나타낸 평면도들이다.
도 8a 내지 도 8d는 본 발명의 또 다른 실시예들에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
본 발명은 반도체소자에 관한 것으로, 특히 다중 채널 영역을 갖는 반도체 소자의 제조방법 및 그에 의해 제조된 반도체 소자에 관한 것이다.
반도체소자는 전계 효과 트랜지스터(field effect transistor)와 같은 개별 소자(discrete device)를 스위칭 소자로써 널리 채택하고 있다. 상기 트랜지스터는 소스 및 드레인 사이의 채널에 형성되는 온 전류(on current)가 소자의 동작 속도를 결정한다. 통상적으로, 기판의 소자 형성 영역, 즉 활성영역에 게이트 전극 및 소스/드레인 영역을 형성함으로써 평면형 트랜지스터(planar-type transistor)가 형성된다. 통상의 평면형 트랜지스터는 소스/드레인 사이에 평면 채널을 갖는다. 이와 같은 평면형 트랜지스터의 온 전류는 활성 영역의 폭에 비례하고, 소스와 드레인 사이의 거리, 즉 게이트 길이에 반비례한다. 따라서, 온 전류를 증가시켜 소자의 동작 속도를 높이기 위해서는 게이트 길이는 감소시키고, 활성영역의 폭은 증가시켜야 한다. 그러나, 평면형 트랜지스터에서 상기 활성영역의 폭을 증가시키는 최근 소자의 고집적화 경향에 역행하는 것이다.
최근 상변이 기억소자가 제안된 바 있다. 상기 상변화 기억소자의 단위 셀은 스위칭 소자(즉, 셀 트랜지스터) 및 상기 스위칭 소자에 직렬 연결된(serially connected) 데이터 저장요소(data storage element)를 포함한다. 상기 데이터 저장요소는 상기 스위칭 소자에 전기적으로 연결되는 하부전극 및 상기 하부전극에 접촉하는 상변화 물질막(phase change material layer)을 구비한다. 일반적으로, 상기 하부전극은 히터로서 작용한다. 상기 스위칭 소자 및 상기 하부전극을 통하여 쓰기 전류(프로그램 전류)가 흐르는 경우에, 상기 상변화 물질막 및 상기 하부전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질막을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다. 상기 상변화 물질막의 상변이(phase transition)는 약 1㎃의 큰 프로그램 전류(large programming current)를 요구한다. 따라서, 상기 셀 트랜지스터는 상기 쓰기 전류를 제공하기에 충분한 전류 구동능력(current drivability)을 갖도록 설계되어야 한다. 그러나, 상기 셀 트랜지스터의 전류 구동능력을 향상시키기 위해서는 상기 셀 트랜지스터에 의해 차지되는(occupied) 면적이 증가되어야 한다. 특히, 상기 셀 트랜지스터가 평면형 모스 트랜지스터인 경우에, 상기 쓰기 전류는 상기 평면형 모스 트랜지스터의 채널 폭(channel width)에 직접적으로 관련이 있다.
한편, 상기 모스 트랜지스터의 채널 폭을 증가시키기 위한 방안으로써, 미국 특허 제 6,872,642 B1 호에 "반도체 소자에서 다중 핀을 형성하는 방법(METHOD FOR FORMING MULTIPLE FINS IN A SEMICONDUCTOR DEVICE)" 이라는 제목으로 유 등(Yu et al.)에 의하여 개시된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 다중 채널 트랜지스터들의 제조방법들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 다중 채널 트랜지스터들을 갖는 반도체 소자들을 제공하는데 있다.
본 발명의 일 태양은 다중 채널 트랜지스터들의 제조방법들을 제공한다. 이 방법은 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역 내에 상기 활성영역으로 이루어진 복수개의 예비 반도체 기둥들을 형성한다. 여기서, 상기 예비 반도체 기둥들은 상기 활성영역과 자기 정렬되고 서로 이격되도록 형성된다. 상기 각 예비 반도체 기둥의 적어도 일부분을 식각하여 반도체 기둥들을 형성한다. 이 경우에, 상기 반도체 기둥들의 각각은 적어도 하나의 홀을 갖는다. 상기 반도체 기둥들을 가로지르는 적어도 하나의 게이트 구조체를 형성하는 것을 포함하되, 상기 게이트 구조체는 상기 홀들을 가로지르도록 형성된다.
본 발명의 몇몇 실시예들에서, 상기 예비 반도체 기둥들을 형성하는 것은 상기 활성 영역 상에 상기 활성영역과 자기 정렬되고 서로 이격된 제1 및 제2 하드 마스크들을 형성하고, 상기 제1 및 제2 하드 마스크들 사이의 기판을 식각하는 것을 포함할 수 있다.
상기 제1 및 제2 하드 마스크들을 형성하는 것은 상기 활성영역 상에 상기 활성영역과 자기 정렬되고 서로 이격된 제1 하드 마스크들을 형성하고, 상기 제1 하드 마스크들의 측벽들을 덮는 희생 스페이서들을 형성하고, 상기 희생 스페이서들에 의해 그 측벽들이 덮인 상기 제1 하드 마스크들 사이에 제2 하드 마스크를 형성하고, 상기 희생 스페이서들을 제거하는 포함할 수 있다.
상기 반도체 기둥들을 형성하는 것은 상기 제1 및 제2 하드 마스크들을 등방성 식각 하여 제1 및 제2 하드 마스크 패턴들을 형성하고, 상기 제1 및 제2 하드 마스크 패턴들 사이에 버퍼 절연막을 형성하고, 상기 버퍼 절연막을 갖는 기판 상에 상기 제1 및 제2 하드 마스크 패턴들을 가로지르는 개구부를 갖는 제1 포토 레지스트 패턴을 형성하고, 상기 제1 포토 레지스트 패턴에 의해 노출된 상기 제1 및 제2 하드 마스크 패턴들, 및 그들 각각의 하부에 위치한 기판을 차례로 식각하여 상기 홀을 형성하고, 상기 제1 포토 레지스트 패턴 및 잔존하는 상기 제1 및 제2 하드 마스크 패턴들을 제거하고, 적어도 상기 반도체 기둥들의 상부면들이 노출되도록 상기 버퍼 절연막을 부분 식각 하는 것을 포함할 수 있다.
한편, 상기 버퍼 절연막이 잔존하는 경우에, 상기 활성영역을 가로지르며 상기 소자분리막 상으로 연장된 개구부를 갖는 제2 포토레지스트 패턴을 형성하되, 상기 제2 포토레지스트 패턴은 상기 홀을 노출시키는 개구부를 갖도록 형성되고, 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 잔존하는 버퍼 절연막을 식각함과 아울러 상기 제2 포토레지스트 패턴에 의해 노출된 소자분리막을 부분 식각하고, 상기 제2 포토레지스트 패턴을 제거하는 것을 포함할 수 있다.
다른 실시예들에서, 상기 반도체 기둥들 사이에 위치하는 기판의 표면은 상기 소자분리막의 하부면보다 높은 레벨에 위치할 수 있다.
또 다른 실시예들에서, 상기 홀들은 상기 소자분리막의 하부면보다 높은 레벨에 위치하는 바닥면을 갖도록 형성될 수 있다.
본 발명의 다른 태양은 다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들을 제공한다. 이 방법은 반도체 기판 내에 셀 어레이 영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 셀 어레이 영역 내에 상기 셀 어레이 영역을 가로지르는 격리 트렌치를 형성하여 상기 셀 어레이 영역과 자기정렬되고 서로 이격된 예비 반도체 기둥들을 한정한다. 상기 각 예비 반도체 기둥의 적어도 일부분을 식각하여 반도체 기둥들을 형성하되, 상기 반도체 기둥들의 각각은 적어도 하나의 홀을 갖는다. 상기 반도체 기둥들 사이에 격리 절연막을 형성한다. 상기 반도체 기둥들 및 상기 격리 절연막을 가로지르는 적어도 하나의 게이트 구조체를 형성하는 것을 포함하되, 상기 게이트 구조체는 상기 홀들을 가로지르도록 형성된다.
본 발명의 몇몇 실시예들에서, 상기 격리 트렌치는 상기 소자분리막의 하부면과 실질적으로 같은 레벨에 위치하는 바닥면을 갖도록 형성될 수 있다.
다른 실시예들에서, 상기 격리 트렌치를 형성하는 것은 상기 셀 어레이 영역 상에 상기 셀 어레이 영역과 자기 정렬되고 서로 이격된 제1 및 제2 하드 마스크들을 형성하고, 상기 제1 및 제2 하드 마스크들 사이의 기판을 식각하는 것을 포함할 수 있다.
상기 제1 및 제2 하드마스크들을 형성하는 것은 상기 셀 어레이 영역 상에 상기 셀 어레이 영역과 자기정렬되고 서로 이격된 제1 하드 마스크들을 형성하고, 상기 제1 하드 마스크들의 측벽들을 덮는 희생 스페이서들을 형성하고, 상기 희생 스페이서들에 그 측벽들이 덮인 상기 제1 하드마스크들 사이에 제2 하드 마스크를 형성하고, 상기 희생 스페이서들을 제거하는 것을 포함할 수 있다.
상기 반도체 기둥들을 형성하는 것은 상기 제1 및 제2 하드마스크들을 등방성 식각하여 제1 및 제2 하드마스크 패턴들을 형성하고, 상기 제1 및 제2 하드 마스크 패턴들 사이에 예비 격리 절연막을 형성하고, 상기 셀 어레이 영역을 가로지르며 상기 제1 및 제2 하드 마스크 패턴들과 교차하는 개구부를 갖는 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 식각마스크로 하여 상기 제1 및 제2 하드 마스크 패턴들을 식각하여 상기 예비 반도체 기둥들의 소정 영역들을 노출시키고, 노출된 상기 예비 반도체 기둥들의 소정 영역을 식각하는 것을 포함할 수 있다.
상기 격리 절연막을 형성하는 것은 잔존하는 상기 제1 및 제2 하드마스크 패턴들을 제거하고, 적어도 상기 반도체 기둥들의 상부면들이 노출되도록 상기 예비 격리 절연막을 부분 식각 하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 홀들은 상기 격리 트렌치의 바닥면 보다 높은 바닥면을 갖도록 형성될 수 있다.
더 나아가서, 상기 게이트 구조체들 양 옆에 위치한 반도체 기둥들에 소스/드레인 영역들을 형성하고, 상기 소스/드레인 영역들을 갖는 기판 상에 제1 층간절연막을 형성하고, 상기 제1 층간절연막 상에 복수개의 평행한 비트라인들을 형성하 는 것을 더 포함하되, 상기 비트라인들의 각각은 상기 소스/드레인 영역들 중 선택된 하나의 영역을 가로지르면서 상기 소스/드레인 영역 양 옆에 위치한 상기 격리 절연막들과 중첩되도록 연장될 수 있다.
또 다른 실시예들에서, 상기 홀들은 상기 소자분리막의 하부면과 같은 레벨에 위치하는 바닥면을 갖도록 형성될 수 있다.
상기 격리 절연막을 형성한 후에, 상기 홀들을 채우는 홀 절연막을 형성하는 것을 더 포함하되, 상기 홀 절연막은 상기 격리 절연막에 대하여 실질적으로 동일한 식각비를 갖는 물질막으로 형성되고 상기 격리 절연막과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 홀 절연막을 형성한 후에, 상기 홀 절연막 및 상기 격리 절연막의 상부면들이 실질적으로 상기 반도체 기둥들의 상부면들과 동일한 레벨에 위치하는 경우에, 상기 셀 어레이 영역을 가로지르며 상기 홀 절연막 및 상기 격리 절연막과 교차하는 개구부를 갖는 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 홀 절연막 및 상기 격리 절연막을 부분 식각하고, 상기 제2 포토레지스트 패턴들을 제거하는 것을 더 포함할 수 있다.
상기 게이트 구조체 양옆에 위치하는 상기 반도체 기둥들 내에 소스/드레인 영역들을 형성하고, 상기 소스/드레인 영역들을 갖는 기판 상에 제1 층간절연막을 형성하고, 상기 제1 층간절연막 상에 비트라인들을 형성하는 것을 더 포함하되, 상기 비트라인들의 각각은 상기 소스/드레인 영역들 중 선택된 하나의 영역을 가로지르면서 상기 소스/드레인 영역들 양 옆에 위치한 상기 홀 절연막 및 상기 격리 절 연막과 중첩되도록 연장될 수 있다.
또 다른 실시예들에서, 상기 게이트 구조체를 갖는 기판 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막을 관통하며 상기 게이트 구조체 양옆에 위치한 반도체 기둥들 중 선택된 하나의 영역에 연결된 스토리지 콘택 구조체를 형성하고, 상기 제2 층간절연막 상에 상기 콘택 구조체와 전기적으로 연결된 커패시터 또는 비휘발성 데이터 저장 요소 구조체(data storage element structure)를 형성하는 것을 더 포함할 수 있다.
본 발명의 다른 태양은 다중 채널 트랜지스터를 갖는 반도체 소자를 제공한다. 상기 소자는 반도체 기판 내에 제공되어 제1 영역을 한정하는 소자분리막을 구비한다. 상기 제1 영역 내에 상기 제1 영역과 자기정렬되고 서로 이격되도록 배치되며 그 각각의 내부에 적어도 하나의 리세스된 홀을 갖는 복수개의 반도체 기둥들이 제공된다. 상기 반도체 기둥들을 가로지르며 상기 소자분리막 상으로 연장된 적어도 하나의 게이트 구조체를 포함하되, 상기 게이트 구조체는 상기 홀들을 가로지르도록 배치될 수 있다.
본 발명의 몇몇 실시예들에서, 상기 반도체 기둥들 사이에 개재된 버퍼 절연막 패턴을 더 포함하되, 상기 버퍼 절연막 패턴은 상기 소자분리막의 하부면보다 높은 레벨에 위치하는 하부면을 갖고 상기 게이트 구조체 하부에 위치할 수 있다.
상기 게이트 구조체 하부에 위치하는 상기 버퍼 절연막 패턴 및 상기 소자분리막은 상기 반도체 기둥들의 상부면 보다 낮은 레벨에 위치하는 상부면들을 가질 수 있다.
다른 실시예들에서, 상기 홀들은 상기 소자분리막의 하부면보다 높은 바닥면을 가질 수 있다.
또 다른 실시예들에서, 상기 반도체 기둥들 사이에 위치하는 기판의 표면은 상기 소자분리막의 하부면보다 높을 수 있다.
또 다른 실시예들에서, 상기 게이트 구조체는 상기 반도체 기둥들의 외측벽들 및 상부면들, 상기 홀들의 내벽들, 및 상기 반도체 기둥들 사이에 위치하는 기판을 덮으면서 가로지를 수 있다.
또 다른 실시예들에서, 상기 반도체 기둥들 사이에 배치된 격리 절연막 패턴을 더 포함하되, 상기 격리 절연막 패턴은 상기 소자분리막과 실질적으로 동일한 레벨에 위치하며 상기 게이트 구조체 하부에 위치할 수 있다.
상기 게이트 구조체 하부에 위치하는 상기 격리 절연막 패턴은 상기 반도체 기둥들의 상부면보다 낮은 레벨에 위치하는 상부면을 가질 수 있다.
상기 게이트 구조체들 양 옆에 위치한 반도체 기둥들에 제공된 소스/드레인 영역들, 상기 소스/드레인 영역들 상에 제공된 층간절연막, 및 상기 층간절연막 상에 제공된 비트라인들을 더 포함할 수 있다. 이 경우에, 상기 비트라인들의 각각은 상기 소스/드레인 영역들 중 선택된 하나의 영역을 가로지르면서 상기 격리 절연막 패턴과 중첩되도록 연장될 수 있다.
한편, 상기 홀들 내에 배치된 홀 절연막 패턴들을 더 포함할 수 있다. 이 경우에, 상기 홀 절연막 패턴들은 상기 격리 절연막 패턴과 동일한 레벨에 위치하고 상기 게이트 구조체 하부에 위치할 수 있다.
상기 게이트 구조체 양옆에 위치한 반도체 기둥들의 각각에 제공된 소스/드레인 영역들, 상기 소스/드레인 영역들을 갖는 기판 상에 제공된 층간절연막, 및 상기 층간절연막 상에 제공된 비트라인들을 더 포함할 수 있다. 이 경우에, 상기 비트라인들은 상기 소스/드레인 영역들 중 선택된 하나의 영역을 가로지르면서 상기 홀 절연막 패턴과 중첩되고 상기 격리 절연막 패턴과 중첩되도록 연장될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1k는 본 발명의 실시예들에 따른 반도체소자의 제조방법들을 나타낸 평면도들이고, 도 2a 내지 도 2l은 본 발명의 실시예들에 따른 반도체소자의 제조방법을 나타낸 단면도들이다. 도 2a 내지 도 2k는 도 1a 내지 도 1k의 I-I'선을 따라 취해진 단면도들이고, 도 2l은 도 1k의 II-II'선을 따라 취해진 단면도이다. 도 1a 내지 도 1l, 및 도 2a 내지 도 2k에 있어서, 참조부호 "A"로 표시된 부분은 제1 회로 영역, 참조부호 "B"로 표시된 부분은 제2 회로 영역, 참조부호 "C"로 표시된 부분은 제3 회로 영역을 나타낸다.
우선, 도1a 내지 도 1k, 및 도 2a 내지 도 2l을 참조하여 본 발명의 실시예들에 따른 반도체소자의 제조방법들을 설명하기로 한다.
도 1a 및 도 2a를 참조하면, 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 갖는 기판(100)을 준비한다. 상기 제1 영역은 활성영역일 수 있고, 상기 제2 영역은 필드 영역일 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 단결정 실리콘 기판일 수 있다.
구체적으로, 상기 기판(100)은 제1 회로 영역(A), 제2 회로 영역(B), 및 제3 회로 영역(C)을 가질 수 있다. 상기 제1 회로 영역(A)에 필드 영역(105f)에 의해 정의된 제1 활성영역(105a), 상기 제2 회로 영역(B)에 필드 영역(105f)에 의해 정의된 제2 활성영역(105b), 및 상기 제3 회로 영역(C)에 필드 영역(105f)에 의해 정의된 제3 활성영역(105c)이 각각 제공될 수 있다.
상기 기판(100)에 상기 제1 활성영역(105a)을 덮는 제1 예비 하드마스크(121), 상기 제2 활성영역(105b)을 덮는 제2 예비 하드마스크(122), 및 상기 제3 활성영역(105c)을 덮는 제3 예비 하드마스크(120)를 형성할 수 있다. 상기 제1 예비 하드마스크(121), 상기 제2 예비 하드마스크(122), 및 상기 제3 예비 하드마스크(120)의 각각은 실리콘 질화막과 같은 질화막으로 형성될 수 있다.
한편, 상기 제1,2,3 예비 하드마스크들(121,122,120)을 형성하기 전에, 상기 기판(130)에 패드 절연막(115)을 형성할 수 있다. 상기 패드 절연막(115)은 실리콘 산화막으로 형성될 수 있다.
이어서, 상기 필드 영역(105f)의 기판 내에 제1 소자 분리막(130)을 형성하 여 상기 제1 활성영역(105a), 상기 제2 활성영역(105b), 및 상기 제3 활성영역(105c)을 한정한다. 상기 제1 소자분리막(130)은 실리콘 산화막으로 형성될 수 있다. 상기 제1 소자분리막(130)은 상기 제1 예비 하드 마스크(121), 및 상기 제2 예비 하드 마스크(122), 및 상기 제3 예비 하드 마스크(120)의 상부면들과 동일 레벨에 위치하는 상부면을 갖도록 형성될 수 있다. 상기 제1 소자분리막(130)은 셸로우 트렌치 아이숄레이션 공정(shallow trench isolation process)에 의해 형성될 수 있다.
도 1b 및 도 2b를 참조하면, 상기 제1, 제2 예비 하드 마스크들(121, 122)을 패터닝하여 상기 제1 활성영역(105a)을 가로지르는 적어도 하나의 제1 개구부(136) 및 상기 제2 활성영역(105b)을 가로지르는 적어도 하나의 제2 개구부(137)를 형성할 수 있다. 구체적으로, 상기 제1 예비 하드 마스크(121)를 가로지르는 적어도 하나의 제1 예비 개구부 및 상기 제2 예비 하드 마스크(122)를 가로지르는 적어도 하나의 제2 예비 개구부를 갖는 마스크(135)를 형성한다. 상기 마스크(135)는 포토 레지스트막으로 형성될 수 있다. 상기 제1 예비 개구부는 상기 마스크(135)에 의해 덮인 상기 제1 예비 하드 마스크(121)의 제2 폭(W2) 보다 작은 제1 폭(W1)을 갖도록 형성될 수 있다. 또한, 상기 제2 예비 개구부는 적어도 상기 마스크(135)에 의해 덮인 상기 제2 예비 하드 마스크(122)의 제4 및 제5 폭들(L2, L3)보다 큰 제3 폭(L1)을 갖도록 형성될 수 있다. 여기서, 상기 제4 폭(L2)과 상기 제5폭(L3)은 실질적으로 같은 폭을 갖도록 형성될 수 있다.
이어서, 상기 제1 및 제2 예비 개구부들에 의하여 노출된 상기 제1 및 제2 예비 하드 마스크들(121, 122)을 차례로 식각하여 제1 및 제2 개구부들(136, 137)을 각각 갖는 제1 및 제2 하드 마스크들(121a, 122a)을 형성할 수 있다. 그 결과, 도 1b에 도시된 바와 같이, 상기 제1 개구부(136)는 제1 폭(W1)을 갖고, 상기 제1 하드 마스크(121a)는 제2 폭(W2)을 갖도록 형성될 수 있다. 또한, 상기 제2 개구부(137)는 제3 폭(L1)을 갖고, 상기 제2 하드 마스크(122a)는 제4, 제5폭들(L2, L2)을 갖도록 형성될 수 있다. 상기 제1 하드 마스크(121a)는 상기 제1 활성영역(105a) 내에 상기 제1 활성영역(105a)과 자기정렬되고 서로 이격되도록 형성될 수 있다. 또한, 상기 제2 하드 마스크(122a)는 상기 제2 활성영역(105b) 내에 상기 제2 활성영역(105b)과 자기정렬되고 서로 이격되도록 형성될 수 있다.
한편, 상기 제2 회로 영역(B) 상에 형성된 상기 마스크(135)는 상기 제2 예비 개구부에 의해 상기 제2 예비 하드마스크(122)를 노출시킴과 아울러서 상기 제2 예비 개구부는 상기 제1 소자분리막(130) 상으로 연장되어 상기 제2 예비 하드마스크(122)에 인접한 상기 제1 소자분리막(130)을 노출시킬 수 있다. 그 결과, 상기 마스크(135)를 식각마스크로 하여 상기 제2 예비 하드마스크(122)를 식각함과 아울러 상기 제2 예비 하드마스크(122)에 인접한 상기 제1 소자분리막(130)을 부분 식각할 수 있다. 그 결과, 상기 제2 하드마스크(122a)가 형성되고, 상기 제2 하드마스크(122a)에 의해 개구된 상기 기판(100)과 인접한 제1 소자분리막(1300)의 상부면은 상기 기판(100)의 상부면과 실질적으로 동일한 레벨에 위치하도록 형성될 수 있다.
도 1c 및 도 2c를 참조하면, 상기 제1 개구부(136)를 채우는 희생 마스크 (140) 및 상기 제2 하드 마스크(122a)의 측벽들을 덮는 희생 스페이서들(141)을 형성할 수 있다. 그 결과, 상기 제2 개구부(137) 내에는 상기 희생 스페이서들(141) 의 두께들만큼 그 폭이 줄어든 제3 개구부(143)가 형성될 수 있다. 구체적으로, 상기 제1 및 제2 하드 마스크들(121a, 122a)을 갖는 기판 상에 콘포멀한 스페이서 절연막을 형성할 수 있다. 이 경우에, 상기 스페이서 절연막은 상기 제1 개구부(136)를 채우도록 형성될 수 있다. 이어서, 상기 스페이서 절연막을 이방성 식각하여 상기 제2 개구부(137)에 의해 노출된 상기 제2 하드 마스크(122a)의 측벽을 덮는 희생 스페이서들(141)을 형성할 수 있다.
한편, 상기 희생 스페이서들(141)을 형성하는 동안에, 상기 제2 개구부(137)에 의해 노출된 패드 절연막(115)이 손상된 경우에, 상기 기판(100)을 열산화시키어 상기 패드 절연막(115)의 손상된 부분을 재형성할 수 있다.
상기 희생 마스크(140) 및 상기 희생 스페이서들(141)은 상기 제1 및 제2 하드 마스크들(121a, 122a)에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 제1 및 제2 하드 마스크들(121a, 122a)이 실리콘 질화막으로 형성된 경우에, 상기 희생 마스크(140) 및 상기 희생 스페이서들(141)은 실리콘 산화막으로 형성될 수 있다.
한편, 상기 희생 마스크(140) 및 상기 희생 스페이서들(141)은 상기 제1 소자분리막(130)에 대하여 식각 선택비를 갖는 물질막, 예를 들어 폴리 실리콘막으로 형성될 수 있다. 따라서, 상기 제1 및 제2 하드 마스크들(121a, 122a)이 실리콘 질화막으로 형성되는 경우에, 상기 희생 마스크(140) 및 상기 희생 스페이서들(141) 은 실리콘 산화막 또는 폴리 실리콘막으로 형성될 수 있다.
한편, 상기 희생 마스크(140) 및 상기 희생 스페이서들(141)이 실리콘 산화막으로 형성되는 경우에, 상기 제1 소자분리막(130)은 조밀한 막질의 HDP(high density plasma) 실리콘 산화막으로 형성되고, 상기 희생 마스크(140) 및 상기 희생 스페이서들(141)은 상기 제1 소자분리막(130)에 비하여 조밀하지 않은 MT CVD(medium-temperature CVD) 실리콘 산화막으로 형성될 수 있다.
도 1d 및 도 2d를 참조하면, 상기 제3 개구부(143)를 채우는 제4 하드 마스크(145)를 형성할 수 있다. 상기 제4 하드 마스크(145)는 상기 희생 스페이서들(141)에 대하여 식각 선택비를 가지며 상기 제2 하드 마스크(122a)와 실질적으로 동일한 식각비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 희생 스페이서들(141)이 실리콘 산화막으로 형성되고, 상기 제2 하드 마스크(122a)가 실리콘 질화막으로 형성되는 경우에, 상기 제4 하드 마스크(145)는 실리콘 질화막으로 형성될 수 있다. 구체적으로, 상기 희생 스페이서들(141)을 갖는 기판 상에 마스크 절연막을 형성하고, 상기 제2 하드 마스크(122a)의 상부면 및 상기 희생 스페이서들(141)의 상부면이 노출될 때까지 상기 마스크 절연막을 평탄화하여 상기 제4 하드 마스크(145)를 형성할 수 있다.
도 1e 및 도 2e를 참조하면, 상기 제1 하드 마스크(121a), 상기 제2 하드 마스크(122a), 및 상기 제4 하드 마스크(145)를 식각 마스크로 하여 상기 희생 마스크(140) 및 상기 희생 스페이서들(141)을 제거한다. 상기 희생 마스크(140) 및 상기 희생 스페이서들(141)을 제거하는 동안에, 상기 희생 마스크(140) 및 상기 희생 스페이서들(141) 하부의 상기 패드 절연막(115)도 같이 제거될 수 있다.
한편, 상기 희생 마스크(140) 및 상기 희생 스페이서들(141)을 제거하는 동안에, 상기 제1 소자분리막(130)은 부분 식각되어 상기 제1, 제2 및 제4 하드마스크들(121a, 122a, 145)의 하부면들과 같거나 낮은 레벨에 위치하는 상부면을 갖는 제2 소자분리막(130a)이 형성될 수 있다.
상기 제2 소자분리막(130a) 및 상기 제1 및 제2 하드 마스크들(121a, 122a)을 식각 마스크로 하여 상기 제1 활성영역(105a)의 기판 및 상기 제2 활성영역(105b)의 기판을 식각하여 상기 제1 활성영역(105a)을 가로지르는 제1 트렌치(150) 및 상기 제2 활성영역(105b)을 가로지르는 제2 트렌치(151)를 형성한다. 상기 제1 및 제2 트렌치들(150,151)은 상기 제2 소자분리막(130a)의 하부면보다 높은 레벨에 위치하는 바닥면을 갖도록 형성될 수 있다. 그 결과, 상기 제1 활성영역(105a)에 상기 제1 트렌치(150)에 의해 이격된 제1 예비 반도체 기둥(152)이 형성될 수 있고, 상기 제2 활성영역(105b)에 상기 제2 트렌치(151)에 의해 이격된 제2 예비 반도체 기둥(153a) 및 제3 예비 반도체 기둥(153b)이 형성될 수 있다. 상기 제2 예비 반도체 기둥(153a)은 상기 제2 하드마스크(121a) 하부에 형성될 수 있고, 상기 제3 예비 반도체 기둥(153b)은 상기 제4 하드 마스크(145) 하부에 형성될 수 있다.
상기 제1 예비 반도체 기둥(152)은 복수개가 형성될 수 있다. 복수개의 상기 제1 예비 반도체 기둥(152)은 상기 제1 활성영역(105a) 내에 상기 제1 활성영역(105a)과 자기정렬되고 서로 이격되도록 형성될 수 있다.
상기 제2 예비 반도체 기둥(153a) 및 제3 예비 반도체 기둥(153b)은 상기 제 2 활성영역(105b) 내에 상기 제2 활성영역(105b)과 자기정렬되고 서로 이격되도록 형성될 수 있다.
한편, 상기 제2 트렌치(151)는 포토 리소그래피 장비로 구현할 수 있는 최소 선폭 보다 작은 폭을 갖도록 형성될 수 있다. 즉, 상기 희생 스페이서들(141)의 두께만큼의 폭을 갖도록 형성될 수 있다.
한편, 상기 희생 마스크(140) 및 상기 희생 스페이서들(141)이 상기 제1 소자분리막(130)에 대하여 식각 선택비를 갖는 물질막, 예를 들어 폴리 실리콘막으로 형성된 경우에, 상기 희생 마스크(140) 및 상기 희생 스페이서들(141)을 제거하고, 이어서, 상기 희생 마스크(140) 및 상기 희생 스페이서들(141) 하부들에 위치한 기판을 식각하여 상기 제1 및 제2 트렌치(150)를 형성할 수 있다. 그 결과, 상기 제1, 제2, 및 제3 예비 반도체 기둥들(152, 153a, 153b)이 형성될 수 있다. 이어서, 상기 제1 소자분리막(130)을 부분 식각하여 상기 제1 및 제2 하드마스크들(121a, 122a)의 하부면들과 같거나 낮은 레벨에 위치하는 상부면을 갖는 상기 제2 소자분리막(130a)을 형성할 수 있다.
도 1f 및 도 2f를 참조하면, 상기 제1 회로 영역(A)의 상기 제1 하드 마스크(121a)를 등방성 식각하여 상기 제1 하드 마스크(121a)의 폭 보다 작은 폭을 갖는 제1 하드 마스크 패턴(156)을 형성함과 아울러 상기 제2 회로 영역(B)의 상기 제2 하드 마스크(122a) 및 상기 제4 하드 마스크(145)를 등방성 식각하여 제2 하드마스크 패턴(157) 및 제4 하드 마스크 패턴(158)을 형성한다. 이와 마찬가지로, 상기 제3 회로 영역(C)의 상기 제3 예비 하드 마스크(120)를 등방성 식각하여 제3 하드 마스크 패턴(155)을 형성한다. 상기 등방성 식각을 하는 것은 동시에 진행될 수 있다. 상기 등방성 식각은 풀 백 공정(pull back process)을 사용하여 진행될 수 있다.
도 1g 및 도 2g를 참조하면, 상기 제3 하드 마스크 패턴(155), 상기 제1 하드 마스크 패턴(156), 상기 제2 하드 마스크 패턴(157), 및 상기 제4 하드 마스크 패턴(158)을 갖는 기판 상에 절연성 버퍼막을 형성할 수 있다. 상기 절연성 버퍼막은 실리콘 산화막으로 형성될 수 있다. 이어서, 상기 제3 하드 마스크 패턴(155), 상기 제1 하드 마스크 패턴(156), 상기 제2 하드 마스크 패턴(157), 및 상기 제4 하드 마스크 패턴(158)의 상부면들이 노출될 때까지 상기 절연성 버퍼막을 평탄화하여 버퍼 절연막(160)을 형성할 수 있다. 따라서, 상기 버퍼 절연막(160)은 상기 제3 하드 마스크 패턴(155), 상기 제1 하드 마스크 패턴(156), 상기 제2 하드 마스크 패턴(157), 및 상기 제4 하드 마스크 패턴(158)의 상부면들과 동일한 레벨에 있는 상부면을 갖도록 형성될 수 있다. 또한, 상기 버퍼 절연막(160)은 상기 제1 및 제2 트렌치들(151, 152)을 채움과 아울러서 상기 제3 하드 마스크 패턴(155), 상기 제1 하드 마스크 패턴(156), 상기 제2 하드 마스크 패턴(157), 및 상기 제4 하드 마스크 패턴(158)에 의해 노출된 상기 각 활성영역들(105c, 105a, 105b)의 소정 영역들, 및 상기 제2 소자 분리막(130a)을 덮도록 형성될 수 있다.
도 1h 및 도 2h를 참조하면, 상기 제1 회로 영역(A)에 상기 제1 하드마스크 패턴(156)을 가로지르는 적어도 하나의 제1 개구부를 갖는 제1 포토 레지스트 패턴(166), 상기 제2 회로 영역(B)에 상기 제 2 하드마스크 패턴(157) 및 상기 제4 하 드 마스크 패턴(158)을 동시에 가로지르는 적어도 하나의 제2 개구부를 갖는 제2 포토레지스트 패턴(167), 및 상기 제3 회로 영역(C)에 상기 제3 하드 마스크 패턴(155)을 가로지르는 적어도 하나의 제3 개구부를 갖는 제3 포토레지스트 패턴(165)을 형성할 수 있다. 도 1h의 도면에서, 상기 제3 개구부(165a)는 두 개가 형성되고, 상기 제1 및 제2 개구부들(166a, 167a)은 각각 하나씩 형성하는 것으로 도시되었지만, 상기 개구부들(165a, 166a, 167a)의 수는 후에 형성될 게이트 구조체의 수에 따라 결정될 수 있다.
상기 포토레지스트 패턴들(165, 166, 167)에 의해 각각 노출된 상기 제3 하드마스크 패턴(155), 상기 제1 하드마스크 패턴(156), 상기 제2 하드마스크 패턴(157) 및 제4 하드마스크 패턴(158)을 식각함과 아울러 그 하부들에 위치한 패드 절연막(115) 및 상기 기판(100)을 차례로 식각할 수 있다. 그 결과, 상기 제1 활성영역(105a)에 제1 홀(171)이 형성되고, 상기 제2 활성영역(105b)에 제2 및 제4 홀들(172a, 172b)이 형성되고, 상기 제3 활성영역(105c)에 제3 홀(170)이 형성될 수 있다. 또한, 상기 제1 활성영역(105a)에 제1 하드마스크막 패턴(156)이 잔존하여 제1 잔존 패턴(156a)이 형성되고, 상기 제2 활성영역(105b)에 제2 및 제4 하드마스크막 패턴들(157, 158)이 잔존하여 제2 및 제4 잔존 패턴(157a, 158a)이 형성되고, 상기 제3 활성영역(105c)에 제3 하드마스크막 패턴(155)이 잔존하여 제3 잔존 패턴(155a)이 형성될 수 있다.
상기 제1 홀(171)은 상기 제1 예비 반도체기둥(152) 내에 형성되어 제1 반도체 기둥(185)을 형성할 수 있다. 또한, 상기 제2 및 제4 홀들(172a, 172b)은 상기 제2 예비 반도체기둥(153a) 및 상기 제3 예비 반도체 기둥(153b) 내에 각각 형성되어 제2 반도체 기둥(190a) 및 제3 반도체 기둥(190b)을 형성할 수 있다. 그 결과, 상기 제3 활성영역(105c)에 기판으로부터 돌출되고, 그 중심부에 리세스된 제3 홀(170)이 형성된 제3 반도체 기둥(180)이 형성될 수 있다. 상기 제1 활성영역(105a)에 기판으로부터 돌출되고, 그 중심부에 리세스된 제1 홀(171)이 형성된 제1 반도체 기둥(185)이 형성될 수 있다. 상기 제2 활성영역(105b)에 기판으로부터 돌출되고 그 중심부에 리세스된 제2 홀(172a)이 형성된 제2 반도체 기둥(190a) 및 기판으로부터 돌출되고 그 중심부에 리세스된 제4 홀(172b)이 형성된 제4 반도체 기둥(190b)이 형성될 수 있다. 상기 제2 반도체 기둥(190a) 및 상기 제4 반도체 기둥(190a)은 상기 제2 활성영역(105b) 내에 서로 이격되고 규칙적으로 배열되도록 형성될 수 있다.
한편, 상기 제1 활성영역(105a)에 형성되는 상기 제1 반도체 기둥(185)의 개수는 도 1b 및 도 2b를 참조하여 설명한 상기 제1 활성영역(105a)의 상기 마스크(135)의 상기 제1 개구부(136)의 개수에 결정될 수 있다. 또한, 상기 제2 활성영역(105b)에 형성되는 상기 제2 및 제3 반도체 기둥들(190a, 190b)의 총 개수는 도 1b 및 도 2b를 참조하여 설명한 상기 제2 활성영역(105b)의 상기 마스크(135)의 상기 제2 개구부(137)의 개수에 의해 결정될 수 있다.
한편, 상기 제1 홀(171)의 개수는 상기 제1 포토레지스트 패턴(166)의 제1 개구부의 개수에 의존하고, 상기 제2 홀(172a) 및 상기 제4 홀(172b)의 개수는 상기 제2 포토레지스트 패턴(167)의 상기 제2 개구부의 개수에 의존하고, 상기 제3 홀(170)의 개수는 상기 제3 포토레지스트 패턴(165)의 제3 개구부의 개수에 의존할 수 있다. 그 결과, 상기 제1, 제2, 제3 홀들(171, 172a, 171b)의 각각은 적어도 하나 이상씩 형성될 수 있다.
도 1i 및 도 2i를 참조하면, 상기 포토레지스트 패턴들(165, 166, 167)을 제거할 수 있다. 이어서, 상기 포토레지스트 패턴들(165, 166, 167) 하부에 잔존하는 상기 제1 잔존 패턴(156a), 제2 및 제4 잔존 패턴들(157a, 158a), 및 제3 잔존 패턴(155a)을 제거할 수 있다. 이어서, 상기 반도체기둥들(185, 190a, 190b, 180)의 상부면들이 노출될때까지 상기 버퍼 절연막(160)을 식각할 수 있다. 그 결과, 상기 버퍼 절연막(160)은 상기 트렌치들 내에 잔존할 수 있다. 즉, 상기 버퍼 절연막(160)은 상기 제1 트렌치(150) 내에 잔존하는 제1 버퍼 절연막 패턴(160a) 및 상기 제2 트렌치(151) 내에 잔존하는 제2 버퍼 절연막 패턴(160b)이 형성될 수 있다.
한편, 상기 버퍼 절연막(160)을 식각하는 동안에 상기 패드 절연막(115)은 제거될 수 있다.
도 1j 및 도 2j를 참조하면, 상기 제1 회로 영역(A)에 상기 제1 반도체 기둥(185)을 가로지르는 적어도 하나의 제1 게이트 구조체(192a)를 형성할 수 있다. 상기 제2 회로 영역(B)에 상기 제2 반도체 기둥(190a) 및 제4 반도체 기둥(190b)을 동시에 가로지르는 적어도 하나의 제2 게이트 구조체(192b)를 형성할 수 있다. 상기 제3 회로 영역(C)에 상기 제3 반도체기둥(180)을 가로지르는 적어도 하나의 제3 게이트 구조체(192c)를 형성할 수 있다. 상기 제1 게이트 구조체(192a)는 상기 제1 홀(171)의 내벽을 가로지르도록 형성되고, 상기 제2 게이트 구조체(192b)는 상기 제2 홀(172a) 및 제4 홀(172b) 각각의 내벽을 동시에 가로지르도록 형성되고, 상기 제3 게이트 구조체(192c)는 상기 제3 홀(170)의 내벽을 가로지르도록 형성될 수 있다. 상기 제1 게이트 구조체(192a)는 차례로 적층된 제1 게이트 절연막(194a) 및 제1 게이트 전극(194b)으로 형성되고, 상기 제2 게이트 구조체(192b)는 차례로 적층된 제2 게이트 절연막(195a) 및 제2 게이트 전극(195b)으로 형성되고, 상기 제3 게이트 구조체(192c)는 차례로 적층된 제3 게이트 절연막(193a) 및 제3 게이트 전극(193b)으로 형성될 수 있다. 상기 게이트 절연막들(194a, 195a, 193a)은 고유전막(high-k dielectric layer) 또는 열산화막으로 형성될 수 있다. 상기 게이트 전극들(194b, 195b, 193b)은 폴리 실리콘막, 폴리 실리콘막과 금속 실리사이드막의 적층막, 및 금속막으로 이루어진 일 군중에서 선택된 적어도 하나의 막으로 형성될 수 있다.
상기 제1 게이트 구조체(192a)의 측벽을 덮는 제1 게이트 스페이서(198a), 상기 제2 게이트 구조체(192b)의 측벽을 덮는 제2 게이트 스페이서(198b), 및 상기 제3 게이트 구조체(192c)의 측벽을 덮는 제3 게이트 스페이서(198c)를 형성할 수 있다. 상기 게이트 스페이서들(198a, 198b, 198c)은 실리콘 질화막과 같은 질화막으로 형성될 수 있다.
도 1k, 도 2k, 도 2l을 참조하면, 상기 제1 게이트 구조체(192a)의 양 옆에 위치한 상기 제1 활성영역(105a)에 제1 소스/드레인 영역들을 형성하고, 상기 제2 게이트 구조체(192b)의 양 옆에 위치한 상기 제2 활성영역(105b)에 제2 소스/드레인 영역들(205s, 205d)을 형성하고, 상기 제3 게이트 구조체(192c)의 양 옆에 위치 한 상기 제3 활성영역(105c)에 제3 소스/드레인 영역들(203s, 203d)을 형성할 수 있다. 그 결과, 상기 제1 활성영역(105a)에 제1 트랜지스터, 및 상기 제2 활성영역(105b)에 제2 트랜지스터, 상기 제3 활성영역(105c)에 제3 트랜지스터들이 형성될 수 있다. 그 결과, 상기 제1 반도체 기둥의 상부면 및 상기 제1 홀의 내벽들이 채널 영역으로 갖는 제1 트랜지스터가 형성되고, 상기 제2 및 제4 반도체 기둥들의 상부면, 및 상기 제2 및 제4 홀 등의 내벽들을 채널 영역들로 갖는 제2 트랜지스터가 형성되고, 상기 제3 반도체 기둥의 상부면 및 상기 제3 홀의 내벽을 채널 영역으로 갖는 제3 트랜지스터가 형성될 수 있다. 따라서, 상기 제1, 제2, 제3 트랜지스터들은 다중 채널 영역들을 갖도록 형성될 수 있다. 이에 따라, 제한된 면적 내에서 평면형 모스 트랜지스터들(planar MOS transistors)에 비하여 채널 폭들이 증가된 다양한 채널 폭들을 갖는 모스 트랜지스터들을 형성할 수 있다. 더 나아가서, 이와 같이 다양한 채널 폭들을 갖는 모스 트랜지스터들을 채택하는 반도체 소자의 집적도를 향상시킬 수 있다.
상기 게이트 구조체들(192a, 192b, 192c)을 덮는 제1 층간절연막(210)을 형성할 수 있다. 상기 제1 층간절연막(210)을 관통하며 상기 제3 트랜지스터의 제3 소스 영역(203s) 및 제3 드레인 영역(203d)과 각각 접촉하는 제1 랜딩 패드(215a) 및 제2 랜딩 패드(215b)를 형성할 수 있다. 이어서, 상기 랜딩 패드들(215a, 215b)을 갖는 기판 상에 제2 층간절연막(220)을 형성하고, 상기 제2 층간절연막(220)을 관통하며 상기 제2 랜딩 패드(215b)와 접촉하는 비트라인 콘택 구조체(230a)를 형성할 수 있다. 이어서, 상기 제2 층간절연막(220) 상에 비트라인(230)을 형성할 수 있다. 상기 비트라인(230)을 갖는 기판 상에 제3 층간절연막(235)을 형성하고, 상기 제3 층간절연막(235)을 관통하며 상기 제1 랜딩 패드(215a)와 접촉하는 스토리지 콘택 구조체(240c)를 형성할 수 있다. 한편, 상기 제1 및 제2 활성영역(105a, 105b)의 상기 제3,2,1 층간절연막들(235, 220, 210)을 차례로 관통하는 제1 콘택 구조체(240a) 및 제2 콘택 구조체(240b)가 형성될 수 있다.
상기 제3 층간절연막(225) 상에 상기 스토리지 콘택 구조체(240c)와 전기적으로 연결된 데이터 저장 요소 구조체(249)를 형성할 수 있다. 상기 데이터 저장 요소 구조체(249)는 차례로 적층된 하부 전극(250), 데이터 저장 요소 물질막(253), 및 상부 전극(257)으로 형성될 수 있다. 상기 데이터 저장 요소 물질막(253)은 유전막 또는 저항체로 형성될 수 있다. 따라서, 상기 데이터 저장 요소 구조체(249)는 커패시터 또는 비휘발성 데이터 저장 요소 구조체로 형성될 수 있다.
본 발명에서는 예시적으로 상기 제3 활성영역(105c)이 반도체 기억 소자의 셀 활성영역인 경우를 설명하였지만, 상기 제1 활성영역(105a) 또는 상기 제2 활성영역(105b)도 반도체 기억 소자의 셀 활성영역으로 정의될 수 있다. 따라서, 상기 제2 및 제3 트랜지스터들도 반도체 기억 소자의 셀 트랜지스터들로 형성될 수 있다. 한편, 상기 제1, 2, 3 트랜지스터들의 각각은 주변 회로들의 트랜지스터들로 사용될 수 있다.
다음으로, 본 발명의 다른 실시예들에 따른 반도체 소자의 제조방법들을 도 3a 내지 도 3c 및 도 4a 내지 도 4c를 참조하여 설명하기로 한다. 여기서, 도 3a 내지 도 3c는 반도체 소자의 제조방법들을 나타낸 평면도들이고, 도 4a 내지 도 4c는 도 3a 내지 도 3c의 III-III'선을 따라 취해진 단면도들이다. 도 3a 내지 도 3c, 및 도 4a 내지 도 4c에 있어서, 참조부호 "A"로 표시된 부분은 제1 회로 영역, 참조부호 "B"로 표시된 부분은 제2 회로 영역, 참조부호 "C"로 표시된 부분은 제3 회로 영역을 나타낸다.
도 3a 및 도 4a를 참조하면, 우선, 도 1a 내지 도 1i, 및 도 2a 내지 도 2i를 참조하여 설명한 바와 같은 공정들이 진행된 기판(100)을 준비한다. 이어서, 상기 제1 회로 영역(A)에 상기 제1 반도체 기둥(185)을 가로지르는 제1 개구부를 갖는 제1 포토레지스트 패턴(305), 상기 제2 회로 영역(B)에 상기 제2 및 제4 반도체 기둥들(190a, 190b)을 동시에 가로지르는 제2 개구부를 갖는 제2 포토레지스트 패턴(306), 및 상기 제3 회로 영역(C)에 상기 제3 반도체 기둥(180)을 가로지르는 제3 개구부를 갖는 제3 포토레지스트 패턴(307)을 형성할 수 있다. 상기 포토레지스트 패턴들(305,306,307) 각각의 개구부들은 도 1h의 도면에서의 설명한 상기 포토레지스터 패턴들(165, 666, 167) 각각의 개구부들의 개수에 따라 결정될 수 있다. 또한, 상기 포토 레지스트 패턴들(305, 306, 307)은 도 1h의 도면에서의 설명한 상기 포토 레지스트 패턴들(165, 166, 167)을 형성하기 위한 포토마스크와 실질적으로 동일한 포토마스크를 사용하여 형성될 수 있다. 그 결과, 상기 포토레지스트들(305, 306, 307) 각각의 개구부들은 상기 홀들(171, 172a, 172b, 170)과 자기 정렬되도록 형성될 수 있다.
도 3b 및 도 4b를 참조하면, 상기 제1 포토 레지스트 패턴(305)에 의해 노출 된 상기 제1 버퍼 절연막 패턴(160a)을 식각하고, 상기 제2 포토레지스트 패턴(306)에 의해 노출된 상기 제2 버퍼 절연막 패턴(160b)을 식각하여 상기 제1 트렌치(150)가 노출된 제1 트렌치부(312a) 및 잔존하는 제1 버퍼 패턴(315a)을 형성함과 아울러 상기 제2 트렌치(151)가 노출된 제2 트렌치부(313b) 및 잔존하는 잔존하는 제2 버퍼 패턴(315b)을 형성할 수 있다. 이와 동시에 상기 제1, 제2, 제3 포토레지스트 패턴들(305, 306, 307)에 의해 노출된 상기 제2 소자분리막(130a)의 상부면은 상기 제1 및 제2 버퍼 절연막 패턴들(160a, 160b)이 식각되는 동안에 부분 식각될 수 있다. 그 결과, 상기 홀들(171, 172a, 172b, 170) 각각의 연장선상에 위치하고, 상기 반도체 기둥들(185, 190a, 180)과 인접한 영역 위치하는 상부면은 상기 반도체 기둥들(185, 190a, 180)의 상부면보다 낮은 레벨에 위치하는 제3 트렌치부들(311c, 312b, 313b)을 갖고 그 외의 상부면은 상기 반도체 기둥들(185, 190a, 180)의 상부면과 실질적으로 같은 레벨에 위치하는 제3 소자분리막(130b)이 형성될 수 있다.
도 3c 및 도 4c를 참조하면, 상기 포토레지스트 패턴들(305, 306, 307)을 제거할 수 있다. 상기 제1 회로 영역(A)에 상기 제1 반도체 기둥(185)을 가로지르는 적어도 하나의 제1 게이트 구조체(320a)를 형성할 수 있다. 상기 제2 회로 영역(B)에 상기 제2 반도체 기둥(190a) 및 제4 반도체 기둥(190b)을 동시에 가로지르는 적어도 하나의 제2 게이트 구조체(320b)를 형성할 수 있다. 상기 제3 회로 영역(C)에 상기 제3 반도체기둥(180)을 가로지르는 적어도 하나의 제3 게이트 구조체(320c)를 형성할 수 있다. 이 경우에, 상기 제1 게이트 구조체(320a)는 상기 제1 반도체 기 둥들(185)의 외측벽들, 상기 제1 반도체 기둥들(185)의 상부면들, 상기 제1 홀들(171)의 내벽들, 및 상기 제1 반도체 기둥들(185) 사이의 기판, 즉 제1 트렌치부(312a)를 덮도록 형성될 수 있다. 상기 제2 게이트 구조체(320b)는 상기 제2 및 제4 반도체 기둥들(190a, 190b)의 외측벽들, 상기 제2 및 제4 반도체 기둥들(190a, 190b)의 상부면들, 상기 제2 및 제4 홀들(172a, 172b)의 내벽들, 및 상기 제1 및 제4 반도체 기둥들(190a, 190b) 사이의 기판, 즉 제2 트렌치부(313b)를 덮도록 형성될 수 있다. 상기 제3 게이트 구조체(320c)는 상기 제3 반도체 기둥(180)의 상부면 및 그 외측벽들, 및 상기 제3 홀(170)을 덮도록 형성될 수 있다. 이어서, 상기 제1 게이트 구조체(320a)의 측벽을 덮는 제1 게이트 스페이서(325a), 상기 제2 게이트 구조체(320b)의 측벽을 덮는 제2 게이트 스페이서(325b), 및 상기 제3 게이트 구조체(320c)의 측벽을 덮는 제3 게이트 스페이서(325c)를 형성할 수 있다.
이어서, 상기 도 1k, 2k 및 도 2l을 참조하여 설명한 방법과 실질적으로 동일한 방법으로 상기 제1, 제2, 제3 활성영역들(105a, 105b, 150c)의 각각에 소스/드레인 영역들을 형성하여 제1, 제2, 제3 트랜지스터들을 형성할 수 있다.
상기 제1 활성영역(105a)에 형성된 제1 트랜지스터는 상기 제1 반도체 기둥들(185)의 상부면 및 그 외측벽들, 상기 제1 홀들(171)의 내벽들, 및 상기 제1 반도체 기둥들(185) 사이의 기판에 형성된 채널 영역을 가질 수 있다. 상기 제2 활성영역(105b)에 형성된 제2 트랜지스터는 상기 제2 및 제4 반도체 기둥들(190a, 190b)의 상부면들 및 그 외측벽들, 상기 제2 및 제4 홀들(172a, 172b)의 내벽들, 및 상기 제2 및 제4 반도체 기둥들(190a, 190b) 사이의 기판에 형성된 채널 영역을 가질 수 있다. 상기 제3 활성영역(105c)에 형성된 제3 트랜지스터는 상기 제3 반도체 기둥(180)의 상부면 및 그 외측벽, 상기 제3 홀(170)의 내벽에 형성된 채널 영역을 가질 수 있다. 이에 따라, 평면형 트랜지스터보다 증가된 채널 폭을 갖는 트랜지스터들을 구비한 반도체 소자가 형성될 수 있다. 이와 같이 증가된 채널 폭을 갖는 트랜지스터들은 향상된 전류 구동 능력을 가질 수 있다. 따라서, 이와 같은 트랜지스터들을 구비한 반도체 소자의 동작속도를 향상시킬 수 있다. 더 나아가서, 반도체 소자의 집적도를 향상시킬 수 있다.
한편, 상기 제1, 제2, 제3 트랜지스터들의 각각은 반도체 기억 소자의 셀 트랜지스터들로 형성될 수 있다. 그러나, 상기 제1, 2, 3 트랜지스터들의 각각은 주변 회로들의 트랜지스터들로도 사용될 수 있다.
한편, 상기 제1, 제2, 및 제3 트랜지스터들은 독립적인 소자들에 각각 사용될 수 있다. 이 경우에, 상기 제1 영역(A)에 형성되는 트랜지스터만을 반도체 소자에 사용할 경우, 상기 제1 예비 반도체 기둥들(152)을 형성하는 공정을 단순화시킬 수 있다. 즉, 상기 제1 하드 마스크(121a)를 형성한 후에, 상기 희생 마스크(140)을 형성하는 공정은 생략하고, 상기 제1 트렌치(150)를 형성하는 공정을 진행하여 상기 제1 예비 반도체 기둥들(152)을 형성할 수 있다.
한편, 도 3a 및 도 4a를 참조하여 설명한 포토레지스트 패턴들을 형성하지 않고, 상기 도 3b 및 도 4b를 참조하여 설명한 버퍼 절연막 패턴들을 부분적으로 제거하는 공정 대신에, 상기 버퍼 절연막 패턴들을 전부 제거함과 아울러 상기 제2 소자분리막을 전체적으로 부분식각하여 상기 반도체 기둥들의 상부면들보다 낮은 상부면들을 갖는 제3 소자분리막을 형성할 수도 있다. 이 경우에, 이후의 공정들은 도 3c 및 도 4c를 참조하여 설명한 바와 실질적으로 같은 공정들로 진행될 수 있다.
다음으로, 도 5a 내지 도 5h, 및 도 6a 내지 도 6h을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다. 여기서, 도 5a 내지 도 5h는 본 발명의 또 다른 실시예들에 따른 반도체소자의 제조방법들을 나타낸 평면도들이고, 도 6a 내지 도 6h는 도 5a 내지 도 5h의 IV-IV'선을 따라 취해진 단면도들이다.
도 5a 및 도 6a를 참조하면, 제1 영역(505A) 및 제2 영역(505B)을 갖는 기판(500)을 준비한다. 상기 기판(500)은 실리콘 기판일 수 있다. 상기 제1 영역(505A)을 덮는 예비 하드 마스크를 형성한다. 상기 예비 하드마스크를 형성하기 전에 패드 절연막(513)을 형성할 수 있다. 이어서, 상기 제2 영역(505B)에 예비 소자분리막(510)을 형성한다. 상기 예비 소자분리막(510)은 트렌치 소자분리 공정으로 형성할 수 있다. 이어서, 도 1a 내지 도 1d, 및 도 2a 내지 도 2d를 참조하여 설명한 공정들과 실질적으로 동일한 유사한 공정들을 사용하여 상기 제1 영역(505A)에 상기 제1 영역(505A)을 가로지르는 제1 하드 마스크(515), 제2 하드마스크(520), 및 상기 제1 및 제2 하드마스크들(515, 520) 사이에 개재된 희생 스페이서(517)를 형성할 수 있다. 예를 들면, 상기 예비 하드 마스크를 패터닝하여 상기 제1 영역(505A)을 가로지르는 적어도 하나의 제1 개구부를 갖는 제1 하드 마스크(515)를 형 성하고, 상기 제1 개구부 내에 상기 제1 하드 마스크(515)의 측벽을 덮는 희생 스페이서(517)를 형성하여 상기 제1 영역(505A)을 가로지르는 제2 개구부를 형성하고, 상기 제2 개구부를 채우는 제2 하드 마스크(520)를 형성할 수 있다.
한편, 상기 희생 스페이서(517)를 이용하는 공정을 사용하지 않고, 상기 제1 및 제2 하드마스크들(515, 520)을 사진 및 식각 공정을 이용하여 형성할 수도 있다. 이 경우에, 상기 제1 및 제2 하드마스크들(515, 520)을 사진 및 식각공정을 사용하는 경우에는 상기 희생 스페이서(517)는 생략될 수 있다.
도 5b 및 도 6b를 참조하면, 상기 제1 및 제2 하드마스크들(515, 520)을 식각마스크로 하여 상기 희생 스페이서(517) 및 그 하부의 기판(500)을 차례로 식각하여 상기 기판(500) 내에 상기 제1 영역(505A)을 가로지르는 격리 트렌치(525)를 형성한다. 그 결과, 상기 제1 영역(505A)에 상기 격리 트렌치(525)에 의해 분리된 제1 및 제2 예비 반도체 기둥들(527a, 528a)이 형성될 수 있다. 상기 격리 트렌치(525)는 상기 예비 소자분리막(510)의 하부면과 실질적으로 동일한 레벨에 위치하는 하부면을 갖도록 형성될 수 있다.
한편, 상기 희생 스페이서(517)가 상기 예비 소자분리막(510)에 대하여 유사한 식각비를 갖는 물질막으로 형성되는 경우에, 상기 희생 스페이서(517)를 제거하는 동안에 상기 예비 소자분리막(510)은 부분 식각되어 제1 소자분리막(510a)으로 형성될 수 있다. 이 경우에, 상기 제1 소자분리막(510a)은 상기 제1 및 제2 하드마스크들(515, 520)의 하부면들과 실질적으로 같거나, 낮은 레벨에 위치하는 상부면을 갖도록 형성될 수 있다.
도 5c 및 도 6c를 참조하면, 적어도 상기 제1 및 제2 하드마스크들(515, 520)의 측벽들을 등방성 식각하여 상기 제1 하드 마스크(515)의 폭 보다 작은 폭을 갖는 제1 하드 마스크 패턴(515a) 및 상기 제2 하드 마스크(520)의 폭 보다 작은 폭을 갖는 제2 하드 마스크 패턴(520a)을 형성한다. 상기 등방성 식각은 풀 백 공정(pull back process)을 사용하여 진행될 수 있다. 이어서, 상기 제1 및 제2 하드 마스크 패턴들(515a, 520a)을 갖는 기판 상에 상기 제1 및 제2 하드마스크 패턴들(515a, 520a)의 상부면과 실질적으로 같은 레벨에 위치하는 상부면을 갖는 예비 격리 절연막(530)을 형성한다. 상기 예비 격리 절연막(530)은 갭 필(gap fill) 특성이 우수한 실리콘 산화막으로 형성될 수 있다.
도 5d 및 도 6d를 참조하면, 상기 예비 격리 절연막(530)을 갖는 기판 상에 상기 제1 및 제2 하드마스크 패턴들(515a, 520a)과 교차하도록 상기 제1 영역(505A)을 가로지르는 적어도 하나의 개구부를 갖는 제1 포토레지스트 패턴(533)을 형성할 수 있다. 상기 제1 포토레지스트 패턴(533)을 식각마스크로 하여 상기 제1 및 제2 하드마스크 패턴들(515a, 520a)을 식각함과 아울러 상기 제1 및 제2 하드마스크 패턴들(515a, 520a) 하부의 패드 절연막(513) 및 기판을 차례로 식각할 수 있다. 그 결과, 상기 제1 예비 반도체 기둥(527a)에 적어도 하나의 제1 홀(535a)이 형성되어 제1 반도체 기둥(527b)이 형성되고, 상기 제2 예비 반도체 기둥(528a)에 적어도 하나의 제2 홀(535b)이 형성되어 제2 반도체 기둥(528b)이 형성될 수 있다. 상기 제1 및 제2 홀들(535a, 535b)은 상기 제1 소자분리막(510a)의 하부면보다 높은 레벨에 위치하는 바닥면을 갖도록 형성될 수 있다. 또한, 상기 제1 및 제2 하드 마스크 패턴들(515a, 520a)은 잔존하여 각각 제1 및 제2 잔존 패턴(515b, 520b)을 형성할 수 있다.
도 5e 및 도 6e를 참조하면, 상기 제1 포토레지스트 패턴(533)을 제거할 수 있다. 이어서, 상기 제1 및 제2 잔존 패턴(515b, 520b)을 제거할 수 있다. 상기 제1 및 제2 반도체 기둥들(527b, 528b)의 상부면들을 노출시키도록 상기 예비 격리 절연막(530)을 부분 식각함과 아울러 상기 제1 및 제2 반도체 기둥들(527b, 528b)의 상부면 상에 있는 상기 패드 절연막(513)을 제거할 수 있다. 그 결과, 상기 격리 트렌치(525) 내에 격리 절연막(530a)이 형성될 수 있다.
도 5f 및 도 6f를 참조하면, 상기 격리 절연막(530a)을 갖는 기판 상에 상기 격리 절연막(530a)과 교차하도록 상기 제1 영역(505A)을 가로지르는 적어도 하나의 개구부를 갖는 제2 포토레지스트 패턴(537)을 형성할 수 있다. 이 경우에, 상기 제2 포토레지스트 패턴(537)의 개구부는 상기 홀들(535a, 535b)을 노출시키도록 형성될 수 있다. 또한, 상기 제2 포토레지스트 패턴(537)의 개구부는 상기 제1 소자분리막(510a) 상부로 연장될 수 있다. 여기서, 상기 제2 포토레지스트 패턴(537)은 도 5d 및 도 6d를 참조하여 설명한 상기 제1 포토레지스트 패턴(533)을 형성하기 위한 포토 마스크를 사용할 수 있다.
상기 제2 포토레지스트 패턴(537)을 식각마스크로 하여 상기 격리 절연막(530a) 및 상기 제1 소자분리막(510a)을 부분 식각할 수 있다. 그 결과, 상기 제2 포토레지스트 패턴(537)에 의해 노출된 상기 격리 절연막(530a)의 상부면은 상기 반도체 기둥들(527b, 528b)의 상부면들보다 낮은 레벨에 위치하도록 형성되어 상기 반도체 기둥들(527b, 528b)의 외측벽들을 노출시키는 제1 트렌치 영역(540)을 갖는 격리 절연막 패턴(530b)이 형성됨과 아울러 상기 제2 포토레지스트 패턴(537)에 의해 노출된 상기 제1 소자분리막(510a)의 상부면이 상기 반도체 기둥들(527b, 528b)의 상부면들보다 낮은 레벨에 위치하도록 형성되어 상기 반도체 기둥들(527b, 528b)의 외측벽들을 노출시키는 제2 트렌치 영역(541)을 갖는 제2 소자분리막(510b)이 형성될 수 있다.
도 5g 및 도 6g를 참조하면, 상기 제2 포토레지스트 패턴(537)을 제거할 수 있다. 이어서, 상기 제1 영역(505A)을 가로지르는 서로 평행한 복수개의 게이트 구조체들(544, 543)을 형성한다. 구체적으로, 상기 게이트 구조체들(544, 543)은 상기 제1 및 제2 반도체 기둥들(527b, 528b)을 동시에 가로지름과 아울러 상기 제1 및 제2 홀들(535a, 535b)동시에 가로지르도록 형성될 수 있다. 상기 게이트 구조체들(544, 543) 양 옆의 상기 반도체 기둥들(527b, 528b)에 소스/드레인 영역들을 형성할 수 있다. 그 결과, 상기 제1 및 제2 반도체 기둥들(527b, 528b)의 각각에 트랜지스터들이 형성될 수 있다. 이에 따라, 평면형 트랜지스터보다 증가된 채널 폭을 갖는 트랜지스터들을 구비한 반도체 소자가 형성될 수 있다. 이와 같이 증가된 채널 폭을 갖는 트랜지스터들은 향상된 전류 구동 능력을 가질 수 있다. 따라서, 이와 같은 트랜지스터들을 구비한 반도체 소자의 동작속도를 향상시킬 수 있다. 더 나아가서, 반도체 소자의 집적도를 향상시킬 수 있다.
한편, 상기 게이트 구조체들(544, 543)은 제1 게이트 구조체(544) 및 제2 게이트 구조체(543)로 구분될 수 있다. 상기 제1 및 제2 게이트 구조체들(544, 543) 은 동시에 형성되지만, 회로적 관점에서, 상기 제2 게이트 구조체(543)는 소자 분리를 위한 필드 게이트로서 작용하고, 상기 제1 게이트 구조체(544)는 소자를 동작시키기 위한 억세스 게이트, 즉 워드라인으로서 작용할 수 있다. 상기 제1 게이트 구조체(544)에 제1 전압이 인가되는 경우에, 상기 제2 게이트 구조체(543)에는 상기 제1 전압과 다른 제2 전압이 인가될 수 있다. 예를 들어, 상기 제1 게이트 구조체(544)에 양의 전압을 인가하여 소자를 동작시키는 경우에, 상기 제2 게이트 구조체(543)에 음의 전압을 인가하여 상기 제1 게이트 구조체(544)를 포함하는 트랜지스터가 인접한 또 다른 트랜지스터에 의해 영향 받는 것을 억제할 수 있다. 따라서, 상기 제2 게이트 구조체(543)가 복수개가 형성된 경우에, 상기 제2 게이트 구조체(543) 사이에 위치하는 상기 반도체 기둥들(527b, 528b)의 각각은 독립된 활성영역으로서 작용하고, 상기 제2 게이트 구조체(543) 사이에 형성된 제1 게이트 구조체(544)는 억세스 트랜지스터의 게이트로서의 역할을 할 수 있다. 따라서, 도 5g에 도시된 바와 같이 한 쌍의 제2 게이트 구조체(543) 사이에 한 쌍의 제1 게이트 구조체(544)가 형성되어 반도체 기억 소자의 셀 트랜지스터들이 형성될 수 있다. 상기 제1 게이트 구조체(544)는 차례로 적층된 게이트 절연막(545) 및 게이트 전극(550)으로 형성될 수 있다.
한편, 상기 게이트 구조체들(544, 543)의 양 측벽을 덮는 게이트 스페이서를 형성할 수 있다.
한편, 상기 제2 게이트 구조체(543)는 생략될 수 있다. 상기 제2 게이트 구조체(543)가 생략되는 경우에, 상기 반도체 기둥들(527b, 528b)의 각각에 한 쌍의 억세스 트랜지스터들이 형성될 수 있다. 즉, 상기 반도체 기둥들(527b, 528b)의 각각에 한 쌍의 제1 게이트 구조체(544)가 형성될 수 있다.
도 5h 및 도 6h를 참조하면, 상기 제1 게이트 구조체(544)를 갖는 기판 상에 제1 층간절연막(553)을 형성할 수 있다. 이어서, 상기 제1 층간절연막(553)을 관통하며 상기 제1 게이트 구조체(544) 양옆에 위치한 소스/드레인 영역들과 각각 접하는 제1 랜딩 패드(555a) 및 제2 랜딩 패드(555b)를 형성할 수 있다.
상기 랜딩 패드들(555a, 555b)을 갖는 기판 상에 제2 층간절연막(560)을 형성할 수 있다. 상기 제2 층간절연막(560)을 관통하며 상기 제1 랜딩 패드(555a)와 전기적으로 접속하는 비트라인 콘택 구조체를 형성할 수 있다. 상기 제2 층간절연막(560) 상에 상기 비트라인 콘택 구조체와 접촉하는 제1 및 제2 비트라인들(565a, 565b)을 형성할 수 있다. 구체적으로, 상기 제1 반도체 기둥(527b) 상부를 사선으로 가로지르며 상기 제1 반도체 기둥(527b)을 상기 제2 반도체 기둥(528b)으로부터 격리시키는 상기 제1 격리 트렌치(525) 상부에서는 상기 제1 격리 트렌치(525)와 중첩되는 제1 비트라인(565a)을 형성할 수 있다. 이와 마찬가지로, 상기 제2 반도체 기둥(528b) 상부를 사선으로 가로지르며 상기 제2 반도체 기둥(528b)을 상기 제1 반도체 기둥(527b)으로부터 이격시키는 상기 제1 격리 트렌치(525) 상부에서는 상기 제1 격리 트렌치(525)와 중첩되는 제2 비트라인(565b)을 형성할 수 있다. 상기 제1 및 제2 비트라인들(565a, 565b)은 서로 평행하도록 형성될 수 있다.
상기 비트라인들(565a, 565b)을 갖는 기판 상에 제3 층간절연막(570)을 형성할 수 있다. 이어서, 상기 제3 및 제2 층간절연막들(570, 560)을 차례로 관통하며 상기 제2 랜딩 패드(555b)와 접촉하는 스토리지 콘택 구조체가 제공될 수 있다. 상기 스토리지 콘택 구조체는 도전성 물질막으로 형성될 수 있다. 상기 제3 층간절연막(570) 상에 데이터 저장 요소 구조체(data storage element structure; 575)를 형성할 수 있다. 상기 데이터 저장 요소 구조체(575)는 커패시터 또는 비휘발성 데이터 저장 요소 구조체일 수 있다. 상기 비휘발성 데이터 저장 요소 구조체는 저항체를 포함할 수 있다. 즉, 상기 비휘발성 데이터 저장 요소 구조체는 상기 스토리지 콘택 구조체와 접촉하는 하부 전극, 상기 하부 전극에 접촉하는 저항체, 및 상기 저항체에 접촉하는 상부 전극을 포함할 수 있다.
따라서, 트랜지스터의 채널 폭이 종래의 평면형 트랜지스터에 비하여 증가됨과 아울러 고집적화가 가능한 반도체 소자를 제조할 수 있다. 더 나아가서, 증가된 채널 폭을 갖는 트랜지스터를 셀 트랜지스터로 이용하는 고집적화된 반도체 기억 소자를 제조할 수 있다.
다음으로, 도 7a 내지 도 7d, 및 도 8a 내지 도 8d를 참조하여 본 발명의 또 다른 실시예들에 따른 반도체 소자의 제조방법들을 설명하기로 한다. 여기서, 도 7a 내지 도 7d는 본 발명의 또 다른 실시예들에 따른 반도체 소자의 제조방법들을 나타낸 평면도들이고, 도 8a 내지 도 8d는 도 7a 내지 도 7d의 V-V'선을 따라 취해진 단면도들이다.
도 7a 및 도 8a를 참조하면, 도 5a 내지 도 5c, 및 도 6a 내지 도 6c를 참조하여 설명한 바와 같은 공정들, 즉 상기 예비 격리 절연막(530)을 형성하는 공정까 지 진행된 기판(100)을 준비한다. 상기 예비 격리 절연막(530)을 식각마스크로 하여 상기 제1 하드 마스크 패턴(515a) 및 제2 하드 마스크 패턴(520a)을 제거함과 아울러 상기 제1 및 제2 하드 마스크 패턴들(515a, 520a) 하부의 기판을 식각하여 상기 제1 및 제2 예비 반도체 기둥들(527a, 528a) 각각의 중심부에 리세스된 홀들(805)을 형성한다. 예를 들어, 상기 제1 예비 반도체 기둥(527a) 내에 하나의 리세스된 홀(805)을 형성하고, 상기 제2 예비 반도체 기둥(528a) 내에 하나의 리세스된 홀(805)을 형성할 수 있다. 상기 홀들(805)은 상기 제1 소자분리막(510a)의 하부면들과 실질적으로 같은 레벨에 있는 바닥면을 갖도록 형성될 수 있다. 따라서, 상기 홀들(805)을 갖는 반도체 기둥들(810)이 형성될 수 있다.
도 7b 및 도 8b를 참조하면, 상기 홀들(805)을 채우는 예비 홀 절연막(815)을 형성한다. 예를 들어, 상기 홀들(805)을 갖는 기판 상에 절연막을 형성하고, 상기 절연막을 평탄화하여 상기 예비 격리 절연막(530)의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖는 예비 홀 절연막(815)을 형성할 수 있다. 여기서, 상기 예비 홀 절연막(815)은 상기 예비 격리 절연막(530)과 실질적으로 동일한 식각비를 갖는 물질막으로 형성될 수 있다. 예를 들면, 상기 예비 격리 절연막(530)이 실리콘 산화막으로 형성된 경우에, 상기 예비 홀 절연막(815)은 실리콘 산화막으로 형성될 수 있다.
도 7c 및 도 8c를 참조하면, 상기 반도체 기둥들(810)의 상부면들을 노출시키도록, 상기 예비 격리 절연막(530) 및 상기 예비 홀 절연막을 부분 식각하여 상기 홀들(805) 내에 잔존하는 홀 절연막 및 상기 격리 트렌치(525) 내에 잔존하는 격리 절연막을 형성한다. 여기서, 상기 예비 격리 절연막(530) 및 상기 예비 홀 절연막을 부분 식각하는 동안에, 상기 반도체 기둥들(810) 상부면들에 잔존하는 패드 절연막(513)은 식각되어 제거될 수 있다. 상기 홀 절연막 및 상기 격리 절연막을 갖는 기판 상에 상기 반도체 기둥들(810)을 가로지르는 개구부를 갖는 포토레지스트 패턴을 형성할 수 있다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 홀 절연막 및 상기 격리 절연막을 부분 식각하여 상기 홀 절연막의 상부면이 낮아진 홀부(816)를 갖는 홀 절연막 패턴(815a) 및 상기 격리 절연막의 상부면이 낮아진 트렌치부(817)를 갖는 격리 절연막 패턴(820)을 형성할 수 있다. 상기 홀부(816) 및 상기 트렌치부(817)에 의해 상기 반도체 기둥들(810)의 외측벽의 소정영역들이 노출될 수 있다. 여기서, 상기 홀부(816) 및 상기 트렌치부(817)는 상기 소자분리막(510b)의 하부면보다 높은 레벨에 위치하는 바닥면을 갖도록 형성될 수 있다. 이어서, 상기 포토레지스트 패턴을 제거할 수 있다.
상기 반도체 기둥들(810)을 가로지르는 서로 평행한 복수개의 게이트 구조체들(827, 826)을 형성한다. 상기 게이트 구조체들(827, 826)은 차례로 적층된 게이트 절연막(829) 및 게이트 전극(830)으로 형성될 수 있다. 구체적으로, 상기 게이트 구조체들(827, 826)은 상기 제반도체 기둥들(810)을 동시에 가로지름과 아울러 상기 홀 부 및 트렌치부(816, 817)를 동시에 가로지르도록 형성될 수 있다. 상기 게이트 구조체들(827, 826) 양 옆의 상기 반도체 기둥들(810)에 소스/드레인 영역들을 형성할 수 있다. 그 결과, 트랜지스터들이 형성될 수 있다.
상기 게이트 구조체들(827, 826)은 제1 게이트 구조체(827) 및 제2 게이트 구조체(826)로 구분될 수 있다. 상기 제1 및 제2 게이트 구조체들(827, 826)은 동시에 형성되지만, 회로적 관점에서, 상기 제2 게이트 구조체(826)는 소자 분리를 위한 필드 게이트로서 작용하고, 상기 제1 게이트 구조체(827)는 소자를 동작시키기 위한 억세스 게이트, 즉 워드라인으로서 작용할 수 있다. 예를 들어, 상기 제1 게이트 구조체(827)에 양의 전압을 인가하여 소자를 동작시키는 경우에, 상기 제2 게이트 구조체(826)에 음의 전압을 인가하여 상기 제1 게이트 구조체(827)를 포함하는 트랜지스터가 인접한 또 다른 트랜지스터에 의해 영향 받는 것을 억제할 수 있다.
더 나아가서, 하나의 반도체 기둥(810)을 가로지르는 하나의 게이트 구조체(827)에 의해 두 개의 트랜지스터가 형성될 수 있다. 즉, 하나의 반도체 기둥(810)이 중심부에는 상기 홀부(816)를 갖는 상기 홀 절연막 패턴(815a)이 형성되어 있기 때문에, 서로 마주보는 상기 반도체 기둥(810)의 핀들은 서로 이격되어 있다. 상기 핀들은 연결되어 하나의 반도체 기둥(810)을 형성하지만, 상기 제2 게이트 구조체들(826) 사이에 위치한 상기 핀들의 각각은 하나의 활성영역으로서 역할을 할 수 있다. 따라서, 하나의 반도체 기둥(810)을 가로지르는 하나의 게이트 구조체(827)에 의해 두 개의 핀 구조의 트랜지스터가 형성되며, 각각의 핀 구조의 트랜지스터는 상기 핀의 상부면 및 그 외측벽들을 채널 영역으로 사용할 수 있다. 따라서, 다중 채널 영역을 갖는 트랜지스터가 형성할 수 있을 뿐만 아니라 고집적화된 반도체 소자를 구현할 수 있다.
도 7d 및 도 8d를 참조하면, 상기 게이트 구조체들(826, 827)을 갖는 기판 상에 제1 층간절연막(835)을 형성한다. 이어서, 상기 제1 층간절연막(835)을 관통하며 상기 제1 게이트 구조체(827) 양옆에 위치한 소스/드레인 영역들과 각각 접하는 제1 랜딩 패드(840a) 및 제2 랜딩 패드(840b)가 형성될 수 있다.
이어서, 상기 랜딩 패드들(840a, 840b)을 갖는 기판 상에 제2 층간절연막(845)을 형성할 수 있다. 상기 제2 층간절연막(845)을 관통하며 상기 제12 랜딩 패드(840b)와 전기적으로 접속하는 비트라인 콘택 구조체를 형성할 수 있다. 상기 제2 층간절연막(845) 상에 상기 비트라인 콘택 구조체와 접촉하는 비트라인들(850)을 도 7d에 도시된 바와 같이 형성할 수 있다.
상기 비트라인들(850)을 갖는 기판 상에 제3 층간절연막(855)을 형성할 수 있다. 이어서, 상기 제3 및 제2 층간절연막들(855, 845)을 차례로 관통하며 상기 제1 랜딩 패드(840a)와 접촉하는 스토리지 콘택 구조체가 제공될 수 있다. 상기 스토리지 콘택 구조체는 도전성 물질막으로 형성될 수 있다. 상기 제3 층간절연막(855) 상에 데이터 저장 요소 구조체(data storage element structure; 860)를 형성할 수 있다. 상기 데이터 저장 요소 구조체(860)는 커패시터 또는 비휘발성 데이터 저장 요소 구조체일 수 있다. 상기 비휘발성 데이터 저장 요소 구조체는 저항체를 포함할 수 있다. 즉, 상기 비휘발성 데이터 저장 요소 구조체는 상기 스토리지 콘택 구조체와 접촉하는 하부 전극, 상기 하부 전극에 접촉하는 저항체, 및 상기 저항체에 접촉하는 상부 전극을 포함할 수 있다. 상기 저항체는 저항값이 변화될 수 있는 저항 요소를 의미할 수 있다.
다음으로, 도 1k, 도 2k, 및 도 2l을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 구조를 설명하기로 한다.
도 1k, 도 2k, 및 도 2l을 참조하면, 기판(100)은 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 구비한다. 상기 기판(100)은 반도체 기판, 예를 들어 실리콘 기판일 수 있다. 상기 제1 영역은 활성영역일 수 있고, 상기 제2 영역은 필드 영역일 수 있다. 구체적으로, 상기 기판(100)은 상기 제1 및 제2 영역을 포함하는 제1 회로 영역(A), 제2 회로 영역(B), 및 제3 회로 영역(C)을 구비할 수 있다. 상기 제1 회로 영역(A)에 필드 영역(105f)에 의해 정의된 제1 활성영역(105a), 상기 제2 회로 영역(B)에 필드 영역(105f)에 의해 정의된 제2 활성영역(105b), 및 상기 제3 회로 영역(C)에 필드 영역(105f)에 의해 정의된 제3 활성영역(105c)이 각각 제공될 수 있다. 상기 필드 영역에(150f)에 제2 소자분리막(130a)이 제공된다. 상기 제2 소자분리막(130a)은 트렌치 소자분리막일 수 있다.
상기 제1 회로 영역(A)에 상기 기판(100)으로부터 돌출되고 중심부는 적어도 하나의 리세스된 홀(171)을 갖는 복수개의 제1 반도체 기둥들(185)이 제공된다. 상기 제1 반도체 기둥들(185)은 상기 제1 활성영역(105a) 내에 상기 제1 활성영역(105a)과 자기정렬되고 서로 이격되도록 배치될 수 있다. 상기 홀(171)은 상기 소자분리막(130a)의 하부면보다 높은 바닥면을 갖도록 제공될 수 있다. 상기 제1 반도체 기둥들(185)은 상기 제1 반도체 기둥들(185) 사이에 제공된 제1 트렌치(150)에 의해 이격될 수 있다. 상기 제1 트렌치(150)는 상기 소자분리막(130a)의 하부면보다 높은 바닥면을 갖도록 제공될 수 있다. 상기 제1 반도체 기둥들(185) 사이에 는 상기 제1 트렌치(150)를 채우는 제1 버퍼 절연막 패턴(160a)이 개재될 수 있다. 상기 제1 반도체 기둥들(185)을 가로지르되, 상기 제1 홀(171)을 가로지르는 적어도 하나의 제1 게이트 구조체(192a)가 제공될 수 있다. 상기 제1 게이트 구조체(192a)는 상기 제1 홀(171)의 내벽들 및 상기 제1 반도체 기둥들(185)의 상부면들을 덮으면서 가로지르도록 제공될 수 있다. 상기 제1 게이트 구조체(192a)의 양 옆에 위치한 상기 제1 반도체 기둥들(185)에 소스/드레인 영역들(205s, 205d)이 제공될 수 있다. 그 결과, 상기 제1 회로 영역(A)에 적어도 상기 제1 반도체 기둥들(185)의 상부면들 및 상기 제1 홀들(185)의 내벽들을 채널 영역으로 하는 제1 트랜지스터들이 제공될 수 있다.
이와 마찬가지로, 상기 제2 회로 영역(B)에 상기 기판(100)으로부터 돌출된 제2 및 제4 반도체 기둥들(190a, 190b)이 제공될 수 있다. 상기 제2 및 제4 반도체 기둥들(190a, 190b)은 상기 제2 활성영역(105b) 내에 상기 제2 활성영역(105b)과 자기정렬되고 서로 이격되도록 배치될 수 있다. 상기 제2 반도체 기둥(190a)의 중심부에는 적어도 하나의 제2 홀(190a)이 제공되고, 상기 제4 반도체 기둥에는 적어도 하나의 제4 홀(190b)이 제공될 수 있다. 제2 및 제4 홀들(172a, 172b)은 상기 소자분리막(130a)의 상부면보다 높은 바닥면을 갖도록 제공될 수 있다. 상기 제2 및 제4 반도체 기둥들(190a, 190b)을 가로지르는 적어도 하나의 제2 게이트 구조체(192b)가 제공된다. 상기 제2 게이트 구조체(192b)는 상기 제2 및 제4 홀들(172a, 172b)의 내벽을 덮으면서 가로지르도록 제공될 수 있다. 상기 제2 게이트 구조체(192b)의 양 옆에 위치한 상기 제2 및 제4 반도체 기둥들(190a, 190b)에 소스/드레 인 영역들이 제공될 수 있다. 그 결과, 상기 제2 회로 영역(B)에 적어도 상기 제2 및 제4 반도체 기둥들(190a, 190b)의 상부면들 및 상기 제2 및 제4 홀들(172a, 172b)의 내벽들을 채널 영역으로 하는 제2 트랜지스터들이 제공될 수 있다.
상기 제3 회로 영역(C)에 상기 제3 활성영역(105c)의 기판으로부터 돌출되고 중심부에 적어도 하나의 리세스된 제3 홀(170)을 갖는 반도체 기둥(180)이 제공될 수 있다. 상기 반도체 기둥(180)을 가로지르되, 상기 제3 홀(170)을 가로지르는 적어도 하나의 제3 게이트 구조체(192c)가 제공될 수 있다. 상기 제3 게이트 구조체(192c) 양 옆에 위치한 상기 제3 반도체 기둥(180)에 소스/드레인 영역들(203a, 203d)이 제공될 수 있다. 그 결과, 상기 제3 회로 영역(C)에 적어도 상기 제3 반도체 기둥(180)의 상부면 및 상기 제3 홀(170)의 내벽을 채널 영역으로 하는 제3 트랜지스터들이 제공될 수 있다. 이와 같이, 상기 제1, 제2, 및 제3 트랜지스터들은 평면형 트랜지스터들에 비하여 증가된 채널 폭을 갖도록 제공될 수 있다.
한편, 상기 제1, 제2, 및 제3 트랜지스터들의 각각은 반도체 기억 소자의 셀 트랜지스터들로 사용될 수 있다. 여기서는, 예시적으로 상기 제3 트랜지스터가 반도체 기억 소자의 셀 트랜지스터인 경우를 설명하기로 한다.
상기 제3 반도체 기둥(180)을 가로지르는 한 쌍의 제3 게이트 구조체들(192c)이 제공될 수 있다. 상기 제3 게이트 구조체들(192c)과 교차하는 상기 제3 반도체 기둥(180)의 중심부에는 한 쌍의 제3 홀들(170)이 제공될 수 있다. 상기 제3 게이트 구조체들(192c)의 양 옆에 위치한 제3 반도체 기둥(180)에 소스/드레인 영역을 형성할 수 있다.
한편, 상기 제2 소자분리막(130a)은 상기 반도체 기둥들(185, 190a, 190b, 180)의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖도록 제공될 수 있다.
상기 제3 게이트 구조체들(192c)을 갖는 기판 상에 제1 층간절연막(210)이 제공될 수 있다. 상기 제1 층간절연막(210) 내에 통상의 셀프 얼라인 콘택 공정에 의해 형성된 제1 및 제2 랜딩 패드들(215a, 215b)이 제공될 수 있다. 상기 제1 층간절연막(210)을 갖는 기판 상에 제2 층간절연막(220)이 제공될 수 있다. 상기 제2 층간절연막(220) 상에 비트라인(230)이 제공될 수 있다. 상기 비트라인(230)과 상기 제2 랜딩 패드(215b)가 전기적으로 접속되도록 상기 비트라인(230)과 상기 제2 랜딩 패드(215b) 사이에 위치하는 상기 제2 층간절연막(220)을 관통하는 비트라인 콘택 구조체(230a)가 제공될 수 있다. 상기 비트라인(230)을 갖는 기판 상에 제3 층간절연막(235)가 제공될 수 있다. 상기 제3 및 제2 층간절연막들(235, 220)을 관통하며 상기 제1 랜딩 패드(215a)와 전기적으로 접속하는 스토리지 콘택 구조체(240c)가 제공될 수 있다. 상기 제3 층간절연막(235) 상에 데이터 저장 요소 구조체(data storage element structure; 249)가 제공될 수 있다. 상기 데이터 저장 요소 구조체(249)는 차례로 적층된 하부 전극(250), 데이터 저장 요소 물질막(253), 및 상부 전극(257)일 수 있다. 상기 데이터 저장 요소 물질막(253)은 유전막 또는 저항체일 수 있다. 따라서, 상기 데이터 저장 요소 구조체(249)는 커패시터 또는 비휘발성 데이터 저장 요소 구조체일 수 있다.
다음으로, 도 3c 및 도 4c를 참조하여 본 발명의 다른 실시예들에 따른 반도체 소자의 구조를 설명하기로 한다. 여기서는, 도 1k, 도 2k, 및 도 2l을 참조하여 설명한 바와 유사한 구조를 갖지만, 트랜지스터들의 채널 폭이 더욱 증가된 구조를 갖는다. 구체적으로, 도 3c 및 도 4c에 도시된 바와 같이 필드 영역(105f)에 제공된 제3 소자분리막(130b)은 도 1k, 도 2k, 및 도 2l을 참조하여 설명한 상기 제2 소자분리막(130a)과는 달리 적어도 상기 제1 홀들(171)의 연장선상에 위치하고 상기 제1 반도체 기둥들(185)에 인접한 영역, 상기 제2 및 제4 홀들(172a, 172b)의 연장선상에 위치하고 상기 제2 및 제4 반도체 기둥들(190a, 190b)에 인접한 영역, 및 상기 제3 홀(170)의 연장선상에 위치하고 상기 제3 반도체 기둥(180)에 인접한 영역에서의 상부면이 상기 반도체 기둥들(185, 190a, 190b, 180)의 상부면보다 낮을 수 있다. 상기 제1 반도체 기둥들(185)을 가로지르는 제1 게이트 구조체(320a), 상기 제2 및 제4 반도체 기둥들(190a, 190b)을 가로지르는 제2 게이트 구조체(320b), 및 상기 제3 반도체 기둥(180)을 가로지르는 제3 게이트 구조체(320c)가 제공될 수 있다. 이 경우에, 상기 제1 게이트 구조체(320a)는 상기 제1 반도체 기둥들(185)의 상부면들, 그 외측벽들, 상기 제1 홀들(171)의 내벽들, 및 상기 제1 반도체 기둥들(185) 사이의 기판을 덮으면서 가로지르고, 상기 제2 게이트 구조체(320b)는 상기 제2 및 제4 반도체 기둥들(190a, 190b)의 상부면들, 그 외측벽들, 상기 제2 및 제4 홀들(172a, 172b)의 내벽들 및 상기 제2 및 제4 반도체 기둥들(190a, 190b) 사이의 기판을 덮으면서 가로지르고, 상기 제3 게이트 구조체(320c)는 상기 제3 반도체 기둥(180)의 상부면들, 그 외측벽들, 및 상기 제3 홀(170)의 내벽을 덮으면서 가로지른다. 상기 게이트 구조체들의 양 옆에 위치한 반도체 기둥들 내에 소스/드레인 영역들이 제공될 수 있다. 그 결과, 상기 제1 회로 영역(A)에 핀 구조의 제1 트랜지스터가 제공되고, 상기 제2 회로 영역(B)에 핀 구조의 제2 트랜지스터가 제공되고, 상기 제3 회로 영역(C)에 핀 구조의 제3 트랜지스터가 제공될 수 있다. 따라서, 채널 폭이 더욱 증가된 핀 구조의 트랜지스터들이 제공될 수 있다.
다음으로, 도 5h 및 도 6h를 참조하여 본 발명의 또 다른 실시예들에 따른 반도체 소자의 구조를 설명하기로 한다.
도 5h 및 도 6h를 참조하면, 기판(500)은 제1 영역(505A) 및 제2 영역(505B)을 구비한다. 상기 기판(500)은 실리콘 기판일 수 있다. 상기 제2 영역(505B)에 소자분리막(510b)이 제공될 수 있다. 상기 제1 영역(505A)에 상기 제1 영역(505A)과 자기정렬되고 서로 이격된 제1 및 제2 반도체 기둥들(527b, 528b)이 제공된다. 이 경우에, 상기 제1 반도체 기둥(527b)의 중심부에 적어도 하나의 리세스된 제1 홀(535a)이 제공되고, 상기 제2 반도체 기둥(528b)의 중심부에 적어도 하나의 리세스된 제2 홀(535b)이 제공될 수 있다. 상기 홀들(535a, 535b)은 상기 소자분리막(510b)의 하부면보다 높은 바닥면을 갖도록 제공될 수 있다. 상기 제1 반도체 기둥(527b)과 상기 제2 반도체 기둥(528b)은 서로 평행하도록 배치되고, 상기 제1 반도체 기둥(527b)과 상기 제2 반도체 기둥(528b) 사이에 격리 절연막 패턴(530b)이 제공될 수 있다. 상기 격리 절연막 패턴(530b)의 하부면은 상기 소자분리막(510b)의 하부면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제1 및 제2 홀들(535a, 535b)의 연장선상에 위치하는 상기 격리 절연막 패턴(530b) 및 상기 소자분리막(510b)의 상부면은 상기 반도체 기둥들(527b, 528b)의 상부면보다 낮은 레벨에 위치할 수 있다. 상기 제1 및 제2 반도체 기둥들(527b, 528b)을 가로지르되, 상기 제1 및 제2 홀들(535a, 535b)을 가로지르는 게이트 구조체들(544, 543)이 제공될 수 있다. 상기 게이트 구조체들(544, 543)는 서로 평행한 복수개가 제공되는 것이 바람직하다. 상기 게이트 구조체들(544, 543)의 양 옆에 위치한 상기 반도체 기둥들(527b, 528b)에 소스/드레인 영역들이 제공될 수 있다. 그 결과, 상기 제1 반도체 기둥(527b)에 상기 제1 반도체 기둥(527b)을 가로지르는 게이트 구조체들(544, 543)의 개수만큼 트랜지스터가 제공되고, 상기 제2 반도체 기둥(528b)에 상기 제2 반도체 기둥(528b)을 가로지르는 게이트 구조체들(544, 543)의 개수만큼 트랜지스터가 제공될 수 있다.
상기 게이트 구조체들(544, 543)은 제1 게이트 구조체(544) 및 제2 게이트 구조체(543)로 구분될 수 있다. 회로적 관점에서, 상기 제2 게이트 구조체(543)는 소자 분리를 위한 필드 게이트로서의 역할을 하고, 상기 제1 게이트 구조체(544)는 소자를 동작시키기 위한 억세스 게이트, 즉 워드라인으로서의 역할을 할 수 있다. 예를 들어, 상기 제1 게이트 구조체(544)에 양의 전압을 인가하여 소자를 동작시키는 경우에, 상기 제2 게이트 구조체(543)에 음의 전압을 인가하여 상기 제1 게이트 구조체(544)를 포함하는 트랜지스터가 인접한 또 다른 트랜지스터에 의해 영향 받는 것을 억제할 수 있다. 따라서, 상기 제2 게이트 구조체(543)가 복수개가 제공된 경우에, 상기 제2 게이트 구조체(543) 사이에 위치하는 상기 반도체 기둥들(527b, 528b)의 각각은 독립된 활성영역으로서의 역할을 하고, 상기 제2 게이트 구조체(543) 사이에 제공된 제1 게이트 구조체(544)는 억세스 트랜지스터의 게이트로서의 역할을 할 수 있다. 따라서, 도 5h에 도시된 바와 같이 한 쌍의 제2 게이트 구조체(543) 사이에 한 쌍의 제1 게이트 구조체(544)가 형성되어 반도체 기억 소자의 셀 트랜지스터들이 형성될 수 있다.
상기 제1 게이트 구조체(544)를 갖는 기판 상에 제1 층간절연막(553)이 제공될 수 있다. 이어서, 상기 제1 층간절연막(553)을 관통하며 상기 제1 게이트 구조체(544) 양옆에 위치한 소스/드레인 영역들과 각각 접하는 제1 랜딩 패드(555a) 및 제2 랜딩 패드(555b)가 제공될 수 있다. 상기 랜딩 패드들(555a, 555b)을 갖는 기판 상에 제2 층간절연막(560)이 제공될 수 있다. 상기 제2 층간절연막(560)을 관통하며 상기 제1 랜딩 패드(555a)와 전기적으로 접속하는 예비 비트라인 콘택 구조체가 제공될 수 있다. 상기 제1 랜딩 패드(555a) 및 상기 예비 비트라인 콘택 구조체는 비트라인 콘택 구조체를 구성할 수 있다.
상기 제2 층간절연막(560) 상에 상기 비트라인 콘택 구조체와 접촉하는 제1 및 제2 비트라인들(565a, 565b)이 제공될 수 있다. 구체적으로, 상기 제1 반도체 기둥(527b) 상부를 가로지르되, 상기 비트라인 콘택 구조체를 덮으면서 가로지르며 상기 제1 반도체 기둥(527b)과 상기 제2 반도체 기둥(528b) 사이의 영역 상부와 중첩되는 제1 비트라인(565a)이 제공될 수 있다. 이와 마찬가지로, 상기 제2 반도체 기둥(528b) 상부를 가로지르되, 상기 비트라인 콘택 구조체를 덮으면서 가로지르며 상기 제2 반도체 기둥(528b)과 상기 제1 반도체 기둥(527b)사이의 영역 상부와 중첩되는 제2 비트라인(565b)이 제공될 수 있다. 여기서, 상기 제1 및 제2 비트라인들(565a, 565b)은 서로 평행하도록 배치될 수 있다.
상기 비트라인들(565a, 565b)을 갖는 기판 상에 제3 층간절연막(570)이 제공될 수 있다. 이어서, 상기 제3 및 제2 층간절연막들(570, 560)을 차례로 관통하며 상기 제2 랜딩 패드(555b)와 접촉하는 스토리지 콘택 구조체가 제공될 수 있다. 상기 제3 층간절연막(570) 상에 데이터 저장 요소 구조체(data storage element structure; 575)가 제공될 수 있다. 상기 데이터 저장 요소 구조체(575)는 커패시터 또는 비휘발성 데이터 저장 요소 구조체일 수 있다. 상기 비휘발성 데이터 저장 요소 구조체는 저항체를 포함할 수 있다. 즉, 상기 비휘발성 데이터 저장 요소 구조체는 상기 스토리지 콘택 구조체와 접촉하는 하부 전극, 상기 하부 전극에 접촉하는 저항체, 및 상기 저항체에 접촉하는 상부 전극을 포함할 수 있다.
다음으로, 도 7d 및 도 8d를 참조하여 본 발명의 또 다른 실시예들에 따른 반도체 소자의 구조를 설명하기로 한다.
도 7d 및 도 8d를 참조하면, 기판(500)은 제1 영역 및 제2 영역을 구비한다. 상기 기판(500)은 실리콘 기판일 수 있다. 상기 제2 영역에 소자분리막(510b)이 제공될 수 있다. 상기 제1 영역에 기판(500)으로부터 돌출된 반도체 기둥들(810)이 제공된다. 이 경우에, 상기 반도체 기둥들(810)의 중심부에 적어도 하나의 리세스된 홀(805)이 제공될 수 있다. 상기 홀(805)은 상기 소자분리막(510b)의 하부면보 다 실질적으로 동일한 레벨에 위치하는 바닥면을 갖도록 제공될 수 있다.
상기 반도체 기둥들(810) 사이에 격리 절연막 패턴(820)이 제공될 수 있다. 상기 격리 절연막 패턴(820)의 하부면은 상기 소자분리막(510b)의 하부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 홀(805) 내에 홀 절연막 패턴(815a)이 제공될 수 있다.
상기 격리 절연막 패턴(820)은 상부면이 주위에 비해 낮아진 트렌치부(817)를 구비할 수 있다. 즉, 상기 트렌치부(817)에서의 상기 격리 절연막 패턴(820)의 상부면은 상기 반도체 기둥들(810)의 상부면보다 낮을 수 있다. 상기 홀 절연막 패턴(815a)은 상부면이 주위에 비해 낮아진 홀부(817)를 구비할 수 있다. 즉, 상기 홀부(817)에서의 상기 격리 절연막 패턴(820)의 상부면은 상기 반도체 기둥들(810)의 상부면보다 낮을 수 있다.
상기 반도체 기둥들(810)을 가로지르는 제1 및 제2 게이트 구조체들(827, 826)이 제공될 수 있다. 이 경우에, 상기 게이트 구조체들(827, 826)은 상기 홀부(816) 및 상기 트렌치부(817)를 가로지를 수 있다. 그 결과, 상기 반도체 기둥들(810)에 핀 구조의 트랜지스터들이 제공될 수 있다. 또한, 상기 반도체 기둥들(810)의 상부면 및 그 외측벽들을 채널 영역으로 사용하는 핀 구조의 트랜지스터들을 제공할 수 있을 뿐만 아니라, 고집적화된 소자를 구현할 수 있습니다.
한편, 회로적 관점에서 상기 제2 게이트 구조체(826)는 소자 분리를 위한 필드 게이트로서 작용하고, 상기 제1 게이트 구조체(827)는 소자를 동작시키기 위한 억세스 게이트, 즉 워드라인으로서 작용할 수 있다. 이에 대한 것은 도 5g 및 도 6g를 참조하여 설명한바와 같으므로 여기서 자세한 설명을 생략하기로 한다. 한편, 제2 게이트 구조체(826)은 생략될 수도 있다.
한편, 하나의 반도체 기둥(810)을 가로지르는 하나의 게이트 구조체(827)에 의해 두 개의 트랜지스터가 제공될 수 있다. 즉, 하나의 반도체 기둥(810)이 중심부에는 상기 홀부(816)를 갖는 상기 홀 절연막 패턴(815a)이 형성되어 있기 때문에, 서로 마주보는 상기 반도체 기둥(810)의 핀들은 서로 이격되어 있다. 다시 말하면, 서로 마주보는 상기 핀들은 연결되어 하나의 반도체 기둥(810)을 구성하지만, 상기 제2 게이트 구조체들(826) 사이에 위치한 상기 핀들의 각각은 하나의 활성영역으로서 역할을 할 수 있다. 따라서, 하나의 반도체 기둥(810)을 가로지르는 하나의 게이트 구조체(827)에 의해 두 개의 핀 구조의 트랜지스터가 제공되며, 각각의 핀 구조의 트랜지스터는 상기 핀의 상부면 및 그 외측벽들을 채널 영역으로 사용할 수 있다. 따라서, 평면형 트랜지스터보다 증가된 채널 폭을 갖는 트랜지스터들을 구비한 반도체 소자가 형성될 수 있다. 즉, 다중 채널 영역을 갖는 트랜지스터가 제공할 수 있다. 이와 같이 다중 채널 영역을 갖는 트랜지스터들은 향상된 전류 구동 능력을 가질 수 있다. 그 결과, 이와 같은 트랜지스터들을 구비한 반도체 소자의 동작속도를 향상시킬 수 있다. 더 나아가서, 반도체 소자의 집적도를 향상시킬 수 있다.
상기 게이트 구조체들(826, 827)을 갖는 기판 상에 제1 층간절연막(835)이 제공될 수 있다. 상기 제1 층간절연막(835)을 관통하며 상기 제1 게이트 구조체(827) 양옆에 위치한 소스/드레인 영역들과 각각 접하는 제1 랜딩 패드(840a) 및 제2 랜딩 패드(840b)가 제공될 수 있다. 상기 랜딩 패드들(840a, 840b)을 갖는 기판 상에 제2 층간절연막(845)이 제공될 수 있다. 상기 제2 층간절연막(845)을 관통하며 상기 제2 랜딩 패드(840b)와 전기적으로 접속하는 예비 비트라인 콘택 구조체가 제공될 수 있다. 상기 제2 랜딩 패드(840b) 및 상기 예비 비트라인 콘택 구조체는 비트라인 콘택 구조체를 구성할 수 있다.
상기 제2 층간절연막(845) 상에 상기 비트라인 콘택 구조체와 접촉하는 비트라인들(850)이 제공될 수 있다. 상기 비트라인들(850)은 상기 각 홀 절연막 패턴(815a) 및 상기 격리 절연막 패턴(820)과 중첩되는 부분을 가지면서 상기 비트라인 콘택 구조체를 덮으면서 가로지르는 지그재그 형상으로 배치될 수 있다.
상기 비트라인들(850)을 갖는 기판 상에 제3 층간절연막(855)을 형성할 수 있다. 이어서, 상기 제3 및 제2 층간절연막들(855, 845)을 차례로 관통하며 상기 제1 랜딩 패드(840a)와 접촉하는 스토리지 콘택 구조체가 제공될 수 있다. 상기 제3 층간절연막(855) 상에 데이터 저장 요소 구조체(860)를 형성할 수 있다. 상기 데이터 저장 요소 구조체(860)는 커패시터 또는 비휘발성 데이터 저장 요소 구조체일 수 있다. 상기 비휘발성 데이터 저장 요소 구조체는 저항체를 포함할 수 있다. 즉, 상기 비휘발성 데이터 저장 요소 구조체는 상기 스토리지 콘택 구조체와 접촉하는 하부 전극, 상기 하부 전극에 접촉하는 저항체, 및 상기 저항체에 접촉하는 상부 전극을 포함할 수 있다. 상기 저항체는 저항값이 변화될 수 있는 저항 요소를 의미할 수 있다.
상술한 바와 같이 본 발명에 따르면, 다중 채널 트랜지스터들을 갖는 반도체 소자들의 제조방법들 및 그에 의해 제조된 반도체 소자들을 제공함으로써 반도체 소자의 전류 구동 능력을 향상시킬 수 있다. 또한, 반도체 소자의 집적도를 향상시킬 수 있다. 더 나아가서, 다중 채널 트랜지스터들을 반도체 기억 소자의 셀 트랜지스터들로 채택함으로써, 반도체 기억소자의 동작속도를 향상시킬 수 있을 뿐만 아니라, 집적도를 향상시킬 수 있다.

Claims (31)

  1. 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 활성영역 내에 상기 활성영역으로 이루어진 복수개의 예비 반도체 기둥들을 형성하되, 상기 예비 반도체 기둥들은 상기 활성영역과 자기정렬되고 서로 이격 되도록 형성되고,
    상기 각 예비 반도체 기둥의 적어도 일부분을 식각하여 반도체 기둥들을 형성하되, 상기 반도체 기둥들의 각각은 적어도 하나의 홀을 갖고,
    상기 반도체 기둥들을 가로지르는 적어도 하나의 게이트 구조체를 형성하는 것을 포함하되, 상기 게이트 구조체는 상기 홀들을 가로지르도록 형성되는 것을 특징으로 하는 다중 채널 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 예비 반도체 기둥들을 형성하는 것은
    상기 활성 영역 상에 상기 활성영역과 자기 정렬되고 서로 이격된 제1 및 제2 하드 마스크들을 형성하고,
    상기 제1 및 제2 하드 마스크들 사이의 기판을 식각하는 것을 포함하는 다중 채널 트랜지스터의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 하드 마스크들을 형성하는 것은
    상기 활성영역 상에 상기 활성영역과 자기 정렬되고 서로 이격된 제1 하드 마스크들을 형성하고,
    상기 제1 하드 마스크들의 측벽들을 덮는 희생 스페이서들을 형성하고,
    상기 희생 스페이서들에 의해 그 측벽들이 덮인 상기 제1 하드 마스크들 사이에 제2 하드 마스크를 형성하고,
    상기 희생 스페이서들을 제거하는 포함하는 다중 채널 트랜지스터의 제조방법.
  4. 제 2 항에 있어서,
    상기 반도체 기둥들을 형성하는 것은
    상기 제1 및 제2 하드 마스크들을 등방성 식각 하여 제1 및 제2 하드 마스크 패턴들을 형성하고,
    상기 제1 및 제2 하드 마스크 패턴들 사이에 버퍼 절연막을 형성하고,
    상기 버퍼 절연막을 갖는 기판 상에 상기 제1 및 제2 하드 마스크 패턴들을 가로지르는 개구부를 갖는 제1 포토 레지스트 패턴을 형성하고,
    상기 제1 포토 레지스트 패턴에 의해 노출된 상기 제1 및 제2 하드 마스크 패턴들, 및 그들 각각의 하부에 위치한 기판을 차례로 식각하여 상기 홀을 형성하고,
    상기 제1 포토 레지스트 패턴 및 잔존하는 상기 제1 및 제2 하드 마스크 패 턴들을 제거하고,
    적어도 상기 반도체 기둥들의 상부면들이 노출되도록 상기 버퍼 절연막을 부분 식각 하는 것을 포함하는 다중 채널 트랜지스터의 제조방법.
  5. 제 4 항에 있어서,
    상기 버퍼 절연막이 잔존하는 경우에,
    상기 활성영역을 가로지르며 상기 소자분리막 상으로 연장된 개구부를 갖는 제2 포토레지스트 패턴을 형성하되, 상기 제2 포토레지스트 패턴은 상기 홀을 노출시키는 개구부를 갖도록 형성되고,
    상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 잔존하는 버퍼 절연막을 식각함과 아울러 상기 제2 포토레지스트 패턴에 의해 노출된 소자분리막을 부분 식각하고,
    상기 제2 포토레지스트 패턴을 제거하는 것을 포함하는 다중 채널 트랜지스터의 제조방법.
  6. 제 1 항에 있어서,
    상기 반도체 기둥들 사이에 위치하는 기판의 표면은 상기 소자분리막의 하부면보다 높은 레벨에 위치하는 특징으로 하는 다중 채널 트랜지스터의 제조방법.
  7. 제 1 항에 있어서,
    상기 홀들은 상기 소자분리막의 하부면보다 높은 레벨에 위치하는 바닥면을 갖도록 형성되는 것을 특징으로 하는 다중 채널 트랜지스터의 제조방법.
  8. 반도체 기판 내에 셀 어레이 영역을 한정하는 소자분리막을 형성하고,
    상기 셀 어레이 영역 내에 상기 셀 어레이 영역을 가로지르는 격리 트렌치를 형성하여 상기 셀 어레이 영역과 자기정렬되고 서로 이격된 예비 반도체 기둥들을 한정하고,
    상기 각 예비 반도체 기둥의 적어도 일부분을 식각하여 반도체 기둥들을 형성하되, 상기 반도체 기둥들의 각각은 적어도 하나의 홀을 갖고,
    상기 반도체 기둥들 사이에 격리 절연막을 형성하고,
    상기 반도체 기둥들 및 상기 격리 절연막을 가로지르는 적어도 하나의 게이트 구조체를 형성하는 것을 포함하되, 상기 게이트 구조체는 상기 홀들을 가로지르도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 격리 트렌치는 상기 소자분리막의 하부면과 실질적으로 같은 레벨에 위치하는 바닥면을 갖도록 형성되는 것을 포함하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 격리 트렌치를 형성하는 것은
    상기 셀 어레이 영역 상에 상기 셀 어레이 영역과 자기 정렬되고 서로 이격된 제1 및 제2 하드 마스크들을 형성하고,
    상기 제1 및 제2 하드 마스크들 사이의 기판을 식각하는 것을 포함하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 제1 및 제2 하드마스크들을 형성하는 것은
    상기 셀 어레이 영역 상에 상기 셀 어레이 영역과 자기정렬되고 서로 이격된 제1 하드 마스크들을 형성하고,
    상기 제1 하드 마스크들의 측벽들을 덮는 희생 스페이서들을 형성하고,
    상기 희생 스페이서들에 그 측벽들이 덮인 상기 제1 하드마스크들 사이에 제2 하드 마스크를 형성하고,
    상기 희생 스페이서들을 제거하는 것을 포함하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 반도체 기둥들을 형성하는 것은
    상기 제1 및 제2 하드마스크들을 등방성 식각하여 제1 및 제2 하드마스크 패턴들을 형성하고,
    상기 제1 및 제2 하드 마스크 패턴들 사이에 예비 격리 절연막을 형성하고,
    상기 셀 어레이 영역을 가로지르며 상기 제1 및 제2 하드 마스크 패턴들과 교차하는 개구부를 갖는 제1 포토레지스트 패턴을 형성하고,
    상기 제1 포토레지스트 패턴을 식각마스크로 하여 상기 제1 및 제2 하드 마스크 패턴들의 소정 영역들을 식각하여 상기 예비 반도체 기둥들의 소정 영역들을 노출시키고,
    노출된 상기 예비 반도체 기둥들의 소정 영역을 식각하는 것을 포함하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 격리 절연막을 형성하는 것은
    잔존하는 상기 제1 및 제2 하드마스크 패턴들을 제거하고,
    적어도 상기 반도체 기둥들의 상부면들이 노출되도록 상기 예비 격리 절연막을 부분 식각 하는 것을 포함하는 반도체 소자의 제조방법.
  14. 제 8 항에 있어서,
    상기 홀들은 상기 격리 트렌치의 바닥면 보다 높은 바닥면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 게이트 구조체들 양 옆에 위치한 반도체 기둥들에 소스/드레인 영역들을 형성하고,
    상기 소스/드레인 영역들을 갖는 기판 상에 제1 층간절연막을 형성하고,
    상기 제1 층간절연막 상에 복수개의 평행한 비트라인들을 형성하는 것을 더 포함하되, 상기 비트라인들의 각각은 상기 소스/드레인 영역들 중 선택된 하나의 영역을 가로지르면서 상기 소스/드레인 영역 양 옆에 위치한 상기 격리 절연막들과 중첩되도록 연장된 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 8 항에 있어서,
    상기 홀들은 상기 소자분리막의 하부면과 같은 레벨에 위치하는 바닥면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 격리 절연막을 형성한 후에,
    상기 홀들을 채우는 홀 절연막을 형성하는 것을 더 포함하되, 상기 홀 절연막은 상기 격리 절연막에 대하여 실질적으로 동일한 식각비를 갖는 물질막으로 형성되고 상기 격리 절연막과 실질적으로 동일한 레벨에 위치하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 홀 절연막을 형성한 후에, 상기 홀 절연막 및 상기 격리 절연막의 상부면들이 실질적으로 상기 반도체 기둥들의 상부면들과 동일한 레벨에 위치하는 경우 에,
    상기 셀 어레이 영역을 가로지르며 상기 홀 절연막 및 상기 격리 절연막과 교차하는 개구부를 갖는 제2 포토레지스트 패턴을 형성하고,
    상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 홀 절연막 및 상기 격리 절연막을 부분 식각하고,
    상기 제2 포토레지스트 패턴들을 제거하는 것을 더 포함하는 반도체 기억 소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 게이트 구조체 양옆에 위치하는 상기 반도체 기둥들 내에 소스/드레인 영역들을 형성하고,
    상기 소스/드레인 영역들을 갖는 기판 상에 제1 층간절연막을 형성하고,
    상기 제1 층간절연막 상에 비트라인들을 형성하는 것을 더 포함하되, 상기 비트라인들의 각각은 상기 소스/드레인 영역들 중 선택된 하나의 영역을 가로지르면서 상기 소스/드레인 영역들 양 옆에 위치한 상기 홀 절연막 및 상기 격리 절연막과 중첩되도록 연장된 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 8 항에 있어서,
    상기 게이트 구조체를 갖는 기판 상에 제2 층간절연막을 형성하고,
    상기 제2 층간절연막을 관통하며 상기 게이트 구조체 양옆에 위치한 반도체 기둥들 중 선택된 하나의 영역에 연결된 스토리지 콘택 구조체를 형성하고,
    상기 제2 층간절연막 상에 상기 콘택 구조체와 전기적으로 연결된 커패시터 또는 비휘발성 데이터 저장 요소 구조체(data storage element structure)를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  21. 반도체 기판;
    상기 반도체 기판 내에 제공되어 제1 영역을 한정하는 소자분리막;
    상기 제1 영역 내에 상기 제1 영역과 자기정렬되고 서로 이격되도록 배치되며 그 각각의 내부에 적어도 하나의 리세스된 홀을 갖는 복수개의 반도체 기둥들; 및
    상기 반도체 기둥들을 가로지르며 상기 소자분리막 상으로 연장된 적어도 하나의 게이트 구조체를 포함하되, 상기 게이트 구조체는 상기 홀들을 가로지르는 것을 특징으로 하는 반도체소자.
  22. 제 21 항에 있어서,
    상기 반도체 기둥들 사이에 개재된 버퍼 절연막 패턴을 더 포함하되, 상기 버퍼 절연막 패턴은 상기 소자분리막의 하부면보다 높은 레벨에 위치하는 하부면을 갖고 상기 게이트 구조체 하부에 위치하는 것을 특징으로 하는 반도체 소자.
  23. 제 22 항에 있어서,
    상기 게이트 구조체 하부에 위치하는 상기 버퍼 절연막 패턴 및 상기 소자분리막은 상기 반도체 기둥들의 상부면 보다 낮은 레벨에 위치하는 상부면들을 갖는 것을 특징으로 하는 반도체 소자.
  24. 제 21 항에 있어서,
    상기 홀들은 상기 소자분리막의 하부면보다 높은 바닥면을 갖는 것을 특징으로 하는 반도체 소자.
  25. 제 21 항에 있어서,
    상기 반도체 기둥들 사이에 위치하는 기판의 표면은 상기 소자분리막의 하부면보다 높은 것을 특징으로 하는 반도체 소자.
  26. 제 21 항에 있어서,
    상기 게이트 구조체는 상기 반도체 기둥들의 외측벽들 및 상부면들, 상기 홀들의 내벽들, 및 상기 반도체 기둥들 사이에 위치하는 기판을 덮으면서 가로지르는 것을 포함하는 반도체소자.
  27. 제 21 항에 있어서,
    상기 반도체 기둥들 사이에 배치된 격리 절연막 패턴을 더 포함하되, 상기 격리 절연막 패턴은 상기 소자분리막과 실질적으로 동일한 레벨에 위치하며 상기 게이트 구조체 하부에 위치하는 것을 특징으로 하는 반도체 소자.
  28. 제 27 항에 있어서,
    상기 게이트 구조체 하부에 위치하는 상기 격리 절연막 패턴은 상기 반도체 기둥들의 상부면보다 낮은 레벨에 위치하는 상부면을 갖는 것을 특징으로 하는 반도체 소자.
  29. 제 27 항에 있어서,
    상기 게이트 구조체들 양 옆에 위치한 반도체 기둥들에 제공된 소스/드레인 영역들;
    상기 소스/드레인 영역들 상에 제공된 층간절연막; 및
    상기 층간절연막 상에 제공된 비트라인들을 더 포함하되, 상기 비트라인들의 각각은 상기 소스/드레인 영역들 중 선택된 하나의 영역을 가로지르면서 상기 격리 절연막 패턴과 중첩되도록 연장된 것을 특징으로 하는 반도체 소자.
  30. 제 27 항에 있어서,
    상기 홀들 내에 배치된 홀 절연막 패턴들을 더 포함하되, 상기 홀 절연막 패턴들은 상기 격리 절연막 패턴과 동일한 레벨에 위치하고 상기 게이트 구조체 하부에 위치하는 것을 특징으로 하는 반도체 소자.
  31. 제 30 항에 있어서,
    상기 게이트 구조체 양옆에 위치한 반도체 기둥들의 각각에 제공된 소스/드레인 영역들;
    상기 소스/드레인 영역들을 갖는 기판 상에 제공된 층간절연막; 및
    상기 층간절연막 상에 제공된 비트라인들을 더 포함하되, 상기 비트라인들은 상기 소스/드레인 영역들 중 선택된 하나의 영역을 가로지르면서 상기 홀 절연막 패턴과 중첩되고 상기 격리 절연막 패턴과 중첩되도록 연장된 것을 특징으로 하는 반도체 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130122399A (ko) * 2012-04-30 2013-11-07 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100675288B1 (ko) * 2005-11-04 2007-01-29 삼성전자주식회사 다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들및 그에 의해 제조된 반도체 소자들
KR100782488B1 (ko) * 2006-08-24 2007-12-05 삼성전자주식회사 매립 배선들을 갖는 반도체소자 및 그 제조방법
JP2008078381A (ja) * 2006-09-21 2008-04-03 Elpida Memory Inc 半導体装置及びその製造方法
JP2009054956A (ja) * 2007-08-29 2009-03-12 Toshiba Corp 半導体メモリ
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US8507996B2 (en) * 2009-09-22 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Block contact plugs for MOS devices
JP2012089567A (ja) * 2010-10-15 2012-05-10 Toshiba Corp 不揮発性抵抗変化素子
JP2012204799A (ja) * 2011-03-28 2012-10-22 Toshiba Corp 半導体記憶装置及びその製造方法
US9583398B2 (en) * 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
KR102067171B1 (ko) 2013-02-14 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9508801B2 (en) 2015-01-08 2016-11-29 International Business Machines Corporation Stacked graphene field-effect transistor
TWI704647B (zh) * 2015-10-22 2020-09-11 聯華電子股份有限公司 積體電路及其製程
TWI704690B (zh) * 2016-08-15 2020-09-11 聯華電子股份有限公司 半導體裝置以及其製作方法
TWI629431B (zh) * 2017-02-17 2018-07-11 隆達電子股份有限公司 框架、應用其的發光裝置以及應用其的發光裝置的製作方法
WO2019059894A1 (en) * 2017-09-19 2019-03-28 Intel Corporation MULTICHANNEL VERTICAL TRANSISTOR FOR INTEGRATED NONVOLATILE MEMORY
KR102746120B1 (ko) * 2019-03-11 2024-12-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11328957B2 (en) * 2020-02-25 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20230326924A1 (en) * 2022-04-12 2023-10-12 Globalfoundries U.S. Inc. Structure having different gate dielectric widths in different regions of substrate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050041704A (ko) * 2003-10-31 2005-05-04 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
KR20050081686A (ko) * 2004-02-16 2005-08-19 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성 방법
KR100513405B1 (ko) 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872647B1 (en) * 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
US7355253B2 (en) * 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
KR100555518B1 (ko) * 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
KR100578130B1 (ko) * 2003-10-14 2006-05-10 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
US7018551B2 (en) * 2003-12-09 2006-03-28 International Business Machines Corporation Pull-back method of forming fins in FinFets
US7564105B2 (en) * 2004-04-24 2009-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-plannar and FinFET-like transistors on bulk silicon
US6970372B1 (en) * 2004-06-29 2005-11-29 International Business Machines Corporation Dual gated finfet gain cell
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
KR100612419B1 (ko) * 2004-10-19 2006-08-16 삼성전자주식회사 핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및그 형성 방법
TWI277210B (en) * 2004-10-26 2007-03-21 Nanya Technology Corp FinFET transistor process
US7265059B2 (en) * 2005-09-30 2007-09-04 Freescale Semiconductor, Inc. Multiple fin formation
KR100675288B1 (ko) * 2005-11-04 2007-01-29 삼성전자주식회사 다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들및 그에 의해 제조된 반도체 소자들
KR100912965B1 (ko) * 2007-12-24 2009-08-20 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050041704A (ko) * 2003-10-31 2005-05-04 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
KR100513405B1 (ko) 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
KR20050081686A (ko) * 2004-02-16 2005-08-19 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130122399A (ko) * 2012-04-30 2013-11-07 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자

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