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KR100554514B1 - 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법. - Google Patents

반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법. Download PDF

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KR100554514B1
KR100554514B1 KR1020030097427A KR20030097427A KR100554514B1 KR 100554514 B1 KR100554514 B1 KR 100554514B1 KR 1020030097427 A KR1020030097427 A KR 1020030097427A KR 20030097427 A KR20030097427 A KR 20030097427A KR 100554514 B1 KR100554514 B1 KR 100554514B1
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Abstract

셀 영역에는 미세한 선폭을 갖는 반복적인 패턴을 형성하고, 페리 영역에는 상대적으로 큰 선폭을 갖는 패턴들을 형성하는 방법이 개시되어 있다. 메모리 셀 영역 및 페리 영역이 구분되고, 패터닝 대상막이 형성된 반도체 기판을 제공한다. 상기 패터닝 대상막상의 셀 영역에만 라인형의 버퍼 패턴을 형성한다. 상기 셀 영역의 버퍼 패턴 측벽에 측벽 스페이서를 형성하고, 상기 페리 영역 상에는 하드 마스크막을 남긴다. 상기 남아있는 버퍼 패턴을 제거한다. 상기 측벽 스페이서를 분리시켜 셀 하드 마스크 패턴을 형성하고, 상기 페리 영역 상에는 하드 마스크 패턴을 형성한다. 이어서, 상기 셀 및 페리 하드 마스크 패턴을 이용하여 반도체 장치의 미세 패턴을 형성한다. 따라서, 종래의 사진 공정에서 발생하는 문제들을 최소화하면서 미세 패턴을 형성할 수 있다.

Description

반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트 형성 방법.{Method for forming pattern and gate electrode in semiconductor processing}
도 1a 내지 도 8a/b는 본 발명의 제1 실시예에 따른 I형 SRAM 장치의 게이트 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 9a/b 내지 도 11는 본 발명의 제2 실시예에 따른 I형 SRAM 장치의 게이트 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 12a/b 내지 도 20a/b는 본 발명의 제3 실시예에 따른 I형 SRAM 장치의 게이트 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 14 : 게이트 산화막
16 : 폴리실리콘막 18 : 버퍼막
22a : 셀 게이트 하드 마스크 패턴 24a : 페리 게이트 하드 마스크 패턴
32 : 셀 게이트 패턴 34 : 페리 게이트 패턴
본 발명은 반도체 장치에서 패턴 형성 방법에 관한 것이다. 보다 상세하게 는, 반도체 장치에서 셀 영역에는 미세한 선폭을 갖는 반복적인 패턴을 형성하고, 페리 영역에는 상대적으로 큰 선폭을 갖는 패턴들을 형성하는 방법에 관한 것이다.
미세 회로를 제조하기 위해서는, 실리콘 기판 상의 작은 영역에 불순물을 정확하게 조절하여 주입하고, 기판 상에 패턴들을 형성하고 상기 패턴들이 상호 연결되어 소자 및 VLSI(very large scale integration) 회로를 형성하여야 한다. 상기 불순물 주입 영역 또는 패턴 형성을 위한 식각 영역 등을 정의하기 위하여 일반적으로 사진(photolithography)공정을 수행한다.
상기 사진 공정을 간단히 설명하면, 웨이퍼 또는 박막 상에 감광성 포토레지스트를 코팅하고, 자외선, 전자선 또는 X-선 등을 설계된 마스크를 통해 포토레지스트막으로 조사하여 이를 선택적으로 노광시킨 다음 현상하여 상기 마스크 패턴과 동일하거나 반대인 패턴을 갖는 포토레지스트 패턴을 얻게 된다. 상기 포토레지스트 패턴은 기판을 보호하게 되고, 상기 포토레지스트가 제거된 부분은 웨이퍼 표면 또는 박막 상에 각종 부가 공정을 수행할 수 있게 된다.
상기 포토레지스트 패턴을 식각 마스크로 사용하는 경우에는, 상기 포토레지스트 패턴을 형성한 이 후에 상기 포토레지스트 패턴에 의해 노출된 막을 식각하여 원하는 패턴을 형성한다.
상기 사진 공정을 이용하여 반도체 소자 구조를 형성할 시에는 필연적으로 다음과 같은 문제들이 발생된다. 첫째, 포토레지스트의 노광 시에 샷 내에서 노광 조건이 미세하게 차이가 발생하여 각각 칩에서 선폭 차이(On Chip CD Variation)가 발생한다. 둘째, 포토레지스트의 노광 시에 각 샷들 간에 노광 조건들이 미세하게 차이가 발생하여 웨이퍼의 각 영역별로 선폭 차이(On Wafer CD Variation)가 발생한다. 셋째, 사진 공정 이 후 식각 공정을 수행할 때, 상기 포토레지스트가 불균일하게 식각됨에 따라 라인 가장자리가 거칠어지는 현상(line edge roughness)이 발생한다.
상기 설명한 문제들은 최근의 초고집적화된 반도체 메모리 장치를 형성할 시에 각 셀의 패턴들 간에 선폭의 산포가 증가되는 중요한 요인이 되고 있다. 상기 패턴들 간에 선폭이 불균일해짐에 따라, 칩 내 또는 웨이퍼 내에서의 각 단위 소자들의 특성 산포가 증가되어 반도체 메모리 장치의 불량을 유발시킨다. 또한, 상기 포토레지스트의 불균일한 식각으로 인해 소자의 쇼트 채널 특성을 열화시키며, 이는 게이트 사이즈 축소에 의해 그 영향성이 더욱 커지고 있다.
따라서, 최근의 초고집적화된 반도체 제조 공정에서는 사진 공정을 이용하는 기술보다 더욱 미세한 제어가 가능한 패터닝 방법이 요구되고 있다.
일 예로, 노광 기술의 해상도 한계보다 미세한 피치를 갖는 라인 엔드 스페이스 패턴을 형성하는 공정은 일본 공개 특허 2002-280388호에 개시되어 있다. 구체적으로, 제1 절연막 패턴의 측벽에 제2 절연막을 형성하고, 상기 제1 절연막을 제거한후, 상기 제2 절연막을 마스크로 하여 식각 공정을 수행하여 패턴을 형성한다. 그러나, 상기 제2 절연막을 마스크로 하는 경우, 기판 전 영역에서 동일한 선폭을 갖는 패턴들이 형성되므로, 국부적으로 상기 제2 절연막의 선폭보다 넓은 선폭을 갖는 패턴들을 형성하는 것이 불가능하다. 또한, 상기 제1 절연막 측벽 형상에 의해 제2 절연막 형상이 결정되므로 다양한 형상을 갖는 패턴을 구현할 수 없 다.
따라서, 본 발명의 제1 목적은 반도체 장치의 각 영역별로 다른 선폭을 갖는 미세 패턴을 형성하는 방법을 제공하는데 있다.
본 발명의 제2 목적은 반도체 장치의 각 영역별로 다른 선폭을 갖는 게이트 전극 패턴을 형성하는 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은, 메모리 셀 영역 및 페리 영역이 구분되고, 패터닝 대상막이 형성된 반도체 기판을 제공한다. 상기 패터닝 대상막 상에 버퍼막을 형성한다. 상기 버퍼막을 사진 식각 공정에 의해 패터닝하여, 상기 메모리 셀 영역에만 라인형의 버퍼 패턴을 형성하고, 상기 페리 영역에는 상기 버퍼막을 제거한다. 상기 버퍼 패턴 및 패터닝 대상막 상에 하드 마스크막을 형성한다. 상기 셀 영역의 상기 하드 마스크막을 선택적으로 이방성 식각하여, 상기 셀 영역의 버퍼 패턴 측벽에 측벽 스페이서를 형성하고, 상기 페리 영역 상에는 하드 마스크막을 남긴다. 상기 남아있는 버퍼 패턴을 제거한다. 상기 측벽 스페이서 및 하드 마스크막에 사진 식각 공정을 수행하여, 라인형의 측벽 스페이서를 분리시켜 셀 하드 마스크 패턴을 형성하고, 상기 페리 영역 상에는 하드 마스크 패턴을 형성한다. 이어서, 상기 셀 및 페리 하드 마스크 패턴을 이용하여 상기 패터닝 대상막을 식각하여 반도체 장치의 미세 패턴을 형성한다.
상기 메모리 셀 영역은 메모리 장치의 단위 기억 소자들이 형성되는 부위이 므로 선폭이 동일한 패턴들이 반복적으로 구비되고, 상기 페리 영역은 메모리 장치의 각 기억 소자들을 구동시키기 위한 주변 회로들이 형성되는 부위이므로 각 패턴들의 선폭이 동일하지 않으며 상기 셀 영역에 비해 상대적으로 패턴의 선폭이 크다.
상기 측벽 스페이서의 선폭은 포토리소그라피에 의해 패터닝되는 한계 선폭보다 더 작은 선폭을 갖도록 형성할 수 있다.
상기 버퍼막은 상기 하드 마스크막과의 식각 선택비가 높은 물질로 형성한다. 상기 하드 마스크막은 상기 패터닝 대상막 및 버퍼막과의 식각 선택비가 높은 물질로 형성한다. 예컨대, 상기 버퍼막은 실리콘 산화막 또는 폴리실리콘막으로 형성할 수 있다.
상기 패터닝 대상막과 상기 버퍼막이 동일한 물질로 형성되는 경우에는, 상기 패터닝 대상막 및 버퍼막을 구분시키기 위해 상기 패터닝 대상막 및 버퍼막 사이 계면에 상기 패터닝 대상막과 식각 선택비가 높은 물질을 더 증착시킨다.
상기 하드 마스크막은 상기 패터닝 대상막 및 버퍼막과의 식각 선택비가 높은 물질로 형성한다. 예컨대, 상기 하드 마스크막은 실리콘 산화 질화막 또는 실리콘 산화막으로 형성한다.
상기 패터닝 대상막은 게이트 전극막, 필드 영역의 실리콘 기판 또는 금속 배선 형성용 금속막을 포함한다. 즉, 상기 설명한 방법을 적용하여, 게이트 전극 패턴, 액티브/ 필드 패턴 또는 금속 패턴을 형성할 수 있다. 구체적으로, 스트레이트 액티브를 갖는 I형 SRAM 장치의 셀 게이트 및 액티브/ 필드 패턴 및 금속 배선 을 형성하는데 적용할 수 있다.
상기 셀 하드 마스크 패턴은 상기 버퍼 패턴의 양측벽에 각각 형성되므로, 상기 셀 영역에 형성되는 미세 패턴들은 한 쌍의 패턴이 일정 간격을 두고 각각 형성된다. 즉, 반도체 공정에서, 셀 영역에 형성되는 미세 패턴들이 한 쌍의 패턴이 일정 간격을 두고 배치되어 있는 경우에 한해 상기 방법을 적용할 수 있다. 또한, 페리 하드 마스크 패턴은 형상의 제약없이 형성할 수 있으므로, 상기 페리 영역에 요구되는 설계된 미세 패턴들을 형성할 수 있다.
또 다른 방법으로, 상기한 제1 목적을 달성하기 위하여 본 발명은, 메모리 셀 영역 및 페리 영역이 구분되고, 패터닝을 수행하기 위한 패터닝 대상막이 형성된 반도체 기판을 제공한다. 상기 패터닝 대상막 상에 버퍼막을 형성한다. 상기 버퍼막을 사진 식각 공정에 의해 패터닝하여, 상기 메모리 셀 영역에만 라인형의 버퍼 패턴을 형성하고, 상기 페리 영역에는 상기 버퍼막을 제거한다. 상기 버퍼 패턴 측벽에 측벽 스페이서를 형성한다. 상기 남아있는 버퍼 패턴을 제거한다. 상기 측벽 스페이서를 포함하는 결과물 상에, 하드 마스크막을 형성한다. 상기 셀 영역의 하드 마스크막 및 측벽 스페이서의 소정 부위만이 식각되도록 사진 식각 공정을 수행하여, 상기 라인형의 측벽 스페이서를 분리시킨다. 상기 페리 영역의 하드 마스크막은 패터닝하고, 상기 셀 영역의 하드 마스크는 전면 식각하여, 셀 하드 마스크 패턴 및 페리 하드 마스크 패턴을 동시에 형성한다. 상기 셀 및 페리 하드 마스크 패턴을 이용하여 상기 패터닝 대상막을 식각한다.
상기 측벽 스페이서의 선폭은 포토리소그라피에 의해 패터닝되는 한계 선폭 보다 더 작은 선폭을 갖도록 형성할 수 있다.
상기 버퍼막은 상기 하드 마스크막과의 식각 선택비가 높은 물질로 형성한다. 상기 하드 마스크막은 상기 패터닝 대상막 및 버퍼막과의 식각 선택비가 높은 물질로 형성한다. 예컨대, 상기 버퍼막은 실리콘 산화막 또는 폴리실리콘막으로 형성할 수 있다.
상기 패터닝 대상막과 상기 버퍼막이 동일한 물질로 형성되는 경우에는, 상기 패터닝 대상막 및 버퍼막을 구분시키기 위해 상기 패터닝 대상막 및 버퍼막 사이 계면에 상기 패터닝 대상막과 식각 선택비가 높은 물질을 더 증착시킨다.
상기 하드 마스크막은 상기 패터닝 대상막 및 버퍼막과의 식각 선택비가 높은 물질로 형성한다. 예컨대, 상기 하드 마스크막은 실리콘 산화 질화막 또는 실리콘 산화막으로 형성한다.
상기 패터닝 대상막은 게이트 전극막, 필드 영역의 실리콘 기판 또는 금속 배선 형성용 금속막을 포함한다.
상기 방법들에 의하면, 각 영역별로 서로 다른 선폭을 갖는 패턴들을 형성할 수 있으며, 사진 공정에 의해 형성될 수 있는 한계 선폭 이하의 패턴을 형성할 수 있다. 또한, 사진 공정에 의해 발생되는 각 패턴의 선폭 산포 문제들을 최소화하면서 패턴들을 형성할 수 있다. 더구나, 상기 하드 마스크막은 포토레지스트에 비해 균일한 식각 특성이 확보되므로, 불균일한 식각 특성에 의해 발생되는 라인 에지 러프니스를 최소화할 수 있다.
상기한 제2 목적을 달성하기 위하여 본 발명은, 메모리 셀 영역 및 페리 영 역이 구분된 기판 상에 게이트 산화막 및 게이트 전극막을 형성한다. 상기 게이트 전극막 상에 버퍼막을 형성한다. 상기 버퍼막을 사진 식각 공정에 의해 패터닝하여, 상기 메모리 셀 영역에만 라인형의 버퍼 패턴을 형성하고, 상기 페리 영역에는 상기 버퍼막을 제거한다. 상기 버퍼 패턴 및 게이트 전극막 상에 하드 마스크막을 형성한다. 상기 셀 영역을 선택적으로 이방성 식각하여, 상기 셀 영역의 버퍼 패턴 측벽에 측벽 스페이서를 형성하고, 상기 페리 영역 상에는 하드 마스크막을 남긴다. 상기 남아있는 버퍼 패턴을 제거한다. 상기 측벽 스페이서 및 하드 마스크막에 사진 식각 공정을 수행하여, 라인형의 측벽 스페이서를 분리시켜 셀 게이트 패터닝을 위한 셀 하드 마스크 패턴을 형성하고, 상기 페리 영역 상에는 페리 게이트 패터닝을 위한 페리 하드 마스크 패턴을 형성한다. 이어서, 상기 셀 및 페리 하드 마스크 패턴을 이용하여 상기 게이트 전극막을 식각한다.
또 다른 방법으로, 상기한 제2 목적을 달성하기 위하여 본 발명은, 메모리 셀 영역 및 페리 영역이 구분된 기판 상에 게이트 산화막 및 게이트 도전막을 형성한다. 상기 게이트 도전막 상에 버퍼막을 형성한다. 상기 버퍼막을 사진 식각 공정에 의해 패터닝하여, 상기 메모리 셀 영역에만 라인형의 버퍼 패턴을 형성하고, 상기 페리 영역에는 상기 버퍼막을 제거한다. 상기 버퍼 패턴 측벽에 측벽 스페이서를 형성한다. 상기 남아있는 버퍼 패턴을 제거한다. 상기 측벽 스페이서를 포함하는 결과물 상에, 하드 마스크막을 형성한다. 상기 셀 영역의 하드 마스크막 및 측벽 스페이서의 소정 부위만이 식각되도록 사진 식각 공정을 수행하여, 상기 라인형의 측벽 스페이서를 분리시킨다. 상기 페리 영역의 하드 마스크막은 패터닝하고, 상기 셀 영역의 하드 마스크는 전면 식각하여, 셀 하드 마스크 패턴 및 페리 하드 마스크 패턴을 동시에 형성한다. 상기 셀 및 페리 하드 마스크 패턴을 이용하여 상기 게이트 도전막을 식각하는 단계를 수행한다.
상기 방법들에 의하면, 셀 영역에는 미세한 선폭을 갖는 게이트 패턴을 형성하고, 페리 영역에서는 상대적으로 큰 선폭을 갖는 게이트 패턴들을 형성할 수 있다. 또한, 사진 공정에 의해 발생되는 각 패턴의 선폭 산포 문제 및 라인 에지 러프니스를 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1 내지 도 8a/b는 본 발명의 제1 실시예에 따른 I형 SRAM 장치의 게이트 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 각 a도는 I형 SRAM 장치의 게이트 제조 방법을 설명하기 위한 평면도들이고, 각 b도는 각 a도에서 A-A' 선으로 절단한 단면도들이다.
도 1a를 참조하면, 단위 기억 소자들이 형성되는 셀 영역 및 단위 기억 소자들을 구동시키기 위한 주변회로들이 형성되는 페리 영역을 포함하는 반도체 기판을 구비한다. 상기 반도체 기판에서 P모스 트렌지스터가 형성될 영역에 선택적으로 N형 불순물을 주입하여 N-웰 영역을 형성한다.
상기 N-웰 영역이 형성되어 있는 기판 상에 통상의 소자 분리 공정에 의해 액티브 영역 및 필드 영역을 구분한다.
구체적으로, 상기 기판 상에 패드 산화막, 실리콘 질화막 및 반사 방지막을 형성한다. 상기 반사 방지막은 실리콘 산화 질화물(SiON)로 형성한다. 이어서, 상기 실리콘 질화막 상에 제1 포토레지스트막을 코팅한다. 상기 제1 포토레지스트막 상에 노광 마스크를 개재한 후 노광 공정을 수행하고 현상하여 제1 포토레지스트 패턴을 형성한다.
이어서, 상기 제1 포토레지스트 패턴을 식각 마스크로 하여 상기 반사 방지막 및 실리콘 질화막을 식각하여 실리콘 질화막 패턴 및 반사 방지막 패턴을 형성한다. 상기 실리콘 질화막 패턴 및 반사 방지막 패턴을 하드 마스크로 이용하여 패드 산화막 및 실리콘 기판을 식각하여 필드 영역을 정의하는 트렌치를 형성한다. 상기 식각 공정 및 식각 공정 이 후의 세정 공정 시에 상기 반사 방지막 패턴은 제거된다. 상기 트렌치를 실리콘 산화막으로 매립한 후, 상기 실리콘 질화막 패턴이 노출되도록 연마하여 필드 산화막(12)을 형성한다.
이어서, 상기 실리콘 질화막 패턴 및 패드 산화막을 제거하여 액티브 및 필드 영역을 정의한다. 도시된 바와 같이, 상기 액티브 패턴(11)은 서로 평행한 직선 형태를 갖는다.
도 2a 및 도 2b를 참조하면, 상기 직선형 액티브 패턴(11)이 형성되어 있는 기판(10) 상에 10 내지 300Å 정도의 두께로 게이트 산화막(14)을 형성한다. 이어서, 상기 게이트 산화막(14)상에 게이트 전극막으로 제공되는 폴리실리콘막(16)을 형성한다. 도시하지는 않았으나, 상기 폴리실리콘막(16) 상에 금속 실리사이드막을 더 형성할 수도 있다.
상기 폴리실리콘막(16) 상에 버퍼막(18)을 형성한다. 상기 버퍼막(18)은 상기 폴리실리콘막과의 식각 선택비가 높은 막으로서 형성하는 것이 바람직하다. 예컨대, 상기 버퍼막(18)은 실리콘 산화물로 형성할 수 있다. 상기 버퍼막(18)의 두께에 따라, 상기 폴리 실리콘막을 패터닝하기 위한 셀 하드 마스크 패턴의 두께가 결정된다.
상기 버퍼막(18) 상에 제2 포토레지스트막을 코팅한다. 상기 셀 영역 상에 형성되어 있는 상기 제2 포토레지스트막을 선택적으로 패터닝하고, 상기 페리 영역 상에 형성되어 있는 상기 제2 포토레지스트막은 완전히 제거하여, 상기 셀 영역에 형성된 버퍼막 상에만 제2 포토레지스트 패턴(20)을 형성한다. 이 때, 상기 제2 포토레지스트 패턴(20)은 상기 제2 포토레지스트 패턴(20) 양측 아래로 한 쌍의 게이트 전극 패턴이 형성될 수 있도록, 설계된 게이트 패턴들 사이에 위치되도록 한다.
도 3a 및 3b를 참조하면, 상기 제2 포토레지스트 패턴(20)을 식각 마스크로 상기 버퍼막(18)을 식각하여, 상기 셀 영역의 폴리실리콘막(16)상에 라인형의 버퍼 패턴(18a)을 형성한다. 상기 공정을 수행하면, 상기 셀 영역에서 버퍼 패턴(18a)이 형성된 부위를 제외하고는 나머지의 버퍼막(18)이 모두 제거되어 상기 폴리실리콘막(16)의 상부면이 노출된다. 상기 버퍼 패턴(18a)의 선폭 및 상기 버퍼 패턴(18a)들 간의 간격에 따라 상기 설계된 게이트 패턴들 간의 간격을 조절할 수 있다. 즉, 상기 버퍼 패턴(18a)의 선폭이 감소되면, 상기 버퍼 패턴(18a)의 양측 아래로 형성되는 한 쌍의 게이트 패턴들 간의 간격이 감소된다. 또한, 상기 버퍼 패턴(18a)들 간의 간격이 감소되면, 상기 버퍼 패턴(18a) 양측 아래로 형성되는 한 쌍의 게이트 패턴으로 이루어진 게이트 패턴군(group)들 간의 간격이 감소된다.
도 4a 내지 도 4b를 참조하면, 상기 폴리실리콘막(16) 및 버퍼 패턴(18a) 상에 하드 마스크막을 형성한다. 상기 하드 마스크막은 상기 폴리실리콘막(16)을 게이트 전극으로 패터닝하기 위한 마스크를 형성하기 위해 제공되는 막이다. 따라서, 상기 하드 마스크막은 상기 버퍼 패턴(18a)과 식각 선택비가 높을 뿐 아니라, 상기 폴리실리콘막(16)과의 식각 선택비도 높은 물질로서 형성하여야 한다. 예컨대, 상기 하드 마스크막은 실리콘 산화 질화물 또는 실리콘 질화물로 형성할 수 있다.
상기 하드 마스크막의 두께는 사진 공정에 의해 형성할 수 있는 패턴의 한계 선폭보다 더 작게 제어할 수 있다. 또한, 증착 공정은 사진 공정에 비해 공정 안정성이 뛰어나므로 증착되는 막의 두께 및 특성 산포가 상대적으로 작다.
상기 하드 마스크막상에 제3 포토레지스트를 코팅한다. 이어서, 상기 페리 영역을 마스킹하기 위해 상기 페리 영역에는 상기 제3 포토레지스트막을 남기고, 상기 셀 영역에는 상기 제3 포토레지스트막이 모두 제거되는 상기 제3 포토레지스트 패턴(21)을 형성한다.
이어서, 상기 하드 마스크막을 이방성 식각하여 상기 버퍼 패턴의 측벽에 선택적으로 스페이서(22)를 형성한다. 상기 이방성 식각 공정을 수행하면, 도시된 바와 같이, 상기 셀 영역의 버퍼 패턴(18a)의 측벽에는 스페이서(22)가 형성되고, 상기 페리 영역은 상기 제3 포토레지스트 패턴(21)에 의해 마스킹되어 상기 하드 마스크막(24)이 그대로 남아있게 된다.
도 5a 내지 도 5b를 참조하면, 상기 버퍼 패턴(18a)을 선택적으로 제거한다. 상기 버퍼 패턴(18a)은 건식 식각 또는 습식 식각에 의해 제거할 수 있다. 상기 버퍼 패턴(18a)을 선택적으로 제거하면, 상기 셀 영역에는 상기 버퍼 패턴(18a)의 측벽에 형성되었던 스페이서(22)만이 남게된다. 또한, 상기 페리 영역에는 상기 버퍼 패턴(18a)이 형성되어 있지 않았으므로 상기 하드 마스크막(24)이 그대로 남게된다.
도 6a 내지 도 6b를 참조하면, 상기 스페이서(22), 하드 마스크막(24) 및 폴리실리콘막(16) 상에 제4 포토레지스트를 코팅한다. 이어서, 사진 공정에 의해, 상기 셀 영역에는 상기 스페이서(22)를 셀 게이트 형성용 하드 마스크로 형성하기 위하여 상기 제4 포토레지스트를 패터닝하고, 상기 페리 영역에는 상기 하드 마스크막(24)을 상기 페리 게이트 형성용 하드 마스크를 패터닝하기 위하여 상기 제4 포토레지스트를 패터닝하여, 상기 셀 및 페리 영역에 제4 포토레지스트 패턴(30)을 형성한다.
I형 SRAM의 셀 게이트는 하부의 직선형 액티브 패턴에 수직하게 배치되는 섬 형 독립 패턴으로 이루어진다. 그런데, 상기 스페이서(22)는 긴 라인 형상을 갖는다. 때문에, 상기 스페이서(22)를 셀 게이트 형성용 하드 마스크로 패터닝하기 위해서는, 상기 라인 형상을 갖는 스페이서(22)를 상기 액티브 영역과 수직한 방향으로 분리된 독립 패턴으로 형성되도록 소정 부위를 식각하여야 한다.
이를 위해, 상기 셀 영역에 형성되는 제4 포토레지스트 패턴(30)은 상기 라인형의 스페이서(22)가 섬형 독립 패턴을 갖는 셀 게이트 형상과 동일한 형태를 갖도록하기 위해 상기 라인형의 스페이서(22)가 분리되어야 할 부위만을 선택적으로 노출시킨다. 또한, 상기 페리 영역에는 설계된 페리 게이트 형상이 구현되도록 제4 포토레지스트 패턴(30)을 형성한다.
도 7a 및 도 7b를 참조하면, 상기 제4 포토레지스트 패턴(30)을 식각 마스크로하여, 상기 스페이서(22) 및 하드 마스크막(24)을 선택적으로 식각한다. 상기 식각 공정에 의하면, 상기 셀 영역에 형성되어 있던 스페이서(22)는 셀 게이트 하드 마스크 패턴(22a)으로 형성되고, 상기 페리 영역에 형성되어 있던 하드 마스크막(24)은 페리 게이트 하드 마스크 패턴(24a)으로 형성된다. 상기 셀 게이트 하드 마스크 패턴(22a)은 상기 페리 게이트 하드 마스크 패턴(24a)에 비해 작은 선폭을 갖도록 형성된다.
상기 설명한 공정들을 수행하면, 사진 공정의 한계 선폭 이하의 선폭을 갖는 셀 게이트 하드 마스크 패턴(22a)을 형성할 수 있으며, 동시에 반복 패턴 형상을 갖지 않고 다양한 형상을 갖는 페리 게이트 하드 마스크 패턴(24a)을 형성할 수 있다. 또한, 상기 셀 게이트 하드 마스크 패턴(22a)의 경우 종래의 사진 공정에 의해 형성되는 것이 아니라, 증착 및 이방성 식각 공정을 주 공정으로 하여 형성하기 때문에 사진 공정 시에 발생하는 패턴의 선폭 산포 문제 및 라인 에지 러프니스를 최소화할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 셀 및 페리 게이트 형성용 하드 마스크막(22a, 24a)을 식각 마스크로하여, 상기 폴리실리콘막(16)을 식각하여 셀 및 페리 게이트 패턴(32, 34)을 동시에 형성한다. 이어서, 상기 남아있는 셀 및 페리 게이트 형성용 하드 마스크 패턴(22a, 24a)을 제거한다.
실시예 2
도 9a/b 내지 도 11는 본 발명의 제2 실시예에 따른 I형 SRAM 장치의 게이트 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 이하에서 설명하는 제2 실시예에 따른 방법은 게이트 전극막과 버퍼막 사이에 계면막을 추가하는 것을 제외하고는 상기 제1 실시예의 방법과 매우 유사하다.
도 9a 및 도 9b를 참조하면, 상기 제1 실시예의 도 1에서 설명한 것과 동일한 공정을 수행하여, 단위 기억 소자들이 형성되는 셀 영역 및 단위 기억 소자들을 구동시키기 위한 주변회로들이 형성되는 페리 영역을 포함하는 반도체 기판(10)에 액티브 영역 및 필드 영역을 정의한다. 상기 액티브 패턴은 서로 평행한 직선 형태를 갖는다.
이어서, 상기 직선형 액티브 패턴이 형성되어 있는 기판(10) 상에 10 내지 300Å 정도의 두께로 게이트 산화막(14)을 형성한다. 이어서, 상기 게이트 산화막(14)상에 게이트 전극으로 제공하기 위한 제1 폴리실리콘막(16)을 형성한다. 도시하지는 않았으나, 상기 제1 폴리실리콘막(16) 상에 금속 실리사이드막을 더 형성할 수도 있다.
상기 제1 폴리실리콘막(16) 상에 계면막(40)을 형성한다. 상기 계면막(40)은 상기 제1 폴리실리콘막(16)과 이 후에 상기 계면막(40) 상에 형성되는 버퍼막(42)을 서로 구분하기 위하여 형성된다. 상기 계면막(40)은 상기 제1 폴리실리콘막(16)과의 식각 선택비가 높은 물질로서 형성하여야 한다. 상기 계면막(40)은 예컨대 실리콘 산화물로 형성할 수 있다.
상기 계면막(40) 상에 버퍼막(42)으로서 제2 폴리실리콘막(42)을 형성한다. 즉, 상기 버퍼막은 하부의 게이트 전극막과 동일한 물질로 형성한다. 때문에, 상기 제1 폴리실리콘막(16)과 상기 버퍼막으로 제공되는 제2 폴리실리콘막(42)을 구분하기 위한 계면막(40, interface layer)을 형성하여야 한다.
이어서, 상기 제2 폴리실리콘막(42) 상에 포토레지스트막을 코팅한다. 상기 셀 영역 상에 형성되어 있는 상기 포토레지스트막을 선택적으로 패터닝하고, 상기 페리 영역 상에 형성되어 있는 상기 포토레지스트막은 완전히 제거하여, 상기 셀 영역에 형성된 제2 폴리실리콘막(42) 상에만 포토레지스트 패턴(44)을 형성한다. 이 때, 상기 포토레지스트 패턴(44)은 상기 포토레지스트 패턴(44) 양측 아래로 한 쌍의 게이트 패턴이 형성될 수 있도록, 설계된 게이트 패턴들 사이에 위치되도록 한다.
도 10a 내지 도 10b를 참조하면, 상기 제1 실시예의 도 3 내지 도 7을 참조로 한 것과 동일하게 공정을 수행하여, 상기 계면막(40) 상에 상기 셀 게이트 하드 마스크 패턴(22a) 및 페리 게이트 하드 마스크 패턴(24a)을 동시에 형성한다.
도 11를 참조하면, 상기 셀 및 페리 하드 마스크 패턴(22a, 24a)을 마스크로 하여 상기 계면막(40) 및 제1 폴리실리콘막(16)을 순차적으로 식각하여 셀 및 페리 게이트 패턴(52, 54) 및 계면막 패턴(40a)을 형성한다. 이어서, 남아있는 하드 마스크 패턴을 제거한다.
이 후 상기 계면막 패턴을 제거하는 공정을 수행하거나 또는 상기 계면막을 그대로 남겨둘 수 있다.
실시예 3
도 12a/b 내지 도 20a/b는 본 발명의 제3 실시예에 따른 I형 SRAM 장치의 게이트 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 12a 및 도 12b를 참조하면, 우선, 상기 제2 실시예의 도 9a 및 도 9b를 참조하여 설명한 것과 동일한 공정을 수행한다.
즉, 단위 기억 소자들이 형성되는 셀 영역 및 단위 기억 소자들을 구동시키기 위한 주변회로들이 형성되는 페리 영역을 포함하는 반도체 기판(10)에 통상의 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역을 정의한다. 상기 액티브 패턴은 서로 평행한 직선 형태를 갖는다.
이어서, 상기 직선형 액티브 패턴이 형성되어 있는 기판 상에 10 내지 300Å 정도의 두께로 게이트 산화막(14)을 형성한다. 이어서, 상기 게이트 산화막(14) 상에 게이트 전극으로 제공하기 위한 제1 폴리실리콘막(16)을 형성한다. 도시하지는 않았으나, 상기 제1 폴리실리콘막(16) 상에 금속 실리사이드막을 더 형성할 수도 있다. 상기 제1 폴리실리콘막(16) 상에 실리콘 산화물로서 계면막(40)을 형성한다. 상기 계면막(40)은 상기 제1 폴리실리콘막(16)과 이 후에 버퍼막으로 형성되는 제2 폴리실리콘막을 서로 구분하기 위해 형성되는막이다. 상기 계면막(40)은 실리콘 산화물 이외에 상기 제1 폴리실리콘막(16)과의 식각 선택비가 높은 물질로 형성할 수 있다.
상기 계면막(40) 상에 버퍼막으로서 제2 폴리실리콘막을 형성한다. 상기 버퍼막은 상기 게이트 전극으로 제공되는 막과 동일 물질로 형성되며, 본 실시예에서 는 상기 게이트 전극막 및 버퍼막을 폴리실리콘 물질로 형성한다. 그리고, 상기 게이트 전극막 및 버퍼막이 동일 물질로 형성되는 경우, 상기 게이트 전극막과 버퍼막을 구분하기 위하여 상기 계면막(40)이 제공되는 것이다. 상기 제2 폴리실리콘막의 두께에 따라, 상기 제1 폴리실리콘막(16)을 패터닝하기 위한 셀 하드 마스크 패턴의 두께가 결정된다.
다음에, 상기 제2 폴리실리콘막 상에 제1 포토레지스트막(미도시)을 코팅한다. 상기 셀 영역 상에 형성되어 있는 상기 제1 포토레지스트막을 선택적으로 패터닝하고, 상기 페리 영역 상에 형성되어 있는 상기 제1 포토레지스트막은 완전히 제거하여, 상기 셀 영역에 형성된 제2 폴리실리콘막 상에만 제1 포토레지스트 패턴을 형성한다. 이 때, 상기 제1 포토레지스트 패턴은 상기 제1 포토레지스트 패턴 양측으로 한 쌍의 게이트 패턴이 형성될 수 있도록, 설계된 게이트 패턴들 사이에 위치한다.
도 9a 및 도 9b에 도시된 것과 같이, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제2 폴리실리콘막을 선택적으로 식각하여, 상기 셀 영역의 계면막 상에 라인형의 제2 폴리실리콘 패턴(42a)을 형성한다. 상기 공정을 수행하면, 상기 셀 영역에서 제2 폴리실리콘 패턴(42a) 부위를 제외하고는 상기 계면막(40)이 표면에 노출된다. 상기 제2 폴리실리콘 패턴(42a)의 선폭 및 상기 제2 폴리실리콘 패턴(42a)들 간의 간격에 따라 후속 공정에 의해 형성되는 게이트 패턴들 간의 간격을 조절할 수 있다. 즉, 상기 제2 폴리실리콘 패턴(42a)의 선폭이 감소되면, 상기 제2 폴리실리콘 패턴(42a)의 양측으로 형성되는 한 쌍의 게이트 패턴들 간의 간 격이 감소된다. 또한, 상기 제2 폴리실리콘 패턴(42a)들 간의 간격이 감소되면, 상기 한 쌍의 게이트 패턴으로 이루어진 게이트 패턴군(group)들 간의 간격이 감소된다.
도 13a 내지 도 13b를 참조하면, 상기 계면막(40) 및 제2 폴리실리콘 패턴(42a) 상에 스페이서 형성을 위한 실리콘 산화 질화막 또는 실리콘 질화막을 형성한다. 상기 스페이서막은 상기 제2 폴리실리콘 패턴(42a)과의 식각 선택비가 높은 물질이면 가능하다.
상기 스페이서막의 두께는 사진 공정에 의해 형성할 수 있는 패턴의 한계 선폭보다 더 작게 제어할 수 있다. 또한, 증착 공정은 사진 공정에 비해 공정 안정성이 뛰어나므로 증착되는 막의 두께 및 특성 산포가 상대적으로 작다.
이어서, 상기 스페이서막을 이방성 식각하여 상기 제2 폴리실리콘 패턴(42a)의 측벽에 선택적으로 질화막 스페이서(60)를 형성한다. 상기 이방성 식각 공정을 수행하면, 도시된 바와 같이, 상기 셀 영역의 제2 폴리실리콘 패턴(42a)의 측벽에만 질화막 스페이서(60)가 형성되고, 상기 셀 영역의 제2 폴리실리콘 패턴(42a) 측벽 이외 부위 및 페리 영역에는 상기 스페이서막이 남아있지 않고, 상기 계면막이 노출된다. 상기 질화막 스페이서(60)는 이 후 공정을 통하여 셀 게이트 형성을 위한 하드 마스크 패턴으로 제공되기 위한 막이다.
도 14a 내지 도 14b를 참조하면, 상기 남아있는 제2 폴리실리콘 패턴(42a)을 선택적으로 제거한다. 상기 제2 폴리실리콘 패턴(42a)은 건식 식각 또는 습식 식각에 의해 제거할 수 있다. 상기 제2 폴리실리콘 패턴(42a)을 선택적으로 제거하면, 상기 셀 영역에는 상기 제2 폴리실리콘 패턴(42a)의 측벽에 형성되었던 질화막 스페이서(60)만이 남게되고, 상기 페리 영역에는 상기 계면막(40)이 노출된다.
도 15a 내지 도 15b를 참조하면, 상기 질화막 스페이서(60) 및 계면막(40) 상의 전면에, 상기 질화막 스페이서(60) 및 계면막(40)의 프로파일을 따라 하드 마스크막(62)을 형성한다. 상기 질화막 스페이서(60)의 표면상에 형성되는 상기 하드 마스크막(62)은 돌출되고, 그 외의 상기 계면막(40) 상에 형성되는 상기 하드 마스크막(62)은 평탄하게 형성된다.
상기 하드 마스크막(62)은 상기 질화막 스페이서(60)와 동일한 물질로 사용하거나 또는 상기 질화막 스페이서(60)와 식각 선택비가 거의 없는 절연 물질로 사용하여야 한다. 상기 하드 마스크막(62) 및 질화막 스페이서(60)는 이 후 공정을 통하여 각각 페리 및 셀 하드 마스크 패턴으로 제공되기 때문에 동일한 식각 특성을 갖는 것이 바람직하다. 상기 하드 마스크막(62)은 예컨대, 실리콘 산화 질화막 또는 실리콘 질화막으로 형성한다.
도 16a 내지 도 16b를 참조하면, 상기 하드 마스크막(62) 상에 제2 포토레지스트를 코팅한다. 이어서, 사진 공정에 의해, 상기 셀 영역에는 상기 셀 게이트 형성용 하드 마스크 패턴으로 패터닝하기 위하여 상기 제2 포토레지스트의 소정 부위가 노출되도록 트리밍하고, 상기 페리 영역에는 노출되는 부위가 없도록 마스킹되는 제2 포토레지스트 패턴(64)을 형성한다.
구체적으로, 상기 셀 영역에 형성되는 제2 포토레지스트 패턴(64)은 상기 I형 SRAM 셀 게이트를 형성하기 위해 상기 셀 게이트막 직선형 액티브 패턴에 수평 한 방향으로 절단되어야할 부위에 위치한 상기 하드 마스크막을 선택적으로 노출하도록 형성한다.
I형 SRAM의 셀 게이트는 하부의 직선형 액티브 패턴에 수직하게 배치되는 섬 형 독립 패턴으로 이루어진다. 상기 섬 형 독립 패턴은 하드 마스크 패턴을 식각 마스크로 하여 셀 게이트 전극막을 식각함으로서 형성할 수 있다. 이 때, 상기 하드 마스크 패턴은 상기 액티브 패턴에 수직한 방향 및 수평한 방향으로 각각 식각하여 패터닝할 수 있다.
도 17a 및 도 17b를 참조하면, 상기 제2 포토레지스트 패턴(64)을 식각 마스크로하여, 상기 하드 마스크막(62) 및 질화막 스페이서(60)를 식각하여 상기 계면막(40)을 표면에 노출시킨다. 상기 공정은 셀 게이트 전극을 형성하기 위한 하드 마스크 패턴을 형성하기 위한 일부의 과정으로, 상기 공정에 의해 상기 하드 마스크막(62) 및 질화막 스페이서가 상기 액티브 패턴에 수평한 방향으로의 트리밍된다. 이어서, 상기 제2 포토레지스트 패턴(64)을 통상의 에싱 및 스트립 공정에 의해 제거한다.
도 18a 내지 도 18b를 참조하면, 상기 트리밍된 하드 마스크막(62a) 상에 제3 포토레지스트를 코팅한다. 이어서, 사진 공정에 의해, 상기 셀 영역에는 포토레지스트를 완전히 제거하여 상기 하드 마스크막(62a)을 노출시키고, 상기 페리 영역에는 페리 게이트 전극을 형성하기 위한 마스크로 패터닝되는 제3 포토레지스트 패턴(66)을 형성한다.
도 19a 내지 도 19b를 참조하면, 상기 제3 포토레지스트 패턴(66)을 식각 마 스크로 하여 상기 하드 마스크막(62a)을 선택적으로 이방성 식각하여, 상기 셀 영역 및 페리 영역에 하드 마스크 패턴(70, 72)을 형성한다. 이어서, 통상의 에싱 스트립 과정에 의해 상기 제3 포토레지스트 패턴(66)을 제거한다.
즉, 상기 셀 영역에 형성된 하드 마스크막(62a)은 전면이 이방성으로 식각되면서, 상기 질화막 스페이서(60) 및 버퍼 산화막(40)이 노출된다. 이 때, 상기 셀 영역에 남아있는 상기 질화막 스페이서(60)는 이전의 트리밍 식각 공정에 의해 섬 형 독립 패턴 형상을 가지며, 셀 게이트 전극 형성을 위한 하드 마스크 패턴(70)으로 제공된다. 또한, 상기 페리 영역에 형성된 하드 마스크막(62a)은 상기 이방성 식각 공정에 의해 페리 게이트 전극 형성을 위한 페리 하드 마스크 패턴(72)으로 제공된다. 상기 셀 게이트 하드 마스크 패턴(70)은 상기 페리 게이트 하드 마스크 패턴(72)에 비해 작은 선폭을 갖도록 형성된다.
도 20a 및 도 20b를 참조하면, 상기 셀 및 페리 게이트 하드 마스크 패턴(70, 72)을 식각 마스크로하여, 상기 계면막(40) 및 제1 폴리실리콘막(16)을 식각하여 셀 및 페리 게이트 패턴(74, 76)을 동시에 형성한다. 이어서, 상기 남아있는 셀 및 페리 게이트 하드 마스크 패턴(70, 72)을 제거한다.
이 후, 상기 계면막은 제거하거나 또는 남겨둘 수 있다.
실시예 4
본 발명의 제4 실시예에 따른 I형 SRAM 장치의 게이트 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 이하에서 설명하는 제4 실시예에 따른 방법은 게이 트 전극막과 버퍼막을 동일한 물질로 형성하지 않고, 이로 인해 계면막을 형성하지 않는 것을 제외하고는 상기 제3 실시예의 방법과 매우 유사하다.
상기 제3 실시예의 도 1에서 설명한 것과 동일한 공정을 수행하여, 단위 기억 소자들이 형성되는 셀 영역 및 단위 기억 소자들을 구동시키기 위한 주변회로들이 형성되는 페리 영역을 포함하는 반도체 기판에 액티브 영역 및 필드 영역을 정의한다. 상기 액티브 패턴은 서로 평행한 직선 형태를 갖는다.
이어서, 상기 직선형 액티브 패턴이 형성되어 있는 기판 상에 10 내지 300Å 정도의 두께로 게이트 산화막을 형성한다. 이어서, 상기 게이트 산화막 상에 게이트 전극으로 제공되기 위한 폴리실리콘막을 형성한다. 도시하지는 않았으나, 상기 폴리실리콘막 상에 금속 실리사이드막을 더 형성할 수도 있다.
상기 폴리실리콘막 상에 상기 폴리실리콘막과의 식각 선택비가 높은막으로서 버퍼막을 형성한다. 상기 버퍼막은 실리콘 산화물로 형성할 수 있다.
이어서, 상기 제3 실시예의 도 3 내지 도 7을 참조로 한 것과 동일하게 공정을 수행하여, 셀 및 페리 게이트 전극 패턴을 형성한다.
상기 제1 내지 제4 실시예의 방법에 의하면, 셀 영역에는 미세한 선폭을 갖는 게이트 패턴을 형성하고, 페리 영역에서는 상대적으로 큰 선폭을 갖는 게이트 패턴들을 형성할 수 있다. 또한, 상기 미세한 선폭을 갖는 게이트 패턴 형성을 위해 고비용이 요구되는 최근의 단파장 노광 장치 및 이에 따른 포토레지스트(예컨대 ArF 레지스트)들을 사용하지 않고도 패턴을 형성할 수 있어 비용 절감 효과가 있다. 더구나, 사진 공정을 사용하여 구현할 수 있는 한계 선폭 이하의 선폭을 갖는 게이트 패턴을 형성할 수 있다. 그리고, 하드 마스크 패턴을 마스크로 사용한 식각 공정에 의해 상기 게이트 패턴을 형성하기 때문에, 사진 공정에 의해 발생되는 각 패턴의 선폭 산포 문제 및 라인 에지 러프니스를 최소화할 수 있다.
상기 실시예에서는 셀 게이트 형성 방법에 관하여 설명하였으나, 액티브 패턴 형성 및 금속 배선 형성 시에도 동일한 공정을 사용할 수 있다.
상술한 바와 같이 본 발명에 의하면, 반도체 메모리 장치에서 서로 평행하게 위치하는 반복 패턴들 및 다양한 형상을 갖는 패턴들을 동시에 형성할 수 있다. 또한, 70㎚ 이하급의 패턴 구현을 위해 사용되는 고비용이 요구되는 사진 공정을 수행하지 않더라도 상대적으로 작은 비용으로 미세한 선폭을 형성할 수 있다. 또한, 사진 공정을 적용하여 패턴을 형성할 시에 발생하는 패턴의 선폭 산포 문제 및 라인 에지 러프니스를 최소화할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 메모리 셀 영역 및 페리 영역이 구분되고, 패터닝을 수행하기 위한 패터닝 대상막이 형성된 반도체 기판을 제공하는 단계;
    상기 패터닝 대상막 상에 버퍼막을 형성하는 단계;
    상기 버퍼막을 사진 식각 공정에 의해 패터닝하여, 상기 메모리 셀 영역에만 라인형의 버퍼 패턴을 형성하고, 상기 페리 영역에는 상기 버퍼막을 제거하는 단계;
    상기 버퍼 패턴 및 패터닝 대상막 상에 하드 마스크막을 형성하는 단계;
    상기 셀 영역을 선택적으로 이방성 식각하여, 상기 셀 영역의 버퍼 패턴 측벽에 측벽 스페이서를 형성하고, 상기 페리 영역 상에는 하드 마스크막을 남기는 단계;
    상기 남아있는 버퍼 패턴을 제거하는 단계;
    상기 측벽 스페이서 및 하드 마스크막에 사진 식각 공정을 수행하여, 라인형의 측벽 스페이서를 분리시켜, 상기 셀 영역 상에 독립된 섬 형상의 셀 하드 마스크 패턴과 상기 페리 영역 상에 상기 셀 하드 마스크 패턴에 비해 넓은 선폭을 갖는 하드 마스크 패턴을 각각 형성하는 단계; 및
    상기 셀 및 페리 하드 마스크 패턴을 이용하여 상기 패터닝 대상막을 식각함으로서, 상기 셀 영역에 독립된 패턴과 페리 영역에 상기 셀 영역에 비해 넓은 선폭을 갖는 패턴을 각각 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  2. 제1항에 있어서, 상기 버퍼막은 상기 하드 마스크막과의 식각선택비가 높은 물질로 형성하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  3. 제1항에 있어서, 상기 하드 마스크막은 상기 패터닝 대상막 및 버퍼막과의 식각 선택비가 높은 물질로 형성하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  4. 제1항에 있어서, 상기 버퍼막은 실리콘 산화막 또는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  5. 제1항에 있어서, 상기 패터닝 대상막과 상기 버퍼막이 동일한 물질로 형성되는 경우, 상기 패터닝 대상막 및 버퍼막을 구분시키기 위해 상기 패터닝 대상막 및 버퍼막 사이 계면에 상기 패터닝 대상막과 식각 선택비가 높은 물질을 증착시키는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  6. 제1항에 있어서, 상기 하드 마스크막은 실리콘 산화 질화막 또는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  7. 제1항에 있어서, 상기 패터닝 대상막은 게이트 전극막, 필드 영역의 실리콘 기판 또는 금속 배선 형성용 금속막인 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  8. 제1항에 있어서, 상기 측벽 스페이서의 선폭은 포토리소그라피에 의해 패터닝되는 한계 선폭보다 작은 선폭을 갖도록 형성하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  9. 제1항에 있어서, 상기 페리 하드 마스크 패턴은 상기 셀 하드 마스크 패턴보다 큰 선폭을 갖도록 형성하는 것을 특징으로 하는 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  10. 메모리 셀 영역 및 페리 영역이 구분되고, 패터닝을 수행하기 위한 패터닝 대상막이 형성된 반도체 기판을 제공하는 단계;
    상기 패터닝 대상막 상에 버퍼막을 형성하는 단계;
    상기 버퍼막을 사진 식각 공정에 의해 패터닝하여, 상기 메모리 셀 영역에만 라인형의 버퍼 패턴을 형성하고, 상기 페리 영역에는 상기 버퍼막을 제거하는 단계;
    상기 버퍼 패턴 측벽에 측벽 스페이서를 형성하는 단계;
    상기 남아있는 버퍼 패턴을 제거하는 단계;
    상기 측벽 스페이서를 포함하는 결과물 상에, 하드 마스크막을 형성하는 단계;
    최종적으로 형성하고자하는 독립된 셀 패턴들 사이 부위와 대향하는 상기 셀 영역의 하드 마스크막 및 측벽 스페이서 영역을 선택적으로 제거하기 위한 사진 식각 공정을 수행함으로서, 상기 라인형의 측벽 스페이서를 분리시키는 단계;
    상기 페리 영역의 하드 마스크막은 패터닝하고, 상기 셀 영역의 하드 마스크막은 전면 식각하여, 셀 영역 상에 독립된 섬 형상의 셀 하드 마스크 패턴 및 페리 영역에 상기 셀 하드 마스크 패턴에 비해 넓은 선폭을 갖는 페리 하드 마스크 패턴을 각각 형성하는 단계; 및
    상기 셀 및 페리 하드 마스크 패턴을 이용하여 상기 패터닝 대상막을 식각함으로서 셀 영역에 독립된 패턴과 페리 영역에 상기 셀 영역에 비해 넓은 폭을 갖는 패턴을 각각 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  11. 제10항에 있어서, 상기 버퍼막은 상기 하드 마스크막과의 식각선택비가 높은 물질로 형성하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  12. 제10항에 있어서, 상기 패터닝 대상막과 상기 버퍼막이 동일한 물질로 형성되는 경우, 상기 패터닝 대상막 및 버퍼막을 구분시키기 위해 상기 패터닝 대상막 및 버퍼막 사이 계면에 상기 패터닝 대상막과 식각 선택비가 높은 물질을 증착시키는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  13. 제10항에 있어서, 상기 측벽 스페이서 및 하드 마스크막은 상기 패터닝 대상막 및 버퍼막과의 식각 선택비가 높은 물질로 형성하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  14. 제10항에 있어서, 상기 하드 마스크막은 상기 측벽 스페이서와 동일한 물질 로 형성하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  15. 제10항에 있어서, 상기 하드 마스크막은 실리콘 산화 질화막 또는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  16. 제10항에 있어서, 상기 패터닝 대상막은 게이트 전극막, 필드 영역의 실리콘 기판 또는 금속 배선 형성용 금속막인 것을 특징으로 하는 반도체 장치에서 패턴 형성 방법.
  17. 메모리 셀 영역 및 페리 영역이 구분된 기판 상에 게이트 산화막 및 게이트 전극막을 형성하는 단계;
    상기 게이트 전극막 상에 버퍼막을 형성하는 단계;
    상기 버퍼막을 사진 식각 공정에 의해 패터닝하여, 상기 메모리 셀 영역에만 라인형의 버퍼 패턴을 형성하고, 상기 페리 영역에는 상기 버퍼막을 제거하는 단계;
    상기 버퍼 패턴 및 게이트 전극막 상에 하드 마스크막을 형성하는 단계;
    상기 셀 영역을 선택적으로 이방성 식각하여, 상기 셀 영역의 버퍼 패턴 측벽에 측벽 스페이서를 형성하고, 상기 페리 영역 상에는 하드 마스크막을 남기는 단계;
    상기 남아있는 버퍼 패턴을 제거하는 단계;
    상기 측벽 스페이서 및 하드 마스크막에 사진 식각 공정을 수행하여, 라인형의 측벽 스페이서를 분리시켜 독립된 섬 형상을 갖는 셀 게이트를 패터닝하기 위한 셀 하드 마스크 패턴을 형성하고, 상기 페리 영역 상에는 상기 셀 하드 마스크 패턴에 비해 넓은 선폭을 갖는 페리 게이트를 패터닝하기 위한 페리 하드 마스크 패턴을 형성하는 단계; 및
    상기 셀 및 페리 하드 마스크 패턴을 이용하여 상기 게이트 전극막을 식각하여, 셀 영역에 독립된 형상의 셀 게이트와 페리 영역에 상기 셀 게이트에 비해 넓은 선폭을 갖는 페리 게이트를 각각 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치에서 게이트 형성 방법.
  18. 제17항에 있어서, 상기 게이트 전극막은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 형성 방법.
  19. 제18항에 있어서, 상기 버퍼막은 실리콘 산화막 또는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 형성 방법.
  20. 제19항에 있어서, 상기 버퍼막이 폴리실리콘으로 형성되는 경우, 상기 게이트 전극막과 버퍼막을 구분하기 위해 상기 게이트 전극막과 버퍼막 사이 계면에, 상기 폴리실리콘과 식각 선택비가 높은 물질막을 더 형성하는 것을 특징으로 하는 반도체 장치의 게이트 형성 방법.
  21. 제17항에 있어서, 상기 하드 마스크막은 실리콘 산화 질화막 또는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치에서 게이트 형성 방법.
  22. 메모리 셀 영역 및 페리 영역이 구분된 기판 상에 게이트 산화막 및 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 버퍼막을 형성하는 단계;
    상기 버퍼막을 사진 식각 공정에 의해 패터닝하여, 상기 메모리 셀 영역에만 라인형의 버퍼 패턴을 형성하고, 상기 페리 영역에는 상기 버퍼막을 제거하는 단계;
    상기 버퍼 패턴 측벽에 측벽 스페이서를 형성하는 단계;
    상기 남아있는 버퍼 패턴을 제거하는 단계;
    상기 측벽 스페이서를 포함하는 결과물 상에, 하드 마스크막을 형성하는 단계;
    최종적으로 형성하고자 하는 셀 게이트들 사이 부위에 대향하는 상기 셀 영역의 하드 마스크막 및 측벽 스페이서의 소정 부위만이 식각되도록 사진 식각 공정을 수행하여, 상기 라인형의 측벽 스페이서를 분리시키는 단계;
    상기 페리 영역의 하드 마스크막은 패터닝하고, 상기 셀 영역의 하드 마스크는 전면 식각하여, 셀 영역 상에 독립된 섬 형상의 셀 하드 마스크 패턴 및 페리 영역에 상기 셀 하드 마스크 패턴에 비해 넓은 선폭을 갖는 페리 하드 마스크 패턴을 각각 형성하는 단계; 및
    상기 셀 및 페리 하드 마스크 패턴을 이용하여 상기 게이트 도전막을 식각하여 셀 영역에 독립된 형상의 셀 게이트와 페리 영역에 상기 셀 게이트에 비해 넓은 선폭을 갖는 페리 게이트를 각각 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치에서 게이트 형성 방법.
  23. 제22항에 있어서, 상기 게이트 전극막은 폴리실리콘으로 형성하는 것을 특징 으로 하는 반도체 장치의 게이트 형성 방법.
  24. 제23항에 있어서, 상기 버퍼막은 실리콘 산화막, 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 형성 방법.
  25. 제24항에 있어서, 상기 버퍼막이 폴리실리콘으로 형성되는 경우, 상기 게이트 전극막과 버퍼막을 구분하기 위해 상기 게이트 전극막과 버퍼막 사이 계면에, 상기 폴리실리콘과 식각 선택비가 높은 물질막을 더 형성하는 것을 특징으로 하는 반도체 장치의 게이트 형성 방법.
  26. 제22항에 있어서, 상기 하드 마스크막은 실리콘 산화 질화막 또는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치에서 게이트 형성 방법.
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