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KR101066270B1 - 다마신 3중 게이트 핀펫 - Google Patents

다마신 3중 게이트 핀펫 Download PDF

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KR101066270B1
KR101066270B1 KR1020067013973A KR20067013973A KR101066270B1 KR 101066270 B1 KR101066270 B1 KR 101066270B1 KR 1020067013973 A KR1020067013973 A KR 1020067013973A KR 20067013973 A KR20067013973 A KR 20067013973A KR 101066270 B1 KR101066270 B1 KR 101066270B1
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KR
South Korea
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fin
forming
gate
layer
trench
Prior art date
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KR1020067013973A
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KR20060123479A (ko
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시블리 에스. 아메드
하이홍 왕
빈 유
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

핀 전계 효과 트랜지스터를 형성하는 방법이 개시되는 바, 이 방법은, 핀을 형성하는 단계와; 그리고 상기 핀의 제 1 단부에 인접하는 소스 영역을 형성하고 상기 핀의 제 2 단부에 인접하는 드레인 영역을 형성하는 단계를 포함한다. 이 방법은 상기 핀 위에 더미 게이트를 형성하는 단계 및 상기 더미 게이트들의 주위에 유전층을 형성하는 단계를 포함한다. 이 방법은 또한 유전층 내에 트렌치를 형성하기 위해 더미 게이트를 제거하는 단계 및 상기 트렌치 내에 금속 게이트를 형성하는 단계를 더 포함한다.
반도체 소자, FinFET, 핀, 트렌치, 핀펫

Description

다마신 3중 게이트 핀펫{DAMASCENE TRI-GATE FINFET}
본 발명은 일반적으로 트랜지스터에 관한 것으로서, 특히 핀 전계 효과 트랜지스터(FinFET)에 관한 것이다.
초대규모 집적 반도체 디바이스와 관련된 높은 밀도 및 성능에 대한 끊임없이 증가하는 수요는 100 나노미터(nm) 미만의 게이트 길이 등의 디자인 피쳐(design feature), 높은 신뢰성 및 제조 쓰루풋의 증가를 요구한다. 100nm 미만으로의 디자인 피쳐의 감소는 통상의 방법의 한계에 도전한다.
예를 들어, 통상적인 평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 게이트 길이가 100nm 미만으로 스케일되면, 소스와 드레인 간의 과도한 누설 전류 등의 단채널 효과와 관련된 문제들을 극복하기가 더욱 더 어려워진다. 또한, 이동도 저하 및 많은 공정 문제들 역시 점점 더 작아지는 디바이스 피쳐들을 포함하도록 통상의 MOSFET을 스케일하는 것을 어렵게 한다. 따라서, FET의 성능을 개선하고 추가의 디바이스 스케일링을 가능하게 하는 새로운 디바이스 구조들이 연구되고 있다.
이중 게이트 MOSFET은, 기존의 평면 MOSFET을 계승하기 위한 후보들로서 고려되는 구조들을 대표한다. 이중 게이트 MOSFET에서는, 2개의 게이트들을 이용하여 단채널 효과를 제어할 수 있다. FinFET은 우수한 단채널 동작을 나타내는 최근의 이중 게이트 구조이다. FinFET은 수직 핀에 형성되는 채널을 포함한다. FinFET 구조는 통상의 평면 MOSFET에 대해 이용되는 것들과 유사한 레이아웃 및 공정 기술들을 이용하여 제조될 수 있다.
본 발명에 따른 실행은, 예를 들어 다마신 공정(damascene process)을 이용하여 형성되는 3중 게이트 FinFET을 제공한다. 3중 게이트 FinFET은 이중 게이트 디바이스 및 단일 게이트 디바이스 보다 우수한 단채널 제어를 달성할 것이며, 동일한 영역에 대해 이중 게이트 FinFET 보다 높은 구동 전류를 가질 것이다. 본 발명에 따라 다마신 공정으로 형성되는 금속 3중 게이트는, 폴리 실리콘 공핍 효과 및 게이트 저항을 감소시키는 데에 이용될 수 있다.
본 발명의 부가적인 장점들 및 다른 특징들은 하기의 상세한 설명에서 부분적으로 설명될 것이고, 부분적으로는, 하기의 내용을 검토함으로써 당업자에게 명백해지거나 또는 본 발명의 실행으로부터 습득될 수 있다. 이러한 본 발명의 장점들 및 특징들은 첨부된 청구범위에서 특정하게 지적되는 바와 같이 구현되고 얻어질 수 있다.
본 발명에 따르면, 상기 및 다른 장점들은 핀 전계 효과 트랜지스터를 형성하는 방법에 의해 부분적으로 달성되는 바, 이 방법은 핀을 형성하는 단계와; 그리고 상기 핀의 제 1 단부에 인접하는 소스 영역을 형성하고 상기 핀의 제 2 단부에 인접하는 드레인 영역을 형성하는 단계를 포함한다. 이 방법은 상기 핀 위에 제 1 패턴으로 제 1 물질을 포함하는 더미 게이트를 형성하는 단계 및 상기 더미 게이트들의 측면들에 인접하는 유전층을 형성하는 단계를 더 포함한다. 이 방법은 또한 제 1 패턴에 대응하는 유전층 내에 트렌치를 형성하기 위해 제 1 물질을 제거하는 단계 및 상기 트렌치 내에 금속 게이트를 형성하는 단계를 더 포함한다.
본 발명의 다른 양상에 따르면, 3중 게이트 핀 전계 효과 트랜지스터가 제공된다. 이러한 3중 게이트 핀 전계 효과 트랜지스터는 핀을 포함하는 바, 상기 핀은 복수의 표면들을 포함하고, 자신의 각 단부에 인접하게 형성되는 소스 영역 및 드레인 영역을 구비한다. 3중 게이트 핀 전계 효과 트랜지스터는 상기 복수의 표면들의 3개의 표면에 형성되는 금속 게이트를 더 포함한다.
본 발명의 추가적인 양상에 따르면, 핀 전계 효과 트랜지스터를 형성하는 방법은 핀을 형성하는 단계 및 상기 핀의 제 1 단부에 인접하는 소스 영역을 형성하고 상기 핀의 제 2 단부에 인접하는 드레인 영역을 형성하는 단계를 포함한다. 이 방법은 상기 핀 위에 더미 산화물층을 형성하는 단계와; 상기 핀 및 상기 더미 산화물층 윗쪽에 제 1 물질층을 증착하는 단계와; 제 1 패턴으로 더미 게이트를 형성하기 위해 상기 제 1 물질층을 식각하는 단계를 포함한다. 이 방법은 상기 더미 게이트, 소스 영역 및 드레인 영역 윗쪽에 유전층을 증착하는 단계와; 상기 유전층을 평탄화하여 상기 더미 게이트의 상면을 노출시키는 단계와; 그리고 상기 제 1 물질을 제거하여, 상기 제 1 패턴에 대응하는 유전층 내에 트렌치를 형성하는 단계를 더 포함한다. 또한, 이 방법은 상기 트렌치 내에 게이트 절연층을 형성하는 단계 및 상기 트렌치 내에 금속 게이트를 형성하는 단계를 더 포함한다.
본 발명의 다른 장점들 및 특징들은 하기의 상세한 설명으로부터 당업자에게 쉽게 명백해질 것이다. 나타내어 설명되는 실시예들은 본 발명을 실행하기 위한 최상의 방법의 실례를 제공한다. 본 발명을 벗어나지 않으면서, 본 발명은 다양한 명백한 관점들에서 변경될 수 있다. 이에 따라, 도면들은 그 특성에 있어서 한정적인 것이 아닌 예시적인 것으로 간주되어야 한다.
첨부 도면을 참조하는 바, 여기서 동일한 참조 부호를 갖는 요소들은 전체적으로 같은 요소들을 나타낼 수 있다.
도 1은 본 발명에 따라 FinEFT의 핀을 형성하는 데에 이용될 수 있는 실리콘 온 인슐레이터(SOI)의 예시적인 층들을 나타낸다.
도 2A는 본 발명에 따른 예시적인 핀을 나타낸다.
도 2B 및 2C는 본 발명에 따라 도 2A의 핀에 인접하게 형성되는 소스 영역 및 드레인 영역을 나타낸다.
도 2D는 본 발명에 따른 도 2A의 예시적인 핀의 단면도를 나타낸다.
도 3A는 본 발명에 따라 도 2A의 핀 위에 형성되는 희생 산화물층의 단면을 나타낸다.
도 3B는 본 발명에 따라 도 3A의 희생 산화물층을 제거한 단면을 나타낸다.
도 4A 및 4B는 본 발명에 따라 도 3B의 핀 위에 형성되는 더미 산화물 및 폴리실리콘층의 단면들을 나타낸다.
도 5A 및 5B는 본 발명에 따른, 도 4B의 폴리실리콘층으로부터의 더미 게이 트의 형성을 나타낸다.
도 6은 본 발명에 따른, 도 5A 및 5B의 더미 게이트에 인접하는 유전층의 형성을 나타낸다.
도 7은 본 발명에 따라 게이트 트렌치를 형성하기 위해 도 5A 및 5B의 더미게이트를 제거하는 것을 나타낸다.
도 8은 본 발명에 따라 도 7의 게이트 트렌치 내에 게이트 절연층을 형성하는 것을 나타낸다.
도 9A, 9B 및 9C는 본 발명에 따라 도 8의 게이트 트렌치 내에 금속 3중 게이트를 형성하는 것을 나타낸다.
도 10은 본 발명의 다른 실시예에 따라 핀 위에 폴리실리콘층을 형성하는 것을 나타낸다.
도 11은 본 발명의 다른 실시예에 따라 도 10의 폴리실리콘층을 평탄화하는 것을 나타낸다.
도 12는 본 발명의 다른 실시예에 따라 도 11의 캡을 제거하는 것을 나타낸다.
도 13은 본 발명의 다른 실시예에 따라 도 12의 평탄화된 폴리실리콘층 및 핀 위에 제어된 두께를 갖는 폴리실리콘층을 형성하는 것을 나타낸다.
본 발명의 하기의 상세한 설명은 첨부 도면을 참조한다. 다른 도면에 있어서의 동일한 참조 부호들은 동일하거나 유사한 요소들을 나타낸다. 또한, 하기의 상세한 설명은 본 발명을 한정하지 않는다. 그 대신, 본 발명의 범위는 첨부된 청구범위에 의해 규정된다.
본 발명에 따르면, 3중 게이트 FinFET을 형성하기 위한 예시적인 다마신 공정이 제공된다. 예시적인 다마신 공정에 있어서, 더미 게이트는, 예를 들어 핀 위에 형성되어 있는 폴리실리콘 등의, 반도체 물질층으로부터 형성될 수 있다. 이후, 유전층이 더미 게이트 주위의 FinFET 핀, 소스 및 드레인 영역들 위에 형성될 수 있다. 이후, 더미 게이트가 제거되어, 유전층 내에 게이트 트렌치를 생성할 수 있다. 이후, 핀의 3개의 면과 접촉하는 금속 게이트가 상기 생성된 게이트 트렌치 내에 형성되어 다마신 공정을 완료할 수 있다.
도 1은 본 발명의 예시적인 실시예에 따라 형성되는 실리콘 온 인슐레이터(SOI) 웨이퍼(100)의 단면을 나타낸다. 본 발명에 따른 SOI 웨이퍼(100)는 기판(115) 위에 형성되는 매몰 산화물층(110)을 포함할 수 있다. 또한, 핀층(105)이 매몰 산화물층(110) 위에 형성될 수 있다. 핀층(105)의 두께는, 예를 들어 약 500Å 내지 약 2000Å의 범위가 될 수 있고, 매몰 산화물층(110)의 두께는, 예를 들어 약 1000Å 내지 3000Å 의 범위가 될 수 있다. 핀층(105) 및 기판(115)은, 예를 들어 실리콘을 포함할 수 있지만, 게르마늄 등의 다른 반도체 물질들이 이용될 수 있다.
도 2A 및 2D에 나타낸 바와 같이, 핀층(105)으로부터 수직핀(205)이 형성될 수 있다. 핀(205)은, 예를 들어 10 내지 50nm 범위의 폭(w)을 가지며 형성될 수 있다. 핀(205)은, 통상적인 포토리소그래피 공정 및 식각 공정을 포함하는(하지만, 이것들로만 한정되지 않는다) 임의의 통상의 공정을 이용하여 핀층(105)으로부터 형성될 수 있다.
핀(205)의 형성에 이어서, 도 2B 및 2C에 나타낸 바와 같이, 핀(205)의 각각의 단부들에 인접하는 소스 영역(210) 및 드레인 영역(215)이 형성될 수 있다. 소스 영역(210) 및 드레인 영역(215)은, 예를 들어 핀(205) 위에 반도체 물질층을 증착함으로써 형성될 수 있다. 소스 영역(210) 및 드레인 영역(215)은, 예를 들어 통상의 포토리소그래피 공정 및 식각 공정을 이용하여 반도체 물질층으로부터 형성될 수 있다. 하지만, 당업자라면 소스 영역(210) 및 드레인 영역(215)을 형성하는 데에 기존의 다른 기술들이 이용될 수 있음을 인식할 것이다. 예를 들어, 소스 영역(210) 및 드레인 영역(215)은 핀층(105)을 패터닝하고 식각함으로써 형성될 수 있다. 소스 영역(210) 및 드레인 영역(215)은, 예를 들어 실리콘, 게르마늄 또는 실리콘-게르마늄(Si-Ge)과 같은 반도체 물질을 포함할 수 있다. 하나의 실행에서는, SixGe(1-x)가 이용될 수 있는 바, 여기서 x는 거의 0.7이다. 이후, 도 2D에 나타낸 바와 같이, 핀(205), 소스(210) 및 드레인(215)의 상면들에 캡(220)이 형성될 수 있다. 캡(220)은, 예를 들어 실리콘 산화물 등의 산화물을 포함할 수 있고, 예를 들어 약 150Å 내지 약 700Å의 두께를 가질 수 있다.
도 3A에 나타낸 바와 같이, 소스 영역(210) 및 드레인 영역(215)의 형성 이후, 희생 산화물층(305)이 핀(205), 소스(210) 및 드레인(215) 위에 형성될 수 있다. 희생 산화물층(305)은 임의의 적절한 통상의 공정을 이용하여 핀(205), 소 스(210) 및 드레인(215) 위에 형성될 수 있다. 어떠한 예시적인 실시예들에 있어서, 예를 들어 산화물층(305)이 약 50Å 내지 약 150Å 범위의 두께로 핀(205), 소스(210) 및 드레인(215) 위에 열 성장될 수 있다. 도 3B에 나타낸 바와 같이, 캡(220) 및 희생 산화물층(305)이 통상의 식각 공정 등의 통상의 공정을 이용하여 제거되어, 핀(205)의 측벽들로부터 결함들을 제거할 수 있다.
도 4A에 나타낸 바와 같이, 더미 산화물(405)이 통상의 공정을 이용하여 핀(205), 소스(210) 및 드레인(215) 위에 형성될 수 있다. 더미 산화물(405)은, 예를 들어, 핀(205), 소스(210) 및 드레인(215) 위에 열성장될 수 있다. 더미 산화물(405)은, 예를 들어 실리콘 산화물 등의 산화물을 포함할 수 있고, 예를 들어 약 50Å 내지 약 150Å 범위의 두께를 가질 수 있다. 도 4B에 나타낸 바와 같이, 핀(205), 소스(210) 및 드레인(215) 위에 폴리실리콘층(410)이 형성될 수 있다. 폴리실리콘층(410)의 두께는, 예를 들어 약 700Å 내지 약 2000Å이 될 수 있다. 폴리실리콘층(410)은, 예를 들어 화학 기계적인 연마(CMP) 공정을 이용하여 연마되어, 평면 표면을 달성함으로써, 후속하는 게이트 리소그래피를 개선한다. 도 5A 및 5B에 나타낸 바와 같이, 예를 들어 통상의 패터닝 및 식각 공정과 같은 통상의 공정을 이용하여, 더미 게이트(505)가 폴리실리콘층(410) 내에 정의될 수 있다.
도 6에 나타낸 바와 같이, 예를 들어 통상의 증착 공정을 이용하여 더미 게이트(505) 위에 유전층(605)이 형성될 수 있다. 유전층(605)은, 예를 들어 테트라에틸오쏘실리케이트(TEOS) 또는 임의의 다른 유전 물질을 포함할 수 있다. 유전층(605)의 두께는, 예를 들어 약 1000Å 내지 약 2500Å이 될 수 있다. 이후, 도 6 에 나타낸 바와 같이, 유전층(605)은, 예를 들어 CMP 공정을 이용하여 더미 게이트(505)의 상면까지 연마될 수 있다.
이후, 도 7에 나타낸 바와 같이, 더미 게이트(505) 및 더미 산화물(405)이 제거되어, 게이트 트렌치(705)를 남긴다. 더미 게이트(505) 및 더미 산화물(405)은, 예를 들어 통상의 식각 공정을 이용하여 제거될 수 있다. 이후, 도 8에 나타낸 바와 같이, 게이트 절연층(710)이 게이트 트렌치(705) 내에 형성될 수 있다. 게이트 절연층(710)은 통상의 증착 공정을 이용하여 증착되거나 또는 열성장될 수 있다. 게이트 절연층(710)은 SiO, SiO2, SiN, SiON, HFO2, ZrO2, Al2O3, HFSiO(x)ZnS 및 MgF2, 또는 다른 하이-K (high-k)의 유전 물질들을 포함할 수 있다.
도 9A, 9B 및 9C에 나타낸 바와 같이, 금속 게이트(905)는 게이트 절연층(710) 윗쪽의 게이트 트렌치(705) 내에 형성될 수 있다. 금속 게이트(905)는 통상의 금속 증착 공정을 이용하여 게이트 트렌치(705) 내에 형성된 다음, 유전층(605)의 상면까지 연마된다. 금속 게이트(905)는, 예를 들어 TaN 또는 TiN 등의 금속 물질을 포함할 수 있지만, 다른 금속 물질들이 이용될 수 있다. 도 9C에 나타낸 바와 같이, 결과적인 금속 게이트(905)는 핀(205)의 3개의 모든 면들에 배치되며, 이에 따라 3중 게이트 FinFET을 생성한다. 본 발명에 따른 3중 게이트 FinFET은 이중 게이트 디바이스 및 단일 게이트 디바이스 보다 우수한 단채널 제어를 갖는다. 3중 게이트 FinFET은 또한 동일한 영역에 대해 이중 게이트 FinFET 보다 높은 구동 전류를 갖는다. 3중 게이트 FinFET의 금속 게이트(905)는 또한 폴리 실리콘 공핍 효과 및 게이트 저항을 감소시킨다.
예시적인 자기 중지 폴리 실리콘 평탄화(self-stopping poly planarization)
도 10 내지 13은, 본 발명의 다른 실시예에 따른, FinFET을 형성하기 위한 예시적인 자기 중지 폴리 실리콘 평탄화 공정을 나타내는 바, 평탄화 이후 FinFET 게이트들은 연결된다. 도 10에 나타낸 바와 같이, 예시적인 공정은 핀(1005) 위에 산화물 또는 질화물의 얇은층을 증착하는 것으로부터 시작된다. 핀(1005)은 도 1 및 2에 대해 상기에서 설명된 예시적인 공정에 따라 형성될 수 있다. 얇은 층은 산화물 또는 질화물 물질을 포함할 수 있고, 예를 들어 약 150Å 내지 약 700Å 범위의 두께를 가질 수 있다. 산화물 또는 질화물의 얇은 층의 증착에 이어서, 통상의 공정을 이용하여 이 얇은 층을 패터닝 및 식각하여, 핀(1005) 위에 캡(1010)을 생성한다. 이후, 폴리실리콘층(1015), 예를 들어 통상의 증착 공정을 이용하여 캡(1010) 및 핀(1005) 윗쪽에 형성될 수 있다. 도 11에 나타낸 바와 같이, 폴리실리콘층(1015), 예를 들어 높은 선택비의 폴리실리콘 대 산화물 CMP 공정을 이용하여 캡(1010)의 상면까지 연마될 수 있다. 캡(1010)이 연마 중지층으로서 기능할 수 있다. 폴리실리콘층(1015)은 게이트 물질로서 기능할 수 있다.
이후, 도 12에 나타낸 바와 같이, 캡(1010)이, 예를 들어 통상의 식각 공정을 이용하여 벗겨질 수 있다. 이후, 도 13에 나타낸 바와 같이, 균일하게 얇은 폴리실리콘층(1305)이 통상의 증착 공정을 이용하여 핀(1005) 및 평탄화된 폴리실리콘층(1015) 윗쪽에 형성된다. 상기의 예시적인 공정을 이용하게 되면, 핀(1005) 윗쪽의 폴리실리콘(1305)의 두께가 신중하게 제어될 수 있다. 폴리실리콘(1305)은 핀(1005)의 어느 한측에 위치되는 게이트들을 연결할 수 있다.
이전의 설명에서는, 본 발명의 완전한 이해를 위해, 특정의 물질들, 구조들, 화학 물질들, 공정들 등의 많은 특정의 상세한 사항이 설명되었다. 하지만, 본 발명은 여기에서 특정하게 설명된 상세한 사항들에 의존하지 않으면서 실행될 수 있다. 다른 경우들에 있어서, 본 발명의 요점을 불필요하게 애매하게 하는 것을 피하기 위해, 잘 알려진 공정 구조들은 상세히 설명하지 않았다. 본 발명을 실행함에 있어서, 통상의 포토리소그래피, 식각 및 증착 기술이 이용될 수 있으며, 이에 따라 이러한 기술들에 대한 상세한 사항은 여기에서 상세히 설명하지 않았다.
본 발명의 바람직한 실시예들 및 그 몇 가지 이용예 만이 본원에서 제시되어 설명되었다. 이해될 사항으로서, 본 발명은 다른 다양한 결합들 및 환경들에서 이용될 수 있고, 본원에서 명시되는 발명의 개념의 범위 내에서 변형될 수 있다.

Claims (10)

  1. 핀 전계 효과 트랜지스터를 형성하는 방법으로서,
    핀(205)을 형성하는 단계와;
    상기 핀(205)의 제 1 단부에 인접하는 소스 영역(210)을 형성하고, 상기 핀(205)의 제 2 단부에 인접하는 드레인 영역(215)을 형성하는 단계와;
    상기 핀(205), 소스 영역(210) 및 드레인 영역(215)의 상면들 윗쪽에 산화물 캡(220)을 형성하는 단계와;
    상기 산화물 캡(220)을 형성한 이후, 상기 핀(205), 소스 영역(210) 및 드레인 영역(215) 위에 희생 산화물층(305)을 형성하는 단계와;
    상기 희생 산화물층(305)을 제거하여, 상기 핀(205)의 표면들로부터 결함들을 제거하는 단계와;
    상기 핀(205) 윗쪽에 제 1 패턴으로, 제 1 물질을 포함하는 더미 게이트(505)를 형성하는 단계와;
    상기 더미 게이트(505)의 인접하는 측면들에 유전층(605)을 형성하는 단계와;
    상기 제 1 물질을 제거하여, 상기 제 1 패턴에 대응하는 유전층(605) 내에 트렌치(705)를 형성하는 단계와;
    상기 트렌치(705) 내의 노출된 핀(205)의 표면들에 게이트 절연층(710)을 형성하는 단계와; 그리고
    상기 트렌치(705) 내에서 상기 게이트 절연층(710) 윗쪽에 금속 게이트(905)를 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 금속 게이트(905)는 상기 핀(205)의 적어도 3개의 면과 접촉하고, 상기 핀 전계 효과 트랜지스터는 3중 게이트 핀 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터를 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 유전층(605)은 테트라에틸오쏘실리케이트를 포함하고, 상기 제 1 물질은 폴리실리콘을 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 게이트 절연층(710)은 SiO, SiO2, SiN, SiON, HFO2, ZrO2, Al2O3, HFSiO(x)ZnS 및 MgF2중 적어도 하나를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터를 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 더미 게이트(505)를 형성하기 전에, 상기 핀(205) 윗쪽에 더미 산화물층(405)을 형성하는 단계를 더 포함하고,
    상기 더미 게이트(505)를 형성하는 단계는,
    상기 핀(205) 윗쪽에 제 1 물질층을 증착하는 단계와; 그리고
    상기 제 1 물질층을 식각하여, 상기 제 1 패턴으로 상기 더미 게이트(505)를 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터를 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 금속 게이트(905)를 형성하는 단계는 상기 트렌치(705)를 채우기 위해 금속 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터를 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 희생 산화물층(305)을 형성하는 단계는 상기 희생 산화물층(305)을 열성장시키는 단계를 포함하고,
    상기 희생 산화물층(305)을 제거하여 상기 핀(205)의 측벽들로부터 결함들을 제거하는 단계는 상기 희생 산화물층(305)을 식각하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터를 형성하는 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7084018B1 (en) * 2004-05-05 2006-08-01 Advanced Micro Devices, Inc. Sacrificial oxide for minimizing box undercut in damascene FinFET
JP2006013303A (ja) * 2004-06-29 2006-01-12 Toshiba Corp 半導体装置及びその製造方法
US7381649B2 (en) * 2005-07-29 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for a multiple-gate FET device and a method for its fabrication
US7442590B2 (en) * 2006-04-27 2008-10-28 Freescale Semiconductor, Inc Method for forming a semiconductor device having a fin and structure thereof
US8994112B2 (en) * 2008-09-16 2015-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET)
US8202780B2 (en) * 2009-07-31 2012-06-19 International Business Machines Corporation Method for manufacturing a FinFET device comprising a mask to define a gate perimeter and another mask to define fin regions
US8334184B2 (en) * 2009-12-23 2012-12-18 Intel Corporation Polish to remove topography in sacrificial gate layer prior to gate patterning
US8535998B2 (en) * 2010-03-09 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a gate structure
US8492214B2 (en) * 2011-03-18 2013-07-23 International Business Machines Corporation Damascene metal gate and shield structure, methods of manufacture and design structures
US8361854B2 (en) * 2011-03-21 2013-01-29 United Microelectronics Corp. Fin field-effect transistor structure and manufacturing process thereof
US8853035B2 (en) 2011-10-05 2014-10-07 International Business Machines Corporation Tucked active region without dummy poly for performance boost and variation reduction
CN103515430B (zh) * 2012-06-19 2016-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其制造方法
EP3767672A1 (en) * 2013-09-27 2021-01-20 Intel Corporation Low leakage non-planar access transistor for embedded dynamic random access memeory (edram)
US10037991B2 (en) 2014-01-09 2018-07-31 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for fabricating FinFETs with different threshold voltages
US9252243B2 (en) 2014-02-07 2016-02-02 International Business Machines Corporation Gate structure integration scheme for fin field effect transistors
US9966272B1 (en) * 2017-06-26 2018-05-08 Globalfoundries Inc. Methods for nitride planarization using dielectric

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020130354A1 (en) * 2001-03-13 2002-09-19 National Inst. Of Advanced Ind. Science And Tech. Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same
US20020153587A1 (en) 2000-03-16 2002-10-24 International Business Machines Corporation Double planar gated SOI MOSFET structure
US20020177263A1 (en) 2001-05-24 2002-11-28 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
WO2004093181A1 (en) 2003-04-03 2004-10-28 Advanced Micro Devices, Inc. Method for forming a gate in a finfet device and thinning a fin in a channel region of the finfet device

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5705405A (en) * 1994-09-30 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of making the film transistor with all-around gate electrode
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
US6265256B1 (en) * 1998-09-17 2001-07-24 Advanced Micro Devices, Inc. MOS transistor with minimal overlap between gate and source/drain extensions
JP4270719B2 (ja) * 1999-06-30 2009-06-03 株式会社東芝 半導体装置及びその製造方法
US6303447B1 (en) * 2000-02-11 2001-10-16 Chartered Semiconductor Manufacturing Ltd. Method for forming an extended metal gate using a damascene process
JP4058751B2 (ja) * 2000-06-20 2008-03-12 日本電気株式会社 電界効果型トランジスタの製造方法
US6342410B1 (en) * 2000-07-10 2002-01-29 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with three sided gate structure on semiconductor on insulator
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6562665B1 (en) * 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6396108B1 (en) * 2000-11-13 2002-05-28 Advanced Micro Devices, Inc. Self-aligned double gate silicon-on-insulator (SOI) device
US6551885B1 (en) * 2001-02-09 2003-04-22 Advanced Micro Devices, Inc. Low temperature process for a thin film transistor
US6406951B1 (en) * 2001-02-12 2002-06-18 Advanced Micro Devices, Inc. Fabrication of fully depleted field effect transistor with raised source and drain in SOI technology
US6475890B1 (en) * 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
JP3543117B2 (ja) * 2001-03-13 2004-07-14 独立行政法人産業技術総合研究所 二重ゲート電界効果トランジスタ
US6458662B1 (en) * 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
US6551886B1 (en) * 2001-04-27 2003-04-22 Advanced Micro Devices, Inc. Ultra-thin body SOI MOSFET and gate-last fabrication method
JP2003037264A (ja) * 2001-07-24 2003-02-07 Toshiba Corp 半導体装置およびその製造方法
DE10137217A1 (de) 2001-07-30 2003-02-27 Infineon Technologies Ag Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
US20030025167A1 (en) * 2001-07-31 2003-02-06 International Business Machines Corporation Activating in-situ doped gate on high dielectric constant materials
US6509611B1 (en) * 2001-09-21 2003-01-21 International Business Machines Corporation Method for wrapped-gate MOSFET
US6610576B2 (en) * 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
US6800905B2 (en) * 2001-12-14 2004-10-05 International Business Machines Corporation Implanted asymmetric doped polysilicon gate FinFET
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
US20030151077A1 (en) * 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
EP1383164A1 (en) 2002-07-17 2004-01-21 Interuniversitair Micro-Elektronica Centrum (IMEC) FinFET device and a method for manufacturing such device
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
US6645797B1 (en) * 2002-12-06 2003-11-11 Advanced Micro Devices, Inc. Method for forming fins in a FinFET device using sacrificial carbon layer
US6765303B1 (en) * 2003-05-06 2004-07-20 Advanced Micro Devices, Inc. FinFET-based SRAM cell
US7029958B2 (en) * 2003-11-04 2006-04-18 Advanced Micro Devices, Inc. Self aligned damascene gate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020153587A1 (en) 2000-03-16 2002-10-24 International Business Machines Corporation Double planar gated SOI MOSFET structure
US20020130354A1 (en) * 2001-03-13 2002-09-19 National Inst. Of Advanced Ind. Science And Tech. Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same
US20020177263A1 (en) 2001-05-24 2002-11-28 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
WO2004093181A1 (en) 2003-04-03 2004-10-28 Advanced Micro Devices, Inc. Method for forming a gate in a finfet device and thinning a fin in a channel region of the finfet device

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