JP4270719B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4270719B2 JP4270719B2 JP2000175512A JP2000175512A JP4270719B2 JP 4270719 B2 JP4270719 B2 JP 4270719B2 JP 2000175512 A JP2000175512 A JP 2000175512A JP 2000175512 A JP2000175512 A JP 2000175512A JP 4270719 B2 JP4270719 B2 JP 4270719B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate
- island
- shaped element
- element region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 131
- 238000004519 manufacturing process Methods 0.000 title claims description 82
- 239000010410 layer Substances 0.000 claims description 165
- 239000000758 substrate Substances 0.000 claims description 118
- 238000000034 method Methods 0.000 claims description 90
- 229910052751 metal Inorganic materials 0.000 claims description 76
- 239000002184 metal Substances 0.000 claims description 76
- 230000008569 process Effects 0.000 claims description 72
- 239000000463 material Substances 0.000 claims description 66
- 230000004888 barrier function Effects 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 35
- 239000003990 capacitor Substances 0.000 claims description 32
- 238000009792 diffusion process Methods 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 16
- 239000007772 electrode material Substances 0.000 claims description 10
- 238000010030 laminating Methods 0.000 claims description 8
- 230000001133 acceleration Effects 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims description 5
- 238000009751 slip forming Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 54
- 229910052710 silicon Inorganic materials 0.000 description 54
- 239000010703 silicon Substances 0.000 description 54
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 52
- 229920005591 polysilicon Polymers 0.000 description 34
- 239000013078 crystal Substances 0.000 description 29
- 229910052581 Si3N4 Inorganic materials 0.000 description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 238000002955 isolation Methods 0.000 description 19
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 238000000151 deposition Methods 0.000 description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 14
- 229910052718 tin Inorganic materials 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 8
- 238000001459 lithography Methods 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000010306 acid treatment Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 229910010413 TiO 2 Inorganic materials 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
- H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
- H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6706—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing leakage current
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/901—MOSFET substrate bias
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳＦＥＴのチャネル下部のウェルとゲート電極が電気的に接続された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の消費電力を下げるために、電源電圧Ｖddは低減され続けてきた。ところが、オフ電流の増加を防ぐためにＭＩＳＦＥＴのしきい値電圧Ｖthはあまり低減されなかった。従って、トランジスタの駆動能力Ｉdが低減してしまう傾向があった。
【０００３】
この問題を打破するデバイスとしてＤＴＭＩＳＦＥＴ（Dynamic Threshold Voltage Metal Insulator Semiconductor Field Effect Transistor）が提案されている（Fariborz Assaderaghi, et al, "Dynamic threshold-voltage MOSFET(DTMOS) for Ultra-Low voltage VLSI", IEEE Trans. Electron Devices, Vol. 44, pp.414-421, 1997）。
【０００４】
図４８を参照して、ＤＴＭＩＳＦＥＴの構造を説明する。図４８は、従来のＤＴＭＩＳＦＥＴの構成を示す図である。図４８（ａ）はＤＴＭＩＳＦＥＴの構成を示す斜視図、図４８（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図である。図４８において、３５００はＳＯＩ基板、３５０１はＳｉ基板、３５０２は絶縁層、３５０３はＳｉ−Ｂｏｄｙ（ウェル領域）、３５０４はｎ+ 型のソース及びドレイン、３５０５はゲート絶縁膜、３５０６はポリシリコンからなるゲート電極、３５０７はゲート電極に接続するメタルプラグ３５０８との接続部となるｐ+ 拡散層である。
【０００５】
ＤＴＭＩＳＦＥＴは、ゲート電極とチャネル下部のウェル（Ｓｉ−Ｂｏｄｙ）を電気的に接続したＭＩＳＦＥＴであり、電源電圧Ｖddが小さくても駆動能力が大きく、しかもオフ電流が小さいというメリットを持つデバイスである。このようなメリットが生じる理由は、ゲート電圧が基板に伝わり基板バイアス効果が発生してトランジスタがｏｎの時はしきい値電圧Ｖthが低く、ｏｆｆ時にはＶthが高いという動作原理によって説明される。
【０００６】
更に、その他のメリットとして、
（１）ＤＴＭＯＳはチャネル面に垂直な縦方向電界が小さくてキャリアの移動度が大きく、高い駆動能力を実現できる理由の一つになっていること、
（２）ショートチャネル効果が発生していない領域ではＳ−ｆａｃｔｏｒが常にほぼ６０ｍＶ／ｄｅｃａｄｅと理想的な値（室温での最良値）になること、
（３）ミッドギャップワークファンクションのメタルゲート（例えばＴｉＮを用いたゲート）を用いたＭＩＳＦＥＴで実現困難であるといわれている低いしきい値電圧Ｖthを実現可能であること、等がある。
【０００７】
しかしながら、ＤＴＭＩＳＥＴには以下のような欠点があり、なかなか実用化されなかった。
【０００８】
（１）Ｐｏｌｙ−Ｓｉゲート電極とＳｉ−Ｂｏｄｙ間の接続部（コンタクト孔とメタルプラグ）形成のために、デバイスの占有面積が増大し、製造工程が複雑になってしまうこと、図４９に示すように、ゲートとウェル領域を接続するためのコンタクトを一つのトランジスタ当たり２個形成すると、デバイスの占有面積が増大してしまうこと。コンタクト孔がＳｉ−Ｂｏｄｙ３５０３の左右両側に形成されている理由は、Ｓｉ−Ｂｏｄｙ部の抵抗を下げるためである。Ｓｉ−Ｂｏｄｙの抵抗が高いとゲートのＲＣ遅延が生じたり、チャネル幅方向に沿ってしきい値電圧Ｖthが不均一になったりする危険があるためである。なお、図４９において図４８と同一な部位には同一符号を付し、その説明を省略してある。
【０００９】
（２）Ｂｏｄｙ抵抗が大きくてゲートのＲＣ遅延が発生し、回路動作に悪影響しやすいこと。
【００１０】
（３）従来のＭＯＳＦＥＴよりもソース／ドレインの接合容量が大きいこと。
【００１１】
（４）ソース／ドレインと（Ｓｉ−Ｂｏｄｙの間のｐｎ接合が順バイアスであり、Ｖddが０．７Ｖ程度を越えるとリーク電流が増大して使用不可能になってしまうこと。
【００１２】
近年、ソース／ドレインとＳｉ−Ｂｏｄｙの間のｐｎ接合リークを低減するため、ゲートとＢｏｄｙをキャパシタを介して接続する試みが提案された（IEEE International Solid-State Circuits Conference Digest of Technical papers,p.292,1997）が、キャパシタ形成によるデバイス面積の増大が大きな問題であった。（紹介した文献に書いてあるように、ゲートとＢｏｄｙをキャパシタを介して接続する場合には、ｐｎ接合ダイオードの形成も必要となる。）
【００１３】
【発明が解決しようとする課題】
上述したように、従来のＤＴＭＩＳＦＥＴは、ゲート電極とウェル領域とを電気的に接続するために、コンタクト部を形成する必要があるため、デバイスの占有面積が増大し、製造工程が複雑であるという問題があった。
【００１４】
本発明の目的は、ＤＴＭＩＳＦＥＴの占有面積の縮小を図ると共に、製造工程の簡略化を図り得る半導体装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００１６】
（１）本発明（請求項１）は、ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域に形成されたＭＩＳＦＥＴのゲート電極と、前記ＭＩＳＦＥＴのチャネルとなるウェル領域とが電気的に接続された半導体装置において、前記ＭＩＳＦＥＴは、前記島状の素子領域の上面の一部に形成され、前記島状の素子領域の上部上面に形成されたゲート絶縁膜と、前記島状の素子領域の上部側面に形成された側壁絶縁膜と、前記ゲート絶縁膜上，前記側壁絶縁膜の表面，及び前記島状の素子領域の下部側面に接続して形成されたゲート電極と、前記ゲート電極を左右から挟むようにして、前記島状の素子領域の上部に形成されたソース及びドレイン拡散層と、を具備してなり、前記ＭＩＳＦＥＴのゲート電極と前記ウェル領域との電気的接続は、前記島状の素子領域の下部側面で直接行われることを特徴とする。
【００１８】
（２）本発明（請求項３）は、ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域と、ゲート電極が電気的に接続されたＭＩＳＦＥＴにおいて、前記島状の素子領域の上部上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側部に形成されたバリアメタル膜と、前記島状の素子領域の上部側面，及び前記ゲート電極の側面に、上面が該ゲート電極の上面より低く形成された素子側壁絶縁膜と、前記島状の素子領域の下部側面，及び前記素子側壁絶縁膜の側面に形成されたバリアメタル膜及びコンタクト電極と、前記ゲート電極を左右から挟むようにして、前記島状の素子領域の上部に形成されたソース及びドレイン拡散層と、を具備してなり、前記ＭＩＳＦＥＴのゲート電極と前記島状の素子領域との電気的接続は、前記コンタクト電極及びバリアメタル膜を介して行われることを特徴とする。
【００１９】
（３）本発明（請求項４）の半導体装置は、ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域に形成されたＭＩＳＦＥＴのゲート電極と、前記ＭＩＳＦＥＴのチャネルとなるウェル領域とが電気的に接続された半導体装置において、前記ＭＩＳＦＥＴは、前記島状の素子領域の上面の一部に形成され、前記島状の素子領域の上部上面及び下部側面の表面に沿って形成されたゲート絶縁膜と、前記島状の素子領域の上部側面に形成された側壁絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記島状の素子領域の対向する下部側面にそれぞれ形成され、前記ゲート絶縁膜と連続して形成された材料から構成される一対のキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成され、前記ゲート電極と連続して形成された電極材から構成される一対のキャパシタ電極と、前記ゲート電極を左右から挟むようにして、前記島状の素子領域の上部に形成されたソース及びドレイン拡散層と、を具備してなり、前記ＭＩＳＦＥＴのゲート電極と前記ウェル領域との電気的接続は、前記キャパシタ絶縁膜を介して行われることを特徴とする。
【００２０】
（４）本発明（請求項５）の半導体装置は、ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域に形成されたＭＩＳＦＥＴのゲート電極と、前記ＭＩＳＦＥＴのチャネルとなるウェル領域とが電気的に接続された半導体装置において、前記ＭＩＳＦＥＴは、前記島状の素子領域の側面の一部に形成され、前記島状の素子領域の対向する下部側面にそれぞれ形成された一対のゲート絶縁膜と、前記島状の素子領域の上部側面に形成された側壁絶縁膜と、前記一対のゲート絶縁膜上，前記側壁絶縁膜の表面，及び前記島状の素子領域の上部表面に前記島状の素子領域の側面に対向するように形成されたゲート電極と、前記ゲート電極を左右から挟むようにして、前記島状の素子領域の対向する側面に形成されたソース及びドレイン拡散層と、を具備してなり、前記ＭＩＳＦＥＴのゲート電極と前記ウェル領域との電気的接続は、前記島状の素子領域の上面で直接行われることを特徴とする。
【００２５】
（５）本発明（請求項８）の半導体装置の製造方法は、半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、前記マスク材及び凸状の半導体層の側面に第１の側壁絶縁膜を形成する工程と、前記マスク材及び第１の側壁絶縁膜をマスクに用いて前記ＳＯＩ基板を更にエッチングして、前記第１の絶縁層を露出させると共に、凸字状に加工された島状の素子領域を形成する工程と、前記島状の素子領域の下部側面及び第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成する工程と、前記第１の絶縁層，第２の側壁絶縁膜，第１の側壁絶縁膜，及び前記島状の素子領域の上部上面のゲートが形成される領域を覆うダミーゲートを形成する工程と、前記島状の素子領域の上部上面に前記ダミーゲートをマスクとして前記ソース及びドレインを形成する工程と、前記ダミーゲートを覆うように第２の絶縁膜を形成した後、該第２の絶縁膜の表面を平坦化して該ダミーゲートの上面を露出させる工程と、前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の前記半導体層の下部側面及び上面が露出するゲート溝を形成する工程と、前記ゲート溝の底面の前記半導体層の上面にゲート絶縁膜を形成する工程と、前記ゲート溝内にゲート電極を埋め込み形成し、ゲート電極と前記島状の素子領域の下部を電気的に接続する工程とを含むことを特徴とする。
【００２６】
（６）本発明（請求項９）の半導体装置の製造方法は、半導体基板上のＭＯＳトランジスタのソース及びドレイン及びチャネルが形成される領域にマスク材を形成する工程と、前記マスク材をマスクに用いて全体がエッチングされない程度に前記半導体基板をエッチングし、前記半導体基板を凸状の半導体基板に加工する工程と、前記マスク材及び凸状の半導体基板の側部に第１の側壁絶縁膜を形成する工程と、前記マスク材及び第１の側壁絶縁膜をマスクに用いて前記半導体基板を更にエッチングして、凸字状に加工された島状の素子領域を形成する工程と、前記島状の素子領域以外の前記半導体基板の表面を覆う第１の絶縁層を、前記島状の素子領域の半導体基板の上端部が露出するように形成する工程と、高加速イオン注入により、前記ソース及びドレインと同導電型の深いウェル及び前記ソース・ドレインとは逆導電型の浅いウェルを形成する工程と、前記第１の絶縁膜を前記深いウェルの側面が露出する深さまでエッチングにより後退させる工程と、前記島状の素子領域の下部側面及び第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成する工程と、前記半導体基板，第２の側壁絶縁膜，第１の側壁絶縁膜，及び前記島状の素子領域の上部上面のゲートが形成される領域を覆うダミーゲートを形成する工程と、前記島状の素子領域の上部上面に前記ダミーゲートをマスクとして前記ソース及びドレインを形成する工程と、前記ダミーゲートを覆うように第２の絶縁膜を形成した後、該第２の絶縁膜の表面を平坦化して該ダミーゲートを露出させる工程と、前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の下部側面及び上面が露出するゲート溝を形成する工程と、前記ゲート溝の底面の前記島状の素子領域の上部上面にゲート絶縁膜を形成する工程と、前記ゲート溝内にゲート電極を埋め込み形成し、ゲート電極と前記島状の素子領域の下部を電気的に接続する工程とを含むことを特徴とする。
【００２７】
（７）本発明（請求項１０）の半導体装置の製造方法は、半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、前記マスク材及び凸状の半導体層の側面に素子側壁絶縁膜を形成する工程と、前記マスク材及び前記素子側壁絶縁膜をマスクに用いて前記ＳＯＩ基板を更にエッチングして、前記第１の絶縁層を露出させると共に、凸字状に加工された島状の素子領域を形成する工程と、前記島状の素子領域の下部側面及び前記素子側壁絶縁膜の側面にダミーコンタクトを形成する工程と、前記ダミーコンタクトの周囲に第２の絶縁膜を形成する工程と、前記素子側壁絶縁膜及び第２の絶縁膜を選択的にエッチングし、表面を後退させる工程と、前記マスク材の一部又は全部を除去する工程と、前記島状の素子領域の前記ゲート電極が形成される領域の前記半導体層の上面に前記ダミーコンタクトに接するダミーゲートを形成する工程と、前記ダミーゲートをマスクに用いて前記島状の素子領域の上部に前記ソース及びドレインを形成する工程と、前記半導体基板上に前記ダミーゲートの側面を覆うと共に、該ダミーゲートの表面が露出する第３の絶縁膜を形成する工程と、前記ダミーゲートを除去し、前記ダミーコンタクトが露出するゲート溝を形成する工程と、前記ゲート溝の内部の底面にゲート絶縁膜を形成する工程と、前記ゲート溝の内部及び前記ゲート絶縁膜上にバリアメタル膜を形成する工程と、前記ゲート溝内にゲート電極を埋め込み形成する工程と、前記ダミーコンタクトの上面を露出させる工程と、前記ダミーコンタクトを除去して前記島状の素子領域の下部側面が露出するコンタクト溝を形成する工程と、前記コンタクト溝の内部全面にバリアメタル膜を形成する工程と、前記コンタクト溝内にコンタクト電極を埋め込み形成することで、前記ゲート電極と前記島状の素子領域の電気的接続が前記コンタクト電極を通して行われるようにする工程とを含むことを特徴とする。
【００２９】
（８）本発明（請求項１１）の半導体装置の製造方法は、半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、前記マスク材及び前記凸状の半導体層の側面に素子側壁絶縁膜を形成する工程と、前記マスク材及び前記素子側壁絶縁膜をマスクに用いて前記ＳＯＩ半導体基板を更にエッチングして、凸字状に加工された島状の素子領域を形成する工程と、前記第１の絶縁膜、素子側壁絶縁膜、半導体基板上のゲート電極が形成される領域にダミーゲートを形成する工程と、前記島状の素子領域の上部上面に前記ダミーゲートをマスクとして前記ソース及びドレインを形成する工程と、前記ＳＯＩ半導体基板上に、前記ダミーゲートの側部に接し、前記ダミーゲートの表面が露出するように層間絶縁膜を形成する工程と、前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の下部側面及び上面が露出するゲート溝を形成する工程と、前記ゲート溝の底面に露出する前記島状の素子領域の表面に第２の絶縁膜を堆積して、該島状の素子領域の上部構造上にゲート絶縁膜を形成し、前記島状の素子領域の下部構造の側面にキャパシタ絶縁膜を形成する工程と、前記ゲート溝内に電極材を埋め込み形成して、前記ゲート電極及びキャパシタ電極を形成することにより、前記ゲート電極と前記島状の素子領域下部の電気的接続が前記キャパシタ絶縁膜を介して行われるようにする工程とを含むことを特徴とする。
【００３０】
（９）本発明（請求項１２）の半導体装置の製造方法は、半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、前記マスク材及び前記凸状の半導体層の側面に素子側壁絶縁膜を形成する工程と、前記マスク材及び前記素子側壁絶縁膜をマスクに用いて前記ＳＯＩ半導体基板を更にエッチングして、凸字状に加工された島状の素子領域を形成する工程と、前記第１の絶縁膜、素子側壁絶縁膜、半導体基板上のゲート電極が形成される領域にダミーゲートを形成する工程と、前記ダミーゲートをマスクとして斜めイオン注入により、前記島状の素子領域の下部側面に前記ソース及びドレインを形成する工程と、前記ＳＯＩ半導体基板上に、前記ダミーゲートの側部に接し、前記ダミーゲートの表面が露出するように層間絶縁膜を形成する工程と、前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の下部側面及び上面が露出するゲート溝を形成する工程と、前記ゲート溝の底面に露出する前記島状の素子領域の下部側面にゲート絶縁膜を形成する工程と、前記ゲート溝内にゲート電極を埋め込み形成し、前記ゲート電極と前記島状の素子領域の上部を電気的に接続する工程とを含むことを特徴とする。
【００３１】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００３２】
ゲート電極とウェル領域との電気的接続を島状の素子領域の側面で行なうので、従来のＤＴＭＩＳＦＥＴのようなコンタクト形成部分の平面面積が不要になり、デバイスの占有面積を大幅に低減することができる。また、ゲート電極とウェル領域とを電気的に接続する部位は自己整合的に形成されるので、製造工程の簡略化を図ることができる。
【００３３】
また、ゲートとＳｉ−Ｂｏｄｙの電気的接続を、島状の素子領域Ｓｉの側面に形成されたキャパシタを介して行なうことにより、面積が低減できるだけでなく、ソース／ドレインとウェル領域の間のリーク電流を大幅に低減できる。
【００３４】
また、島状の素子領域側部に形成された二つのゲート電極を挟むようにソース及びドレインが素子領域側部にソース及びドレインを構成する拡散層の底部が互いに接触するように形成されているので、ｐｎ接合面積が低減され、ソース／ドレインとＢｏｄｙ−Ｓｉの間のリーク電流を大幅に低減できる。
【００３５】
また、ゲート電極として金属電極を用いることで、ｎ型ウェル、ｐ型ウェルの両方に容易に電気的接続を行なうことが可能である。また、ｐｏｌｙ−Ｓｉゲート電極を用いた場合、ゲートと逆導電型のウェル領域とゲートを接続するときに、両者の間にメタルプラグを形成しなければならないが、金属ゲート電極を用いることによって、別のメタルプラグを形成する必要がない。
【００３６】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００３７】
［第１実施形態］
図１は、本発明の第１実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図である。図１（ａ）は斜視図であり、図（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図である。
【００３８】
図１に示すように、本実施形態では、半導体基板としてＳｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層されたＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４は、その断面が凸字状に形成されている。凸字状とは、基板の主面に対して平行な断面積が小さい上部と、断面積が大きい下部とからなる構造である。
【００３９】
凸字状のＳｉ−Ｂｏｄｙ１４の凸字状の上部に相当する上部側面に側壁絶縁膜１７が形成されている。そして、Ｓｉ−Ｂｏｄｙ１４上の一部にゲート絶縁膜１８が形成されている。ゲート絶縁膜１８上、且つ側壁絶縁膜１７及び凸字状のＳｉ−Ｂｏｄｙ１４の下部側面に接するように金属ゲート電極１９が形成されている。ゲート電極１９を左右から挟むように、Ｓｉ−Ｂｏｄｙ１４の表面層にソース及びドレイン１６が形成されている。
【００４０】
上記のように、金属ゲート電極１９と素子領域のＳｉ−Ｂｏｄｙ１４とは、凸字状のＳｉ−Ｂｏｄｙ１４の側面で電気的に接続されている。
【００４１】
次に、本装置の製造方法を図面を参照して説明する。図２〜図６は、図１に示すＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。なお、図２〜図６において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）はそれぞれ図１（ａ）の斜視図におけるＡ−Ａ’部及びＢ−Ｂ’部の断面に相当する部位を示している。但し、Ｎは２，３，４，５，６、ｘはａ，ｂ，ｃ，…，ｊの何れかを表している。
【００４２】
先ず、図２（ａ−Ａ），図２（ａ−Ｂ）に示すように、Ｓｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板１１を用意する。
【００４３】
次いで、図２（ｂ−Ａ），図２（ｂ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５ｎｍ程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ程度のポリシリコン層２２をＬＰＣＶＤ法により堆積する。素子領域のポリシリコン層２２上に図示されないレジストパターンを形成した後、ポリシリコン層２２，熱酸化膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥを行い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝を形成する。そして、レジストパターンを除去した後、露出するポリシリコン層２２及びＳｉ−Ｂｏｄｙ１４の表面を薄く（〜５ｎｍ）酸化してＳｉＯ2 層２３を形成する。そして、後に形成されるゲートとシリコン層とを電気的に接続するために必要なｐ+拡散層１５をイオン注入により形成する。
【００４４】
次いで、図３（ｃ−Ａ），図３（ｃ−Ｂ）に示すように、全面にＳｉ3Ｎ4膜を堆積した後、ＲＩＥを行なうことで先の工程で形成された溝の側面に側壁絶縁膜１７を形成する。そして、ポリシリコン層２２及び側壁絶縁膜１７をマスクに用いて、Ｓｉ−Ｂｏｄｙ１４をエッチングしてシリコン酸化膜１３を露出させる。このエッチング工程で、ポリシリコン層２２もエッチングされるが、消失しないように予め膜厚を調整しておくか、予めポリシリコン層２２の表面にＴＥＯＳ−ＳｉＯ2 膜等のエッチングマスクを形成しておく。
【００４５】
次いで、図３（ｄ−Ａ），図３（ｄ−Ｂ）に示すように、Ｓｉ3Ｎ4膜を堆積した後、Ｓｉ3Ｎ4膜に対してＲＩＥを行なうことで、ＳｉＯ2 層上に形成された構造物の側壁に厚さ１０ｎｍ程度の第２の側壁絶縁膜２４を形成する。なお、この第２の側壁絶縁膜２４を構成するＳｉ3Ｎ4膜を堆積する際、プロセス条件を調整し、第２の側壁絶縁膜２４のウエットエッチング速度が側壁絶縁膜１７より速くなるように調整する。
【００４６】
次いで、図４（ｅ−Ａ），図４（ｅ−Ｂ）に示すように、ダミーゲートの材料であるポリシリコン層２５を膜厚４００ｎｍ程度堆積する。
次いで、図４（ｆ−Ａ），図４（ｆ−Ｂ）に示すように、ＣＭＰ法を用いてポリシリコン層２５の表面を平坦化する。そして、後にゲート電極が形成される領域のポリシリコン層の表面に図示されないレジストパターンを形成した後、ポリシリコン層２５，２２に対してエッチングを行い、パターニングする。このパターニングされたポリシリコン２２，２５を以後、ダミーゲート２２，２５と記す。
【００４７】
そしてレジストパターンを除去した後、Ｓｉ3Ｎ4膜の堆積，エッチングを行い、ダミーゲート２２，２５の側壁に膜厚２０ｎｍ程度のゲート側壁絶縁膜２６を形成する。
【００４８】
そして、ソース及びドレインを形成するために、Extension用や深い接合用の拡散層を形成するためのイオン注入をおこなう。Extension用のｎ- 拡散層を形成するためのＡｓイオンの注入条件は、例えば加速電圧１５ｋｅＶ，ドーズ量３×１０14ｃｍ-2である。また、深い接合を形成するためのＡｓの注入条件は、加速電圧４５ｋｅＶ，ドーズ量３×１０15ｃｍ-2である。ソース及びドレイン層の活性化のための加熱処理（〜１０００℃）もここで行なう。更に、全面にＴＥＯＳ−ＳｉＯ2 膜を堆積した後、ＣＭＰ法によりＴＥＯＳ−ＳｉＯ2 層２７の表面を平坦化し、ダミーゲート２２，２５の表面を露出させる。
【００４９】
次いで、図５（ｇ−Ａ），図５（ｇ−Ｂ）に示すように、ダミーゲート２２，２５をＣＤＥ等により除去し、ゲートの形成領域にゲート溝を形成する。なお、このエッチング工程はＳｉ3Ｎ4がエッチングされないプロセスで行い、側壁絶縁膜１７，２４，２６を残す。そして、ＨＦ系のウエットエッチングにより、ゲート溝底面の熱酸化膜２１も除去する。
【００５０】
次いで、図５（ｈ−Ａ），図５（ｈ−Ｂ）に示すように、ゲート溝の底面に露出するＳｉ−Ｂｏｄｙ１４の表面にＳｉＯ2 からなるゲート絶縁膜１８を形成する。例えば、熱酸化によりＳｉ−Ｂｏｄｙ１４の表面に選択的にＳｉＯ2 膜を形成する。次いで、図６（ｉ−Ａ），図６（ｉ−Ｂ）に示すように、ｐ+ 拡散層の側部に形成されている第２の側壁絶縁膜２４をウエットエッチングにより除去し、ｐ+ 拡散層を露出させる。上述したように、第２の側壁絶縁膜２４を構成するＳｉ3Ｎ4膜は側壁絶縁膜１７及びゲート側壁絶縁膜２６のそれよりもエッチングレートが高く膜厚が薄いので、第２の側壁絶縁膜２４を除去した後も、側壁絶縁膜１７及びゲート側壁絶縁膜２６を残留させることができる。
【００５１】
次いで、図６（ｊ−Ａ），図６（ｊ−Ｂ）に示すように、Ａｌ／ＴｉＮ（膜厚：４００ｎｍ／５ｎｍ）のような積層メタルをＣＶＤやスパッタ法で形成し、ＣＭＰで平坦化を行なうことによって、金属ゲート電極１９を形成する。
【００５２】
その後は、通常のＬＳＩ製造プロセスと同様に、ＴＥＯＳ層間絶縁膜をＣＶＤ法で堆積し、ソース及びドレイン及びメタルゲート電極上にコンタクトホールを開口し、上層金属配線を形成すればよい。
【００５３】
以上示したように、ゲート電極とシリコン層との電気的接続は、凸字状に形成された素子領域の側面の一部でゲート電極と一体形成されたコンタクト電極により行われるので、コンタクト形成部分の平面面積が不要になり、デバイス占有面積を大幅に低減することができる。
【００５４】
また、ゲート電極は、金属で形成されているので、ｎ型半導体、ｐ型半導体の両方に容易に電気的接続を行なうことが可能であり、Ｃ−ＭＯＳＦＥＴの形成に非常に有利である。ポリシリコンゲート電極の場合、ゲート電極と逆導電型のシリコン層とゲート電極を接続するときに、両者の間にメタルプラグ等を形成しなければならず、工程が複雑であった。
【００５５】
更に、ゲート電極とシリコン層との接続をセルフアラインで行なうことができ、面積縮小、工程簡略化の工程が得られる。更にまた、メタルゲート電極とＤＴＭＩＳＦＥＴを組み合わせることによって、メタルゲート電極ＭＩＳＦＥＴで実現困難であるといわれていた低しきい値電圧Ｖth（〜０．２Ｖ）を実現できるようになる。
【００５６】
また、ゲート絶縁膜及びゲート電極の形成前にソース及びドレインが形成されているので、ソース及びドレインの活性化のアニール工程の後に、高温熱処理工程は存在しない。そこで、ゲート絶縁膜には、ＳｉＯ2 膜だけでなく、Ｔａ2 Ｏ5 膜、ＴｉＯ2 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜等の高誘電体膜や強誘電体膜を使用することができ、ゲート電極にはメタル材料を使用することができる。
【００５７】
なお、ゲート絶縁膜に高又は強誘電体膜を使用した場合には、用いたゲート絶縁膜に応じてゲート電極の材料を選ぶ必要があり、ＴｉＮ，Ａｌ，Ｗ，Ｒｕ等が使用可能となる。また、ゲート絶縁膜とゲート電極の間には、バリアメタルとしてＴｉＮやＷＮ等を形成することが好ましい。
【００５８】
［第２実施形態］
本実施形態では、通常のバルクのＳｉ半導体基板を用いたＤＴＭＩＳＦＥＴについて説明する。図７は、本発明の第２実施形態に係わる半導体装置の概略構成を示す図である。図７（ａ）は斜視図であり、図７（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図である。
【００５９】
素子領域のＳｉ単結晶基板７１の一部に、島状の素子領域が形成されている。島状に形成されているＳｉ単結晶基板７１の素子領域の断面形状は凸字状である。島状のＳｉ単結晶基板の表面層にはｐ型ウェル７３が形成され、更にｐ型ウェル７３の下部にはｎ型ウェル７２が形成されている。
【００６０】
Ｓｉ単結晶基板７１の凸字状部の凸字の上部に相当する上部側面に側壁絶縁膜１７が形成されている。Ｓｉ単結晶基板７１の凸字状部の凸字の下部に相当する下部側面に素子分離絶縁膜（ＴＥＯＳ）７４が形成されている。なお、素子分離絶縁膜７４の上面はＳｉ単結晶基板７１の凸字状部の下部上面より低く形成され、Ｓｉ単結晶基板７１のｐ型ウェル７３が一部素子分離絶縁膜７４から露出する。
【００６１】
Ｓｉ単結晶基板の凸字状部の上部上面の一部には、表面にはゲート絶縁膜１８が形成されている。ゲート電極１９がゲート絶縁膜１８を介してＳｉ単結晶基板７１上に形成され、そのゲート絶縁膜１８を挟むようにＳｉ単結晶基板７１上の凸字状部の上面表面にソース及びドレイン１６が形成されている。ゲート電極１９は、ゲート絶縁膜１８上、且つ側壁絶縁膜１７及び凸字状部のＳｉ単結晶基板７１のｐ型ウェル７３の下部側面に接するように形成されている。
【００６２】
次に、図８，図９を用いて本装置の製造工程について説明する。図８，図９は、図７に示すＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。なお、図８，図９において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）はそれぞれ図７（ａ）の斜視図におけるＡ−Ａ’部及びＢ−Ｂ’部の断面に相当する部位を示している。但し、Ｎは８，９、ｘはａ，ｂ，ｃ，ｄの何れかを表している。
【００６３】
先ず、図８（ａ−Ａ），（ａ−Ｂ）に示すように、バルクのＳｉ単結晶基板７１を用意する。Ｓｉ単結晶基板７１の表面に膜厚５ｎｍ程度の熱酸化膜８１を形成した後、膜厚１００ｎｍ程度のポリシリコン層８２及び膜厚１５０ｎｍ程度のＴＥＯＳ膜からなる絶縁膜８３をＬＰＣＶＤ法により堆積する。リソグラフィ技術を用いて素子領域上の絶縁膜８３上に図示されないレジストパターンを形成する。レジストパターンをマスクに用いて絶縁膜８３及びポリシリコン層８２及び熱酸化膜８１及びＳｉ単結晶基板７１をエッチングし、Ｓｉ単結晶基板７１に深さ１００ｎｍ程度の溝を形成する。そして、レジストパターンを除去した後、露出するポリシリコン層８２及びＳｉ単結晶基板７１の表面を薄く（〜５ｎｍ）酸化し、酸化層８４を形成する。
【００６４】
次いで、図８（ｂ−Ａ），図８（ｂ−Ｂ）に示すように、Ｓｉ単結晶基板７１に形成された溝の側面に厚さ３０ｎｍ程度のＳｉ3Ｎ4からなる側壁絶縁膜１７を形成する。そして、絶縁膜８３及び側壁絶縁膜１７をマスクに用いてＳｉ単結晶基板７１を更に２５０ｎｍ程度エッチングする。この時、絶縁膜８３も同時にエッチングされるが、このエッチング工程で絶縁膜８３が消失しないように絶縁膜８３の膜厚を調整して形成しておく。
【００６５】
次いで、図９（ｃ−Ａ），図９（ｃ−Ｂ）に示すように、全面に素子分離絶縁膜７４を全面に膜厚５５０ｎｍ程度堆積した後、表面をＣＭＰによって平坦化し、ポリシリコン層８２を露出させる。次いで、高加速イオン注入により深いｎ型ウェル７２，浅いｐ型ウェル７３を順次形成する（二重ウェル構造）。
【００６６】
次いで、図９（ｄ−Ａ），図９（ｄ−Ｂ）に示すように、素子分離領域の素子分離絶縁膜７４をＲＩＥやウエットエッチングによりリセスし、側壁絶縁膜１７の下の浅いｐ型ウェル７３の側面が深さ方向に８０ｎｍ程度露出するまでへこませる。更にＳｉ3Ｎ4膜の堆積／エッチングを行なうこととで、側壁絶縁膜１７の側部に更に厚さ１０ｎｍ程度の第２の側壁絶縁膜８５を形成する。なお、第２の側壁絶縁膜８５を構成するＳｉ3Ｎ4膜のエッチング速度が、側壁絶縁膜１７のそれよりも速くなるように、プロセス条件を最適化して堆積を行なうことが好ましい。
この後の工程は、第１実施形態の図４（ｆ−Ａ），図４（ｆ−Ｂ）以降に示した工程と同様なので説明を省略する。
【００６７】
本実施形態によれば、ＳＯＩ基板を用いた場合に問題となりやすいＳｉ−Ｂｏｄｙの高い電気抵抗を心配する必要がない。なぜならば、Ｓｉ−Ｂｏｄｙの代わりに比較的高不純物濃度で膜厚が厚いｐ型ウェルを用いているので、この部分の電気抵抗を低減することができるからである。
【００６８】
［第３実施形態］
図１０は、本発明の第３実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す断面斜視図である。
【００６９】
本装置は、シリコン基板１００１，埋め込み酸化膜１００２及びシリコン活性層１００３が積層されたＳＯＩ基板１０００を用いている。シリコン活性層１００３は、断面形状が凸字状に形成されている。凸字状のシリコン活性層１００３の下部上面及び上部側面に接してリング状の素子側壁絶縁膜１０１０が形成されている。なお、素子側壁絶縁膜１０１０の上面の高さは、凸字状のシリコン活性層１００３の上部上面より高く形成されている。
【００７０】
埋め込み酸化膜１００２上、且つ凸字状のシリコン活性層１００３の下部側面及び素子側壁絶縁膜１０１０の側面に接して、底面及び下面がバリアメタル１０１１で覆われたコンタクト電極１０１２が形成されている。従って、シリコン活性層１００３とコンタクト電極１０１２とは、バリアメタル１０１１を介して電気的に接続されている。
【００７１】
凸字状のシリコン活性層１００３の上部上面にゲート絶縁膜１００６が形成されている。このゲート絶縁膜１００６は素子側壁絶縁膜１０１０の一方の対向する面の一部を接続するように形成されており、他方の対向する面には接していない。ゲート絶縁膜１００６の形成されていない凸字状のシリコン活性層１００３の上部上面には、バッファ酸化膜１００５が形成されている。バッファ酸化膜１００５の上面，バッファ酸化膜１００５に接する領域の素子側壁絶縁膜１０１０の側面及び上面，バリアメタル１０１１の側面に接するように、層間絶縁膜１００７が形成されている。
【００７２】
ゲート絶縁膜１００６の上面，層間絶縁膜１００７の側面，素子側壁絶縁膜１０１０の側面及び上面，及びバリアメタル１０１１の側面に接してバリアメタル１００８が形成されている。そしてバリアメタル１００８に接するようにゲート電極１００９が形成されている。つまり、ゲート電極１００９とコンタクト電極１０１２とはバリアメタル１００８，１０１１を介して電気的に接続されている。従って、ゲート電極１００９とシリコン活性層１００３の下部側面とは、バリアメタル１００８，１０１１及びコンタクト電極１０１２を介して電気的に接続されている。
【００７３】
そして、凸字状のシリコン活性層１００３の上部にゲート電極１００９を挟むように、ソース及びドレイン１００４が形成されている（ソースないしドレインの一方は図示されていない）。
【００７４】
そして、コンタクト電極１０１２の表面を覆うバリアメタル１０１１の外周表面に接して素子分離絶縁膜１０１３が形成されている。素子分離絶縁膜１０１３の上面は、ゲート電極１００９より低く形成されている。そして、素子分離絶縁膜１０１３の上面に、ゲート電極１００９の長手方向の延長方向に沿って、側面及び下面をバリアメタル１００８Ａで覆われた電極１００９Ａが形成されている。そして、素子分離絶縁膜１０１３上の電極１００９Ａの形成されていない領域に、層間絶縁膜１００７が形成されている。
【００７５】
次に、本装置の製造方法について図１１〜図１８を参照して説明する。図１１〜図１８は、本発明の第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。
【００７６】
先ず、図１１（ａ−Ａ），図１１（ａ−Ｂ）に示すように、シリコン基板１００１上に埋め込み酸化膜１００２を介して厚さ３００ｎｍ程度のシリコン活性層１００３が形成されたＳＯＩ基板１０００上にバッファ酸化膜１００５を形成した後、ポリシリコン膜１１０１及びシリコン窒化膜１１０２を順次堆積する。
【００７７】
次いで、図１１（ｂ−Ａ），図１１（ｂ−Ｂ）に示すように、リソグラフィ技術を用いて素子領域のパターンを描画して図示されないレジストパターンを形成した後、シリコン窒化膜１１０２，ポリシリコン膜１１０１，バッファ酸化膜１００５及びシリコン活性層１００３に対してＲＩＥを行なう。この時、シリコン活性層１００３を深さ方向に対して全体をエッチングせずに、深さ１５０ｎｍ〜２００ｎｍ程度エッチングして素子領域を規定する。
【００７８】
次いで、図１２（ｃ−Ａ），図１１（ｃ−Ｂ）に示すように、シリコン酸化膜を堆積した後ＲＩＥを行なうことで、規定された素子領域の側部を切れ目なく囲うように素子側壁絶縁膜１０１０を形成する。ここで、頭上素子側壁絶縁膜１０１０は、断面長方形状に記載されているが、通常素子側壁絶縁膜１０１０は上部で薄くなっている。
【００７９】
次いで、図１２（ｄ−Ａ），図１２（ｄ−Ｂ）に示すように、シリコン窒化膜１１０２及び素子側壁絶縁膜１０１０をマスクに用いて、シリコン活性層１００３に対して埋め込み酸化膜１００２が露出させるまでＲＩＥを行い、素子側壁絶縁膜１０１０の下部にシリコン活性層１００３を露出させる。この露出するシリコン活性層１００３に対して、斜めイオン注入等で不純物を注入し高濃度とすることで、後のゲート電極との接触抵抗を低下させることが好ましい。
【００８０】
次いで、図１３（ｅ−Ａ），図１３（ｅ−Ｂ）に示すように、全面にシリコン窒化膜を堆積した後にＲＩＥを行なうことで、素子領域の側部にダミーコンタクト１１０３を形成する。
【００８１】
次いで、図１３（ｆ−Ａ）、図１３（ｆ−Ｂ）に示すように、全面にシリコン酸化膜を堆積してからＣＭＰを行なうことにより、素子領域間の空間に素子分離絶縁膜１０１３を形成する。ＲＩＥによりシリコン酸化物を選択的にエッチングして、素子分離絶縁膜１０１３の表面を後退させる。この時、素子側壁絶縁膜１０１０の表面も同様に後退する。
【００８２】
次いで、図１４（ｇ−Ａ），図１４（ｇ−Ｂ）に示すように、シリコン窒化物を選択的にエッチングする条件でＲＩＥを行い、シリコン窒化膜１１０２を除去する。このエッチング時に、シリコン窒化物からなるダミーコンタクト１１０３の表面が後退する。
【００８３】
次いで、図１４（ｈ−Ａ），図１４（ｈ−Ｂ）に示すように、ポリシリコン膜１１０４及びシリコン窒化膜１１０５を順次堆積させる。次いで、図１５（ｉ−Ａ），図１５（ｉ−Ｂ）に示すように、リソグラフィ技術を用いてゲート電極が形成される領域を覆う図示されないレジストパターンを形成した後、ＲＩＥを行い、シリコン窒化膜１１０５，ポリシリコン膜１１０４，ポリシリコン膜１１０１をＲＩＥにより順次エッチングし、ダミーゲートを形成した後、レジストパターンを除去する。以後残存するシリコン窒化膜１１０５，ポリシリコン膜１１０４，１１０１をダミーゲート１１０５，１１０４，１１０１と記す。
【００８４】
次いで、図１５（ｊ−Ａ），図１５（ｊ−Ｂ）に示すように、ダミーゲート１１０５，１１０４，１１０１をマスクにシリコン活性層１００３に対してイオン注入をおこないソース及びドレイン１００４を形成した後、アニールを行い活性化させる。
【００８５】
次いで、図１６（ｋ−Ａ），図１６（ｋ−Ｂ）に示すように、ダミーゲート１１０５，１１０４，１１０１を覆うように層間絶縁膜１００７を堆積してからＣＭＰを行い、層間絶縁膜１００７の上面とダミーゲート１１０５，１１０４，１１０１の表面とを同一の高さにする。
【００８６】
次いで、図１６（ｌ−Ａ），図１６（ｌ−Ｂ）に示すように、層間絶縁膜１００７をマスクにしてダミーゲート１１０５，１１０４，１１０１を除去し、バッファ酸化膜１００５の表面が露出するゲート溝１１０６を形成する。そして、図１７（ｍ−Ａ），図１７（ｍ−Ｂ）に示すように、ゲート溝１１０６内に露出するバッファ酸化膜１００５を除去する。
【００８７】
次いで、図１７（ｎ−Ａ），図１７（ｎ−Ｂ）に示すように、ゲート溝１１０６内に露出するシリコン活性層１００３の表面を酸化させて、ゲート絶縁膜１００６を形成する。ゲート電極材の拡散を防ぐために、例えばＴｉＮからなるバリアメタル１００８を堆積した後、Ｗ等のゲート電極１００９を堆積させる。そして、ＣＭＰを用いてゲート電極材及びバリアメタル材を研磨して、溝内にのみバリアメタル１００８及びゲート電極１００９を形成する。
【００８８】
次いで、図１８（ｏ−Ａ），図１８（ｏ−Ｂ）に示すように、ダミーコンタクト１１０３を熱燐酸処理により除去し、側面にシリコン活性層１００３が露出するコンタクト溝１１０７を形成する。次いで、図１８（ｐ−Ａ），図１８（ｐ−Ｂ）に示すように、バリアメタル１０１１及びＡｌ等のコンタクト電極１０１２を形成した後、ＣＭＰ等で平坦することによって、ゲート電極１００９とシリコン活性層１００３を電気的に接続するコンタクト電極１０１２を形成する。
【００８９】
その後は通常のトランジスタの形成工程と同様に、層間絶縁膜の堆積，ゲート電極に接続するコンタクトホールの形成を行なう。そして、更に反応防止層としてＴｉＮを堆積した後、ゲート配線となるアルミを堆積してパターニングを行なうことにおりゲート配線を形成する。
【００９０】
本実施形態では、上記の第１実施形態で述べた効果に加えてコンタクト電極１０１２とシリコン活性層１０１３との接触が、シリコン活性層１０１３の全周囲で行われるため、安定して低抵抗の電気的接続を得ることができる。なお、図１ではソースコンタクト１０１４，ドレインコンタクト１０１４を図示しているが、これらは周知の方法で形成できるため、特に製造方法については説明しない。
【００９１】
［第４実施形態］
本実施形態では、ゲート絶縁膜として酸化タンタルのような堆積膜を用いたＤＴＭＩＳＦＥＴについて説明する。ゲート絶縁膜として堆積膜を用いる場合、ダミーゲートを除去して形成されるゲート溝の全面に絶縁膜が堆積されるため、ゲート電極とシリコン活性層を電気的に接続するコンタクトとゲート電極とがゲート絶縁膜によって絶縁されてしまう。
【００９２】
そこで、図１９に示すように、コンタクト電極１０１２とゲート電極１００９とを接続する電極１９０２，１９０３を形成する。なお、図１９において、図１０と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００９３】
次に、本装置の製造方法について説明する。図２０，図２１は、本発明の第４実施形態に係わるＤＴＭＩＳＦＥＴの製造方法を示す工程断面図である。
【００９４】
図２０（ａ−Ａ），図２０（ａ−Ｂ）に示す構造は、第１実施形態のＤＴＭＩＳＦＥＴの製造方法を示す工程断面図における図１１（ａ−Ａ），図１１（ａ−Ｂ）〜図１７（ｍ−Ａ），図１７（ｍ−Ｂ）を経て形成された構造なので説明を省略する。
【００９５】
そして、図２０（ｂ−Ａ），図２０（ｂ−Ｂ）に示すように、ゲート絶縁膜材である酸化タンタル等の高誘電体膜，バリアメタル及びゲート電極を順次堆積した後、ＣＭＰ等で平坦化することにより溝１１０６内にのみゲート絶縁膜１９０１，バリアメタル１００８及びゲート電極１００９を残置させる。
【００９６】
次いで、図２１（ｃ−Ａ），図２１（ｃ−Ｂ）に示すように、ダミーコンタクト１１０３を熱燐酸処理により除去してコンタクト溝１１０７を形成する。そして、バリアメタル１０１１，コンタクト電極１０１２を堆積した後、ＣＭＰを行なうことによりコンタクト溝１１０７内にのみバリアメタル１０１１及びコンタクト電極１０１２を残置させる。
【００９７】
次いで、図２１（ｄ−Ａ），図２１（ｄ−Ｂ）に示すように、バリアメタル１９０２及び金属電極１９０３を順次堆積した後、リソグラフィ技術を用いてパターニングし、ゲート電極１００９とコンタクト電極１０１２とを接続する金属電極１９０３を形成する。
【００９８】
本実施形態によれば、ゲート絶縁膜として堆積膜を用いても、金属電極によって、ゲート電極とコンタクト電極とが電気的に接続がされる。そのため、ゲート電極とシリコン活性層とが電気的に接続される。
【００９９】
［第５実施形態］
本実施形態では、第２実施形態と同様に、高誘電体膜を堆積することによってゲート絶縁膜を形成するＤＴＭＩＳＦＥＴについて説明する。
【０１００】
本実施形態の構造は、図２２に示すように、コンタクト電極１０１２側部のゲート絶縁膜１９０１が除去されており、コンタクト電極１０１２とゲート電極１００９が電気的に接続されている。なお、図２２において、図１９と同一な部分には同一符号を付しその詳細な説明を省略する。
【０１０１】
次に、本装置の製造方法について説明する。図２３は、本発明の第５実施形態に係わるＤＴＭＩＳＦＥＴの製造方法を示す工程断面図である。
図２２（ｂ−Ａ）図２２（ｂ−Ｂ）までは第４実施形態と同様の工程なのでその説明を省略する。
【０１０２】
先ず、図２３（ａ−Ａ），図２３（ａ−Ｂ）に示すように、ダミーコンタクト１１０３を除去する前に、ダミーコンタクト１１０３に接する酸化タンタル等の高誘電体膜からなるゲート絶縁膜１９０１をＣＤＥ等で選択的にエッチングしてリセスさせる。
【０１０３】
次いで、図２３（ｂ−Ａ），図２３（ｂ−Ｂ）に示すように、ダミーコンタクト１１０３を除去した後、バリアメタル１０１１及びコンタクト電極１０１２の堆積，ＣＭＰによる平坦化を行い、ゲート電極１００９及びシリコン活性層１００３に電気的に接続するとコンタクト電極１０１２を形成する。
【０１０４】
第４実施形態で用いた電極１９０３成しに、ゲート電極１００９とコンタクト電極１０１２との電気的接続が可能になるというメリットがある。
【０１０５】
［第６実施形態］
第３ないし第５実施形態ではダミーコンタクトとしてシリコン窒化物を用いていたが、本実施形態ではダミーコンタクトにポリシリコンを用いた実施の形態について説明する。
【０１０６】
図２４〜図３１は、本発明の第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。
先ず、図２４（ａ−Ａ），図２４（ａ−Ｂ）に示すように、膜厚３００ｎｍ程度のシリコン活性層１００３上にバッファ酸化膜１００５を形成した後、更にシリコン窒化膜２４０１を堆積する。
【０１０７】
次いで、図２４（ｂ−Ａ），図２４（ｂ−Ｂ）に示すように、リソグラフィ技術を用いて図示されないレジストパターンを形成し、このレジストパターンをマスクにしてシリコン窒化膜２４０１及びバッファ酸化膜１００５に対してＲＩＥを行なう。そして、レジストパターンを除去した後、シリコン窒化膜２４０１をマスクにしてシリコン活性層１００３に対してＲＩＥを行なう。このＲＩＥ工程において、シリコン活性層１００３を深さ方向に全てエッチングするのではなく、深さ１５０ｎｍ〜２００ｎｍ程度エッチングし、素子領域を規定する。
【０１０８】
次いで、図２５（ｃ−Ａ），図２５（ｃ−Ｂ）に示すように、シリコン酸化膜を全面に形成してからＲＩＥをおこなうことで、前の工程で規定された素子領域のシリコン活性層１００３及びバッファ酸化膜１００５及びシリコン窒化膜２４０１の側部に素子側壁絶縁膜１０１０を形成する。
【０１０９】
次いで、図２５（ｄ−Ａ），図２５（ｄ−Ｂ）に示すように、シリコン窒化膜２４０１及び素子側壁絶縁膜１０１０をマスクにして埋め込み酸化膜１００２が露出するまでシリコン活性層１００３に対してＲＩＥを行なう。このＲＩＥ工程で、素子側壁絶縁膜１０１０の下部にシリコン活性層１００３が露出し、ゲート電極と電気的に接続するためのコンタクト電極に接続する部位が形成される。そして、斜めイオン注入法等を用いてシリコン活性層の露出する部位の不純物濃度を高濃度にすることで、後のゲート電極との接触抵抗を低下させることが好ましい。
【０１１０】
次いで、図２６（ｅ−Ａ），図２６（ｅ−Ｂ）に示すように、露出するシリコン活性層１００３の表面を熱酸化させてから、シリコン窒化膜２４０１及び素子側壁絶縁膜１０１０を覆うようにポリシリコン膜を堆積した後、ＲＩＥを行なうことにより、素子領域の周囲にシリコン活性層に接続するダミーコンタクト２４０２を形成する。
【０１１１】
次いで、図２６（ｆ−Ａ），図２６（ｆ−Ｂ）に示すように、シリコン酸化膜を全面に堆積した後、ＣＭＰ等を用いて平坦化し素子分離絶縁膜１０１３を形成する。そして、シリコン酸化膜を選択的にエッチングする条件でことで、素子分離絶縁膜１０１３の表面を後退させる。なお、シリコン酸化物からなる素子側壁絶縁膜１０１０の表面も同時に後退する。
【０１１２】
次いで、図２７（ｇ−Ａ），図２７（ｇ−Ｂ）に示すように、全面にシリコン窒化膜２４０３を堆積する。次いで、図２７（ｈ−Ａ），図２７（ｈ−Ｂ）示すように、リソグラフィ技術を用いてゲート電極領域のシリコン窒化膜２４０３上に図示されないジストパターンを形成した後、このレジストパターンをマスクにして、シリコン窒化膜２４０３，２４０１に対してＲＩＥを行い、ゲート電極形成領域にのみシリコン窒化膜２４０１，２４０３を残置させ、レジストパターンを除去する。なお、この残置するシリコン窒化膜２４０１，２４０３をダミーゲート２４０１，２４０３と記す。
【０１１３】
次いで、図２８（ｉ−Ａ），図２８（ｉ−Ｂ）に示すように、ダミーゲート２４０１，２４０３をマスクにしたイオン注及び活性化アニールを行って、ソース及びドレイン１００４を形成する。そして、次いで、図２８（ｊ−Ａ），図２８（ｊ−Ｂ）に示すように、全面に、層間絶縁膜１００７を堆積する。次いで、図２９（ｋ−Ａ），図２９（ｋ−ｂ）に示すように、ＣＭＰ等により層間絶縁膜１００７の表面を平坦化してダミーゲート２４０１，２４０３の表面を露出させる。次いで、図２９（ｌ−Ａ），図２９（ｌ−Ｂ）に示すように、シリコン窒化物からなるダミーゲート２４０１，２４０３を選択的に除去し、ゲート溝１１０６を形成する。次いで、図３０（ｍ−Ａ），図３０（ｍ−Ｂ）に示すように、ゲート溝１１０６の底面に露出するシリコン活性層１００３の表面を酸化してゲート絶縁膜１００６を形成する。そして、バリアメタル１００８及びゲート電極１００９を構成する材料を順次堆積した後、ＣＭＰを行なうことでゲート溝１１０６内に選択的にバリアメタル１００８及びゲート電極１００９を形成する。
【０１１４】
次いで、図３０（ｎ−Ａ），図３０（ｎ−Ｂ）に示すように、ポリシリコンからなるダミーコンタクト２４０２をＰｏｌｙ−ＣＤＥ処理により除去した後、希弗酸処理によりトランジスタボディの表面の酸化膜を除去してトランジスタボディを露出するコンタクト溝１１０７を形成する。
【０１１５】
次いで、図３１（ｏ−Ａ），図３１（ｏ−Ｂ）に示すように、バリアメタル１０１１及びＡｌからなるコンタクト電極１０１２の堆積，ＣＭＰによる平坦化を行い、ゲート電極１００９及びシリコン活性層１００３に電気的に接続するとコンタクト電極１０１２を形成する。
【０１１６】
［第７実施形態］
次に、本実施形態では、ＳＯＩ基板ではなく、通常のバルクのシリコン多結晶基板にＤＴＭＩＳＦＥＴを形成する場合について説明する。
【０１１７】
図３２〜図３４は、本発明の第７実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。
【０１１８】
先ず、図３２（ａ−Ａ），図３２（ａ−Ｂ）に示すように、シリコン単結晶基板３２０１上にバッファ酸化膜１００５を形成した後、ポリシリコン膜１１０１及びシリコン窒化膜１１０２を順次堆積する。
【０１１９】
次いで、図３２（ｂ−Ａ），図３２（ｂ−Ｂ）に示すように、リソグラフィ技術を用いて素子領域のパターンを描画して図示されないレジストパターンを形成した後、シリコン窒化膜１１０２，ポリシリコン膜１１０１，バッファ酸化膜１００５及びシリコン単結晶基板３２０１に対してＲＩＥを行なう。この時、シリコン単結晶基板３２０１を深さ方向に対して全体をエッチングせずに、深さ１５０ｎｍ〜２００ｎｍ程度エッチングして素子領域を規定する。
【０１２０】
次いで、図３３（ｃ−Ａ），図３３（ｃ−Ｂ）に示すように、シリコン酸化膜を堆積した後ＲＩＥを行なうことで、規定された素子領域の側部を切れ目なく囲うように素子側壁絶縁膜１０１０を形成する。
【０１２１】
次いで、図３３（ｄ−Ａ），図３３（ｄ−Ｂ）に示すように、シリコン窒化膜１１０２及び素子側壁絶縁膜１０１０をマスクに用いて、シリコン単結晶基板３２０１に対してＲＩＥを行い、素子側壁絶縁膜１０１０の下部にシリコン活性層１００３を露出させる。この露出するシリコン活性層１００３に対して、斜めイオン注入等で不純物を注入し高濃度とすることで、後のゲート電極との接触抵抗を低下させることが好ましい。
【０１２２】
次いで、図３４（ｅ−Ａ），図３４（ｅ−Ｂ）に示すように、全面にシリコン窒化膜を除去した後、ＲＩＥを行なうことで、素子領域の側部にダミーコンタクト１１０３を形成する。
【０１２３】
その後の工程は、前の実施形態で示した工程と同様なのでその説明を省略する。
【０１２４】
［第８実施形態］
図３５は、本発明の第８実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図である。図３５（ａ）は半導体装置の構成を示す斜視図であり、図（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図である。本半導体装置は、メサ型の素子分離のもとでメタルゲートＮチャネルＭＯＳＦＥＴが形成されているものである。
【０１２５】
図３５に示すように、本実施形態では、半導体基板としてＳｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層されたＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４は、その断面が凸字状に形成されている。凸字状とは、基板の主面に対して平行な断面積が小さい上部と、断面積が大きい下部とからなる構造である。
【０１２６】
凸字状のＳｉ−Ｂｏｄｙ１４の凸字状の上部に相当する上部側面に側壁絶縁膜１７が形成されている。そして、Ｓｉ−Ｂｏｄｙ１４及び側壁絶縁膜１７の表面に沿ってＴａ2Ｏ5膜３８０１が形成されている。Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上に形成されたＴａ2Ｏ5膜３８０１はＤＴＭＩＳＦＥＴのゲート絶縁膜３８０２となる。また、Ｓｉ−Ｂｏｄｙの下部構造１４ａ側面に形成されたＴａ2Ｏ5膜３８０１はキャパシタ絶縁膜３８０３となる。
【０１２７】
Ｔａ2Ｏ5膜３８０１の表面にそって金属電極３８０４が形成されている。Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上のＴａ2Ｏ5膜３８０１（ゲート絶縁膜３８０２）を介して形成された金属電極３８０４は、ゲート電極３８０５となる。また、また、Ｓｉ−Ｂｏｄｙの下部構造１４ａ側面のＴａ2Ｏ5膜３８０１（キャパシタ絶縁膜３８０３）を介して形成された金属電極３８０４は、キャパシタ電極３８０６となる。ゲート電極１９を左右から挟むように、Ｓｉ−Ｂｏｄｙ１４の表面層にソース及びドレイン１６が形成されている。従って、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面にキャパシタ３８０７が形成され、Ｓｉ−Ｂｏｄｙの上部構造１４ｂにＭＩＳＦＥＴが形成されている。
【０１２８】
ＭＩＳＦＥＴのゲート電極３８０５とキャパシタ３８０７のキャパシタ電極３８０６とは同一の金属電極３８０４で形成されている。従って、ＭＩＳＦＥＴのゲート電極３８０５はキャパシタ３８０７を介してＳｉ−Ｂｏｄｙの下部構造１４ａに電気的に接続されている。
【０１２９】
Ｓｉ−Ｂｏｄｙの下部構造１４ａの上面及びＳｉ−Ｂｏｄｙの上部構造１４ｂ側面には側壁絶縁膜１７が形成され、ゲートとソース及びドレイン間の絶縁分離および容量低減を行なっている。
【０１３０】
本装置は、ゲート電極１９とＳｉ−Ｂｏｄｙとの電気的接続は、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面の一部で行なわれるので、従来問題となっていたデバイス面積の増大を解決できる。また、ゲートとＳｉ−Ｂｏｄｙの電気的接続を、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面に形成されたキャパシタを介して行っているので、面積が低減できるだけでなく、ソース及びドレインとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低減できる。さらにまた、本実施形態によれば、ゲートとＳｉ−Ｂｏｄｙとの接続をセルファラインで行なうことができ、面積縮小、工程簡略化の効果が得られる。
【０１３１】
次に、本装置の製造方法を図面を参照して説明する。図３６〜図４０は、図３５に示すＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。なお、図３６〜図４０において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）はそれぞれ図３５（ａ）の斜視図におけるＡ−Ａ’部及びＢ−Ｂ’部の断面に相当する部位を示している。但し、Ｎは３６〜４０、ｘはａ，ｂ，ｃ，…，ｊの何れかを表している。
【０１３２】
先ず、図３６（ａ−Ａ），図３６（ａ−Ｂ）に示すように、Ｓｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板１１を用意する。
【０１３３】
次いで、図３６（ｂ−Ａ），図３６（ｂ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５ｎｍ程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ程度のＳｉ3Ｎ4３８１１をＬＰＣＶＤ法により堆積する。素子領域のポリシリコン層２２上に図示されないレジストパターンを形成した後、ポリシリコン層２２，熱酸化膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥを行い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝を形成し、Ｓｉ−Ｂｏｄｙの上部構造１４ｂを形成する。そして、レジストパターンを除去した後、Ｓｉ−Ｂｏｄｙ１４の表面を薄く（〜５ｎｍ）酸化して図示されないＳｉＯ2 層を形成する。
【０１３４】
次いで、図３７（ｃ−Ａ），図３７（ｃ−Ｂ）に示すように、全面にＳｉ3Ｎ4膜を堆積した後、ＲＩＥを行なうことで、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの側面に厚さ３０ｎｍ程度のＳｉ3 Ｎ4 膜からなる側壁絶縁膜１７を形成する。この側壁絶縁膜１７とＳｉ3 Ｎ4 膜３８１１をマスクにして、ＳｉＯ2 層１３が露出するまでＳｉ半導体層１４をエッチングする。このとき、Ｓｉ3 Ｎ4 膜３８１１も同時にエッチングされるため、膜厚が減少する。
【０１３５】
次いで、図３７（ｄ−Ａ），図３７（ｄ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上面にあるＳｉ3 Ｎ4 膜３８１１を除去するため、少量のＲＩＥまたはホットリン酸処理を行なう。Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面を酸化してシリコン酸化膜３８１２を形成する。
【０１３６】
次いで、図３８（ｅ−Ａ），図３８（ｅ−Ｂ）に示すように、後で除去される使い捨てのゲート（ダミーゲートと呼ぶことにする）の材料であるＰｏｌｙ−Ｓｉ膜２５を全面に４００ｎｍ程度堆積する。ダミーゲート形成のための図示されないレジストパターンを形成し、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工する。なお、必要であれば、ｐｏｌｙ−Ｓｉ膜２５の凸部分をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により削り平坦化した後、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工しても良い。その後、レジストを除去し、Ｓｉ3Ｎ4膜の堆積，ＲＩＥを行って、ｐｏｌｙ−Ｓｉ膜２５の側面にＳｉ3 Ｎ4 膜３８１３を形成する（膜厚２０ｎｍ程度）。
【０１３７】
次いで、図３８（ｆ−Ａ），図３８（ｆ−Ｂ）に示すように、ｐｏｌｙ−Ｓｉ膜２５をマスクに、ＥｘｔｅｎｓｉｏｎやＤｅｅｐ−ｊｕｎｃｔｉｏｎ用のイオン注入を行ない、ここでソース及びドレイン１６を形成する。Ｅｘｔｅｎｓｉｏｎ−ｎ- 注入条件は、例えばＡｓ、１５ＫｅＶ、３×１０14ｃｍ-2である。Ｄｅｅｐ−ｎ+ 拡散層注入条件は、例えばＡｓ、４５ｋｅＶ、３×１０15ｃｍ-2である。ソース及びドレインの活性化（〜１０００℃）もここで行なう。
【０１３８】
すでにソース及びドレインを形成した後なので、今後６００℃以上の高温熱処理工程は存在しない。したがってゲート絶縁膜には、ＳｉＯ2 膜だけでなくＴａ2Ｏ5膜、ＴｉＯ2 膜、ＨｆＯ2 膜、ＺｒＯ2 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 などの高誘電体膜（ｈｉｇｈ−ｋ膜）を使用することができ、ゲート電極にはメタル材料を使用することができる。ゲート絶縁膜に高誘電体膜を使用した場合には、用いたゲート絶縁膜に応じてゲート電極材料を選ぶ必要があり、Ｐｏｌｙ−Ｓｉ、ＴｉＮ、Ａｌ、Ｗ、Ｒｕ等が使用可能となる。また、多くの場合、ゲート絶縁膜とゲート電極材料の間にはバリアメタルとしてＴｉＮやＷＮ等の形成を行なうことが望ましい。
【０１３９】
次いで、図３９（ｇ−Ａ），図３８（ｇ−Ｂ）に示すように、全面にＴＥＯＳ−ＳｉＯ2 膜３８１４を堆積した後、ＴＥＯＳ−ＳｉＯ2 膜をＣＭＰにより平坦化し、ダミーゲートＰｏｌｙ−Ｓｉ膜２５の上面を露出させる。
【０１４０】
次いで、図３９（ｈ−Ａ），図３９（ｈ−Ｂ）に示すように、Ｐｏｌｙ−Ｓｉ膜２５をＣＤＥ等により除去し、ゲート形成予定領域にゲート材料を埋めるための溝３８１５を形成する。その時、Ｓｉ3Ｎ4膜３８１３及びＳｉ3Ｎ4膜からなる側壁絶縁膜１７が除去されないプロセス条件を用いる。
【０１４１】
次いで、図４０（ｉ−Ａ），図４０（ｉ−Ｂ）に示すように、ＨＦ系のウェットエッチングによりＳｉＯ2 膜２１，３８１２を除去した後、ＣＶＤ法によりＴａ2Ｏ5膜３８０１を形成する。Ｔａ2Ｏ5膜３８０１は、Ｓｉ−Ｂｏｄｙの下部構造１４ａ上ではキャパシタ絶縁膜３８０３となり、Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上ではゲート絶縁膜３８０２となる。
【０１４２】
次いで、図４０（ｊ−Ａ），図４０（ｊ−Ｂ）に示すように、Ｗ／ＴｉＮ（膜厚：４００ｎｍ／５ｎｍ）のような積層メタルをＣＶＤやスパッタで形成し、ＣＭＰで平坦化、パターンニングし、溝内に金属電極３８０４を埋め込み形成する。Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上のＴａ2Ｏ5膜３８０１（ゲート絶縁膜３８０２）を介して形成された金属電極３８０４は、ゲート電極３８０５となる。また、また、Ｓｉ−Ｂｏｄｙの下部構造１４ａ側面のＴａ2Ｏ5膜３８０１（キャパシタ絶縁膜３８０３）を介して形成された金属電極３８０４は、キャパシタ電極３８０６となる。
【０１４３】
以上説明した製造工程により、Ｓｉ−Ｂｏｄｙの上部構造１４ｂにＭＩＳＦＥＴが形成されると共に、ゲート電極３８０５と島状ＳｉのＳｉ−Ｂｏｄｙの下部構造１４ａとが、キャパシタ３８０７を介して自己整合的に接続される。
【０１４４】
メタルゲート電極の形成後は通常のＬＳＩ製造プロセスと同様である。層間絶縁膜ＴＥＯＳをＣＶＤで堆積し、ソース及びドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線を形成する（図示せず）。
【０１４５】
以上のように、本実施形態によれば、ゲートとＳｉ−Ｂｏｄｙの電気的接続は素子領域Ｓｉの側面の一部で行なわれるので、従来問題となっていたデバイス面積の増大を解決できる。また、ゲート電極とＳｉ−Ｂｏｄｙの電気的接続を、Ｓｉ−Ｂｏｄｙの下部構造の側面に形成されたキャパシタを介して行っているので、面積が低減できるだけでなく、ソース及びドレインとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低減できる。さらにまた、本実施形態によれば、ゲートとＳｉ−Ｂｏｄｙとの接続をセルファラインで行なうことができ、面積縮小、工程簡略化の効果が得られる。
【０１４６】
［第９実施形態］
図４１は、本発明の第９実施形態に係わる半導体装置の構成を示す図である。図４１（ａ）は半導体装置の構成を示す斜視図であり、図（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図である。本半導体装置は、メサ型の素子分離のもとでメタルゲートＮチャネルＭＯＳＦＥＴが形成されているものである。
【０１４７】
図４１に示すように、本実施形態では、半導体基板としてＳｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層されたＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４は、その断面が凸字状に形成されている。凸字状とは、下部構造１４ａと、下部構造１４ａ上に形成され基板の主面に対して平行な断面積が下部構造１４ａより小さいＳｉ−Ｂｏｄｙの上部構造１４ｂとからなる構造である。
【０１４８】
Ｓｉ−Ｂｏｄｙの上部構造１４ｂ側面に側壁絶縁膜１７が形成され、ゲートとソース及びドレイン間の絶縁分離および容量低減が実現されている。そして、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面にゲート絶縁膜１８が形成されている。ゲート絶縁膜１８上、且つ側壁絶縁膜１７及びＳｉ−Ｂｏｄｙの上部構造１４ｂの上面に接するように金属ゲート電極１９が形成されている。Ｓｉ−Ｂｏｄｙの下部構造１４ａの対向する側面に形成された一対のゲート電極を挟むように、ソース及びドレイン領域が形成されている。
【０１４９】
本装置によれば、Ｓｉ−Ｂｏｄｙの下部構造１４ａの両側面にＭＯＳＦＥＴが形成されると共に、ゲートとＳｉ−Ｂｏｄｙの電気的接続が、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの上面で行われているので、デバイス占有面積を大幅に低減でき、製造も容易である。さらにまた、本実施形態によれば、島状のＳｉ−Ｂｏｄｙの両側面に形成されたソースおよびドレイン拡散層はその底面が互いに接触するように形成されているので、それぞれのｐｎ接合面積が低減され、従来のＤＴＭＩＳＦＥＴに比べてソース及びドレインとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低減できる。
【０１５０】
次に、本装置の製造方法を図面を参照して説明する。図４２〜図４７は、図４１に示すＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。なお、図４２〜図４７において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）はそれぞれ図４１（ａ）の斜視図におけるＡ−Ａ’部及びＢ−Ｂ’部の断面に相当する部位を示している。但し、Ｎは４２〜４７、ｘはａ，ｂ，ｃ，…，ｋの何れかを表している。
【０１５１】
先ず、図４２（ａ−Ａ），図４２（ａ−Ｂ）に示すように、Ｓｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板１１を用意する。
【０１５２】
次いで、図４２（ｂ−Ａ），図４２（ｂ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５ｎｍ程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ程度のＳｉ3Ｎ4膜３８１１をＬＰＣＶＤ法により堆積する。素子領域のＳｉ3Ｎ4膜３８１１上に図示されないレジストパターンを形成した後、Ｓｉ3Ｎ4膜３８１１，熱酸化膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥを行い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝を形成し、Ｓｉ−Ｂｏｄｙの上部構造１４ｂを形成する。そして、レジストパターンを除去した後、Ｓｉ−Ｂｏｄｙ１４の表面を薄く（〜５ｎｍ）酸化して図示されないＳｉＯ2 層を形成する。
【０１５３】
次いで、図４３（ｃ−Ａ）、図４３（ｃ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの側面に、厚さ３０ｎｍ程度のＳｉ3 Ｎ4 膜からなる側壁絶縁膜１７を形成する。このＳｉ3 Ｎ4 膜からなる側壁絶縁膜１７とＳｉ3 Ｎ4 膜３８１１とをマスクにして、埋め込み絶縁膜が露出するまでＳｉ半導体層１４をエッチングし、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの下に下部構造１４ａを形成する。
【０１５４】
次いで、図４３（ｄ−Ａ），図４３（ｄ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面を酸化して酸化膜４３０１を形成した後、後で除去される使い捨てのゲート（ダミーゲートと呼ぶことにする）の材料であるＰｏｌｙ−Ｓｉ膜２５を全面に４００ｎｍ程度堆積する。ダミーゲート形成のためのレジストパターン（図示せず）を形成し、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工する。なお、必要であれば、凸部分をＣＭＰ（Chemical Mechanical Polishing）により削り平坦化した後、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工しても良い。その後、レジストパターンを除去し、ｐｏｌｙ−Ｓｉ膜２５の側壁に、膜厚２０ｎｍ程度のＳｉ3 Ｎ4 膜３８１３をダミーゲート側壁として形成する。
【０１５５】
次いで、図４４（ｅ−Ａ），図４４（ｅ−Ｂ）に示すように、ｐｏｌｙ−Ｓｉ膜２５をマスクに斜めイオン注入法を用いてＳｉ−Ｂｏｄｙの下部構造１４ａの側面にＥｘｔｅｎｓｉｏｎやＤｅｅｐ−ｊｕｎｃｔｉｏｎを形成し、Ｓｉ−Ｂｏｄｙの下部構造１４ａの対向する側面に形成された二つのゲート電極を挟むソース及びドレイン１６を形成する。
【０１５６】
なお、Ｓｉ−Ｂｏｄｙ１４の幅及び、斜めイオン注入法の注入条件を調整することにより、Ｓｉ−Ｂｏｄｙの下部構造１４ａの対向する側面にそれぞれ不純物イオンを打ち込んだ後、活性化を行うことでそれぞれの側面に形成されたソース及びドレインを構成する拡散層互いに接触するようにする。
【０１５７】
Ｅｘｔｅｎｓｉｏｎ−ｎ- の注入条件は、例えばＡｓ、１５ＫｅＶ、３×１０14ｃｍ-2である。Ｄｅｅｐ−ｎ+ 拡散層の注入条件は、例えばＡｓ、４５ＫｅＶ、３×１０15ｃｍ-2である。ソース及びドレインの活性化（〜１０００℃）もここで行なう。
【０１５８】
ソース及びドレイン１６を形成した後なので、以降の工程では６００℃以上の高温熱処理工程は存在しない。したがってＭＩＳＦＥＴのゲート絶縁膜にはＳｉＯ2 膜だけでなくＴａ2 Ｏ5 膜、ＴｉＯ2 膜、ＨｆＯ2 膜、ＺｒＯ2 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 などの高誘電体膜（ｈｉｇｈ−ｋ膜）を使用することができる。また、ＭＩＳＦＥＴのゲート電極にはメタル材料を使用することができる。ゲート絶縁膜に高誘電体膜を使用した場合には、用いたゲート絶縁膜に応じてゲート電極材料を選ぶ必要があり、Ｐｏｌｙ−Ｓｉ、ＴｉＮ、Ａｌ、Ｗ、Ｒｕ等が使用可能となる。また、多くの場合、ゲート絶縁膜とゲート電極材料の間にはバリアメタルとしてＴｉＮやＷＮ等の形成を行なうことが望ましい。
次いで、図４４（ｆ−Ａ），図４４（ｆ−Ｂ）に示すように、全面にＴＥＯＳ−ＳｉＯ2 膜３８１４を堆積した後に、ＣＭＰにより平坦化し、ダミーゲートＰｏｌｙ−Ｓｉ膜２５の頂上を露出させる。
【０１５９】
次いで、図４５（ｇ−Ａ），図４５（ｇ−Ｂ）に示すように、ダミーゲートＰｏｌｙ−Ｓｉ膜２５をＣＤＥ等により除去し、ゲート形成予定領域にゲート材料を埋めるための溝４３０２を形成する。さらに、溝４３０２底部のＳｉ3Ｎ4膜３８１１をＲＩＥによって除去する。その時、Ｓｉ3 Ｎ4 からなる側壁絶縁膜１７，３８１３が除去されないプロセス条件を用いる。更に、ＨＦ系のウエットエッチングにより、溝４３０２底部のＳｉＯ2 膜２１，４３０１を除去する。
【０１６０】
次いで、図４５（ｈ−Ａ），図４５（ｈ−Ｂ）に示すように、ＣＶＤ法によりゲート絶縁膜としてＴａ2Ｏ5膜１８を形成する。次いで、図４６（ｉ−Ａ），図４６（ｉ−Ｂ）に示すように、メタルゲート電極として、まず膜厚１５ｎｍ程度のバリアメタルＴｉＮ膜４３０３をＣＶＤで形成する。次いで、図４６（ｊ−Ａ），図４６（ｊ−Ｂ）に示すように、ＴｉＮ膜４３０３及びＴａ2Ｏ5膜１８に対してＲＩＥを行い、Ｔａ2Ｏ5膜１８及びＴｉＮ膜４３０３を溝４３０２の側壁のみに残す。ここで、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの上面が露出する。ここでゲートとＳｉ−Ｂｏｄｙ１４とを電気的に接続するための、イオン注入を行い、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの上面にｐ+ 拡散層を形成しても良い（図示せず）。
【０１６１】
次いで、図４７（ｋ−Ａ），図４７（ｋ−Ｂ）に示すように、ＣＶＤ法によりＷ膜４３０４を４００ｎｍ程度形成し、ＣＭＰで平坦化する。このようにすればＳｉ−Ｂｏｄｙの上部構造１４ｂの上面の一部でメタルゲート４３０３，４３０４とＳｉ−Ｂｏｄｙ１４とが自己整合的に接続され、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面の一部にＭＯＳトランジスタが形成される。
【０１６２】
メタルゲート４３０３，４３０４の形成後は、通常のＬＳＩ製造プロセスと同様である。層間絶縁膜ＴＥＯＳをＣＶＤで堆積し、ソース及びドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線を形成する（図示せず）。
【０１６３】
以上のように、本実施形態によれば、Ｓｉ−Ｂｏｄｙの下部構造１４ａの両側面にＭＯＳＦＥＴが形成されると共に、ゲートとＳｉ−Ｂｏｄｙの電気的接続が、Ｓｉ−Ｂｏｄｙの上部構造の上面で行われているので、デバイス占有面積を大幅に低減でき、製造も容易である。さらにまた、本実施形態によれば、島（壁）状のＳｉ−Ｂｏｄｙの両側面に形成されたソースおよびドレインを構成する拡散層は、その底面が互いに接触するように形成されているので、それぞれのｐｎ接合面積が低減され、従来のＤＴＭＩＳＦＥＴに比べてソース及びドレインとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低減できる。
【０１６４】
さらにまた、本実施形態によれば、ゲートとＳｉ−Ｂｏｄｙとの接続をセルファラインで行なうことができ、面積縮小、工程簡略化の効果が得られる。さらにまた、ＤＴＭＩＳＦＥＴであるため、ミッドギャップワークファンクションのメタルゲートを用いたＭＩＳＦＥＴで実現困難であると言われている低いしきい値電圧Ｖth（〜０．２Ｖ）を実現できる。
【０１６５】
なお、本実施例において、下部構造の側部に形成された二つのゲート電極を挟むようにソース及びドレイン領域が形成されているが、各ゲート電極にそれぞれソース及びドレインを形成しても良い。この場合、リーク電流を低減することはできないが、本発明の目的である素子の面積縮小、工程の簡略化を図ることができる。
【０１６６】
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０１６７】
【発明の効果】
以上説明したように本発明によれば、ゲート電極とウェル領域との電気的接続を島状の素子領域の側面で行なうので、従来のＤＴＭＩＳＦＥＴのようなコンタクト形成部分の平面面積が不要になり、デバイスの占有面積を大幅に低減することができる。また、ゲート電極とウェル領域とを電気的に接続する部位は自己整合的に形成されるので、製造工程の簡略化を図ることができる。
【図面の簡単な説明】
【図１】第１実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図。
【図２】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図５】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図６】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図７】第２実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図。
【図８】第２実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図９】第２実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１０】第３実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す断面斜視図。
【図１１】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１２】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１３】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１４】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１５】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１６】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１７】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１８】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１９】第４実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す断面斜視図。
【図２０】第４実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２１】第４実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２２】第５実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す断面斜視図。
【図２３】第５実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２４】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２５】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２６】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２７】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２８】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２９】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３０】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３１】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３２】第７実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３３】第７実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３４】第７実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３５】第８実施形態に係わる半導体装置の構成を示す図。
【図３６】第８実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３７】第８実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３８】第８実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３９】第８実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４０】第８実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４１】第９実施形態に係わる半導体装置の構成を示す図。
【図４２】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４３】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４４】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４５】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４６】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４７】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４８】従来のＤＴＭＩＳＦＥＴの構成を示す図。
【図４９】図４８に示すＤＴＭＩＳＦＥＴのゲートとウェル領域との接続部位を示す平面図。
【符号の説明】
１１…ＳＯＩ基板
１２…単結晶基板
１３…シリコン酸化膜
１５…拡散層
１４…Ｓｉ−Ｂｏｄｙ（ウェル領域）
１５…ｐ+ 拡散層
１６…ソース及びドレイン
１７…（第１の）側壁絶縁膜
１８…ゲート絶縁膜
１９…金属ゲート電極
２１…熱酸化膜
２２…ポリシリコン層（ダミーゲート）
２３…ＳｉＯ2 層
２４…第２の側壁絶縁膜
２５…ポリシリコン層（ダミーゲート）
２６…ゲート側壁絶縁膜
１０００…ＳＯＩ基板
１００１…シリコン基板
１００２…埋め込み酸化膜
１００３…シリコン活性層（ウェル領域）
１００４…ドレイン
１００５…バッファ酸化膜
１００６…ゲート絶縁膜
１００７…層間絶縁膜
１００８，１０１１…バリアメタル
１００９…ゲート電極
１０１０…素子側壁絶縁膜
１０１２…コンタクト電極
１０１３…素子分離絶縁膜
１１０１…ポリシリコン膜（マスク材，ダミーゲート）
１１０２…シリコン窒化膜（マスク材）
１１０３…ダミーコンタクト
１１０４…ポリシリコン膜
１１０４．１１０１…ポリシリコン膜
１１０５…シリコン窒化膜（ダミーゲート）
１１０６…ゲート溝
１１０７…コンタクト溝
【発明の属する技術分野】
本発明は、ＭＩＳＦＥＴのチャネル下部のウェルとゲート電極が電気的に接続された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の消費電力を下げるために、電源電圧Ｖddは低減され続けてきた。ところが、オフ電流の増加を防ぐためにＭＩＳＦＥＴのしきい値電圧Ｖthはあまり低減されなかった。従って、トランジスタの駆動能力Ｉdが低減してしまう傾向があった。
【０００３】
この問題を打破するデバイスとしてＤＴＭＩＳＦＥＴ（Dynamic Threshold Voltage Metal Insulator Semiconductor Field Effect Transistor）が提案されている（Fariborz Assaderaghi, et al, "Dynamic threshold-voltage MOSFET(DTMOS) for Ultra-Low voltage VLSI", IEEE Trans. Electron Devices, Vol. 44, pp.414-421, 1997）。
【０００４】
図４８を参照して、ＤＴＭＩＳＦＥＴの構造を説明する。図４８は、従来のＤＴＭＩＳＦＥＴの構成を示す図である。図４８（ａ）はＤＴＭＩＳＦＥＴの構成を示す斜視図、図４８（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図である。図４８において、３５００はＳＯＩ基板、３５０１はＳｉ基板、３５０２は絶縁層、３５０３はＳｉ−Ｂｏｄｙ（ウェル領域）、３５０４はｎ+ 型のソース及びドレイン、３５０５はゲート絶縁膜、３５０６はポリシリコンからなるゲート電極、３５０７はゲート電極に接続するメタルプラグ３５０８との接続部となるｐ+ 拡散層である。
【０００５】
ＤＴＭＩＳＦＥＴは、ゲート電極とチャネル下部のウェル（Ｓｉ−Ｂｏｄｙ）を電気的に接続したＭＩＳＦＥＴであり、電源電圧Ｖddが小さくても駆動能力が大きく、しかもオフ電流が小さいというメリットを持つデバイスである。このようなメリットが生じる理由は、ゲート電圧が基板に伝わり基板バイアス効果が発生してトランジスタがｏｎの時はしきい値電圧Ｖthが低く、ｏｆｆ時にはＶthが高いという動作原理によって説明される。
【０００６】
更に、その他のメリットとして、
（１）ＤＴＭＯＳはチャネル面に垂直な縦方向電界が小さくてキャリアの移動度が大きく、高い駆動能力を実現できる理由の一つになっていること、
（２）ショートチャネル効果が発生していない領域ではＳ−ｆａｃｔｏｒが常にほぼ６０ｍＶ／ｄｅｃａｄｅと理想的な値（室温での最良値）になること、
（３）ミッドギャップワークファンクションのメタルゲート（例えばＴｉＮを用いたゲート）を用いたＭＩＳＦＥＴで実現困難であるといわれている低いしきい値電圧Ｖthを実現可能であること、等がある。
【０００７】
しかしながら、ＤＴＭＩＳＥＴには以下のような欠点があり、なかなか実用化されなかった。
【０００８】
（１）Ｐｏｌｙ−Ｓｉゲート電極とＳｉ−Ｂｏｄｙ間の接続部（コンタクト孔とメタルプラグ）形成のために、デバイスの占有面積が増大し、製造工程が複雑になってしまうこと、図４９に示すように、ゲートとウェル領域を接続するためのコンタクトを一つのトランジスタ当たり２個形成すると、デバイスの占有面積が増大してしまうこと。コンタクト孔がＳｉ−Ｂｏｄｙ３５０３の左右両側に形成されている理由は、Ｓｉ−Ｂｏｄｙ部の抵抗を下げるためである。Ｓｉ−Ｂｏｄｙの抵抗が高いとゲートのＲＣ遅延が生じたり、チャネル幅方向に沿ってしきい値電圧Ｖthが不均一になったりする危険があるためである。なお、図４９において図４８と同一な部位には同一符号を付し、その説明を省略してある。
【０００９】
（２）Ｂｏｄｙ抵抗が大きくてゲートのＲＣ遅延が発生し、回路動作に悪影響しやすいこと。
【００１０】
（３）従来のＭＯＳＦＥＴよりもソース／ドレインの接合容量が大きいこと。
【００１１】
（４）ソース／ドレインと（Ｓｉ−Ｂｏｄｙの間のｐｎ接合が順バイアスであり、Ｖddが０．７Ｖ程度を越えるとリーク電流が増大して使用不可能になってしまうこと。
【００１２】
近年、ソース／ドレインとＳｉ−Ｂｏｄｙの間のｐｎ接合リークを低減するため、ゲートとＢｏｄｙをキャパシタを介して接続する試みが提案された（IEEE International Solid-State Circuits Conference Digest of Technical papers,p.292,1997）が、キャパシタ形成によるデバイス面積の増大が大きな問題であった。（紹介した文献に書いてあるように、ゲートとＢｏｄｙをキャパシタを介して接続する場合には、ｐｎ接合ダイオードの形成も必要となる。）
【００１３】
【発明が解決しようとする課題】
上述したように、従来のＤＴＭＩＳＦＥＴは、ゲート電極とウェル領域とを電気的に接続するために、コンタクト部を形成する必要があるため、デバイスの占有面積が増大し、製造工程が複雑であるという問題があった。
【００１４】
本発明の目的は、ＤＴＭＩＳＦＥＴの占有面積の縮小を図ると共に、製造工程の簡略化を図り得る半導体装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００１６】
（１）本発明（請求項１）は、ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域に形成されたＭＩＳＦＥＴのゲート電極と、前記ＭＩＳＦＥＴのチャネルとなるウェル領域とが電気的に接続された半導体装置において、前記ＭＩＳＦＥＴは、前記島状の素子領域の上面の一部に形成され、前記島状の素子領域の上部上面に形成されたゲート絶縁膜と、前記島状の素子領域の上部側面に形成された側壁絶縁膜と、前記ゲート絶縁膜上，前記側壁絶縁膜の表面，及び前記島状の素子領域の下部側面に接続して形成されたゲート電極と、前記ゲート電極を左右から挟むようにして、前記島状の素子領域の上部に形成されたソース及びドレイン拡散層と、を具備してなり、前記ＭＩＳＦＥＴのゲート電極と前記ウェル領域との電気的接続は、前記島状の素子領域の下部側面で直接行われることを特徴とする。
【００１８】
（２）本発明（請求項３）は、ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域と、ゲート電極が電気的に接続されたＭＩＳＦＥＴにおいて、前記島状の素子領域の上部上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側部に形成されたバリアメタル膜と、前記島状の素子領域の上部側面，及び前記ゲート電極の側面に、上面が該ゲート電極の上面より低く形成された素子側壁絶縁膜と、前記島状の素子領域の下部側面，及び前記素子側壁絶縁膜の側面に形成されたバリアメタル膜及びコンタクト電極と、前記ゲート電極を左右から挟むようにして、前記島状の素子領域の上部に形成されたソース及びドレイン拡散層と、を具備してなり、前記ＭＩＳＦＥＴのゲート電極と前記島状の素子領域との電気的接続は、前記コンタクト電極及びバリアメタル膜を介して行われることを特徴とする。
【００１９】
（３）本発明（請求項４）の半導体装置は、ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域に形成されたＭＩＳＦＥＴのゲート電極と、前記ＭＩＳＦＥＴのチャネルとなるウェル領域とが電気的に接続された半導体装置において、前記ＭＩＳＦＥＴは、前記島状の素子領域の上面の一部に形成され、前記島状の素子領域の上部上面及び下部側面の表面に沿って形成されたゲート絶縁膜と、前記島状の素子領域の上部側面に形成された側壁絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記島状の素子領域の対向する下部側面にそれぞれ形成され、前記ゲート絶縁膜と連続して形成された材料から構成される一対のキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成され、前記ゲート電極と連続して形成された電極材から構成される一対のキャパシタ電極と、前記ゲート電極を左右から挟むようにして、前記島状の素子領域の上部に形成されたソース及びドレイン拡散層と、を具備してなり、前記ＭＩＳＦＥＴのゲート電極と前記ウェル領域との電気的接続は、前記キャパシタ絶縁膜を介して行われることを特徴とする。
【００２０】
（４）本発明（請求項５）の半導体装置は、ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域に形成されたＭＩＳＦＥＴのゲート電極と、前記ＭＩＳＦＥＴのチャネルとなるウェル領域とが電気的に接続された半導体装置において、前記ＭＩＳＦＥＴは、前記島状の素子領域の側面の一部に形成され、前記島状の素子領域の対向する下部側面にそれぞれ形成された一対のゲート絶縁膜と、前記島状の素子領域の上部側面に形成された側壁絶縁膜と、前記一対のゲート絶縁膜上，前記側壁絶縁膜の表面，及び前記島状の素子領域の上部表面に前記島状の素子領域の側面に対向するように形成されたゲート電極と、前記ゲート電極を左右から挟むようにして、前記島状の素子領域の対向する側面に形成されたソース及びドレイン拡散層と、を具備してなり、前記ＭＩＳＦＥＴのゲート電極と前記ウェル領域との電気的接続は、前記島状の素子領域の上面で直接行われることを特徴とする。
【００２５】
（５）本発明（請求項８）の半導体装置の製造方法は、半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、前記マスク材及び凸状の半導体層の側面に第１の側壁絶縁膜を形成する工程と、前記マスク材及び第１の側壁絶縁膜をマスクに用いて前記ＳＯＩ基板を更にエッチングして、前記第１の絶縁層を露出させると共に、凸字状に加工された島状の素子領域を形成する工程と、前記島状の素子領域の下部側面及び第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成する工程と、前記第１の絶縁層，第２の側壁絶縁膜，第１の側壁絶縁膜，及び前記島状の素子領域の上部上面のゲートが形成される領域を覆うダミーゲートを形成する工程と、前記島状の素子領域の上部上面に前記ダミーゲートをマスクとして前記ソース及びドレインを形成する工程と、前記ダミーゲートを覆うように第２の絶縁膜を形成した後、該第２の絶縁膜の表面を平坦化して該ダミーゲートの上面を露出させる工程と、前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の前記半導体層の下部側面及び上面が露出するゲート溝を形成する工程と、前記ゲート溝の底面の前記半導体層の上面にゲート絶縁膜を形成する工程と、前記ゲート溝内にゲート電極を埋め込み形成し、ゲート電極と前記島状の素子領域の下部を電気的に接続する工程とを含むことを特徴とする。
【００２６】
（６）本発明（請求項９）の半導体装置の製造方法は、半導体基板上のＭＯＳトランジスタのソース及びドレイン及びチャネルが形成される領域にマスク材を形成する工程と、前記マスク材をマスクに用いて全体がエッチングされない程度に前記半導体基板をエッチングし、前記半導体基板を凸状の半導体基板に加工する工程と、前記マスク材及び凸状の半導体基板の側部に第１の側壁絶縁膜を形成する工程と、前記マスク材及び第１の側壁絶縁膜をマスクに用いて前記半導体基板を更にエッチングして、凸字状に加工された島状の素子領域を形成する工程と、前記島状の素子領域以外の前記半導体基板の表面を覆う第１の絶縁層を、前記島状の素子領域の半導体基板の上端部が露出するように形成する工程と、高加速イオン注入により、前記ソース及びドレインと同導電型の深いウェル及び前記ソース・ドレインとは逆導電型の浅いウェルを形成する工程と、前記第１の絶縁膜を前記深いウェルの側面が露出する深さまでエッチングにより後退させる工程と、前記島状の素子領域の下部側面及び第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成する工程と、前記半導体基板，第２の側壁絶縁膜，第１の側壁絶縁膜，及び前記島状の素子領域の上部上面のゲートが形成される領域を覆うダミーゲートを形成する工程と、前記島状の素子領域の上部上面に前記ダミーゲートをマスクとして前記ソース及びドレインを形成する工程と、前記ダミーゲートを覆うように第２の絶縁膜を形成した後、該第２の絶縁膜の表面を平坦化して該ダミーゲートを露出させる工程と、前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の下部側面及び上面が露出するゲート溝を形成する工程と、前記ゲート溝の底面の前記島状の素子領域の上部上面にゲート絶縁膜を形成する工程と、前記ゲート溝内にゲート電極を埋め込み形成し、ゲート電極と前記島状の素子領域の下部を電気的に接続する工程とを含むことを特徴とする。
【００２７】
（７）本発明（請求項１０）の半導体装置の製造方法は、半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、前記マスク材及び凸状の半導体層の側面に素子側壁絶縁膜を形成する工程と、前記マスク材及び前記素子側壁絶縁膜をマスクに用いて前記ＳＯＩ基板を更にエッチングして、前記第１の絶縁層を露出させると共に、凸字状に加工された島状の素子領域を形成する工程と、前記島状の素子領域の下部側面及び前記素子側壁絶縁膜の側面にダミーコンタクトを形成する工程と、前記ダミーコンタクトの周囲に第２の絶縁膜を形成する工程と、前記素子側壁絶縁膜及び第２の絶縁膜を選択的にエッチングし、表面を後退させる工程と、前記マスク材の一部又は全部を除去する工程と、前記島状の素子領域の前記ゲート電極が形成される領域の前記半導体層の上面に前記ダミーコンタクトに接するダミーゲートを形成する工程と、前記ダミーゲートをマスクに用いて前記島状の素子領域の上部に前記ソース及びドレインを形成する工程と、前記半導体基板上に前記ダミーゲートの側面を覆うと共に、該ダミーゲートの表面が露出する第３の絶縁膜を形成する工程と、前記ダミーゲートを除去し、前記ダミーコンタクトが露出するゲート溝を形成する工程と、前記ゲート溝の内部の底面にゲート絶縁膜を形成する工程と、前記ゲート溝の内部及び前記ゲート絶縁膜上にバリアメタル膜を形成する工程と、前記ゲート溝内にゲート電極を埋め込み形成する工程と、前記ダミーコンタクトの上面を露出させる工程と、前記ダミーコンタクトを除去して前記島状の素子領域の下部側面が露出するコンタクト溝を形成する工程と、前記コンタクト溝の内部全面にバリアメタル膜を形成する工程と、前記コンタクト溝内にコンタクト電極を埋め込み形成することで、前記ゲート電極と前記島状の素子領域の電気的接続が前記コンタクト電極を通して行われるようにする工程とを含むことを特徴とする。
【００２９】
（８）本発明（請求項１１）の半導体装置の製造方法は、半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、前記マスク材及び前記凸状の半導体層の側面に素子側壁絶縁膜を形成する工程と、前記マスク材及び前記素子側壁絶縁膜をマスクに用いて前記ＳＯＩ半導体基板を更にエッチングして、凸字状に加工された島状の素子領域を形成する工程と、前記第１の絶縁膜、素子側壁絶縁膜、半導体基板上のゲート電極が形成される領域にダミーゲートを形成する工程と、前記島状の素子領域の上部上面に前記ダミーゲートをマスクとして前記ソース及びドレインを形成する工程と、前記ＳＯＩ半導体基板上に、前記ダミーゲートの側部に接し、前記ダミーゲートの表面が露出するように層間絶縁膜を形成する工程と、前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の下部側面及び上面が露出するゲート溝を形成する工程と、前記ゲート溝の底面に露出する前記島状の素子領域の表面に第２の絶縁膜を堆積して、該島状の素子領域の上部構造上にゲート絶縁膜を形成し、前記島状の素子領域の下部構造の側面にキャパシタ絶縁膜を形成する工程と、前記ゲート溝内に電極材を埋め込み形成して、前記ゲート電極及びキャパシタ電極を形成することにより、前記ゲート電極と前記島状の素子領域下部の電気的接続が前記キャパシタ絶縁膜を介して行われるようにする工程とを含むことを特徴とする。
【００３０】
（９）本発明（請求項１２）の半導体装置の製造方法は、半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、前記マスク材及び前記凸状の半導体層の側面に素子側壁絶縁膜を形成する工程と、前記マスク材及び前記素子側壁絶縁膜をマスクに用いて前記ＳＯＩ半導体基板を更にエッチングして、凸字状に加工された島状の素子領域を形成する工程と、前記第１の絶縁膜、素子側壁絶縁膜、半導体基板上のゲート電極が形成される領域にダミーゲートを形成する工程と、前記ダミーゲートをマスクとして斜めイオン注入により、前記島状の素子領域の下部側面に前記ソース及びドレインを形成する工程と、前記ＳＯＩ半導体基板上に、前記ダミーゲートの側部に接し、前記ダミーゲートの表面が露出するように層間絶縁膜を形成する工程と、前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の下部側面及び上面が露出するゲート溝を形成する工程と、前記ゲート溝の底面に露出する前記島状の素子領域の下部側面にゲート絶縁膜を形成する工程と、前記ゲート溝内にゲート電極を埋め込み形成し、前記ゲート電極と前記島状の素子領域の上部を電気的に接続する工程とを含むことを特徴とする。
【００３１】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００３２】
ゲート電極とウェル領域との電気的接続を島状の素子領域の側面で行なうので、従来のＤＴＭＩＳＦＥＴのようなコンタクト形成部分の平面面積が不要になり、デバイスの占有面積を大幅に低減することができる。また、ゲート電極とウェル領域とを電気的に接続する部位は自己整合的に形成されるので、製造工程の簡略化を図ることができる。
【００３３】
また、ゲートとＳｉ−Ｂｏｄｙの電気的接続を、島状の素子領域Ｓｉの側面に形成されたキャパシタを介して行なうことにより、面積が低減できるだけでなく、ソース／ドレインとウェル領域の間のリーク電流を大幅に低減できる。
【００３４】
また、島状の素子領域側部に形成された二つのゲート電極を挟むようにソース及びドレインが素子領域側部にソース及びドレインを構成する拡散層の底部が互いに接触するように形成されているので、ｐｎ接合面積が低減され、ソース／ドレインとＢｏｄｙ−Ｓｉの間のリーク電流を大幅に低減できる。
【００３５】
また、ゲート電極として金属電極を用いることで、ｎ型ウェル、ｐ型ウェルの両方に容易に電気的接続を行なうことが可能である。また、ｐｏｌｙ−Ｓｉゲート電極を用いた場合、ゲートと逆導電型のウェル領域とゲートを接続するときに、両者の間にメタルプラグを形成しなければならないが、金属ゲート電極を用いることによって、別のメタルプラグを形成する必要がない。
【００３６】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００３７】
［第１実施形態］
図１は、本発明の第１実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図である。図１（ａ）は斜視図であり、図（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図である。
【００３８】
図１に示すように、本実施形態では、半導体基板としてＳｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層されたＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４は、その断面が凸字状に形成されている。凸字状とは、基板の主面に対して平行な断面積が小さい上部と、断面積が大きい下部とからなる構造である。
【００３９】
凸字状のＳｉ−Ｂｏｄｙ１４の凸字状の上部に相当する上部側面に側壁絶縁膜１７が形成されている。そして、Ｓｉ−Ｂｏｄｙ１４上の一部にゲート絶縁膜１８が形成されている。ゲート絶縁膜１８上、且つ側壁絶縁膜１７及び凸字状のＳｉ−Ｂｏｄｙ１４の下部側面に接するように金属ゲート電極１９が形成されている。ゲート電極１９を左右から挟むように、Ｓｉ−Ｂｏｄｙ１４の表面層にソース及びドレイン１６が形成されている。
【００４０】
上記のように、金属ゲート電極１９と素子領域のＳｉ−Ｂｏｄｙ１４とは、凸字状のＳｉ−Ｂｏｄｙ１４の側面で電気的に接続されている。
【００４１】
次に、本装置の製造方法を図面を参照して説明する。図２〜図６は、図１に示すＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。なお、図２〜図６において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）はそれぞれ図１（ａ）の斜視図におけるＡ−Ａ’部及びＢ−Ｂ’部の断面に相当する部位を示している。但し、Ｎは２，３，４，５，６、ｘはａ，ｂ，ｃ，…，ｊの何れかを表している。
【００４２】
先ず、図２（ａ−Ａ），図２（ａ−Ｂ）に示すように、Ｓｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板１１を用意する。
【００４３】
次いで、図２（ｂ−Ａ），図２（ｂ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５ｎｍ程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ程度のポリシリコン層２２をＬＰＣＶＤ法により堆積する。素子領域のポリシリコン層２２上に図示されないレジストパターンを形成した後、ポリシリコン層２２，熱酸化膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥを行い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝を形成する。そして、レジストパターンを除去した後、露出するポリシリコン層２２及びＳｉ−Ｂｏｄｙ１４の表面を薄く（〜５ｎｍ）酸化してＳｉＯ2 層２３を形成する。そして、後に形成されるゲートとシリコン層とを電気的に接続するために必要なｐ+拡散層１５をイオン注入により形成する。
【００４４】
次いで、図３（ｃ−Ａ），図３（ｃ−Ｂ）に示すように、全面にＳｉ3Ｎ4膜を堆積した後、ＲＩＥを行なうことで先の工程で形成された溝の側面に側壁絶縁膜１７を形成する。そして、ポリシリコン層２２及び側壁絶縁膜１７をマスクに用いて、Ｓｉ−Ｂｏｄｙ１４をエッチングしてシリコン酸化膜１３を露出させる。このエッチング工程で、ポリシリコン層２２もエッチングされるが、消失しないように予め膜厚を調整しておくか、予めポリシリコン層２２の表面にＴＥＯＳ−ＳｉＯ2 膜等のエッチングマスクを形成しておく。
【００４５】
次いで、図３（ｄ−Ａ），図３（ｄ−Ｂ）に示すように、Ｓｉ3Ｎ4膜を堆積した後、Ｓｉ3Ｎ4膜に対してＲＩＥを行なうことで、ＳｉＯ2 層上に形成された構造物の側壁に厚さ１０ｎｍ程度の第２の側壁絶縁膜２４を形成する。なお、この第２の側壁絶縁膜２４を構成するＳｉ3Ｎ4膜を堆積する際、プロセス条件を調整し、第２の側壁絶縁膜２４のウエットエッチング速度が側壁絶縁膜１７より速くなるように調整する。
【００４６】
次いで、図４（ｅ−Ａ），図４（ｅ−Ｂ）に示すように、ダミーゲートの材料であるポリシリコン層２５を膜厚４００ｎｍ程度堆積する。
次いで、図４（ｆ−Ａ），図４（ｆ−Ｂ）に示すように、ＣＭＰ法を用いてポリシリコン層２５の表面を平坦化する。そして、後にゲート電極が形成される領域のポリシリコン層の表面に図示されないレジストパターンを形成した後、ポリシリコン層２５，２２に対してエッチングを行い、パターニングする。このパターニングされたポリシリコン２２，２５を以後、ダミーゲート２２，２５と記す。
【００４７】
そしてレジストパターンを除去した後、Ｓｉ3Ｎ4膜の堆積，エッチングを行い、ダミーゲート２２，２５の側壁に膜厚２０ｎｍ程度のゲート側壁絶縁膜２６を形成する。
【００４８】
そして、ソース及びドレインを形成するために、Extension用や深い接合用の拡散層を形成するためのイオン注入をおこなう。Extension用のｎ- 拡散層を形成するためのＡｓイオンの注入条件は、例えば加速電圧１５ｋｅＶ，ドーズ量３×１０14ｃｍ-2である。また、深い接合を形成するためのＡｓの注入条件は、加速電圧４５ｋｅＶ，ドーズ量３×１０15ｃｍ-2である。ソース及びドレイン層の活性化のための加熱処理（〜１０００℃）もここで行なう。更に、全面にＴＥＯＳ−ＳｉＯ2 膜を堆積した後、ＣＭＰ法によりＴＥＯＳ−ＳｉＯ2 層２７の表面を平坦化し、ダミーゲート２２，２５の表面を露出させる。
【００４９】
次いで、図５（ｇ−Ａ），図５（ｇ−Ｂ）に示すように、ダミーゲート２２，２５をＣＤＥ等により除去し、ゲートの形成領域にゲート溝を形成する。なお、このエッチング工程はＳｉ3Ｎ4がエッチングされないプロセスで行い、側壁絶縁膜１７，２４，２６を残す。そして、ＨＦ系のウエットエッチングにより、ゲート溝底面の熱酸化膜２１も除去する。
【００５０】
次いで、図５（ｈ−Ａ），図５（ｈ−Ｂ）に示すように、ゲート溝の底面に露出するＳｉ−Ｂｏｄｙ１４の表面にＳｉＯ2 からなるゲート絶縁膜１８を形成する。例えば、熱酸化によりＳｉ−Ｂｏｄｙ１４の表面に選択的にＳｉＯ2 膜を形成する。次いで、図６（ｉ−Ａ），図６（ｉ−Ｂ）に示すように、ｐ+ 拡散層の側部に形成されている第２の側壁絶縁膜２４をウエットエッチングにより除去し、ｐ+ 拡散層を露出させる。上述したように、第２の側壁絶縁膜２４を構成するＳｉ3Ｎ4膜は側壁絶縁膜１７及びゲート側壁絶縁膜２６のそれよりもエッチングレートが高く膜厚が薄いので、第２の側壁絶縁膜２４を除去した後も、側壁絶縁膜１７及びゲート側壁絶縁膜２６を残留させることができる。
【００５１】
次いで、図６（ｊ−Ａ），図６（ｊ−Ｂ）に示すように、Ａｌ／ＴｉＮ（膜厚：４００ｎｍ／５ｎｍ）のような積層メタルをＣＶＤやスパッタ法で形成し、ＣＭＰで平坦化を行なうことによって、金属ゲート電極１９を形成する。
【００５２】
その後は、通常のＬＳＩ製造プロセスと同様に、ＴＥＯＳ層間絶縁膜をＣＶＤ法で堆積し、ソース及びドレイン及びメタルゲート電極上にコンタクトホールを開口し、上層金属配線を形成すればよい。
【００５３】
以上示したように、ゲート電極とシリコン層との電気的接続は、凸字状に形成された素子領域の側面の一部でゲート電極と一体形成されたコンタクト電極により行われるので、コンタクト形成部分の平面面積が不要になり、デバイス占有面積を大幅に低減することができる。
【００５４】
また、ゲート電極は、金属で形成されているので、ｎ型半導体、ｐ型半導体の両方に容易に電気的接続を行なうことが可能であり、Ｃ−ＭＯＳＦＥＴの形成に非常に有利である。ポリシリコンゲート電極の場合、ゲート電極と逆導電型のシリコン層とゲート電極を接続するときに、両者の間にメタルプラグ等を形成しなければならず、工程が複雑であった。
【００５５】
更に、ゲート電極とシリコン層との接続をセルフアラインで行なうことができ、面積縮小、工程簡略化の工程が得られる。更にまた、メタルゲート電極とＤＴＭＩＳＦＥＴを組み合わせることによって、メタルゲート電極ＭＩＳＦＥＴで実現困難であるといわれていた低しきい値電圧Ｖth（〜０．２Ｖ）を実現できるようになる。
【００５６】
また、ゲート絶縁膜及びゲート電極の形成前にソース及びドレインが形成されているので、ソース及びドレインの活性化のアニール工程の後に、高温熱処理工程は存在しない。そこで、ゲート絶縁膜には、ＳｉＯ2 膜だけでなく、Ｔａ2 Ｏ5 膜、ＴｉＯ2 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜等の高誘電体膜や強誘電体膜を使用することができ、ゲート電極にはメタル材料を使用することができる。
【００５７】
なお、ゲート絶縁膜に高又は強誘電体膜を使用した場合には、用いたゲート絶縁膜に応じてゲート電極の材料を選ぶ必要があり、ＴｉＮ，Ａｌ，Ｗ，Ｒｕ等が使用可能となる。また、ゲート絶縁膜とゲート電極の間には、バリアメタルとしてＴｉＮやＷＮ等を形成することが好ましい。
【００５８】
［第２実施形態］
本実施形態では、通常のバルクのＳｉ半導体基板を用いたＤＴＭＩＳＦＥＴについて説明する。図７は、本発明の第２実施形態に係わる半導体装置の概略構成を示す図である。図７（ａ）は斜視図であり、図７（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図である。
【００５９】
素子領域のＳｉ単結晶基板７１の一部に、島状の素子領域が形成されている。島状に形成されているＳｉ単結晶基板７１の素子領域の断面形状は凸字状である。島状のＳｉ単結晶基板の表面層にはｐ型ウェル７３が形成され、更にｐ型ウェル７３の下部にはｎ型ウェル７２が形成されている。
【００６０】
Ｓｉ単結晶基板７１の凸字状部の凸字の上部に相当する上部側面に側壁絶縁膜１７が形成されている。Ｓｉ単結晶基板７１の凸字状部の凸字の下部に相当する下部側面に素子分離絶縁膜（ＴＥＯＳ）７４が形成されている。なお、素子分離絶縁膜７４の上面はＳｉ単結晶基板７１の凸字状部の下部上面より低く形成され、Ｓｉ単結晶基板７１のｐ型ウェル７３が一部素子分離絶縁膜７４から露出する。
【００６１】
Ｓｉ単結晶基板の凸字状部の上部上面の一部には、表面にはゲート絶縁膜１８が形成されている。ゲート電極１９がゲート絶縁膜１８を介してＳｉ単結晶基板７１上に形成され、そのゲート絶縁膜１８を挟むようにＳｉ単結晶基板７１上の凸字状部の上面表面にソース及びドレイン１６が形成されている。ゲート電極１９は、ゲート絶縁膜１８上、且つ側壁絶縁膜１７及び凸字状部のＳｉ単結晶基板７１のｐ型ウェル７３の下部側面に接するように形成されている。
【００６２】
次に、図８，図９を用いて本装置の製造工程について説明する。図８，図９は、図７に示すＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。なお、図８，図９において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）はそれぞれ図７（ａ）の斜視図におけるＡ−Ａ’部及びＢ−Ｂ’部の断面に相当する部位を示している。但し、Ｎは８，９、ｘはａ，ｂ，ｃ，ｄの何れかを表している。
【００６３】
先ず、図８（ａ−Ａ），（ａ−Ｂ）に示すように、バルクのＳｉ単結晶基板７１を用意する。Ｓｉ単結晶基板７１の表面に膜厚５ｎｍ程度の熱酸化膜８１を形成した後、膜厚１００ｎｍ程度のポリシリコン層８２及び膜厚１５０ｎｍ程度のＴＥＯＳ膜からなる絶縁膜８３をＬＰＣＶＤ法により堆積する。リソグラフィ技術を用いて素子領域上の絶縁膜８３上に図示されないレジストパターンを形成する。レジストパターンをマスクに用いて絶縁膜８３及びポリシリコン層８２及び熱酸化膜８１及びＳｉ単結晶基板７１をエッチングし、Ｓｉ単結晶基板７１に深さ１００ｎｍ程度の溝を形成する。そして、レジストパターンを除去した後、露出するポリシリコン層８２及びＳｉ単結晶基板７１の表面を薄く（〜５ｎｍ）酸化し、酸化層８４を形成する。
【００６４】
次いで、図８（ｂ−Ａ），図８（ｂ−Ｂ）に示すように、Ｓｉ単結晶基板７１に形成された溝の側面に厚さ３０ｎｍ程度のＳｉ3Ｎ4からなる側壁絶縁膜１７を形成する。そして、絶縁膜８３及び側壁絶縁膜１７をマスクに用いてＳｉ単結晶基板７１を更に２５０ｎｍ程度エッチングする。この時、絶縁膜８３も同時にエッチングされるが、このエッチング工程で絶縁膜８３が消失しないように絶縁膜８３の膜厚を調整して形成しておく。
【００６５】
次いで、図９（ｃ−Ａ），図９（ｃ−Ｂ）に示すように、全面に素子分離絶縁膜７４を全面に膜厚５５０ｎｍ程度堆積した後、表面をＣＭＰによって平坦化し、ポリシリコン層８２を露出させる。次いで、高加速イオン注入により深いｎ型ウェル７２，浅いｐ型ウェル７３を順次形成する（二重ウェル構造）。
【００６６】
次いで、図９（ｄ−Ａ），図９（ｄ−Ｂ）に示すように、素子分離領域の素子分離絶縁膜７４をＲＩＥやウエットエッチングによりリセスし、側壁絶縁膜１７の下の浅いｐ型ウェル７３の側面が深さ方向に８０ｎｍ程度露出するまでへこませる。更にＳｉ3Ｎ4膜の堆積／エッチングを行なうこととで、側壁絶縁膜１７の側部に更に厚さ１０ｎｍ程度の第２の側壁絶縁膜８５を形成する。なお、第２の側壁絶縁膜８５を構成するＳｉ3Ｎ4膜のエッチング速度が、側壁絶縁膜１７のそれよりも速くなるように、プロセス条件を最適化して堆積を行なうことが好ましい。
この後の工程は、第１実施形態の図４（ｆ−Ａ），図４（ｆ−Ｂ）以降に示した工程と同様なので説明を省略する。
【００６７】
本実施形態によれば、ＳＯＩ基板を用いた場合に問題となりやすいＳｉ−Ｂｏｄｙの高い電気抵抗を心配する必要がない。なぜならば、Ｓｉ−Ｂｏｄｙの代わりに比較的高不純物濃度で膜厚が厚いｐ型ウェルを用いているので、この部分の電気抵抗を低減することができるからである。
【００６８】
［第３実施形態］
図１０は、本発明の第３実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す断面斜視図である。
【００６９】
本装置は、シリコン基板１００１，埋め込み酸化膜１００２及びシリコン活性層１００３が積層されたＳＯＩ基板１０００を用いている。シリコン活性層１００３は、断面形状が凸字状に形成されている。凸字状のシリコン活性層１００３の下部上面及び上部側面に接してリング状の素子側壁絶縁膜１０１０が形成されている。なお、素子側壁絶縁膜１０１０の上面の高さは、凸字状のシリコン活性層１００３の上部上面より高く形成されている。
【００７０】
埋め込み酸化膜１００２上、且つ凸字状のシリコン活性層１００３の下部側面及び素子側壁絶縁膜１０１０の側面に接して、底面及び下面がバリアメタル１０１１で覆われたコンタクト電極１０１２が形成されている。従って、シリコン活性層１００３とコンタクト電極１０１２とは、バリアメタル１０１１を介して電気的に接続されている。
【００７１】
凸字状のシリコン活性層１００３の上部上面にゲート絶縁膜１００６が形成されている。このゲート絶縁膜１００６は素子側壁絶縁膜１０１０の一方の対向する面の一部を接続するように形成されており、他方の対向する面には接していない。ゲート絶縁膜１００６の形成されていない凸字状のシリコン活性層１００３の上部上面には、バッファ酸化膜１００５が形成されている。バッファ酸化膜１００５の上面，バッファ酸化膜１００５に接する領域の素子側壁絶縁膜１０１０の側面及び上面，バリアメタル１０１１の側面に接するように、層間絶縁膜１００７が形成されている。
【００７２】
ゲート絶縁膜１００６の上面，層間絶縁膜１００７の側面，素子側壁絶縁膜１０１０の側面及び上面，及びバリアメタル１０１１の側面に接してバリアメタル１００８が形成されている。そしてバリアメタル１００８に接するようにゲート電極１００９が形成されている。つまり、ゲート電極１００９とコンタクト電極１０１２とはバリアメタル１００８，１０１１を介して電気的に接続されている。従って、ゲート電極１００９とシリコン活性層１００３の下部側面とは、バリアメタル１００８，１０１１及びコンタクト電極１０１２を介して電気的に接続されている。
【００７３】
そして、凸字状のシリコン活性層１００３の上部にゲート電極１００９を挟むように、ソース及びドレイン１００４が形成されている（ソースないしドレインの一方は図示されていない）。
【００７４】
そして、コンタクト電極１０１２の表面を覆うバリアメタル１０１１の外周表面に接して素子分離絶縁膜１０１３が形成されている。素子分離絶縁膜１０１３の上面は、ゲート電極１００９より低く形成されている。そして、素子分離絶縁膜１０１３の上面に、ゲート電極１００９の長手方向の延長方向に沿って、側面及び下面をバリアメタル１００８Ａで覆われた電極１００９Ａが形成されている。そして、素子分離絶縁膜１０１３上の電極１００９Ａの形成されていない領域に、層間絶縁膜１００７が形成されている。
【００７５】
次に、本装置の製造方法について図１１〜図１８を参照して説明する。図１１〜図１８は、本発明の第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。
【００７６】
先ず、図１１（ａ−Ａ），図１１（ａ−Ｂ）に示すように、シリコン基板１００１上に埋め込み酸化膜１００２を介して厚さ３００ｎｍ程度のシリコン活性層１００３が形成されたＳＯＩ基板１０００上にバッファ酸化膜１００５を形成した後、ポリシリコン膜１１０１及びシリコン窒化膜１１０２を順次堆積する。
【００７７】
次いで、図１１（ｂ−Ａ），図１１（ｂ−Ｂ）に示すように、リソグラフィ技術を用いて素子領域のパターンを描画して図示されないレジストパターンを形成した後、シリコン窒化膜１１０２，ポリシリコン膜１１０１，バッファ酸化膜１００５及びシリコン活性層１００３に対してＲＩＥを行なう。この時、シリコン活性層１００３を深さ方向に対して全体をエッチングせずに、深さ１５０ｎｍ〜２００ｎｍ程度エッチングして素子領域を規定する。
【００７８】
次いで、図１２（ｃ−Ａ），図１１（ｃ−Ｂ）に示すように、シリコン酸化膜を堆積した後ＲＩＥを行なうことで、規定された素子領域の側部を切れ目なく囲うように素子側壁絶縁膜１０１０を形成する。ここで、頭上素子側壁絶縁膜１０１０は、断面長方形状に記載されているが、通常素子側壁絶縁膜１０１０は上部で薄くなっている。
【００７９】
次いで、図１２（ｄ−Ａ），図１２（ｄ−Ｂ）に示すように、シリコン窒化膜１１０２及び素子側壁絶縁膜１０１０をマスクに用いて、シリコン活性層１００３に対して埋め込み酸化膜１００２が露出させるまでＲＩＥを行い、素子側壁絶縁膜１０１０の下部にシリコン活性層１００３を露出させる。この露出するシリコン活性層１００３に対して、斜めイオン注入等で不純物を注入し高濃度とすることで、後のゲート電極との接触抵抗を低下させることが好ましい。
【００８０】
次いで、図１３（ｅ−Ａ），図１３（ｅ−Ｂ）に示すように、全面にシリコン窒化膜を堆積した後にＲＩＥを行なうことで、素子領域の側部にダミーコンタクト１１０３を形成する。
【００８１】
次いで、図１３（ｆ−Ａ）、図１３（ｆ−Ｂ）に示すように、全面にシリコン酸化膜を堆積してからＣＭＰを行なうことにより、素子領域間の空間に素子分離絶縁膜１０１３を形成する。ＲＩＥによりシリコン酸化物を選択的にエッチングして、素子分離絶縁膜１０１３の表面を後退させる。この時、素子側壁絶縁膜１０１０の表面も同様に後退する。
【００８２】
次いで、図１４（ｇ−Ａ），図１４（ｇ−Ｂ）に示すように、シリコン窒化物を選択的にエッチングする条件でＲＩＥを行い、シリコン窒化膜１１０２を除去する。このエッチング時に、シリコン窒化物からなるダミーコンタクト１１０３の表面が後退する。
【００８３】
次いで、図１４（ｈ−Ａ），図１４（ｈ−Ｂ）に示すように、ポリシリコン膜１１０４及びシリコン窒化膜１１０５を順次堆積させる。次いで、図１５（ｉ−Ａ），図１５（ｉ−Ｂ）に示すように、リソグラフィ技術を用いてゲート電極が形成される領域を覆う図示されないレジストパターンを形成した後、ＲＩＥを行い、シリコン窒化膜１１０５，ポリシリコン膜１１０４，ポリシリコン膜１１０１をＲＩＥにより順次エッチングし、ダミーゲートを形成した後、レジストパターンを除去する。以後残存するシリコン窒化膜１１０５，ポリシリコン膜１１０４，１１０１をダミーゲート１１０５，１１０４，１１０１と記す。
【００８４】
次いで、図１５（ｊ−Ａ），図１５（ｊ−Ｂ）に示すように、ダミーゲート１１０５，１１０４，１１０１をマスクにシリコン活性層１００３に対してイオン注入をおこないソース及びドレイン１００４を形成した後、アニールを行い活性化させる。
【００８５】
次いで、図１６（ｋ−Ａ），図１６（ｋ−Ｂ）に示すように、ダミーゲート１１０５，１１０４，１１０１を覆うように層間絶縁膜１００７を堆積してからＣＭＰを行い、層間絶縁膜１００７の上面とダミーゲート１１０５，１１０４，１１０１の表面とを同一の高さにする。
【００８６】
次いで、図１６（ｌ−Ａ），図１６（ｌ−Ｂ）に示すように、層間絶縁膜１００７をマスクにしてダミーゲート１１０５，１１０４，１１０１を除去し、バッファ酸化膜１００５の表面が露出するゲート溝１１０６を形成する。そして、図１７（ｍ−Ａ），図１７（ｍ−Ｂ）に示すように、ゲート溝１１０６内に露出するバッファ酸化膜１００５を除去する。
【００８７】
次いで、図１７（ｎ−Ａ），図１７（ｎ−Ｂ）に示すように、ゲート溝１１０６内に露出するシリコン活性層１００３の表面を酸化させて、ゲート絶縁膜１００６を形成する。ゲート電極材の拡散を防ぐために、例えばＴｉＮからなるバリアメタル１００８を堆積した後、Ｗ等のゲート電極１００９を堆積させる。そして、ＣＭＰを用いてゲート電極材及びバリアメタル材を研磨して、溝内にのみバリアメタル１００８及びゲート電極１００９を形成する。
【００８８】
次いで、図１８（ｏ−Ａ），図１８（ｏ−Ｂ）に示すように、ダミーコンタクト１１０３を熱燐酸処理により除去し、側面にシリコン活性層１００３が露出するコンタクト溝１１０７を形成する。次いで、図１８（ｐ−Ａ），図１８（ｐ−Ｂ）に示すように、バリアメタル１０１１及びＡｌ等のコンタクト電極１０１２を形成した後、ＣＭＰ等で平坦することによって、ゲート電極１００９とシリコン活性層１００３を電気的に接続するコンタクト電極１０１２を形成する。
【００８９】
その後は通常のトランジスタの形成工程と同様に、層間絶縁膜の堆積，ゲート電極に接続するコンタクトホールの形成を行なう。そして、更に反応防止層としてＴｉＮを堆積した後、ゲート配線となるアルミを堆積してパターニングを行なうことにおりゲート配線を形成する。
【００９０】
本実施形態では、上記の第１実施形態で述べた効果に加えてコンタクト電極１０１２とシリコン活性層１０１３との接触が、シリコン活性層１０１３の全周囲で行われるため、安定して低抵抗の電気的接続を得ることができる。なお、図１ではソースコンタクト１０１４，ドレインコンタクト１０１４を図示しているが、これらは周知の方法で形成できるため、特に製造方法については説明しない。
【００９１】
［第４実施形態］
本実施形態では、ゲート絶縁膜として酸化タンタルのような堆積膜を用いたＤＴＭＩＳＦＥＴについて説明する。ゲート絶縁膜として堆積膜を用いる場合、ダミーゲートを除去して形成されるゲート溝の全面に絶縁膜が堆積されるため、ゲート電極とシリコン活性層を電気的に接続するコンタクトとゲート電極とがゲート絶縁膜によって絶縁されてしまう。
【００９２】
そこで、図１９に示すように、コンタクト電極１０１２とゲート電極１００９とを接続する電極１９０２，１９０３を形成する。なお、図１９において、図１０と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００９３】
次に、本装置の製造方法について説明する。図２０，図２１は、本発明の第４実施形態に係わるＤＴＭＩＳＦＥＴの製造方法を示す工程断面図である。
【００９４】
図２０（ａ−Ａ），図２０（ａ−Ｂ）に示す構造は、第１実施形態のＤＴＭＩＳＦＥＴの製造方法を示す工程断面図における図１１（ａ−Ａ），図１１（ａ−Ｂ）〜図１７（ｍ−Ａ），図１７（ｍ−Ｂ）を経て形成された構造なので説明を省略する。
【００９５】
そして、図２０（ｂ−Ａ），図２０（ｂ−Ｂ）に示すように、ゲート絶縁膜材である酸化タンタル等の高誘電体膜，バリアメタル及びゲート電極を順次堆積した後、ＣＭＰ等で平坦化することにより溝１１０６内にのみゲート絶縁膜１９０１，バリアメタル１００８及びゲート電極１００９を残置させる。
【００９６】
次いで、図２１（ｃ−Ａ），図２１（ｃ−Ｂ）に示すように、ダミーコンタクト１１０３を熱燐酸処理により除去してコンタクト溝１１０７を形成する。そして、バリアメタル１０１１，コンタクト電極１０１２を堆積した後、ＣＭＰを行なうことによりコンタクト溝１１０７内にのみバリアメタル１０１１及びコンタクト電極１０１２を残置させる。
【００９７】
次いで、図２１（ｄ−Ａ），図２１（ｄ−Ｂ）に示すように、バリアメタル１９０２及び金属電極１９０３を順次堆積した後、リソグラフィ技術を用いてパターニングし、ゲート電極１００９とコンタクト電極１０１２とを接続する金属電極１９０３を形成する。
【００９８】
本実施形態によれば、ゲート絶縁膜として堆積膜を用いても、金属電極によって、ゲート電極とコンタクト電極とが電気的に接続がされる。そのため、ゲート電極とシリコン活性層とが電気的に接続される。
【００９９】
［第５実施形態］
本実施形態では、第２実施形態と同様に、高誘電体膜を堆積することによってゲート絶縁膜を形成するＤＴＭＩＳＦＥＴについて説明する。
【０１００】
本実施形態の構造は、図２２に示すように、コンタクト電極１０１２側部のゲート絶縁膜１９０１が除去されており、コンタクト電極１０１２とゲート電極１００９が電気的に接続されている。なお、図２２において、図１９と同一な部分には同一符号を付しその詳細な説明を省略する。
【０１０１】
次に、本装置の製造方法について説明する。図２３は、本発明の第５実施形態に係わるＤＴＭＩＳＦＥＴの製造方法を示す工程断面図である。
図２２（ｂ−Ａ）図２２（ｂ−Ｂ）までは第４実施形態と同様の工程なのでその説明を省略する。
【０１０２】
先ず、図２３（ａ−Ａ），図２３（ａ−Ｂ）に示すように、ダミーコンタクト１１０３を除去する前に、ダミーコンタクト１１０３に接する酸化タンタル等の高誘電体膜からなるゲート絶縁膜１９０１をＣＤＥ等で選択的にエッチングしてリセスさせる。
【０１０３】
次いで、図２３（ｂ−Ａ），図２３（ｂ−Ｂ）に示すように、ダミーコンタクト１１０３を除去した後、バリアメタル１０１１及びコンタクト電極１０１２の堆積，ＣＭＰによる平坦化を行い、ゲート電極１００９及びシリコン活性層１００３に電気的に接続するとコンタクト電極１０１２を形成する。
【０１０４】
第４実施形態で用いた電極１９０３成しに、ゲート電極１００９とコンタクト電極１０１２との電気的接続が可能になるというメリットがある。
【０１０５】
［第６実施形態］
第３ないし第５実施形態ではダミーコンタクトとしてシリコン窒化物を用いていたが、本実施形態ではダミーコンタクトにポリシリコンを用いた実施の形態について説明する。
【０１０６】
図２４〜図３１は、本発明の第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。
先ず、図２４（ａ−Ａ），図２４（ａ−Ｂ）に示すように、膜厚３００ｎｍ程度のシリコン活性層１００３上にバッファ酸化膜１００５を形成した後、更にシリコン窒化膜２４０１を堆積する。
【０１０７】
次いで、図２４（ｂ−Ａ），図２４（ｂ−Ｂ）に示すように、リソグラフィ技術を用いて図示されないレジストパターンを形成し、このレジストパターンをマスクにしてシリコン窒化膜２４０１及びバッファ酸化膜１００５に対してＲＩＥを行なう。そして、レジストパターンを除去した後、シリコン窒化膜２４０１をマスクにしてシリコン活性層１００３に対してＲＩＥを行なう。このＲＩＥ工程において、シリコン活性層１００３を深さ方向に全てエッチングするのではなく、深さ１５０ｎｍ〜２００ｎｍ程度エッチングし、素子領域を規定する。
【０１０８】
次いで、図２５（ｃ−Ａ），図２５（ｃ−Ｂ）に示すように、シリコン酸化膜を全面に形成してからＲＩＥをおこなうことで、前の工程で規定された素子領域のシリコン活性層１００３及びバッファ酸化膜１００５及びシリコン窒化膜２４０１の側部に素子側壁絶縁膜１０１０を形成する。
【０１０９】
次いで、図２５（ｄ−Ａ），図２５（ｄ−Ｂ）に示すように、シリコン窒化膜２４０１及び素子側壁絶縁膜１０１０をマスクにして埋め込み酸化膜１００２が露出するまでシリコン活性層１００３に対してＲＩＥを行なう。このＲＩＥ工程で、素子側壁絶縁膜１０１０の下部にシリコン活性層１００３が露出し、ゲート電極と電気的に接続するためのコンタクト電極に接続する部位が形成される。そして、斜めイオン注入法等を用いてシリコン活性層の露出する部位の不純物濃度を高濃度にすることで、後のゲート電極との接触抵抗を低下させることが好ましい。
【０１１０】
次いで、図２６（ｅ−Ａ），図２６（ｅ−Ｂ）に示すように、露出するシリコン活性層１００３の表面を熱酸化させてから、シリコン窒化膜２４０１及び素子側壁絶縁膜１０１０を覆うようにポリシリコン膜を堆積した後、ＲＩＥを行なうことにより、素子領域の周囲にシリコン活性層に接続するダミーコンタクト２４０２を形成する。
【０１１１】
次いで、図２６（ｆ−Ａ），図２６（ｆ−Ｂ）に示すように、シリコン酸化膜を全面に堆積した後、ＣＭＰ等を用いて平坦化し素子分離絶縁膜１０１３を形成する。そして、シリコン酸化膜を選択的にエッチングする条件でことで、素子分離絶縁膜１０１３の表面を後退させる。なお、シリコン酸化物からなる素子側壁絶縁膜１０１０の表面も同時に後退する。
【０１１２】
次いで、図２７（ｇ−Ａ），図２７（ｇ−Ｂ）に示すように、全面にシリコン窒化膜２４０３を堆積する。次いで、図２７（ｈ−Ａ），図２７（ｈ−Ｂ）示すように、リソグラフィ技術を用いてゲート電極領域のシリコン窒化膜２４０３上に図示されないジストパターンを形成した後、このレジストパターンをマスクにして、シリコン窒化膜２４０３，２４０１に対してＲＩＥを行い、ゲート電極形成領域にのみシリコン窒化膜２４０１，２４０３を残置させ、レジストパターンを除去する。なお、この残置するシリコン窒化膜２４０１，２４０３をダミーゲート２４０１，２４０３と記す。
【０１１３】
次いで、図２８（ｉ−Ａ），図２８（ｉ−Ｂ）に示すように、ダミーゲート２４０１，２４０３をマスクにしたイオン注及び活性化アニールを行って、ソース及びドレイン１００４を形成する。そして、次いで、図２８（ｊ−Ａ），図２８（ｊ−Ｂ）に示すように、全面に、層間絶縁膜１００７を堆積する。次いで、図２９（ｋ−Ａ），図２９（ｋ−ｂ）に示すように、ＣＭＰ等により層間絶縁膜１００７の表面を平坦化してダミーゲート２４０１，２４０３の表面を露出させる。次いで、図２９（ｌ−Ａ），図２９（ｌ−Ｂ）に示すように、シリコン窒化物からなるダミーゲート２４０１，２４０３を選択的に除去し、ゲート溝１１０６を形成する。次いで、図３０（ｍ−Ａ），図３０（ｍ−Ｂ）に示すように、ゲート溝１１０６の底面に露出するシリコン活性層１００３の表面を酸化してゲート絶縁膜１００６を形成する。そして、バリアメタル１００８及びゲート電極１００９を構成する材料を順次堆積した後、ＣＭＰを行なうことでゲート溝１１０６内に選択的にバリアメタル１００８及びゲート電極１００９を形成する。
【０１１４】
次いで、図３０（ｎ−Ａ），図３０（ｎ−Ｂ）に示すように、ポリシリコンからなるダミーコンタクト２４０２をＰｏｌｙ−ＣＤＥ処理により除去した後、希弗酸処理によりトランジスタボディの表面の酸化膜を除去してトランジスタボディを露出するコンタクト溝１１０７を形成する。
【０１１５】
次いで、図３１（ｏ−Ａ），図３１（ｏ−Ｂ）に示すように、バリアメタル１０１１及びＡｌからなるコンタクト電極１０１２の堆積，ＣＭＰによる平坦化を行い、ゲート電極１００９及びシリコン活性層１００３に電気的に接続するとコンタクト電極１０１２を形成する。
【０１１６】
［第７実施形態］
次に、本実施形態では、ＳＯＩ基板ではなく、通常のバルクのシリコン多結晶基板にＤＴＭＩＳＦＥＴを形成する場合について説明する。
【０１１７】
図３２〜図３４は、本発明の第７実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。
【０１１８】
先ず、図３２（ａ−Ａ），図３２（ａ−Ｂ）に示すように、シリコン単結晶基板３２０１上にバッファ酸化膜１００５を形成した後、ポリシリコン膜１１０１及びシリコン窒化膜１１０２を順次堆積する。
【０１１９】
次いで、図３２（ｂ−Ａ），図３２（ｂ−Ｂ）に示すように、リソグラフィ技術を用いて素子領域のパターンを描画して図示されないレジストパターンを形成した後、シリコン窒化膜１１０２，ポリシリコン膜１１０１，バッファ酸化膜１００５及びシリコン単結晶基板３２０１に対してＲＩＥを行なう。この時、シリコン単結晶基板３２０１を深さ方向に対して全体をエッチングせずに、深さ１５０ｎｍ〜２００ｎｍ程度エッチングして素子領域を規定する。
【０１２０】
次いで、図３３（ｃ−Ａ），図３３（ｃ−Ｂ）に示すように、シリコン酸化膜を堆積した後ＲＩＥを行なうことで、規定された素子領域の側部を切れ目なく囲うように素子側壁絶縁膜１０１０を形成する。
【０１２１】
次いで、図３３（ｄ−Ａ），図３３（ｄ−Ｂ）に示すように、シリコン窒化膜１１０２及び素子側壁絶縁膜１０１０をマスクに用いて、シリコン単結晶基板３２０１に対してＲＩＥを行い、素子側壁絶縁膜１０１０の下部にシリコン活性層１００３を露出させる。この露出するシリコン活性層１００３に対して、斜めイオン注入等で不純物を注入し高濃度とすることで、後のゲート電極との接触抵抗を低下させることが好ましい。
【０１２２】
次いで、図３４（ｅ−Ａ），図３４（ｅ−Ｂ）に示すように、全面にシリコン窒化膜を除去した後、ＲＩＥを行なうことで、素子領域の側部にダミーコンタクト１１０３を形成する。
【０１２３】
その後の工程は、前の実施形態で示した工程と同様なのでその説明を省略する。
【０１２４】
［第８実施形態］
図３５は、本発明の第８実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図である。図３５（ａ）は半導体装置の構成を示す斜視図であり、図（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図である。本半導体装置は、メサ型の素子分離のもとでメタルゲートＮチャネルＭＯＳＦＥＴが形成されているものである。
【０１２５】
図３５に示すように、本実施形態では、半導体基板としてＳｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層されたＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４は、その断面が凸字状に形成されている。凸字状とは、基板の主面に対して平行な断面積が小さい上部と、断面積が大きい下部とからなる構造である。
【０１２６】
凸字状のＳｉ−Ｂｏｄｙ１４の凸字状の上部に相当する上部側面に側壁絶縁膜１７が形成されている。そして、Ｓｉ−Ｂｏｄｙ１４及び側壁絶縁膜１７の表面に沿ってＴａ2Ｏ5膜３８０１が形成されている。Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上に形成されたＴａ2Ｏ5膜３８０１はＤＴＭＩＳＦＥＴのゲート絶縁膜３８０２となる。また、Ｓｉ−Ｂｏｄｙの下部構造１４ａ側面に形成されたＴａ2Ｏ5膜３８０１はキャパシタ絶縁膜３８０３となる。
【０１２７】
Ｔａ2Ｏ5膜３８０１の表面にそって金属電極３８０４が形成されている。Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上のＴａ2Ｏ5膜３８０１（ゲート絶縁膜３８０２）を介して形成された金属電極３８０４は、ゲート電極３８０５となる。また、また、Ｓｉ−Ｂｏｄｙの下部構造１４ａ側面のＴａ2Ｏ5膜３８０１（キャパシタ絶縁膜３８０３）を介して形成された金属電極３８０４は、キャパシタ電極３８０６となる。ゲート電極１９を左右から挟むように、Ｓｉ−Ｂｏｄｙ１４の表面層にソース及びドレイン１６が形成されている。従って、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面にキャパシタ３８０７が形成され、Ｓｉ−Ｂｏｄｙの上部構造１４ｂにＭＩＳＦＥＴが形成されている。
【０１２８】
ＭＩＳＦＥＴのゲート電極３８０５とキャパシタ３８０７のキャパシタ電極３８０６とは同一の金属電極３８０４で形成されている。従って、ＭＩＳＦＥＴのゲート電極３８０５はキャパシタ３８０７を介してＳｉ−Ｂｏｄｙの下部構造１４ａに電気的に接続されている。
【０１２９】
Ｓｉ−Ｂｏｄｙの下部構造１４ａの上面及びＳｉ−Ｂｏｄｙの上部構造１４ｂ側面には側壁絶縁膜１７が形成され、ゲートとソース及びドレイン間の絶縁分離および容量低減を行なっている。
【０１３０】
本装置は、ゲート電極１９とＳｉ−Ｂｏｄｙとの電気的接続は、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面の一部で行なわれるので、従来問題となっていたデバイス面積の増大を解決できる。また、ゲートとＳｉ−Ｂｏｄｙの電気的接続を、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面に形成されたキャパシタを介して行っているので、面積が低減できるだけでなく、ソース及びドレインとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低減できる。さらにまた、本実施形態によれば、ゲートとＳｉ−Ｂｏｄｙとの接続をセルファラインで行なうことができ、面積縮小、工程簡略化の効果が得られる。
【０１３１】
次に、本装置の製造方法を図面を参照して説明する。図３６〜図４０は、図３５に示すＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。なお、図３６〜図４０において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）はそれぞれ図３５（ａ）の斜視図におけるＡ−Ａ’部及びＢ−Ｂ’部の断面に相当する部位を示している。但し、Ｎは３６〜４０、ｘはａ，ｂ，ｃ，…，ｊの何れかを表している。
【０１３２】
先ず、図３６（ａ−Ａ），図３６（ａ−Ｂ）に示すように、Ｓｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板１１を用意する。
【０１３３】
次いで、図３６（ｂ−Ａ），図３６（ｂ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５ｎｍ程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ程度のＳｉ3Ｎ4３８１１をＬＰＣＶＤ法により堆積する。素子領域のポリシリコン層２２上に図示されないレジストパターンを形成した後、ポリシリコン層２２，熱酸化膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥを行い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝を形成し、Ｓｉ−Ｂｏｄｙの上部構造１４ｂを形成する。そして、レジストパターンを除去した後、Ｓｉ−Ｂｏｄｙ１４の表面を薄く（〜５ｎｍ）酸化して図示されないＳｉＯ2 層を形成する。
【０１３４】
次いで、図３７（ｃ−Ａ），図３７（ｃ−Ｂ）に示すように、全面にＳｉ3Ｎ4膜を堆積した後、ＲＩＥを行なうことで、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの側面に厚さ３０ｎｍ程度のＳｉ3 Ｎ4 膜からなる側壁絶縁膜１７を形成する。この側壁絶縁膜１７とＳｉ3 Ｎ4 膜３８１１をマスクにして、ＳｉＯ2 層１３が露出するまでＳｉ半導体層１４をエッチングする。このとき、Ｓｉ3 Ｎ4 膜３８１１も同時にエッチングされるため、膜厚が減少する。
【０１３５】
次いで、図３７（ｄ−Ａ），図３７（ｄ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上面にあるＳｉ3 Ｎ4 膜３８１１を除去するため、少量のＲＩＥまたはホットリン酸処理を行なう。Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面を酸化してシリコン酸化膜３８１２を形成する。
【０１３６】
次いで、図３８（ｅ−Ａ），図３８（ｅ−Ｂ）に示すように、後で除去される使い捨てのゲート（ダミーゲートと呼ぶことにする）の材料であるＰｏｌｙ−Ｓｉ膜２５を全面に４００ｎｍ程度堆積する。ダミーゲート形成のための図示されないレジストパターンを形成し、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工する。なお、必要であれば、ｐｏｌｙ−Ｓｉ膜２５の凸部分をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により削り平坦化した後、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工しても良い。その後、レジストを除去し、Ｓｉ3Ｎ4膜の堆積，ＲＩＥを行って、ｐｏｌｙ−Ｓｉ膜２５の側面にＳｉ3 Ｎ4 膜３８１３を形成する（膜厚２０ｎｍ程度）。
【０１３７】
次いで、図３８（ｆ−Ａ），図３８（ｆ−Ｂ）に示すように、ｐｏｌｙ−Ｓｉ膜２５をマスクに、ＥｘｔｅｎｓｉｏｎやＤｅｅｐ−ｊｕｎｃｔｉｏｎ用のイオン注入を行ない、ここでソース及びドレイン１６を形成する。Ｅｘｔｅｎｓｉｏｎ−ｎ- 注入条件は、例えばＡｓ、１５ＫｅＶ、３×１０14ｃｍ-2である。Ｄｅｅｐ−ｎ+ 拡散層注入条件は、例えばＡｓ、４５ｋｅＶ、３×１０15ｃｍ-2である。ソース及びドレインの活性化（〜１０００℃）もここで行なう。
【０１３８】
すでにソース及びドレインを形成した後なので、今後６００℃以上の高温熱処理工程は存在しない。したがってゲート絶縁膜には、ＳｉＯ2 膜だけでなくＴａ2Ｏ5膜、ＴｉＯ2 膜、ＨｆＯ2 膜、ＺｒＯ2 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 などの高誘電体膜（ｈｉｇｈ−ｋ膜）を使用することができ、ゲート電極にはメタル材料を使用することができる。ゲート絶縁膜に高誘電体膜を使用した場合には、用いたゲート絶縁膜に応じてゲート電極材料を選ぶ必要があり、Ｐｏｌｙ−Ｓｉ、ＴｉＮ、Ａｌ、Ｗ、Ｒｕ等が使用可能となる。また、多くの場合、ゲート絶縁膜とゲート電極材料の間にはバリアメタルとしてＴｉＮやＷＮ等の形成を行なうことが望ましい。
【０１３９】
次いで、図３９（ｇ−Ａ），図３８（ｇ−Ｂ）に示すように、全面にＴＥＯＳ−ＳｉＯ2 膜３８１４を堆積した後、ＴＥＯＳ−ＳｉＯ2 膜をＣＭＰにより平坦化し、ダミーゲートＰｏｌｙ−Ｓｉ膜２５の上面を露出させる。
【０１４０】
次いで、図３９（ｈ−Ａ），図３９（ｈ−Ｂ）に示すように、Ｐｏｌｙ−Ｓｉ膜２５をＣＤＥ等により除去し、ゲート形成予定領域にゲート材料を埋めるための溝３８１５を形成する。その時、Ｓｉ3Ｎ4膜３８１３及びＳｉ3Ｎ4膜からなる側壁絶縁膜１７が除去されないプロセス条件を用いる。
【０１４１】
次いで、図４０（ｉ−Ａ），図４０（ｉ−Ｂ）に示すように、ＨＦ系のウェットエッチングによりＳｉＯ2 膜２１，３８１２を除去した後、ＣＶＤ法によりＴａ2Ｏ5膜３８０１を形成する。Ｔａ2Ｏ5膜３８０１は、Ｓｉ−Ｂｏｄｙの下部構造１４ａ上ではキャパシタ絶縁膜３８０３となり、Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上ではゲート絶縁膜３８０２となる。
【０１４２】
次いで、図４０（ｊ−Ａ），図４０（ｊ−Ｂ）に示すように、Ｗ／ＴｉＮ（膜厚：４００ｎｍ／５ｎｍ）のような積層メタルをＣＶＤやスパッタで形成し、ＣＭＰで平坦化、パターンニングし、溝内に金属電極３８０４を埋め込み形成する。Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上のＴａ2Ｏ5膜３８０１（ゲート絶縁膜３８０２）を介して形成された金属電極３８０４は、ゲート電極３８０５となる。また、また、Ｓｉ−Ｂｏｄｙの下部構造１４ａ側面のＴａ2Ｏ5膜３８０１（キャパシタ絶縁膜３８０３）を介して形成された金属電極３８０４は、キャパシタ電極３８０６となる。
【０１４３】
以上説明した製造工程により、Ｓｉ−Ｂｏｄｙの上部構造１４ｂにＭＩＳＦＥＴが形成されると共に、ゲート電極３８０５と島状ＳｉのＳｉ−Ｂｏｄｙの下部構造１４ａとが、キャパシタ３８０７を介して自己整合的に接続される。
【０１４４】
メタルゲート電極の形成後は通常のＬＳＩ製造プロセスと同様である。層間絶縁膜ＴＥＯＳをＣＶＤで堆積し、ソース及びドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線を形成する（図示せず）。
【０１４５】
以上のように、本実施形態によれば、ゲートとＳｉ−Ｂｏｄｙの電気的接続は素子領域Ｓｉの側面の一部で行なわれるので、従来問題となっていたデバイス面積の増大を解決できる。また、ゲート電極とＳｉ−Ｂｏｄｙの電気的接続を、Ｓｉ−Ｂｏｄｙの下部構造の側面に形成されたキャパシタを介して行っているので、面積が低減できるだけでなく、ソース及びドレインとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低減できる。さらにまた、本実施形態によれば、ゲートとＳｉ−Ｂｏｄｙとの接続をセルファラインで行なうことができ、面積縮小、工程簡略化の効果が得られる。
【０１４６】
［第９実施形態］
図４１は、本発明の第９実施形態に係わる半導体装置の構成を示す図である。図４１（ａ）は半導体装置の構成を示す斜視図であり、図（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図である。本半導体装置は、メサ型の素子分離のもとでメタルゲートＮチャネルＭＯＳＦＥＴが形成されているものである。
【０１４７】
図４１に示すように、本実施形態では、半導体基板としてＳｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層されたＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４は、その断面が凸字状に形成されている。凸字状とは、下部構造１４ａと、下部構造１４ａ上に形成され基板の主面に対して平行な断面積が下部構造１４ａより小さいＳｉ−Ｂｏｄｙの上部構造１４ｂとからなる構造である。
【０１４８】
Ｓｉ−Ｂｏｄｙの上部構造１４ｂ側面に側壁絶縁膜１７が形成され、ゲートとソース及びドレイン間の絶縁分離および容量低減が実現されている。そして、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面にゲート絶縁膜１８が形成されている。ゲート絶縁膜１８上、且つ側壁絶縁膜１７及びＳｉ−Ｂｏｄｙの上部構造１４ｂの上面に接するように金属ゲート電極１９が形成されている。Ｓｉ−Ｂｏｄｙの下部構造１４ａの対向する側面に形成された一対のゲート電極を挟むように、ソース及びドレイン領域が形成されている。
【０１４９】
本装置によれば、Ｓｉ−Ｂｏｄｙの下部構造１４ａの両側面にＭＯＳＦＥＴが形成されると共に、ゲートとＳｉ−Ｂｏｄｙの電気的接続が、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの上面で行われているので、デバイス占有面積を大幅に低減でき、製造も容易である。さらにまた、本実施形態によれば、島状のＳｉ−Ｂｏｄｙの両側面に形成されたソースおよびドレイン拡散層はその底面が互いに接触するように形成されているので、それぞれのｐｎ接合面積が低減され、従来のＤＴＭＩＳＦＥＴに比べてソース及びドレインとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低減できる。
【０１５０】
次に、本装置の製造方法を図面を参照して説明する。図４２〜図４７は、図４１に示すＤＴＭＩＳＦＥＴの製造工程を示す工程断面図である。なお、図４２〜図４７において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）はそれぞれ図４１（ａ）の斜視図におけるＡ−Ａ’部及びＢ−Ｂ’部の断面に相当する部位を示している。但し、Ｎは４２〜４７、ｘはａ，ｂ，ｃ，…，ｋの何れかを表している。
【０１５１】
先ず、図４２（ａ−Ａ），図４２（ａ−Ｂ）に示すように、Ｓｉ単結晶基板１２，シリコン酸化膜１３及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板１１を用意する。
【０１５２】
次いで、図４２（ｂ−Ａ），図４２（ｂ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５ｎｍ程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ程度のＳｉ3Ｎ4膜３８１１をＬＰＣＶＤ法により堆積する。素子領域のＳｉ3Ｎ4膜３８１１上に図示されないレジストパターンを形成した後、Ｓｉ3Ｎ4膜３８１１，熱酸化膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥを行い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝を形成し、Ｓｉ−Ｂｏｄｙの上部構造１４ｂを形成する。そして、レジストパターンを除去した後、Ｓｉ−Ｂｏｄｙ１４の表面を薄く（〜５ｎｍ）酸化して図示されないＳｉＯ2 層を形成する。
【０１５３】
次いで、図４３（ｃ−Ａ）、図４３（ｃ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの側面に、厚さ３０ｎｍ程度のＳｉ3 Ｎ4 膜からなる側壁絶縁膜１７を形成する。このＳｉ3 Ｎ4 膜からなる側壁絶縁膜１７とＳｉ3 Ｎ4 膜３８１１とをマスクにして、埋め込み絶縁膜が露出するまでＳｉ半導体層１４をエッチングし、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの下に下部構造１４ａを形成する。
【０１５４】
次いで、図４３（ｄ−Ａ），図４３（ｄ−Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面を酸化して酸化膜４３０１を形成した後、後で除去される使い捨てのゲート（ダミーゲートと呼ぶことにする）の材料であるＰｏｌｙ−Ｓｉ膜２５を全面に４００ｎｍ程度堆積する。ダミーゲート形成のためのレジストパターン（図示せず）を形成し、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工する。なお、必要であれば、凸部分をＣＭＰ（Chemical Mechanical Polishing）により削り平坦化した後、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工しても良い。その後、レジストパターンを除去し、ｐｏｌｙ−Ｓｉ膜２５の側壁に、膜厚２０ｎｍ程度のＳｉ3 Ｎ4 膜３８１３をダミーゲート側壁として形成する。
【０１５５】
次いで、図４４（ｅ−Ａ），図４４（ｅ−Ｂ）に示すように、ｐｏｌｙ−Ｓｉ膜２５をマスクに斜めイオン注入法を用いてＳｉ−Ｂｏｄｙの下部構造１４ａの側面にＥｘｔｅｎｓｉｏｎやＤｅｅｐ−ｊｕｎｃｔｉｏｎを形成し、Ｓｉ−Ｂｏｄｙの下部構造１４ａの対向する側面に形成された二つのゲート電極を挟むソース及びドレイン１６を形成する。
【０１５６】
なお、Ｓｉ−Ｂｏｄｙ１４の幅及び、斜めイオン注入法の注入条件を調整することにより、Ｓｉ−Ｂｏｄｙの下部構造１４ａの対向する側面にそれぞれ不純物イオンを打ち込んだ後、活性化を行うことでそれぞれの側面に形成されたソース及びドレインを構成する拡散層互いに接触するようにする。
【０１５７】
Ｅｘｔｅｎｓｉｏｎ−ｎ- の注入条件は、例えばＡｓ、１５ＫｅＶ、３×１０14ｃｍ-2である。Ｄｅｅｐ−ｎ+ 拡散層の注入条件は、例えばＡｓ、４５ＫｅＶ、３×１０15ｃｍ-2である。ソース及びドレインの活性化（〜１０００℃）もここで行なう。
【０１５８】
ソース及びドレイン１６を形成した後なので、以降の工程では６００℃以上の高温熱処理工程は存在しない。したがってＭＩＳＦＥＴのゲート絶縁膜にはＳｉＯ2 膜だけでなくＴａ2 Ｏ5 膜、ＴｉＯ2 膜、ＨｆＯ2 膜、ＺｒＯ2 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 などの高誘電体膜（ｈｉｇｈ−ｋ膜）を使用することができる。また、ＭＩＳＦＥＴのゲート電極にはメタル材料を使用することができる。ゲート絶縁膜に高誘電体膜を使用した場合には、用いたゲート絶縁膜に応じてゲート電極材料を選ぶ必要があり、Ｐｏｌｙ−Ｓｉ、ＴｉＮ、Ａｌ、Ｗ、Ｒｕ等が使用可能となる。また、多くの場合、ゲート絶縁膜とゲート電極材料の間にはバリアメタルとしてＴｉＮやＷＮ等の形成を行なうことが望ましい。
次いで、図４４（ｆ−Ａ），図４４（ｆ−Ｂ）に示すように、全面にＴＥＯＳ−ＳｉＯ2 膜３８１４を堆積した後に、ＣＭＰにより平坦化し、ダミーゲートＰｏｌｙ−Ｓｉ膜２５の頂上を露出させる。
【０１５９】
次いで、図４５（ｇ−Ａ），図４５（ｇ−Ｂ）に示すように、ダミーゲートＰｏｌｙ−Ｓｉ膜２５をＣＤＥ等により除去し、ゲート形成予定領域にゲート材料を埋めるための溝４３０２を形成する。さらに、溝４３０２底部のＳｉ3Ｎ4膜３８１１をＲＩＥによって除去する。その時、Ｓｉ3 Ｎ4 からなる側壁絶縁膜１７，３８１３が除去されないプロセス条件を用いる。更に、ＨＦ系のウエットエッチングにより、溝４３０２底部のＳｉＯ2 膜２１，４３０１を除去する。
【０１６０】
次いで、図４５（ｈ−Ａ），図４５（ｈ−Ｂ）に示すように、ＣＶＤ法によりゲート絶縁膜としてＴａ2Ｏ5膜１８を形成する。次いで、図４６（ｉ−Ａ），図４６（ｉ−Ｂ）に示すように、メタルゲート電極として、まず膜厚１５ｎｍ程度のバリアメタルＴｉＮ膜４３０３をＣＶＤで形成する。次いで、図４６（ｊ−Ａ），図４６（ｊ−Ｂ）に示すように、ＴｉＮ膜４３０３及びＴａ2Ｏ5膜１８に対してＲＩＥを行い、Ｔａ2Ｏ5膜１８及びＴｉＮ膜４３０３を溝４３０２の側壁のみに残す。ここで、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの上面が露出する。ここでゲートとＳｉ−Ｂｏｄｙ１４とを電気的に接続するための、イオン注入を行い、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの上面にｐ+ 拡散層を形成しても良い（図示せず）。
【０１６１】
次いで、図４７（ｋ−Ａ），図４７（ｋ−Ｂ）に示すように、ＣＶＤ法によりＷ膜４３０４を４００ｎｍ程度形成し、ＣＭＰで平坦化する。このようにすればＳｉ−Ｂｏｄｙの上部構造１４ｂの上面の一部でメタルゲート４３０３，４３０４とＳｉ−Ｂｏｄｙ１４とが自己整合的に接続され、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面の一部にＭＯＳトランジスタが形成される。
【０１６２】
メタルゲート４３０３，４３０４の形成後は、通常のＬＳＩ製造プロセスと同様である。層間絶縁膜ＴＥＯＳをＣＶＤで堆積し、ソース及びドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線を形成する（図示せず）。
【０１６３】
以上のように、本実施形態によれば、Ｓｉ−Ｂｏｄｙの下部構造１４ａの両側面にＭＯＳＦＥＴが形成されると共に、ゲートとＳｉ−Ｂｏｄｙの電気的接続が、Ｓｉ−Ｂｏｄｙの上部構造の上面で行われているので、デバイス占有面積を大幅に低減でき、製造も容易である。さらにまた、本実施形態によれば、島（壁）状のＳｉ−Ｂｏｄｙの両側面に形成されたソースおよびドレインを構成する拡散層は、その底面が互いに接触するように形成されているので、それぞれのｐｎ接合面積が低減され、従来のＤＴＭＩＳＦＥＴに比べてソース及びドレインとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低減できる。
【０１６４】
さらにまた、本実施形態によれば、ゲートとＳｉ−Ｂｏｄｙとの接続をセルファラインで行なうことができ、面積縮小、工程簡略化の効果が得られる。さらにまた、ＤＴＭＩＳＦＥＴであるため、ミッドギャップワークファンクションのメタルゲートを用いたＭＩＳＦＥＴで実現困難であると言われている低いしきい値電圧Ｖth（〜０．２Ｖ）を実現できる。
【０１６５】
なお、本実施例において、下部構造の側部に形成された二つのゲート電極を挟むようにソース及びドレイン領域が形成されているが、各ゲート電極にそれぞれソース及びドレインを形成しても良い。この場合、リーク電流を低減することはできないが、本発明の目的である素子の面積縮小、工程の簡略化を図ることができる。
【０１６６】
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０１６７】
【発明の効果】
以上説明したように本発明によれば、ゲート電極とウェル領域との電気的接続を島状の素子領域の側面で行なうので、従来のＤＴＭＩＳＦＥＴのようなコンタクト形成部分の平面面積が不要になり、デバイスの占有面積を大幅に低減することができる。また、ゲート電極とウェル領域とを電気的に接続する部位は自己整合的に形成されるので、製造工程の簡略化を図ることができる。
【図面の簡単な説明】
【図１】第１実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図。
【図２】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図５】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図６】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図７】第２実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図。
【図８】第２実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図９】第２実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１０】第３実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す断面斜視図。
【図１１】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１２】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１３】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１４】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１５】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１６】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１７】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１８】第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図１９】第４実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す断面斜視図。
【図２０】第４実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２１】第４実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２２】第５実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す断面斜視図。
【図２３】第５実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２４】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２５】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２６】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２７】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２８】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２９】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３０】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３１】第６実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３２】第７実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３３】第７実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３４】第７実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３５】第８実施形態に係わる半導体装置の構成を示す図。
【図３６】第８実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３７】第８実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３８】第８実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３９】第８実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４０】第８実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４１】第９実施形態に係わる半導体装置の構成を示す図。
【図４２】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４３】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４４】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４５】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４６】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４７】第９実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４８】従来のＤＴＭＩＳＦＥＴの構成を示す図。
【図４９】図４８に示すＤＴＭＩＳＦＥＴのゲートとウェル領域との接続部位を示す平面図。
【符号の説明】
１１…ＳＯＩ基板
１２…単結晶基板
１３…シリコン酸化膜
１５…拡散層
１４…Ｓｉ−Ｂｏｄｙ（ウェル領域）
１５…ｐ+ 拡散層
１６…ソース及びドレイン
１７…（第１の）側壁絶縁膜
１８…ゲート絶縁膜
１９…金属ゲート電極
２１…熱酸化膜
２２…ポリシリコン層（ダミーゲート）
２３…ＳｉＯ2 層
２４…第２の側壁絶縁膜
２５…ポリシリコン層（ダミーゲート）
２６…ゲート側壁絶縁膜
１０００…ＳＯＩ基板
１００１…シリコン基板
１００２…埋め込み酸化膜
１００３…シリコン活性層（ウェル領域）
１００４…ドレイン
１００５…バッファ酸化膜
１００６…ゲート絶縁膜
１００７…層間絶縁膜
１００８，１０１１…バリアメタル
１００９…ゲート電極
１０１０…素子側壁絶縁膜
１０１２…コンタクト電極
１０１３…素子分離絶縁膜
１１０１…ポリシリコン膜（マスク材，ダミーゲート）
１１０２…シリコン窒化膜（マスク材）
１１０３…ダミーコンタクト
１１０４…ポリシリコン膜
１１０４．１１０１…ポリシリコン膜
１１０５…シリコン窒化膜（ダミーゲート）
１１０６…ゲート溝
１１０７…コンタクト溝
Claims (12)
- ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域に形成されたＭＩＳＦＥＴのゲート電極と、前記ＭＩＳＦＥＴのチャネルとなるウェル領域とが電気的に接続された半導体装置において、
前記ＭＩＳＦＥＴは、前記島状の素子領域の上面の一部に形成され、
前記島状の素子領域の上部上面に形成されたゲート絶縁膜と、
前記島状の素子領域の上部側面に形成された側壁絶縁膜と、
前記ゲート絶縁膜上，前記側壁絶縁膜の表面，及び前記島状の素子領域の下部側面に接続して形成されたゲート電極と、
前記ゲート電極を左右から挟むようにして、前記島状の素子領域の上部に形成されたソース及びドレイン拡散層と、を具備してなり、
前記ＭＩＳＦＥＴの前記ゲート電極と前記ウェル領域との電気的接続は、前記島状の素子領域の下部側面で直接行われることを特徴とする半導体装置。 - 前記ゲート電極と前記ウェル領域との電気的接続は、前記島状の素子領域の対向する側面に形成された、前記ゲート絶縁膜と連続して形成された材料からなるキャパシタ絶縁膜を介して行われていることを特徴とする請求項１に記載の半導体装置。
- ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域と、ゲート電極が電気的に接続されたＭＩＳＦＥＴにおいて、
前記島状の素子領域の上部上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側部に形成されたバリアメタル膜と、
前記島状の素子領域の上部側面，及び前記ゲート電極の側面に、上面が該ゲート電極の上面より低く形成された素子側壁絶縁膜と、
前記島状の素子領域の下部側面，及び前記素子側壁絶縁膜の側面に形成されたバリアメタル膜及びコンタクト電極と、
前記ゲート電極を左右から挟むようにして、前記島状の素子領域の上部に形成されたソース及びドレイン拡散層と、を具備してなり、
前記ＭＩＳＦＥＴのゲート電極と前記島状の素子領域との電気的接続は、前記コンタクト電極及びバリアメタル膜を介して行われることを特徴とする半導体装置。 - ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域に形成されたＭＩＳＦＥＴのゲート電極と、前記ＭＩＳＦＥＴのチャネルとなるウェル領域とが電気的に接続された半導体装置において、
前記ＭＩＳＦＥＴは、前記島状の素子領域の上面の一部に形成され、
前記島状の素子領域の上部上面及び下部側面の表面に沿って形成されたゲート絶縁膜と、
前記島状の素子領域の上部側面に形成された側壁絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記島状の素子領域の対向する下部側面にそれぞれ形成され、前記ゲート絶縁膜と連続して形成された材料から構成される一対のキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成され、前記ゲート電極と連続して形成された電極材から構成される一対のキャパシタ電極と、
前記ゲート電極を左右から挟むようにして、前記島状の素子領域の上部に形成されたソース及びドレイン拡散層と、を具備してなり、
前記ＭＩＳＦＥＴのゲート電極と前記ウェル領域との電気的接続は、前記キャパシタ絶縁膜を介して行われることを特徴とする半導体装置。 - ＳＯＩ半導体基板の絶縁膜上に形成されたチャネルとなる凸字状の島状の素子領域に形成されたＭＩＳＦＥＴのゲート電極と、前記ＭＩＳＦＥＴのチャネルとなるウェル領域とが電気的に接続された半導体装置において、
前記ＭＩＳＦＥＴは、前記島状の素子領域の側面の一部に形成され、
前記島状の素子領域の対向する下部側面にそれぞれ形成された一対のゲート絶縁膜と、
前記島状の素子領域の上部側面に形成された側壁絶縁膜と、
前記一対のゲート絶縁膜上，前記側壁絶縁膜の表面，及び前記島状の素子領域の上部表面に前記島状の素子領域の側面に対向するように形成されたゲート電極と、
前記ゲート電極を左右から挟むようにして、前記島状の素子領域の対向する側面に形成されたソース及びドレイン拡散層と、を具備してなり、
前記ＭＩＳＦＥＴのゲート電極と前記ウェル領域との電気的接続は、前記島状の素子領域の上面で直接行われることを特徴とする半導体装置。 - 前記ソース及びドレイン拡散層の底面が互いに接触していることを特徴とする請求項５に記載の半導体装置。
- 前記ゲート電極は、金属材料で構成されていることを特徴とする請求項１，３，４，５の何れかに記載の半導体装置。
- 半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、
前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、
前記マスク材及び凸状の半導体層の側面に第１の側壁絶縁膜を形成する工程と、
前記マスク材及び第１の側壁絶縁膜をマスクに用いて前記ＳＯＩ基板を更にエッチングして、前記第１の絶縁層を露出させると共に、凸字状に加工された島状の素子領域を形成する工程と、
前記島状の素子領域の下部側面及び第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成する工程と、
前記第１の絶縁層，第２の側壁絶縁膜，第１の側壁絶縁膜，及び前記島状の素子領域の上部上面のゲートが形成される領域を覆うダミーゲートを形成する工程と、
前記島状の素子領域の上部上面に前記ダミーゲートをマスクとして前記ソース及びドレインを形成する工程と、
前記ダミーゲートを覆うように第２の絶縁膜を形成した後、該第２の絶縁膜の表面を平坦化して該ダミーゲートの上面を露出させる工程と、
前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の前記半導体層の下部側面及び上面が露出するゲート溝を形成する工程と、
前記ゲート溝の底面の前記半導体層の上面にゲート絶縁膜を形成する工程と、
前記ゲート溝内にゲート電極を埋め込み形成し、ゲート電極と前記島状の素子領域の下部を電気的に接続する工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上のＭＯＳトランジスタのソース及びドレイン及びチャネルが形成される領域にマスク材を形成する工程と、
前記マスク材をマスクに用いて全体がエッチングされない程度に前記半導体基板をエッチングし、前記半導体基板を凸状の半導体基板に加工する工程と、
前記マスク材及び凸状の半導体基板の側部に第１の側壁絶縁膜を形成する工程と、
前記マスク材及び第１の側壁絶縁膜をマスクに用いて前記半導体基板を更にエッチングして、凸字状に加工された島状の素子領域を形成する工程と、
前記島状の素子領域以外の前記半導体基板の表面を覆う第１の絶縁層を、前記島状の素子領域の半導体基板の上端部が露出するように形成する工程と、
高加速イオン注入により、前記ソース及びドレインと同導電型の深いウェル及び前記ソース・ドレインとは逆導電型の浅いウェルを形成する工程と、
前記第１の絶縁膜を前記深いウェルの側面が露出する深さまでエッチングにより後退させる工程と、
前記島状の素子領域の下部側面及び第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成する工程と、
前記半導体基板，第２の側壁絶縁膜，第１の側壁絶縁膜，及び前記島状の素子領域の上部上面のゲートが形成される領域を覆うダミーゲートを形成する工程と、
前記島状の素子領域の上部上面に前記ダミーゲートをマスクとして前記ソース及びドレインを形成する工程と、
前記ダミーゲートを覆うように第２の絶縁膜を形成した後、該第２の絶縁膜の表面を平坦化して該ダミーゲートを露出させる工程と、
前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の下部側面及び上面が露出するゲート溝を形成する工程と、
前記ゲート溝の底面の前記島状の素子領域の上部上面にゲート絶縁膜を形成する工程と、
前記ゲート溝内にゲート電極を埋め込み形成し、ゲート電極と前記島状の素子領域の下部を電気的に接続する工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、
前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、
前記マスク材及び凸状の半導体層の側面に素子側壁絶縁膜を形成する工程と、
前記マスク材及び前記素子側壁絶縁膜をマスクに用いて前記ＳＯＩ基板を更にエッチングして、前記第１の絶縁層を露出させると共に、凸字状に加工された島状の素子領域を形成する工程と、
前記島状の素子領域の下部側面及び前記素子側壁絶縁膜の側面にダミーコンタクトを形成する工程と、
前記ダミーコンタクトの周囲に第２の絶縁膜を形成する工程と、
前記素子側壁絶縁膜及び第２の絶縁膜を選択的にエッチングし、表面を後退させる工程と、
前記マスク材の一部又は全部を除去する工程と、
前記島状の素子領域の前記ゲート電極が形成される領域の前記半導体層の上面に前記ダミーコンタクトに接するダミーゲートを形成する工程と、
前記ダミーゲートをマスクに用いて前記島状の素子領域の上部に前記ソース及びドレインを形成する工程と、
前記半導体基板上に前記ダミーゲートの側面を覆うと共に、該ダミーゲートの表面が露出する第３の絶縁膜を形成する工程と、
前記ダミーゲートを除去し、前記ダミーコンタクトが露出するゲート溝を形成する工程と、
前記ゲート溝の内部の底面にゲート絶縁膜を形成する工程と、
前記ゲート溝の内部及び前記ゲート絶縁膜上にバリアメタル膜を形成する工程と、
前記ゲート溝内にゲート電極を埋め込み形成する工程と、
前記ダミーコンタクトの上面を露出させる工程と、
前記ダミーコンタクトを除去して前記島状の素子領域の下部側面が露出するコンタクト溝を形成する工程と、
前記コンタクト溝の内部全面にバリアメタル膜を形成する工程と、
前記コンタクト溝内にコンタクト電極を埋め込み形成することで、前記ゲート電極と前記島状の素子領域の電気的接続が前記コンタクト電極を通して行われるようにする工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、
前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、
前記マスク材及び前記凸状の半導体層の側面に素子側壁絶縁膜を形成する工程と、
前記マスク材及び前記素子側壁絶縁膜をマスクに用いて前記ＳＯＩ半導体基板を更にエッチングして、凸字状に加工された島状の素子領域を形成する工程と、
前記第１の絶縁膜、素子側壁絶縁膜、半導体基板上のゲート電極が形成される領域にダミーゲートを形成する工程と、
前記島状の素子領域の上部上面に前記ダミーゲートをマスクとして前記ソース及びドレインを形成する工程と、
前記ＳＯＩ半導体基板上に、前記ダミーゲートの側部に接し、前記ダミーゲートの表面が露出するように層間絶縁膜を形成する工程と、
前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の下部側面及び上面が露出するゲート溝を形成する工程と、
前記ゲート溝の底面に露出する前記島状の素子領域の表面に第２の絶縁膜を堆積して、該島状の素子領域の上部構造上にゲート絶縁膜を形成し、前記島状の素子領域の下部構造の側面にキャパシタ絶縁膜を形成する工程と、
前記ゲート溝内に電極材を埋め込み形成して、前記ゲート電極及びキャパシタ電極を形成することにより、前記ゲート電極と前記島状の素子領域下部の電気的接続が前記キャパシタ絶縁膜を介して行われるようにする工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の絶縁層及び半導体層を順次積層して形成されたＳＯＩ基板上面のＭＯＳトランジスタのソース及びドレイン及びゲート電極が形成される領域にマスク材を形成する工程と、
前記マスク材をマスクに用いて前記半導体層を前記第１の絶縁層に到達しない程度までエッチングし、前記半導体層を凸状の半導体層に加工する工程と、
前記マスク材及び前記凸状の半導体層の側面に素子側壁絶縁膜を形成する工程と、
前記マスク材及び前記素子側壁絶縁膜をマスクに用いて前記ＳＯＩ半導体基板を更にエッチングして、凸字状に加工された島状の素子領域を形成する工程と、
前記第１の絶縁膜、素子側壁絶縁膜、半導体基板上のゲート電極が形成される領域にダミーゲートを形成する工程と、
前記ダミーゲートをマスクとして斜めイオン注入により、前記島状の素子領域の下部側面に前記ソース及びドレインを形成する工程と、
前記ＳＯＩ半導体基板上に、前記ダミーゲートの側部に接し、前記ダミーゲートの表面が露出するように層間絶縁膜を形成する工程と、
前記ダミーゲート及びマスク材を除去して、前記島状の素子領域の下部側面及び上面が露出するゲート溝を形成する工程と、
前記ゲート溝の底面に露出する前記島状の素子領域の下部側面にゲート絶縁膜を形成する工程と、
前記ゲート溝内にゲート電極を埋め込み形成し、前記ゲート電極と前記島状の素子領域の上部を電気的に接続する工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000175512A JP4270719B2 (ja) | 1999-06-30 | 2000-06-12 | 半導体装置及びその製造方法 |
| TW089112998A TW465077B (en) | 1999-06-30 | 2000-06-30 | Semiconductor device and its manufacturing method |
| US09/609,713 US6465823B1 (en) | 1999-06-30 | 2000-06-30 | Dynamic threshold voltage metal insulator semiconductor effect transistor |
| CNB001241354A CN1166004C (zh) | 1999-06-30 | 2000-06-30 | 半导体装置及其制造方法 |
| US10/200,445 US6794720B2 (en) | 1999-06-30 | 2002-07-23 | Dynamic threshold voltage metal insulator field effect transistor |
| US10/810,837 US7242064B2 (en) | 1999-06-30 | 2004-03-29 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-186995 | 1999-06-30 | ||
| JP18699599 | 1999-06-30 | ||
| JP2000175512A JP4270719B2 (ja) | 1999-06-30 | 2000-06-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077364A JP2001077364A (ja) | 2001-03-23 |
| JP4270719B2 true JP4270719B2 (ja) | 2009-06-03 |
Family
ID=26504085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000175512A Expired - Lifetime JP4270719B2 (ja) | 1999-06-30 | 2000-06-12 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6465823B1 (ja) |
| JP (1) | JP4270719B2 (ja) |
| CN (1) | CN1166004C (ja) |
| TW (1) | TW465077B (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000065719A (ko) * | 1999-04-08 | 2000-11-15 | 김영환 | 반도체 소자 및 그 제조방법 |
| JP2003332582A (ja) | 2002-05-13 | 2003-11-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6864582B1 (en) * | 2002-10-31 | 2005-03-08 | National Semiconductor Corp. | Semiconductor interconnect and method of providing interconnect using a contact region |
| US6686231B1 (en) * | 2002-12-06 | 2004-02-03 | Advanced Micro Devices, Inc. | Damascene gate process with sacrificial oxide in semiconductor devices |
| JP2004281761A (ja) | 2003-03-17 | 2004-10-07 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US7205185B2 (en) * | 2003-09-15 | 2007-04-17 | International Busniess Machines Corporation | Self-aligned planar double-gate process by self-aligned oxidation |
| FR2861501B1 (fr) * | 2003-10-22 | 2006-01-13 | Commissariat Energie Atomique | Dispositif microelectronique a effet de champ apte a former un ou plusiseurs canaux de transistors |
| US7041542B2 (en) * | 2004-01-12 | 2006-05-09 | Advanced Micro Devices, Inc. | Damascene tri-gate FinFET |
| US7122412B2 (en) * | 2004-04-30 | 2006-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a necked FINFET device |
| US7084018B1 (en) | 2004-05-05 | 2006-08-01 | Advanced Micro Devices, Inc. | Sacrificial oxide for minimizing box undercut in damascene FinFET |
| JP2006093216A (ja) | 2004-09-21 | 2006-04-06 | Toshiba Corp | 半導体装置 |
| US7704865B2 (en) * | 2005-08-23 | 2010-04-27 | Macronix International Co., Ltd. | Methods of forming charge-trapping dielectric layers for semiconductor memory devices |
| US8513066B2 (en) * | 2005-10-25 | 2013-08-20 | Freescale Semiconductor, Inc. | Method of making an inverted-T channel transistor |
| KR100724560B1 (ko) * | 2005-11-18 | 2007-06-04 | 삼성전자주식회사 | 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법 |
| JP2009530843A (ja) * | 2006-03-20 | 2009-08-27 | エスティーマイクロエレクトロニクス エス．アール．エル． | 半導体電界効果トランジスタ、メモリセル、およびメモリ素子 |
| US7550795B2 (en) * | 2006-06-30 | 2009-06-23 | Taiwan Semiconductor Manufacturing | SOI devices and methods for fabricating the same |
| US7745319B2 (en) * | 2006-08-22 | 2010-06-29 | Micron Technology, Inc. | System and method for fabricating a fin field effect transistor |
| US7880232B2 (en) * | 2006-11-01 | 2011-02-01 | Micron Technology, Inc. | Processes and apparatus having a semiconductor fin |
| KR100875432B1 (ko) | 2007-05-31 | 2008-12-22 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치 |
| KR100889626B1 (ko) | 2007-08-22 | 2009-03-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법 |
| KR100889627B1 (ko) | 2007-08-23 | 2009-03-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치 |
| US7754559B2 (en) * | 2008-03-19 | 2010-07-13 | Tower Semiconductor Ltd. | Method for fabricating capacitor structures using the first contact metal |
| KR100982310B1 (ko) * | 2008-03-27 | 2010-09-15 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
| KR100989136B1 (ko) | 2008-04-11 | 2010-10-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
| KR101002666B1 (ko) | 2008-07-14 | 2010-12-21 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
| JP5446558B2 (ja) * | 2009-08-04 | 2014-03-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US8643108B2 (en) * | 2011-08-19 | 2014-02-04 | Altera Corporation | Buffered finFET device |
| JP6188792B2 (ja) | 2012-05-21 | 2017-08-30 | エフ・イ−・アイ・カンパニー | Ｔｅｍ観察用の薄片の調製 |
| US8772101B2 (en) * | 2012-11-08 | 2014-07-08 | Globalfoundries Inc. | Methods of forming replacement gate structures on semiconductor devices and the resulting device |
| US9905700B2 (en) * | 2015-03-13 | 2018-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device or memory device and driving method thereof |
| US9601512B2 (en) * | 2015-07-16 | 2017-03-21 | Globalfoundries Inc. | SOI-based semiconductor device with dynamic threshold voltage |
| CN115497816B (zh) * | 2022-10-19 | 2023-10-17 | 弘大芯源(深圳)半导体有限公司 | 一种半导体场效应集成电路及制备方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214578A (ja) * | 1988-07-01 | 1990-01-18 | Fujitsu Ltd | 半導体装置 |
| JPH03205869A (ja) * | 1990-01-08 | 1991-09-09 | Hitachi Ltd | 半導体集積回路装置 |
| JPH05343687A (ja) * | 1992-06-09 | 1993-12-24 | Nec Corp | 薄膜トランジスタ |
| JP3784438B2 (ja) * | 1995-12-05 | 2006-06-14 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP3545583B2 (ja) | 1996-12-26 | 2004-07-21 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| US6177299B1 (en) * | 1998-01-15 | 2001-01-23 | International Business Machines Corporation | Transistor having substantially isolated body and method of making the same |
| US6075272A (en) * | 1998-03-30 | 2000-06-13 | Micron Technology, Inc. | Structure for gated lateral bipolar transistors |
-
2000
- 2000-06-12 JP JP2000175512A patent/JP4270719B2/ja not_active Expired - Lifetime
- 2000-06-30 CN CNB001241354A patent/CN1166004C/zh not_active Expired - Fee Related
- 2000-06-30 US US09/609,713 patent/US6465823B1/en not_active Expired - Fee Related
- 2000-06-30 TW TW089112998A patent/TW465077B/zh active
-
2002
- 2002-07-23 US US10/200,445 patent/US6794720B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1279516A (zh) | 2001-01-10 |
| TW465077B (en) | 2001-11-21 |
| US6465823B1 (en) | 2002-10-15 |
| JP2001077364A (ja) | 2001-03-23 |
| US6794720B2 (en) | 2004-09-21 |
| CN1166004C (zh) | 2004-09-08 |
| US20020179970A1 (en) | 2002-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4270719B2 (ja) | 半導体装置及びその製造方法 | |
| KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
| US7384850B2 (en) | Methods of forming complementary metal oxide semiconductor (CMOS) transistors having three-dimensional channel regions therein | |
| US7537978B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7303965B2 (en) | MIS transistor and method for producing same | |
| JP3634320B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US6593192B2 (en) | Method of forming a dual-gated semiconductor-on-insulator device | |
| JPH1027914A (ja) | Ｓｏｉトランジスタ及びその製造方法 | |
| JP2003037272A (ja) | ゲートオールアラウンド構造トランジスタを有する半導体装置形成方法 | |
| KR20080112393A (ko) | 단위 면적당 높은 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제조하기 위한 방법 | |
| JP4348757B2 (ja) | 半導体装置 | |
| JP2008103579A (ja) | 半導体装置及びその製造方法 | |
| JP2007043069A (ja) | 半導体装置および半導体装置の製造方法 | |
| US6410973B2 (en) | Thin film SOI MOSFET | |
| JPH07273330A (ja) | 半導体装置及びその製造方法 | |
| JPH05343686A (ja) | 半導体装置およびその製造方法 | |
| JP3488916B2 (ja) | 半導体装置の製造方法 | |
| CN100477236C (zh) | 半导体装置及半导体装置的制造方法 | |
| US7242064B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3932443B2 (ja) | 半導体素子 | |
| WO2001057930A1 (en) | Semiconductor device and its manufacturing method | |
| JP2002289698A (ja) | 半導体装置及びその製造方法と携帯電子機器 | |
| JP3373772B2 (ja) | 半導体装置 | |
| JP2004207706A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2003332347A (ja) | 半導体装置および製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070402 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090217 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090224 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130306 Year of fee payment: 4 |