JP3545583B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の絶縁ゲ−ト型電界効果トランジスタに関する。
【０００２】
【従来の技術】
絶縁基板上の薄い単結晶シリコン層に形成されたＳＯＩ−ＭＯＳＦＥＴ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ − Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、シリコンの微細加工プロセスを用いて、一つの基板上に大集積化できる。また、従来の単結晶シリコン基板を用いた場合に比べ、形成したトランジスタの持つ寄生容量が小さいことから高速動作に向くことから注目されてきた。
【０００３】
従来の単結晶シリコン基板を用いた半導体装置（ ＭＯＳＦＥＴ ）では、基板電極を用いてチャネル部にバイアスしている。これに対し、ＳＯＩ−ＭＯＳＦＥＴでは、薄い単結晶シリコン層の底部には絶縁層（または絶縁基板）があるためチャネル下部よりバイアスすることができず、不安定な動作を引き起こす”基板フロ−ティング”（ｆｌｏａｔｉｎｇ−ｓｕｂｓｔｒａｔｅ）と呼ばれる課題があった。
【０００４】
すなわち、ＮＭＯＳ（ＮチャネルＭＯＳ）では、チャネル部にホ−ルが蓄積されることで、オフ状態で大きなリ−ク電流を流すこと、また、オン状態でも、電流特性にキンク（ｋｉｎｋ ｅｆｆｅｃｔ）を生じること等が報告されている。この問題は、衝突電離係数（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）の大きなＮＭＯＳにおいて顕著に現れることが知られている。
【０００５】
この課題を解決するための技術は、例えば特開平４−３４９８０号公報あるいは特開平７−２７３３４０号公報に開示されている。
【０００６】
また、アイ、イ−、イ−、イ−、エレクトロン デバイス レタ−、１９９４年１２月号第５１０頁から第５１２頁（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｌｅｔｔｅｒｓ， ｖｏｌ． １５， Ｎｏ． １２， ｐｐ．５１０−５１２，Ｄｅｃｅｍｂｅｒ １９９４）に記述されているように、チャネル部（Ｐ−ｓｉｌｉｃｏｎ）にゲ−ト電極を介してバイアスすることが考えられている。この基板とゲートを結んだ構造を有するＭＯＳＦＥＴは、ＦＥＴと横型バイポーラデバイス（Ｌａｔｅｒａｌ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とを共存させたデバイスとみなすことができる。このようなＭＯＳＦＥＴによれば、特に低電圧動作（０．６Ｖ以下）において優れた特性を得ることができることが報告されている。
【０００７】
図２２は、上記文献に開示されているデバイス構造を示す平面配置図である。平面配置は従来の単結晶シリコン基板に形成されたＭＯＳＦＥＴと同じ配置を採用している。この構造の特徴は、薄い単結晶シリコン層より成る活性領域１００の一部がゲ−ト（電極）５００と同一の形状でパタ−ニングされている。そして、ゲ−トのコンタクト６００において、そのゲート５００と同時に活性領域に対して配線によりコンタクトされている。
【０００８】
図２３は、図２２の活性領域１００のみを示したもので、ゲ−トのコンタクト部では、いわゆるドックボ−ンのかたちに活性領域がパタ−ニングされている。コンタクトの断面構造を図２４に示す。図２４に示した断面構造は、Ａ−Ａ切断断面図である。図２４に示したように、ゲート５００と活性領域１００とのコンタクトは、ゲ−ト５００及びゲート酸化膜９１０を突き抜いたコンタクトホ−ルを形成し、上記ゲート酸化膜９１０下の活性領域１００を露出させ、上記コンタクトホール内に形成した金属配線７００によって達成される。
【０００９】
【発明が解決しようとする課題】
上記文献に開示された技術では、活性領域を加工する際に予めゲ−トに合わせた微細なパタ−ニングをする必要がある。コンタクト形成時には、ゲ−トを突き抜ける加工を行い、かつ、薄膜シリコン層を突き抜けないように加工を止める必要がある。そして、ゲ−トへのコンタクトをゲ−ト層側面（コンタクトホール内壁）で行わなければならない。このため、通常のＭＯＳトランジスタプロセス（従来の単結晶基板にＭＯＳトランジスタを形成するためのプロセス）と整合性のとれない加工上の問題があり、集積化には適さない。
【００１０】
したがって、特殊な加工を施すことなく、基板フロ−ティングの問題を解決する必要がある。
【００１１】
本発明の目的は、チャネル形成領域に電位を与える新規なＳＯＩ構造の半導体装置を提供することにある。
【００１２】
本発明の他の目的は、チャネル形成領域に電位を与える新規なＳＯＩ構造の絶縁ゲード電界効果トランジスタが一つの支持基体に複数構成された半導体集積回路装置を提供することにある。
【００１３】
さらに、本発明の他の目的は、チャネル形成領域に電位を与えるための新規なＳＯＩ構造の半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体装置によれば、絶縁体上に半導体単結晶層（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）が設けられ、該半導体単結晶層に形成されたゲ−ト、ソ−ス、ドレイン電極を有する絶縁ゲ−ト型電界効果トランジスタを含む半導体装置において、ゲート電極が上部ゲート層及び下部ゲート層の２層構造からなり、その上部ゲート層が該絶縁ゲ−ト型電界効果トランジスタのチャネル形成領域と電気的に接続されていることを特徴とする。
【００１５】
本発明によれば、ゲート電極を介して基板バイアスされるため、基板フロ−ティングの問題は回避できる。
【００１６】
また、後述する形成工程の説明で明らかなように本発明構造は自己整合的に実現されるため、従来技術のような加工上、整合性が取れないなどの問題を生じることがないのは明らかである。
【００１７】
すなわち、下部ゲート電極の加工時に、ＳＯＩ層（半導体単結晶層）まで連続してエッチングにより加工し、ＳＯＩ層の側面を露出させる。この加工によりゲートとＳＯＩ層（すなわち、チャネル形成領域）とのコンタクトのための側面部が形成される。そして、下部ゲート層上に上部ゲート層を堆積することで自動的に下部ゲート層とＳＯＩ層とがその側面部において接続される。
【００１８】
【発明の実施の形態】
以下、本発明の詳しい内容を実施例に基づき説明する。
【００１９】
図１は、本発明における第１の実施例であって、ＳＯＩ構造の半導体装置をマスクレイアウトで示した代表的な平面図である。まず、Ｎチャンネル型絶縁ゲート電界効果トランジスタ（以下、簡単に‘ＮＭＯＳ’として示す）に例をとり、その構造及び形成工程を説明する。
【００２０】
太線で示した矩形の活性領域（薄い単結晶シリコン層）１００を跨ようにゲ−トパターン５００が位置されている。３００Ａは、Ｎ型不純物をイオン打ち込みしてＮＭＯＳのソ−ス、ドレイン電極を形成するときの開口マスクの位置を示す。６００は、ソース領域、ドレイン領域及びゲート電極それぞれに対する配線のコンタクト部を示す。また、７００は配線の位置を示している。
【００２１】
上記配置のＮＭＯＳの断面構造を図２、図３、図４に示す。図２、図３および図４は、それぞれ、図１におけるＡ−Ａ線（チャネル垂直方向またはチャネル幅方向）、Ｂ−Ｂ線（チャネル長方向）およびＣ−Ｃ線での切断断面である。それぞれの図において、１２０は例えば高抵抗単結晶シリコンより成る支持基板（ｂｏｄｙ）である。１１０は絶縁膜であり、例えばシリコン酸化膜より成る。１００は絶縁膜１１０上に位置された第１導電型単結晶シリコン層（すなわち、ＳＯＩ層）である。９１０はゲート絶縁膜であり、具体的にはシリコン酸化膜より成る。５５０は下部ゲート層、５００は上部ゲート層である。３５０は第１導電型に対して反対の導電型を示すソース、ドレイン拡散層（ｓｏｕｒｃｅ／ｄｏｒａｉｎ ｄｉｆｆｕｓｅｄ ｌａｙｅｒｓ）である。チャネル部のシリコン、すなわちＳＯＩ層１００は、低濃度のＰ導電型を示す。ソース、ドレイン拡散層はＮ導電型を示す。７００は金属配線層を示し、それぞれの拡散層および電極にコンタクトされている。
【００２２】
本発明の特徴を図２に示す。図２において、ＳＯＩ層１００における互いに対向する両側面は、ゲート絶縁膜９１０がないため、上部ゲート層５００と接しており電気的導通がとられている。よって、金属配線７００に印加されたバイアスは、上層ゲート層５００を介してＳＯＩ層１００（ゲート電極下のチャンネル形成領域）に与えられる。また、下部ゲート層５５０はゲート絶縁膜９１０を介して電界効果を及ぼし、電界効果トランジスタ（ＦＥＴ）としての動作を行うことができる。そして、図４に示すように、ＳＯＩ層１００の側面と拡散層３５０とが離れて配置されている。すなわち、拡散層３５０とＳＯＩ層１００とで構成されるＰＮ接合はＳＯＩ層１００の側面に到達しないようにそのＳＯＩ層１００内に形成される。ゲートとのコンタクト部と拡散層の間に距離があるため、ゲートとドレイン間の耐圧は充分得ることができる。
【００２３】
図３に示す断面構造に対応させて、他の実施例をそれぞれ図５、図６および図７に示す。
【００２４】
図５に示した第２の実施例は、ＳＯＩ層１００を薄膜化した場合を示している。このＳＯＩ層１００の厚さは、例えば１０ｎｍを有し、ゲート絶縁膜９１０の厚さはそのＳＯＩ層１００の厚さの約１／２である。
【００２５】
本実施例におけるゲートとチャンネル形成領域との電気的な接続は、図２に示した構造により達成される。
【００２６】
本実施例によれば、サブスレショールド動作領域（ｓｕｂｔｈｒｅｓｈｏｌｄ ｏｐｅｒａｔｉｏｎ ｒｅｇｉｏｎ）での特性改善が図れる。すなわち、ゲート電極とチャンネル活性領域とが電気的に接続されているため、トランジスタ（ＮＭＯＳ）のゲート電圧（ＶＧ）＝０Ｖの時（オフ状態）には、そのトランジスタのオフ状態を強くする。つまり、スレショールド電圧を上げる。したがって、サブスレショールドリーク電流（ｓｕｂｔｈｒｅｓｈｏｌｄ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ） の低減を図ることが出来る。
【００２７】
また、ＳＯＩ構造の固有の効果であるが、拡散層の寄生容量を低減することができる。
【００２８】
図６に示した第３の実施例は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造として知られる浅い低濃度不純物拡散層３４０を設けたＳＯＩ構造のＮＭＯＳである。すなわち、この拡散層金属配線が接続されるソース、ドレイン拡散層よりも低濃度を有し、かつ浅く形成されている。このようにＬＤＤ構造を採用したことにより、ホットエレクトロン効果（ｈｏｔ ｅｌｅｃｔｒｏｎ ｅｆｆｅｃｔ）を低減することができ、 ＳＯＩ構造のＮＭＯＳの微細化が図れる。
【００２９】
そして、本実施例におけるゲートとチャンネル形成領域との電気的な接続は、図２に示した構造により達成される。
【００３０】
なお、図６において、ゲート電極５００、５５０に対するサイドウオールスペーサ（ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ）は省略されている。
【００３１】
図７に示した第４の実施例は、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造と呼ばれる低濃度拡散層３４０で、金属配線７００が接続される高濃度拡散層３５０を包んだ構造であり、ドレイン耐圧を向上することができる。
【００３２】
本実施例においても、ゲートとチャンネル形成領域との電気的な接続は、図２に示した構造により達成される。
【００３３】
なお、図７において、高濃度拡散層３５０は、ゲート電極５００、５５０の端部（ｅｄｇｅ）から離れている。しかし、実際は低濃度拡散層３４０と同様にゲート電極５００、５５０の端部（ｅｄｇｅ）に対して自己整合（ｓｅｌｆ ａｌｉｇｎ）形成される。このため、ゲート絶縁膜１０９に接した高濃度拡散層３５０の端部はゲート電極下に位置する。
【００３４】
次に、図１に示した第１の実施例の製造方法を説明する。
図８から図１１は、第１の実施例の製造過程を示す断面構造図である。図８から図１１は、図１に示したゲ−トを含んだ半導体装置のＡ−Ａ線切断断面での製造過程である。
【００３５】
図８に示すように、支持基板としてのシリコン基板１２０上にシリコン酸化膜１１０が形成される。シリコン基板１２０は比較的高抵抗の単結晶シリコン（ｒｅｌａｔｉｖｅｌｙ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ｓｉｎｇｌｅ ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）である。そして、そのシリコン酸化膜１１０上に厚さ１００ｎｍ、Ｐ導電型（Ｐ−ｃｏｎｄｕｃｔｉｖｉｔｙ ｔｙｐｅ）の１Ω ｃｍの抵抗率（ｒｅｓｉｓｔｉｖｉｔｙ）を有する単結晶シリコン層（ＳＯＩ層）１００が形成される。これにより、スターテングマテリアル（ｓｔａｒｔｉｎｇ ｍａｔｅｒｉａｌ）としてのＳＯＩ基板が準備される。そして、このＳＯＩ基板表面に、熱酸化により１０ｎｍのゲート酸化膜９１０を形成し、そして、ＣＶＤ法を用いてＰ導電型にドーピングされた多結晶シリコン層５５０を１００ｎｍ堆積する。
【００３６】
次に、図９に示すように、ホトレジスト法を用いて活性領域をパタ−ニングする。すなわち、ホトレジマスクを用いて下部ゲート層５５０、ゲート絶縁膜９１０、ＳＯＩ層１００を順次エッチング加工する。このとき、ＳＯＩ層１００側面を活性領域の形に露出させることができる。
【００３７】
なお、活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）は絶縁ゲート電界効果トランジスタが形成される領域を言い、ソース、ドレイン領域（ｓｏｕｒｃｅ ａｎｄ ｄｒａｉｎ ｒｅｇｉｏｎｓ）及びそれらの間のチャンネル形成領域を含んでいる。
【００３８】
次に、図１０に示すように、ＣＶＤ法を用いて、高濃度にボロンをド−ピングした多結晶シリコン（上部ゲート層）５００を堆積する。これにより、下部ゲート層５５０とＳＯＩ層１００とが露出したＳＯＩ層側面で接続される。多結晶シリコン中にドーピングされたボロンは、以降の熱処理工程（例えばＣＶＤ保護膜形成等の熱処理）によりＳＯＩ層側面から拡散し、ＳＯＩ層中に高濃度層を形成する。この高濃度層は、プロセスを低温化（例えば、６００００℃〜７００℃程度）することで薄くすることができるため、図中では、省略する。
【００３９】
次に、図１１に示すように、ホトレジスト法により、ゲ−ト電極をパターニングする。具体的には、異方性ドライエッチングによりゲ−ト電極加工を行う。このとき、ＳＯＩ層１１０上では、上部ゲート層５００と下部ゲート層５５０とを一緒に加工することができる。すなわち、図１に示したように、ゲート電極（５００）は形成される。
【００４０】
一般的に、ＳＯＩ層１００のような段差があると、そのＳＯＩ層側面に上部ゲート層５５０のエッチング残り（ｅｔｃｈｉｎｇ ｒｅｓｉｄｕｅ）が生じる。しかしながら、ゲート絶縁膜９１０と上部ゲート層５５０とのエッチングの選択比の高い条件を用いることで、加工することができる。
【００４１】
以下、通常のＭＯＳＦＥＴと同様な形成工程のため図は省略する。ゲ−ト電極５００および開口マスク３００Ａ（図１参照）をマスクにヒ素（Ａｒｓｅｎｉｃ）をイオンドーズ量５×１０１５ｃｍ２、打ち込みエネルギー２５ｋｅＶで加速したイオン打ち込み（ｉｏｎ−ｉｍｐｌａｎｔａｔｉｏｎ）し、その後アニールすることで、拡散層（ソース、ドレイン領域）３００を形成する。開口マスク３００Ａを用いることで、拡散層と、ゲート電極とコンタクトしているＳＯＩ層側面との間を０．３ミクロン（ｕｍ）離した。これにより、ゲート５００からＳＯＩ層表面に拡散して形成されているＰ型高濃度層（浅い接合のため図示せず）と、拡散層３００との接合耐圧を上げることができる。そして、ＣＶＤ法により、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を堆積し、熱処理することで平坦化してからそれぞれの電極にコンタクトを形成する。金属配線を堆積加工することで、素子（ＮＭＯＳ）が形成される。
【００４２】
上記の工程から明らかなように、 ＳＯＩ層にはコンタクトパターンを設けることなく、基板１００とゲート電極を導通させることができる。
【００４３】
なお、ここで用いた導電型を反対にすることで、ＰＭＯＳ（ＰチャネルＭＯＳ）が形成できる。また、 シリコン酸化膜１１０上にＰ導電型ＳＯＩ層とＮ導電型ＳＯＩ層をそれぞれ設け、ＰＭＯＳ形成用マスクとＮＭＯＳ形成用マスクとを使い分けることでＣＭＯＳプロセスが達成できることは明らかである。
【００４４】
図１２は、第５の実施例を示す。特に、大きな電流をとるため、複数ゲート（電極）を平行に配置した、いわゆるデュアルゲート（ｄｕａｌ ｇａｔｅ）構造を有するＳＯＩ−ＮＭＯＳのレイアウトを示している。図１２において、拡散層３００は、活性領域（ＳＯＩ層）１００のパターンよりも小さく形成されている。
【００４５】
本実施例においても、それぞれのゲート電極５００は、図２に示すように、上部ゲート層及び下部ゲート層より成る２層構造を有し、上部ゲート層と活性領域の側面にコンタクトしている。
【００４６】
本発明構造および形成プロセスを用いると、拡散層とは反対導電型を持つ電極（Ｐ導電型ゲート電極５００）と活性領域とのコンタクトはそれらが同一導電型であるため容易に達成できる。また、バイポーラトランジスタが同時に得られる。
【００４７】
図１３は、第６の実施例であり、そのバイポーラトランジスタの基本的な配置を示す。例えばＰＭＯＳの場合、そのトランジスタの構成は、ゲート５００が接続されたＮ導電型ＳＯＩ層をＮ型ベースとし、Ｐ型ソース領域およびＰ型ドレイン領域をそれぞれ、エミッタおよびコレクタとし、横型ＰＮＰバイポーラトランジスタ（ＬａｔｅｒａｌＰＮＰ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ） として動作させることができる。
【００４８】
図１４は本発明の第７の実施例の半導体装置の平面配置図である。本実施例はＭＯＳＦＥＴではなく、横型バイポーラトランジスタのみを構成している。すなわち、図１４に示すように、電極５００はベース引き出し電極としてパターンニングされている。前記第６の実施例と同様に、この電極５００はＳＯＩ層１００側面に接続されている。エミッタ領域及びコレクタ領域は開口マスクパターン３００、３１０をマスクとして周知のイオン打ち込みによりＳＯＩ層１００内に選択的に形成することができる。
【００４９】
図１５は、本発明の第８の実施例の半導体装置の平面配置図である。
図１５に示すように、リング状に活性領域（ＳＯＩ層）１００を絶縁膜（図示せず）に配置させ、デバイスを形成することができる。このデバイスは、たとえばＳＯＩ−ＭＯＳＦＥＴの入力保護用ダイオード（ＰＮ接合ダイオード）として適用できる。すなわち、Ｎ導電型ＳＯＩ層１００にＰ導電型拡散層３００が上記絶縁膜に達するように選択的に形成されている。 Ｐ導電型高濃度不純物拡散層３００が形成されているリング状ＳＯＩ層１００の内側の側壁には電極５００がコンタクトされている。電極５００主面およびＳＯＩ層主面に層間絶縁膜（図示せず）が被覆され、この層間絶縁膜にはコンタクトホール６００が配置されている。そして、点線で示したように、アノード配線ＭＡおよび配線ＭＫが接続されている。
【００５０】
本実施例によれば、電極５００がＰＮ接合（ＰＮ ｊｕｎｃｔｉｏｎ）全体に対向してリング状ＳＯＩ層１００の内側の側壁にコンタクトされているため、サージ電流を均一に流すことが可能である。
【００５１】
次に、図１６から図１８に第９の実施例である他の半導体装置の製造方法を示す。
【００５２】
なお、図１６から図１８に示した断面図は図１に示すＡ−Ａ線切断方向の断面図に対応する。
【００５３】
図９に示した下部ゲート層５５０を加工する時に、下部ゲート層５５０上にシリコン窒化膜９２５を堆積し、シリコン窒化膜９２５および下部ゲート層５５０のエッチングし、ゲ−ト絶縁膜９１０で加工を一旦止める。次に、既知のＣＶＤ法とドライエッチング（異方性エッチング：ａｎｉｓｏｔｒｏｐｉｃ ｅｔｃｈｉｎｇ）を組み合わせたスペーサ形成技術により、下部ゲート層５５０側面にスペーサ９２０を形成することができる（図１６）。
【００５４】
次に、シリコン窒化膜９２５およびスペーサ９２０をマスクにＳＯＩ層１００を加工する（図１７）。
【００５５】
次に、スペーサ９２０およびにシリコン窒化膜９２５を除去し、下部ゲート層５５０をマスクにイオン打ち込みすることで、ＳＯＩ層１００周辺部に自己整合的にＰ導電型の高濃度不純物拡散層３３０を設けることができる。この後、図１０に示した実施例１の形成プロセス （ゲートエッチング）を行うことで素子を得ることができる（図１８）。このプロセスを行うことで、金属材を上部ゲート層５００として用いても、 ＳＯＩ層（基板）とショットキーバリア（ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ）を持つことなく低抵抗で導通を得ることができる。
【００５６】
本発明構造では、異なる材質を積層することでゲートを形成できることは明らかであり、必要なゲート抵抗を得るように組み合わせを設計することができる。これまで、２層のゲート構成を示してきたが、例えば、下部ゲートをＮ型多結晶シリコンとそのＮ型多結晶シリコン上のチタンナイトライド（ＴｉＮ）との積層膜とし、上部ゲートをＰ型多結晶シリコンにすることができる。すなわち、ゲートの低抵抗化や閥値（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）設定のため開発されているポリサイドゲート（ｐｏｌｙｓｉｄｅ ｇａｔｅ）やサリサイドゲート（ｓａｌｉｃｉｄｅ ｇａｔｅ）のような積層ゲート構造をそのまま用いることができる。
【００５７】
図１９は、第１０の実施例であり、上部ゲート５００と、下部ゲート５５０との間に絶縁膜９３０を置いた場合を示している。これにより、容易に浮遊ゲート型メモリセルを得ることができる。
【００５８】
したがって、 ＳＯＩ層１００に前記実施例（例えば第１の実施例）のような上部ゲート層及び下部ゲート層より成る２層構造を有し、上部ゲート層と活性領域の側面にコンタクトしているＭＯＳＦＥＴと上記浮遊ゲート型メモリセルとが搭載された半導体集積回路装置を形成することが可能である。
【００５９】
また、図２０および図２１は、それぞれ第１１の実施例および第１２の実施例であり、前記実施例のＭＯＳＦＥＴとともにＳＯＩ層１００に形成が可能なＰＮ接合ダイオードの変形例を示す。
【００６０】
図２０に示したダイオードは、 Ｐ導電型ＳＯＩ層（基板）１００とＮ型層３７０との間のＰＮ接合で構成される。このダイオードの形成方法を以下に簡単に述べる。
【００６１】
まず、ゲート絶縁膜を基板１００表面に置かずに下部ゲート層５５０および上部ゲート層５００を堆積する。具体的には、図８に示したゲート絶縁膜９１０を形成した後、ダイオドが形成されるべき基板１００表面に形成されたゲート絶縁膜９１０の一部を除去する。そして、下部ゲート層５５０および上部ゲート層５００を堆積する。ゲート電極パターンニング工程で、そのゲート絶縁膜がないため、基板１００をエッチングすることができる。この時作られる側面の段差を利用して絶縁膜スペーサ９６０を形成する。そして、露出した多結晶シリコン５００および、基板１００に選択的にタングステン７１０を堆積する。基板１００にはタングステン堆積前にリンをイオン打ち込みすることにより、上記絶縁膜スペーサ９６０によって規定されたＮ型層３７０を形成する。３６０はゲート絶縁膜がないため５５０より拡散してくるＰ型不純物層を示したものである。
【００６２】
本実施例は、２層ゲートパターンエッチングを利用して、ＰＮ接合ダイオードを選択的に形成できる。
【００６３】
ＣＭ０Ｓプロセスでは、ゲートの多結晶シリコンにＮ型およびＰ型の両者を用いられている。これを利用することで、ダイオードを形成することができる。図２１に代表的レイアウトを示す。活性領域（Ｐ導電型ＳＯＩ層）１００の左側面（ＣＮＴ１）よりＮ導電型領域へのコンタクトが行われ、右側面（ＣＮＴ２）よりＰ導電型領域へのコンタクトをとることができる。
【００６４】
なお、 Ｎ導電型領域３００は開口マスク３００Ａを用いたヒ素イオンの打ち込みにより形成される。
【００６５】
本発明によるゲートと基板（ＳＯＩ層）とのコンタクト（以下、基板コンタクトと言う）は、ゲートが複数の活性領域に跨るときに有効である。つまり、本発明は高集積化に適した構造である。図２５、図２６そして図２７は、第１３、第１４そして第１５の実施例をそれぞれ示す。ＬＳＩで使用されている代表的な活性領域１００とゲート５００との配置例をそれぞれ示す。
【００６６】
従来の基板コンタクトでは、複数のコンタクト形成領域を設ける必要がある。
【００６７】
しかしながら、本発明によれば、活性領域１００の側壁で基板コンタクトを達成しているため、図２５から図２７それぞれ示した配置の活性領域に対する基板コンタクトが容易に行える。したがって、高集積化された低電圧駆動の半導体集積回路装置が得られる。
【００６８】
ところで、本発明のデバイス構造は、高い電圧（Ｖｃｃ＝１．２Ｖ〜１．５Ｖ）では、リーク電流が増大するため、特に低い電圧（ＶＤＬ≦０．６Ｖ）での動作において効果がある。このため、基板コンタクトの無いＳＯＩ−ＭＯＳＦＥＴと本発明のような基板コンタクトを有するＳＯＩ−ＭＯＳＦＥＴとを集積化した半導体集積回路装置（以下、ＩＣと言う）の場合、図２８に示したような電圧リミッタ（ｖｏｌｔａｇｅ ｌｉｍｉｔｏｒ）をそのＩＣ内に設け、駆動電圧ＶＤＬによって動作させる内部回路（ｉｎｔｅｒｎａｌ ｃｉｒｃｕｉｔ）を上記本発明のＳＯＩ−ＭＯＳＦＥＴｓで構成することができる。
【００６９】
なお、図２８において、抵抗Ｒ１、Ｒ２は基準電圧Ｖｒｅｆ（≦０．６Ｖ）が得られるように設定される。ＤＡは差動アンプ（ｄｉｆｆｅｒｎｔｉａｌ ａｍｐｌｉｆｉｅｒ）である。
【００７０】
本発明のＳＯＩ−ＭＯＳＦＥＴｓをゲート保護回路素子として用いた実施例を図２９に示す。本実施例では、ＩＣ内において、ボンデイングパッド（ｂｏｎｄｉｎｇ ｐａｄ）ＢＰと内部回路１との間に本発明で構成された大きなインバータ（ＣＭＯＳインバータ）を接続することで、ゲート保護素子として動作させることが出来る。すなわち、ゲート電極は電源Ｖｃｃあるいは接地線Ｖｓｓに対し、それぞれＰＮ接合を介して接続されている。このため、たとえば、正のサージ電圧がボンデイングパッドＢＰに印加された場合、ＮＭＯＳのＰＮ接合を通して、接地線Ｖｓｓに引き抜かれる。一方、負のサージ電圧がボンデイングパッドＢＰに印加された場合、ＰＭＯＳのＰＮ接合を通して、接地線Ｖｃｃに引き抜かれる。
【００７１】
本発明によれば、低電圧で動作する特性を有する。したがって、電圧の低さが課題であった光起電力効果（ｐｈｔｏｖｏｌｔａｉｃ ｅｆｆｅｃｔ）を利用した受光素子（ｐｈｏｔｏｄｅｔｅｃｔｏｒ）、例えば太陽電池（ｓｏｌａｒ ｃｅｌｌ）と本発明のＳＯＩ−ＭＯＳＦＥＴｓとを集積化することができる。たとえば、図３０に示した電子カードが組み立てられる。図３０において、シリコン基板１２０に設けられたウエル（ｗｅｌｌ）に受光素子１２２が形成され、その基板１２０の一部に埋め込み酸化膜１１０が形成されている。埋め込み酸化膜１１０上には本発明のＳＯＩ−ＭＯＳＦＥＴｓが形成されている。そして、たとえば、透明な樹脂体１０でシリコン基板１２０が封止されている。そしてさらに、樹脂体１０のコーナには外部端子１１が設けられている。
【００７２】
なお、本発明のＳＯＩ−ＭＯＳＦＥＴｓを基板１２０の一方の主面に設け、その一方の主面と反対の他方の主面に受光素子を設け、一方の主面は不透明の樹脂体で保護し、そして、他方の主面は透明な樹脂体で保護してもよい。
【００７３】
【発明の効果】
本発明によれば、ゲート電極が、チャネルとなる基板と電気的に接続されるため、チヤネルに対して給電できるため、基板フローテイングの問題を抑えることができる。
【００７４】
また、ゲート電極とチャネルとなる基板との電気的な接続は基板側面部おいて達成するため、基板コンタクトエリアの占有面積が無く高集積化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例である半導体装置を示す平面図である。
【図２】図１に示した半導体装置のＡ−Ａ線切断断面である。
【図３】図１に示した半導体装置のＢ−Ｂ線切断断面である。
【図４】図１に示した半導体装置のＣ−Ｃ線切断断面である。
【図５】本発明の第２の実施例の半導体装置を示す断面図である。
【図６】本発明の第３の実施例の半導体装置を示す断面図である。
【図７】本発明の第４の実施例の半導体装置を示す断面図である。
【図８】図１に示した半導体装置の製造過程を示す断面図である。
【図９】図８に続く半導体装置の製造過程を示す断面図である。
【図１０】図９に続く半導体装置の製造過程を示す断面図である。
【図１１】図１０に続く半導体装置の製造過程を示す断面図である。
【図１２】本発明の第５の実施例の半導体装置の平面配置図である。
【図１３】本発明の第６の実施例の半導体装置の平面配置図である。
【図１４】本発明の第７の実施例の半導体装置の平面配置図である。
【図１５】本発明の第８の実施例の半導体装置の平面配置図である。
【図１６】本発明の第９の実施例の半導体装置の製造過程を示す断面図である。
【図１７】本発明の第９の実施例の半導体装置の製造過程を示す断面図である。
【図１８】本発明の第９の実施例の半導体装置の製造過程を示す断面図である。
【図１９】本発明の第１０の実施例の半導体装置を示す断面図である。
【図２０】本発明の第１１の実施例の半導体装置を示す断面図である。
【図２１】本発明の第１２の実施例の半導体装置の平面配置図である。
【図２２】従来のＳＯＩ構造の半導体装置の平面図である。
【図２３】図２２に示した従来の半導体装置の薄膜単結晶シリコン層の平面図である。
【図２４】図２２に示した従来の半導体装置のＡ−Ａ線切断断面である。
【図２５】本発明の第１３の実施例半導体集積回路装置の平面図である。
【図２６】本発明の第１４の実施例である半導体集積回路装置の平面図である。
【図２７】本発明の第１５の実施例である半導体集積回路装置の平面図である。
【図２８】本発明のそれぞれの実施例の半導体装置（または半導体集積回路装置）を駆動するための電源回路（電圧リミッタ）を示す回路図である。
【図２９】本発明の半導体装置を保護素子として用いた入出力保護回路を示す回路図である。そして、
【図３０】本発明の半導体装置（または半導体集積回路装置）が組み込まれた電子カードを示す断面図である。
【符号の説明】
１００：ＳＯＩ活性領域。
１１０：シリコン酸化膜層。
１２０：支持基板。
３００Ａ：開ロマスク
３００，３３０、３４０、３５０、３６０、３７０：高濃度不純物拡散層。
５００、５５０：ゲート。
６００：コンタクト。
７００、７１０：金属配線。
９１０：ゲート酸化膜。１
９２０、９３０、９６０：層間絶縁膜
１０：電子カード。
【発明の属する技術分野】
本発明は、半導体装置、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の絶縁ゲ−ト型電界効果トランジスタに関する。
【０００２】
【従来の技術】
絶縁基板上の薄い単結晶シリコン層に形成されたＳＯＩ−ＭＯＳＦＥＴ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ − Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、シリコンの微細加工プロセスを用いて、一つの基板上に大集積化できる。また、従来の単結晶シリコン基板を用いた場合に比べ、形成したトランジスタの持つ寄生容量が小さいことから高速動作に向くことから注目されてきた。
【０００３】
従来の単結晶シリコン基板を用いた半導体装置（ ＭＯＳＦＥＴ ）では、基板電極を用いてチャネル部にバイアスしている。これに対し、ＳＯＩ−ＭＯＳＦＥＴでは、薄い単結晶シリコン層の底部には絶縁層（または絶縁基板）があるためチャネル下部よりバイアスすることができず、不安定な動作を引き起こす”基板フロ−ティング”（ｆｌｏａｔｉｎｇ−ｓｕｂｓｔｒａｔｅ）と呼ばれる課題があった。
【０００４】
すなわち、ＮＭＯＳ（ＮチャネルＭＯＳ）では、チャネル部にホ−ルが蓄積されることで、オフ状態で大きなリ−ク電流を流すこと、また、オン状態でも、電流特性にキンク（ｋｉｎｋ ｅｆｆｅｃｔ）を生じること等が報告されている。この問題は、衝突電離係数（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）の大きなＮＭＯＳにおいて顕著に現れることが知られている。
【０００５】
この課題を解決するための技術は、例えば特開平４−３４９８０号公報あるいは特開平７−２７３３４０号公報に開示されている。
【０００６】
また、アイ、イ−、イ−、イ−、エレクトロン デバイス レタ−、１９９４年１２月号第５１０頁から第５１２頁（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｌｅｔｔｅｒｓ， ｖｏｌ． １５， Ｎｏ． １２， ｐｐ．５１０−５１２，Ｄｅｃｅｍｂｅｒ １９９４）に記述されているように、チャネル部（Ｐ−ｓｉｌｉｃｏｎ）にゲ−ト電極を介してバイアスすることが考えられている。この基板とゲートを結んだ構造を有するＭＯＳＦＥＴは、ＦＥＴと横型バイポーラデバイス（Ｌａｔｅｒａｌ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とを共存させたデバイスとみなすことができる。このようなＭＯＳＦＥＴによれば、特に低電圧動作（０．６Ｖ以下）において優れた特性を得ることができることが報告されている。
【０００７】
図２２は、上記文献に開示されているデバイス構造を示す平面配置図である。平面配置は従来の単結晶シリコン基板に形成されたＭＯＳＦＥＴと同じ配置を採用している。この構造の特徴は、薄い単結晶シリコン層より成る活性領域１００の一部がゲ−ト（電極）５００と同一の形状でパタ−ニングされている。そして、ゲ−トのコンタクト６００において、そのゲート５００と同時に活性領域に対して配線によりコンタクトされている。
【０００８】
図２３は、図２２の活性領域１００のみを示したもので、ゲ−トのコンタクト部では、いわゆるドックボ−ンのかたちに活性領域がパタ−ニングされている。コンタクトの断面構造を図２４に示す。図２４に示した断面構造は、Ａ−Ａ切断断面図である。図２４に示したように、ゲート５００と活性領域１００とのコンタクトは、ゲ−ト５００及びゲート酸化膜９１０を突き抜いたコンタクトホ−ルを形成し、上記ゲート酸化膜９１０下の活性領域１００を露出させ、上記コンタクトホール内に形成した金属配線７００によって達成される。
【０００９】
【発明が解決しようとする課題】
上記文献に開示された技術では、活性領域を加工する際に予めゲ−トに合わせた微細なパタ−ニングをする必要がある。コンタクト形成時には、ゲ−トを突き抜ける加工を行い、かつ、薄膜シリコン層を突き抜けないように加工を止める必要がある。そして、ゲ−トへのコンタクトをゲ−ト層側面（コンタクトホール内壁）で行わなければならない。このため、通常のＭＯＳトランジスタプロセス（従来の単結晶基板にＭＯＳトランジスタを形成するためのプロセス）と整合性のとれない加工上の問題があり、集積化には適さない。
【００１０】
したがって、特殊な加工を施すことなく、基板フロ−ティングの問題を解決する必要がある。
【００１１】
本発明の目的は、チャネル形成領域に電位を与える新規なＳＯＩ構造の半導体装置を提供することにある。
【００１２】
本発明の他の目的は、チャネル形成領域に電位を与える新規なＳＯＩ構造の絶縁ゲード電界効果トランジスタが一つの支持基体に複数構成された半導体集積回路装置を提供することにある。
【００１３】
さらに、本発明の他の目的は、チャネル形成領域に電位を与えるための新規なＳＯＩ構造の半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体装置によれば、絶縁体上に半導体単結晶層（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）が設けられ、該半導体単結晶層に形成されたゲ−ト、ソ−ス、ドレイン電極を有する絶縁ゲ−ト型電界効果トランジスタを含む半導体装置において、ゲート電極が上部ゲート層及び下部ゲート層の２層構造からなり、その上部ゲート層が該絶縁ゲ−ト型電界効果トランジスタのチャネル形成領域と電気的に接続されていることを特徴とする。
【００１５】
本発明によれば、ゲート電極を介して基板バイアスされるため、基板フロ−ティングの問題は回避できる。
【００１６】
また、後述する形成工程の説明で明らかなように本発明構造は自己整合的に実現されるため、従来技術のような加工上、整合性が取れないなどの問題を生じることがないのは明らかである。
【００１７】
すなわち、下部ゲート電極の加工時に、ＳＯＩ層（半導体単結晶層）まで連続してエッチングにより加工し、ＳＯＩ層の側面を露出させる。この加工によりゲートとＳＯＩ層（すなわち、チャネル形成領域）とのコンタクトのための側面部が形成される。そして、下部ゲート層上に上部ゲート層を堆積することで自動的に下部ゲート層とＳＯＩ層とがその側面部において接続される。
【００１８】
【発明の実施の形態】
以下、本発明の詳しい内容を実施例に基づき説明する。
【００１９】
図１は、本発明における第１の実施例であって、ＳＯＩ構造の半導体装置をマスクレイアウトで示した代表的な平面図である。まず、Ｎチャンネル型絶縁ゲート電界効果トランジスタ（以下、簡単に‘ＮＭＯＳ’として示す）に例をとり、その構造及び形成工程を説明する。
【００２０】
太線で示した矩形の活性領域（薄い単結晶シリコン層）１００を跨ようにゲ−トパターン５００が位置されている。３００Ａは、Ｎ型不純物をイオン打ち込みしてＮＭＯＳのソ−ス、ドレイン電極を形成するときの開口マスクの位置を示す。６００は、ソース領域、ドレイン領域及びゲート電極それぞれに対する配線のコンタクト部を示す。また、７００は配線の位置を示している。
【００２１】
上記配置のＮＭＯＳの断面構造を図２、図３、図４に示す。図２、図３および図４は、それぞれ、図１におけるＡ−Ａ線（チャネル垂直方向またはチャネル幅方向）、Ｂ−Ｂ線（チャネル長方向）およびＣ−Ｃ線での切断断面である。それぞれの図において、１２０は例えば高抵抗単結晶シリコンより成る支持基板（ｂｏｄｙ）である。１１０は絶縁膜であり、例えばシリコン酸化膜より成る。１００は絶縁膜１１０上に位置された第１導電型単結晶シリコン層（すなわち、ＳＯＩ層）である。９１０はゲート絶縁膜であり、具体的にはシリコン酸化膜より成る。５５０は下部ゲート層、５００は上部ゲート層である。３５０は第１導電型に対して反対の導電型を示すソース、ドレイン拡散層（ｓｏｕｒｃｅ／ｄｏｒａｉｎ ｄｉｆｆｕｓｅｄ ｌａｙｅｒｓ）である。チャネル部のシリコン、すなわちＳＯＩ層１００は、低濃度のＰ導電型を示す。ソース、ドレイン拡散層はＮ導電型を示す。７００は金属配線層を示し、それぞれの拡散層および電極にコンタクトされている。
【００２２】
本発明の特徴を図２に示す。図２において、ＳＯＩ層１００における互いに対向する両側面は、ゲート絶縁膜９１０がないため、上部ゲート層５００と接しており電気的導通がとられている。よって、金属配線７００に印加されたバイアスは、上層ゲート層５００を介してＳＯＩ層１００（ゲート電極下のチャンネル形成領域）に与えられる。また、下部ゲート層５５０はゲート絶縁膜９１０を介して電界効果を及ぼし、電界効果トランジスタ（ＦＥＴ）としての動作を行うことができる。そして、図４に示すように、ＳＯＩ層１００の側面と拡散層３５０とが離れて配置されている。すなわち、拡散層３５０とＳＯＩ層１００とで構成されるＰＮ接合はＳＯＩ層１００の側面に到達しないようにそのＳＯＩ層１００内に形成される。ゲートとのコンタクト部と拡散層の間に距離があるため、ゲートとドレイン間の耐圧は充分得ることができる。
【００２３】
図３に示す断面構造に対応させて、他の実施例をそれぞれ図５、図６および図７に示す。
【００２４】
図５に示した第２の実施例は、ＳＯＩ層１００を薄膜化した場合を示している。このＳＯＩ層１００の厚さは、例えば１０ｎｍを有し、ゲート絶縁膜９１０の厚さはそのＳＯＩ層１００の厚さの約１／２である。
【００２５】
本実施例におけるゲートとチャンネル形成領域との電気的な接続は、図２に示した構造により達成される。
【００２６】
本実施例によれば、サブスレショールド動作領域（ｓｕｂｔｈｒｅｓｈｏｌｄ ｏｐｅｒａｔｉｏｎ ｒｅｇｉｏｎ）での特性改善が図れる。すなわち、ゲート電極とチャンネル活性領域とが電気的に接続されているため、トランジスタ（ＮＭＯＳ）のゲート電圧（ＶＧ）＝０Ｖの時（オフ状態）には、そのトランジスタのオフ状態を強くする。つまり、スレショールド電圧を上げる。したがって、サブスレショールドリーク電流（ｓｕｂｔｈｒｅｓｈｏｌｄ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ） の低減を図ることが出来る。
【００２７】
また、ＳＯＩ構造の固有の効果であるが、拡散層の寄生容量を低減することができる。
【００２８】
図６に示した第３の実施例は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造として知られる浅い低濃度不純物拡散層３４０を設けたＳＯＩ構造のＮＭＯＳである。すなわち、この拡散層金属配線が接続されるソース、ドレイン拡散層よりも低濃度を有し、かつ浅く形成されている。このようにＬＤＤ構造を採用したことにより、ホットエレクトロン効果（ｈｏｔ ｅｌｅｃｔｒｏｎ ｅｆｆｅｃｔ）を低減することができ、 ＳＯＩ構造のＮＭＯＳの微細化が図れる。
【００２９】
そして、本実施例におけるゲートとチャンネル形成領域との電気的な接続は、図２に示した構造により達成される。
【００３０】
なお、図６において、ゲート電極５００、５５０に対するサイドウオールスペーサ（ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ）は省略されている。
【００３１】
図７に示した第４の実施例は、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造と呼ばれる低濃度拡散層３４０で、金属配線７００が接続される高濃度拡散層３５０を包んだ構造であり、ドレイン耐圧を向上することができる。
【００３２】
本実施例においても、ゲートとチャンネル形成領域との電気的な接続は、図２に示した構造により達成される。
【００３３】
なお、図７において、高濃度拡散層３５０は、ゲート電極５００、５５０の端部（ｅｄｇｅ）から離れている。しかし、実際は低濃度拡散層３４０と同様にゲート電極５００、５５０の端部（ｅｄｇｅ）に対して自己整合（ｓｅｌｆ ａｌｉｇｎ）形成される。このため、ゲート絶縁膜１０９に接した高濃度拡散層３５０の端部はゲート電極下に位置する。
【００３４】
次に、図１に示した第１の実施例の製造方法を説明する。
図８から図１１は、第１の実施例の製造過程を示す断面構造図である。図８から図１１は、図１に示したゲ−トを含んだ半導体装置のＡ−Ａ線切断断面での製造過程である。
【００３５】
図８に示すように、支持基板としてのシリコン基板１２０上にシリコン酸化膜１１０が形成される。シリコン基板１２０は比較的高抵抗の単結晶シリコン（ｒｅｌａｔｉｖｅｌｙ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ｓｉｎｇｌｅ ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）である。そして、そのシリコン酸化膜１１０上に厚さ１００ｎｍ、Ｐ導電型（Ｐ−ｃｏｎｄｕｃｔｉｖｉｔｙ ｔｙｐｅ）の１Ω ｃｍの抵抗率（ｒｅｓｉｓｔｉｖｉｔｙ）を有する単結晶シリコン層（ＳＯＩ層）１００が形成される。これにより、スターテングマテリアル（ｓｔａｒｔｉｎｇ ｍａｔｅｒｉａｌ）としてのＳＯＩ基板が準備される。そして、このＳＯＩ基板表面に、熱酸化により１０ｎｍのゲート酸化膜９１０を形成し、そして、ＣＶＤ法を用いてＰ導電型にドーピングされた多結晶シリコン層５５０を１００ｎｍ堆積する。
【００３６】
次に、図９に示すように、ホトレジスト法を用いて活性領域をパタ−ニングする。すなわち、ホトレジマスクを用いて下部ゲート層５５０、ゲート絶縁膜９１０、ＳＯＩ層１００を順次エッチング加工する。このとき、ＳＯＩ層１００側面を活性領域の形に露出させることができる。
【００３７】
なお、活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）は絶縁ゲート電界効果トランジスタが形成される領域を言い、ソース、ドレイン領域（ｓｏｕｒｃｅ ａｎｄ ｄｒａｉｎ ｒｅｇｉｏｎｓ）及びそれらの間のチャンネル形成領域を含んでいる。
【００３８】
次に、図１０に示すように、ＣＶＤ法を用いて、高濃度にボロンをド−ピングした多結晶シリコン（上部ゲート層）５００を堆積する。これにより、下部ゲート層５５０とＳＯＩ層１００とが露出したＳＯＩ層側面で接続される。多結晶シリコン中にドーピングされたボロンは、以降の熱処理工程（例えばＣＶＤ保護膜形成等の熱処理）によりＳＯＩ層側面から拡散し、ＳＯＩ層中に高濃度層を形成する。この高濃度層は、プロセスを低温化（例えば、６００００℃〜７００℃程度）することで薄くすることができるため、図中では、省略する。
【００３９】
次に、図１１に示すように、ホトレジスト法により、ゲ−ト電極をパターニングする。具体的には、異方性ドライエッチングによりゲ−ト電極加工を行う。このとき、ＳＯＩ層１１０上では、上部ゲート層５００と下部ゲート層５５０とを一緒に加工することができる。すなわち、図１に示したように、ゲート電極（５００）は形成される。
【００４０】
一般的に、ＳＯＩ層１００のような段差があると、そのＳＯＩ層側面に上部ゲート層５５０のエッチング残り（ｅｔｃｈｉｎｇ ｒｅｓｉｄｕｅ）が生じる。しかしながら、ゲート絶縁膜９１０と上部ゲート層５５０とのエッチングの選択比の高い条件を用いることで、加工することができる。
【００４１】
以下、通常のＭＯＳＦＥＴと同様な形成工程のため図は省略する。ゲ−ト電極５００および開口マスク３００Ａ（図１参照）をマスクにヒ素（Ａｒｓｅｎｉｃ）をイオンドーズ量５×１０１５ｃｍ２、打ち込みエネルギー２５ｋｅＶで加速したイオン打ち込み（ｉｏｎ−ｉｍｐｌａｎｔａｔｉｏｎ）し、その後アニールすることで、拡散層（ソース、ドレイン領域）３００を形成する。開口マスク３００Ａを用いることで、拡散層と、ゲート電極とコンタクトしているＳＯＩ層側面との間を０．３ミクロン（ｕｍ）離した。これにより、ゲート５００からＳＯＩ層表面に拡散して形成されているＰ型高濃度層（浅い接合のため図示せず）と、拡散層３００との接合耐圧を上げることができる。そして、ＣＶＤ法により、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を堆積し、熱処理することで平坦化してからそれぞれの電極にコンタクトを形成する。金属配線を堆積加工することで、素子（ＮＭＯＳ）が形成される。
【００４２】
上記の工程から明らかなように、 ＳＯＩ層にはコンタクトパターンを設けることなく、基板１００とゲート電極を導通させることができる。
【００４３】
なお、ここで用いた導電型を反対にすることで、ＰＭＯＳ（ＰチャネルＭＯＳ）が形成できる。また、 シリコン酸化膜１１０上にＰ導電型ＳＯＩ層とＮ導電型ＳＯＩ層をそれぞれ設け、ＰＭＯＳ形成用マスクとＮＭＯＳ形成用マスクとを使い分けることでＣＭＯＳプロセスが達成できることは明らかである。
【００４４】
図１２は、第５の実施例を示す。特に、大きな電流をとるため、複数ゲート（電極）を平行に配置した、いわゆるデュアルゲート（ｄｕａｌ ｇａｔｅ）構造を有するＳＯＩ−ＮＭＯＳのレイアウトを示している。図１２において、拡散層３００は、活性領域（ＳＯＩ層）１００のパターンよりも小さく形成されている。
【００４５】
本実施例においても、それぞれのゲート電極５００は、図２に示すように、上部ゲート層及び下部ゲート層より成る２層構造を有し、上部ゲート層と活性領域の側面にコンタクトしている。
【００４６】
本発明構造および形成プロセスを用いると、拡散層とは反対導電型を持つ電極（Ｐ導電型ゲート電極５００）と活性領域とのコンタクトはそれらが同一導電型であるため容易に達成できる。また、バイポーラトランジスタが同時に得られる。
【００４７】
図１３は、第６の実施例であり、そのバイポーラトランジスタの基本的な配置を示す。例えばＰＭＯＳの場合、そのトランジスタの構成は、ゲート５００が接続されたＮ導電型ＳＯＩ層をＮ型ベースとし、Ｐ型ソース領域およびＰ型ドレイン領域をそれぞれ、エミッタおよびコレクタとし、横型ＰＮＰバイポーラトランジスタ（ＬａｔｅｒａｌＰＮＰ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ） として動作させることができる。
【００４８】
図１４は本発明の第７の実施例の半導体装置の平面配置図である。本実施例はＭＯＳＦＥＴではなく、横型バイポーラトランジスタのみを構成している。すなわち、図１４に示すように、電極５００はベース引き出し電極としてパターンニングされている。前記第６の実施例と同様に、この電極５００はＳＯＩ層１００側面に接続されている。エミッタ領域及びコレクタ領域は開口マスクパターン３００、３１０をマスクとして周知のイオン打ち込みによりＳＯＩ層１００内に選択的に形成することができる。
【００４９】
図１５は、本発明の第８の実施例の半導体装置の平面配置図である。
図１５に示すように、リング状に活性領域（ＳＯＩ層）１００を絶縁膜（図示せず）に配置させ、デバイスを形成することができる。このデバイスは、たとえばＳＯＩ−ＭＯＳＦＥＴの入力保護用ダイオード（ＰＮ接合ダイオード）として適用できる。すなわち、Ｎ導電型ＳＯＩ層１００にＰ導電型拡散層３００が上記絶縁膜に達するように選択的に形成されている。 Ｐ導電型高濃度不純物拡散層３００が形成されているリング状ＳＯＩ層１００の内側の側壁には電極５００がコンタクトされている。電極５００主面およびＳＯＩ層主面に層間絶縁膜（図示せず）が被覆され、この層間絶縁膜にはコンタクトホール６００が配置されている。そして、点線で示したように、アノード配線ＭＡおよび配線ＭＫが接続されている。
【００５０】
本実施例によれば、電極５００がＰＮ接合（ＰＮ ｊｕｎｃｔｉｏｎ）全体に対向してリング状ＳＯＩ層１００の内側の側壁にコンタクトされているため、サージ電流を均一に流すことが可能である。
【００５１】
次に、図１６から図１８に第９の実施例である他の半導体装置の製造方法を示す。
【００５２】
なお、図１６から図１８に示した断面図は図１に示すＡ−Ａ線切断方向の断面図に対応する。
【００５３】
図９に示した下部ゲート層５５０を加工する時に、下部ゲート層５５０上にシリコン窒化膜９２５を堆積し、シリコン窒化膜９２５および下部ゲート層５５０のエッチングし、ゲ−ト絶縁膜９１０で加工を一旦止める。次に、既知のＣＶＤ法とドライエッチング（異方性エッチング：ａｎｉｓｏｔｒｏｐｉｃ ｅｔｃｈｉｎｇ）を組み合わせたスペーサ形成技術により、下部ゲート層５５０側面にスペーサ９２０を形成することができる（図１６）。
【００５４】
次に、シリコン窒化膜９２５およびスペーサ９２０をマスクにＳＯＩ層１００を加工する（図１７）。
【００５５】
次に、スペーサ９２０およびにシリコン窒化膜９２５を除去し、下部ゲート層５５０をマスクにイオン打ち込みすることで、ＳＯＩ層１００周辺部に自己整合的にＰ導電型の高濃度不純物拡散層３３０を設けることができる。この後、図１０に示した実施例１の形成プロセス （ゲートエッチング）を行うことで素子を得ることができる（図１８）。このプロセスを行うことで、金属材を上部ゲート層５００として用いても、 ＳＯＩ層（基板）とショットキーバリア（ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ）を持つことなく低抵抗で導通を得ることができる。
【００５６】
本発明構造では、異なる材質を積層することでゲートを形成できることは明らかであり、必要なゲート抵抗を得るように組み合わせを設計することができる。これまで、２層のゲート構成を示してきたが、例えば、下部ゲートをＮ型多結晶シリコンとそのＮ型多結晶シリコン上のチタンナイトライド（ＴｉＮ）との積層膜とし、上部ゲートをＰ型多結晶シリコンにすることができる。すなわち、ゲートの低抵抗化や閥値（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）設定のため開発されているポリサイドゲート（ｐｏｌｙｓｉｄｅ ｇａｔｅ）やサリサイドゲート（ｓａｌｉｃｉｄｅ ｇａｔｅ）のような積層ゲート構造をそのまま用いることができる。
【００５７】
図１９は、第１０の実施例であり、上部ゲート５００と、下部ゲート５５０との間に絶縁膜９３０を置いた場合を示している。これにより、容易に浮遊ゲート型メモリセルを得ることができる。
【００５８】
したがって、 ＳＯＩ層１００に前記実施例（例えば第１の実施例）のような上部ゲート層及び下部ゲート層より成る２層構造を有し、上部ゲート層と活性領域の側面にコンタクトしているＭＯＳＦＥＴと上記浮遊ゲート型メモリセルとが搭載された半導体集積回路装置を形成することが可能である。
【００５９】
また、図２０および図２１は、それぞれ第１１の実施例および第１２の実施例であり、前記実施例のＭＯＳＦＥＴとともにＳＯＩ層１００に形成が可能なＰＮ接合ダイオードの変形例を示す。
【００６０】
図２０に示したダイオードは、 Ｐ導電型ＳＯＩ層（基板）１００とＮ型層３７０との間のＰＮ接合で構成される。このダイオードの形成方法を以下に簡単に述べる。
【００６１】
まず、ゲート絶縁膜を基板１００表面に置かずに下部ゲート層５５０および上部ゲート層５００を堆積する。具体的には、図８に示したゲート絶縁膜９１０を形成した後、ダイオドが形成されるべき基板１００表面に形成されたゲート絶縁膜９１０の一部を除去する。そして、下部ゲート層５５０および上部ゲート層５００を堆積する。ゲート電極パターンニング工程で、そのゲート絶縁膜がないため、基板１００をエッチングすることができる。この時作られる側面の段差を利用して絶縁膜スペーサ９６０を形成する。そして、露出した多結晶シリコン５００および、基板１００に選択的にタングステン７１０を堆積する。基板１００にはタングステン堆積前にリンをイオン打ち込みすることにより、上記絶縁膜スペーサ９６０によって規定されたＮ型層３７０を形成する。３６０はゲート絶縁膜がないため５５０より拡散してくるＰ型不純物層を示したものである。
【００６２】
本実施例は、２層ゲートパターンエッチングを利用して、ＰＮ接合ダイオードを選択的に形成できる。
【００６３】
ＣＭ０Ｓプロセスでは、ゲートの多結晶シリコンにＮ型およびＰ型の両者を用いられている。これを利用することで、ダイオードを形成することができる。図２１に代表的レイアウトを示す。活性領域（Ｐ導電型ＳＯＩ層）１００の左側面（ＣＮＴ１）よりＮ導電型領域へのコンタクトが行われ、右側面（ＣＮＴ２）よりＰ導電型領域へのコンタクトをとることができる。
【００６４】
なお、 Ｎ導電型領域３００は開口マスク３００Ａを用いたヒ素イオンの打ち込みにより形成される。
【００６５】
本発明によるゲートと基板（ＳＯＩ層）とのコンタクト（以下、基板コンタクトと言う）は、ゲートが複数の活性領域に跨るときに有効である。つまり、本発明は高集積化に適した構造である。図２５、図２６そして図２７は、第１３、第１４そして第１５の実施例をそれぞれ示す。ＬＳＩで使用されている代表的な活性領域１００とゲート５００との配置例をそれぞれ示す。
【００６６】
従来の基板コンタクトでは、複数のコンタクト形成領域を設ける必要がある。
【００６７】
しかしながら、本発明によれば、活性領域１００の側壁で基板コンタクトを達成しているため、図２５から図２７それぞれ示した配置の活性領域に対する基板コンタクトが容易に行える。したがって、高集積化された低電圧駆動の半導体集積回路装置が得られる。
【００６８】
ところで、本発明のデバイス構造は、高い電圧（Ｖｃｃ＝１．２Ｖ〜１．５Ｖ）では、リーク電流が増大するため、特に低い電圧（ＶＤＬ≦０．６Ｖ）での動作において効果がある。このため、基板コンタクトの無いＳＯＩ−ＭＯＳＦＥＴと本発明のような基板コンタクトを有するＳＯＩ−ＭＯＳＦＥＴとを集積化した半導体集積回路装置（以下、ＩＣと言う）の場合、図２８に示したような電圧リミッタ（ｖｏｌｔａｇｅ ｌｉｍｉｔｏｒ）をそのＩＣ内に設け、駆動電圧ＶＤＬによって動作させる内部回路（ｉｎｔｅｒｎａｌ ｃｉｒｃｕｉｔ）を上記本発明のＳＯＩ−ＭＯＳＦＥＴｓで構成することができる。
【００６９】
なお、図２８において、抵抗Ｒ１、Ｒ２は基準電圧Ｖｒｅｆ（≦０．６Ｖ）が得られるように設定される。ＤＡは差動アンプ（ｄｉｆｆｅｒｎｔｉａｌ ａｍｐｌｉｆｉｅｒ）である。
【００７０】
本発明のＳＯＩ−ＭＯＳＦＥＴｓをゲート保護回路素子として用いた実施例を図２９に示す。本実施例では、ＩＣ内において、ボンデイングパッド（ｂｏｎｄｉｎｇ ｐａｄ）ＢＰと内部回路１との間に本発明で構成された大きなインバータ（ＣＭＯＳインバータ）を接続することで、ゲート保護素子として動作させることが出来る。すなわち、ゲート電極は電源Ｖｃｃあるいは接地線Ｖｓｓに対し、それぞれＰＮ接合を介して接続されている。このため、たとえば、正のサージ電圧がボンデイングパッドＢＰに印加された場合、ＮＭＯＳのＰＮ接合を通して、接地線Ｖｓｓに引き抜かれる。一方、負のサージ電圧がボンデイングパッドＢＰに印加された場合、ＰＭＯＳのＰＮ接合を通して、接地線Ｖｃｃに引き抜かれる。
【００７１】
本発明によれば、低電圧で動作する特性を有する。したがって、電圧の低さが課題であった光起電力効果（ｐｈｔｏｖｏｌｔａｉｃ ｅｆｆｅｃｔ）を利用した受光素子（ｐｈｏｔｏｄｅｔｅｃｔｏｒ）、例えば太陽電池（ｓｏｌａｒ ｃｅｌｌ）と本発明のＳＯＩ−ＭＯＳＦＥＴｓとを集積化することができる。たとえば、図３０に示した電子カードが組み立てられる。図３０において、シリコン基板１２０に設けられたウエル（ｗｅｌｌ）に受光素子１２２が形成され、その基板１２０の一部に埋め込み酸化膜１１０が形成されている。埋め込み酸化膜１１０上には本発明のＳＯＩ−ＭＯＳＦＥＴｓが形成されている。そして、たとえば、透明な樹脂体１０でシリコン基板１２０が封止されている。そしてさらに、樹脂体１０のコーナには外部端子１１が設けられている。
【００７２】
なお、本発明のＳＯＩ−ＭＯＳＦＥＴｓを基板１２０の一方の主面に設け、その一方の主面と反対の他方の主面に受光素子を設け、一方の主面は不透明の樹脂体で保護し、そして、他方の主面は透明な樹脂体で保護してもよい。
【００７３】
【発明の効果】
本発明によれば、ゲート電極が、チャネルとなる基板と電気的に接続されるため、チヤネルに対して給電できるため、基板フローテイングの問題を抑えることができる。
【００７４】
また、ゲート電極とチャネルとなる基板との電気的な接続は基板側面部おいて達成するため、基板コンタクトエリアの占有面積が無く高集積化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例である半導体装置を示す平面図である。
【図２】図１に示した半導体装置のＡ−Ａ線切断断面である。
【図３】図１に示した半導体装置のＢ−Ｂ線切断断面である。
【図４】図１に示した半導体装置のＣ−Ｃ線切断断面である。
【図５】本発明の第２の実施例の半導体装置を示す断面図である。
【図６】本発明の第３の実施例の半導体装置を示す断面図である。
【図７】本発明の第４の実施例の半導体装置を示す断面図である。
【図８】図１に示した半導体装置の製造過程を示す断面図である。
【図９】図８に続く半導体装置の製造過程を示す断面図である。
【図１０】図９に続く半導体装置の製造過程を示す断面図である。
【図１１】図１０に続く半導体装置の製造過程を示す断面図である。
【図１２】本発明の第５の実施例の半導体装置の平面配置図である。
【図１３】本発明の第６の実施例の半導体装置の平面配置図である。
【図１４】本発明の第７の実施例の半導体装置の平面配置図である。
【図１５】本発明の第８の実施例の半導体装置の平面配置図である。
【図１６】本発明の第９の実施例の半導体装置の製造過程を示す断面図である。
【図１７】本発明の第９の実施例の半導体装置の製造過程を示す断面図である。
【図１８】本発明の第９の実施例の半導体装置の製造過程を示す断面図である。
【図１９】本発明の第１０の実施例の半導体装置を示す断面図である。
【図２０】本発明の第１１の実施例の半導体装置を示す断面図である。
【図２１】本発明の第１２の実施例の半導体装置の平面配置図である。
【図２２】従来のＳＯＩ構造の半導体装置の平面図である。
【図２３】図２２に示した従来の半導体装置の薄膜単結晶シリコン層の平面図である。
【図２４】図２２に示した従来の半導体装置のＡ−Ａ線切断断面である。
【図２５】本発明の第１３の実施例半導体集積回路装置の平面図である。
【図２６】本発明の第１４の実施例である半導体集積回路装置の平面図である。
【図２７】本発明の第１５の実施例である半導体集積回路装置の平面図である。
【図２８】本発明のそれぞれの実施例の半導体装置（または半導体集積回路装置）を駆動するための電源回路（電圧リミッタ）を示す回路図である。
【図２９】本発明の半導体装置を保護素子として用いた入出力保護回路を示す回路図である。そして、
【図３０】本発明の半導体装置（または半導体集積回路装置）が組み込まれた電子カードを示す断面図である。
【符号の説明】
１００：ＳＯＩ活性領域。
１１０：シリコン酸化膜層。
１２０：支持基板。
３００Ａ：開ロマスク
３００，３３０、３４０、３５０、３６０、３７０：高濃度不純物拡散層。
５００、５５０：ゲート。
６００：コンタクト。
７００、７１０：金属配線。
９１０：ゲート酸化膜。１
９２０、９３０、９６０：層間絶縁膜
１０：電子カード。
Claims (9)
- 主面が絶縁体より成る支持基板と、前記絶縁体主面にパターン形成された単結晶半導体層と、前記単結晶半導体層の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上にパターン形成された第1のゲート層と、前記第1のゲート層に接続された第２のゲート層とを含み、前記第２のゲート層は前記第１のゲート層の側面部と前記単結晶半導体層の側面部とで接続されていることを特徴とする半導体装置。
- 請求項１において、前記支持基板は単結晶半導体とその半導体表面に形成されたシリコン酸化膜よりなる絶縁体とで構成されていることを特徴とする半導体装置。
- 主面が絶縁体より成る支持基板と、前記絶縁体主面に形成された、平面パターンにおいて矩形を有する単結晶半導体層と、前記単結晶半導体層の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上にパターン形成された第１のゲート層と、前記第１のゲート層に接続された第２のゲート層とを含み、前記第２のゲート層は前記第１のゲート層と前記単結晶半導体層との互いに対向する両側面部で接続されていることを特徴とする半導体装置。
- 請求項３において、前記支持基板は単結晶半導体とその半導体表面に形成されたシリコン酸化膜よりなる絶縁体とで構成されていることを特徴とする半導体装置。
- 請求項１〜４のいずれか一項において、前記第１のゲート層は積層膜より成り、前記第２のゲート層は多結晶シリコンより成ることを特徴とする半導体装置。
- 絶縁体上の単結晶半導体層に絶縁ゲート電界効果トランジスタを有する半導体装置を製造する方法において、
前記単結晶半導体層にゲート絶縁膜を介して第１導体層を堆積する工程と、
前記第１導体層および前記単結晶半導体層に対しゲート幅方向を規定するパターンニングを行う工程と、
パターンニングされた前記第１導体層および前記単結晶半導体層上に前記第１導体層主面及び側面、前記単結晶導体層の側面に接する第２導体層を堆積する工程と、
前記第２導体層及び前記第１導体層に対しゲート長方向を規定するパターンニングを行い、前記第１導体層で形成された第１ゲート層と、前記第２導体層で形成された、前記第１ゲート層の側面と接する前記第２ゲート層との積層ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 絶縁体上の単結晶半導体層に絶縁ゲート電界効果トランジスタを有する半導体装置を製造する方法において、
前記単結晶半導体層上に絶縁膜を介して第１導体層を形成する工程と、
前記第１導体層を加工する工程と、
前記単結晶半導体層を加工する工程と、
前記第１導体層の上面および側面と前記単結晶半導体層の側面に第２の導体層を堆積する工程と、
前記第２導体層および前記第１導電層とを加工し、前記第２導電層が前記第１導体層の上面および側面と前記単結晶半導体層の側面に接続された、前記第１導体層および前記第２導体層を有するゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項６または７において、さらに、ソース、ドレイン領域を形成する工程を有することを特徴とする半導体装置の製造方法。
- 主面が絶縁体より成る支持基板と、前記絶縁体主面にパターン形成された第 1 導電型の単結晶半導体層と、前記単結晶半導体層の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上にパターン形成された第 1 のゲート層と、前記第 1 のゲート層に接続された第２のゲート層とを含み、前記第２のゲート層は前記第１のゲート層の側面部と前記単結晶半導体層の側面部とで接続された半導体装置を有することを特徴とする電子カード。
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