[go: up one dir, main page]

KR101442177B1 - 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들 - Google Patents

커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들 Download PDF

Info

Publication number
KR101442177B1
KR101442177B1 KR1020080129318A KR20080129318A KR101442177B1 KR 101442177 B1 KR101442177 B1 KR 101442177B1 KR 1020080129318 A KR1020080129318 A KR 1020080129318A KR 20080129318 A KR20080129318 A KR 20080129318A KR 101442177 B1 KR101442177 B1 KR 101442177B1
Authority
KR
South Korea
Prior art keywords
floating body
pattern
body pattern
gate
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020080129318A
Other languages
English (en)
Other versions
KR20100070669A (ko
Inventor
송호주
김성환
오용철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080129318A priority Critical patent/KR101442177B1/ko
Priority to US12/654,333 priority patent/US8039325B2/en
Publication of KR20100070669A publication Critical patent/KR20100070669A/ko
Application granted granted Critical
Publication of KR101442177B1 publication Critical patent/KR101442177B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/711—Insulated-gate field-effect transistors [IGFET] having floating bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 기판의 저면 절연막 상에 제1 플로팅 바디 패턴을 형성하는 것을 포함한다. 상기 제1 플로팅 바디 패턴의 상부를 가로지르며 상기 제1 플로팅 바디 패턴의 측벽들을 덮는 제1 게이트 패턴을 형성한다. 상기 제1 게이트 패턴 양 옆의 상기 제1 플로팅 바디 패턴을 부분 식각하되, 상기 제1 플로팅 바디 패턴은 상기 부분 식각된 영역들 사이에서 상기 부분 식각된 영역들 보다 상대적으로 돌출된 부분을 갖는다. 상기 제1 플로팅 바디 패턴의 상기 부분 식각된 영역들 내에 제1 불순물 영역들을 형성한다.

Description

커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들{Methods of fabricating a semiconductor device having a capacitor-less one transistor memory cell}
본 발명은 반도체소자의 제조방법에 대한 관한 것으로, 특히 정보 유지 능력과 동작 특성이 향상된 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법에 관한 것이다.
디램 소자의 단위 셀은 하나의 셀 커패시터 및 하나의 억세스 트랜지스터를 포함한다. 일반적으로, 셀 커패시터는 복잡한 공정으로 3차원 형태로 형성하고 있다. 이러한 3차원 형태의 셀 커패시터는 디램 소자를 고집적화시키는데 한계가 있다. 따라서, 3차원 형태의 셀 커패시터를 대체할 수 있는 정보 저장 수단이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 정보 유지 능력과 동작 특성이 향상된 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 반도체소자의 제조방법을 제공한다. 이 방법은 기판의 저면 절연막 상에 제1 플로팅 바디 패턴을 형성하는 것을 포함한다. 상기 제1 플로팅 바디 패턴의 상부를 가로지르며 상기 제1 플로팅 바디 패턴의 측벽들을 덮는 제1 게이트 패턴을 형성한다. 상기 제1 게이트 패턴 양 옆의 상기 제1 플로팅 바디 패턴을 부분 식각하되, 상기 제1 플로팅 바디 패턴은 상기 부분 식각된 영역들 사이에서 상기 부분 식각된 영역들 보다 상대적으로 돌출된 부분을 갖는다. 상기 제1 플로팅 바디 패턴의 상기 부분 식각된 영역들 내에 제1 불순물 영역들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 제1 플로팅 바디 패턴을 형성하는 동안에, 상기 절연막 상에 상기 제1 플로팅 바디 패턴과 이격된 제2 플로팅 바디 패턴을 형성하고, 상기 제1 게이트 패턴을 형성하는 동안에, 상기 제2 플로팅 바디 패턴의 상부를 가로지르는 제2 게이트 패턴을 형성하는 것을 더 포함할 수 있다.
한편, 상기 제2 플로팅 바디 패턴의 측벽들을 둘러싸는 소자분리 패턴을 형성하는 것을 더 포함할 수 있다.
상기 소자분리 패턴을 형성하는 것은 상기 제1 및 제2 플로팅 바디 패턴들을 갖는 기판 상에 소자분리막을 형성하되, 상기 소자분리막은 절연성 라이너 및 상기 절연성 라이너 상의 격리 절연막을 포함하고, 상기 절연성 라이너는 상기 저면 절연막 및 상기 격리 절연막에 대하여 식각 선택비를 갖는 물질막으로 형성하고, 상기 제1 플로팅 바디 패턴의 상부면 및 측벽들을 노출시키도록, 상기 제1 플로팅 바디 패턴에 인접한 상기 격리 절연막 및 상기 절연성 라이너를 차례로 식각하는 것을 포함할 수 있다.
다른 실시예에서, 상기 제1 불순물 영역들을 형성하기 전에, 상기 제1 게이트 패턴의 측벽들을 덮으면서 상기 제1 플로팅 바디 패턴의 상기 돌출된 부분의 측벽들 상으로 연장된 게이트 스페이서들을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 리세스 영역들을 형성하기 전에, 상기 제1 게이트 패턴의 측벽들을 덮는 제1 게이트 스페이서들을 형성하는 것을 더 포함하되, 상기 제1 게이트 스페이서들은 상기 제1 게이트 패턴과 더불어 상기 제1 플로팅 바디 패턴을 부분 식각하기 위한 식각 마스크로 이용할 수 있다.
더 나아가, 상기 제1 불순물 영역들을 형성하기 전에, 상기 제1 게이트 스페이서들을 덮으며 제1 플로팅 바디 패턴의 상기 돌출된 부분의 측벽들 상으로 연장된 제2 게이트 스페이서들을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 플로팅 바디 패턴의 상기 돌출된 부분은 상기 게이트 패턴보다 큰 폭을 가질 수 있다.
또 다른 실시예에서, 상기 제1 불순물 영역들 사이 및 상기 제1 게이트 패턴 하부에 위치하는 상기 제1 플로팅 바디 패턴은 디램 셀의 전하 저장 영역일 수 있다.
또 다른 실시예에서, 상기 제1 플로팅 바디 패턴은 서로 다른 특성의 적어도 두 개의 영역들을 포함하되, 상기 두 개의 영역들 중 상부에 위치하는 영역은 상기 제1 플로팅 바디 패턴의 상기 돌출된 부분에 위치할 수 있다.
본 발명의 실시예들에 따르면, 1 트랜지스터 디램 소자의 정보 저장 능력을 증가시킬 수 있는 반도체소자의 제조방법들을 제공할 수 있다. 또한, 1 트랜지스터 디램 소자의 주변 회로 영역에 신뢰성 있는 모스 트랜지스터들을 제공할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들을 나타낸 평면도이고, 도 2a 내지 도 9b는 본 발 명의 실시예들에 따른 반도체소자를 나타낸 단면도들이고, 도 10a 내지 도 13b는 본 발명의 다른 실시예들에 따른 반도체소자를 나타낸 단면도들이다. 도 1에서, 참조부호 "CA"는 메모리 셀 어레이 영역을 나타내고, 참조부호 "PA"는 주변 회로 영역을 나타낸다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a 및 도 13a에서, 참조부호 "A"는 도 1의 I-I′선을 따라 취해진 영역이고, 참조부호 "B"는 도 1의 II-II′선을 따라 취해진 영역다. 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b 및 도 13b에서, 참조부호 "C"는 도 1의 III-III′선을 따라 취해진 영역이고, 참조부호 "D"는 도 1의 IV-IV′선을 따라 취해진 영역이다.
우선, 도 1, 및 도 2a 내지 도 9b를 참조하여 본 발명의 실시예들에 따른 반도체소자의 제조방법들에 대하여 설명하기로 한다.
도 1, 도 2a, 및 도 2b를 참조하면, 기판(1)의 저면 절연막(3) 상에 플로팅 바디 층(5a, 5b)을 형성할 수 있다. 상기 플로팅 바디 층(5a, 5b)은 SOI(Silicon-On-Insulator) 기판 또는 SOONO(Silicon On Oxide-Nitride-Oxide) 기판 형성 방법 등과 같은 다양한 기술을 이용하여 형성할 수 있다.
상기 플로팅 바디 층(5a, 5b)을 포함하는 기판은 셀 어레이 영역(CA) 및 주변 회로 영역(PA)을 포함할 수 있다. 상기 플로팅 바디 층(5a, 5b)은 상기 셀 어레이 영역(CA)에서 셀 플로팅 바디 층(5a)으로 정의하고, 상기 주변 회로 영역(PA)에서 주변 플로팅 바디 층(5b)으로 정의할 수 있다. 상기 셀 플로팅 바디 층(5a) 내에 웰 이온주입 및/또는 채널 이온주입을 할 수 있다.
몇몇 실시예들에서, 상기 셀 어레이 영역(CA) 내의 상기 셀 플로팅 바디 층(5a) 내에 불순물들을 주입하여 복수의 영역들을 형성할 수 있다. 예를 들어, 상기 셀 플로팅 바디 층(5a)은 하부 영역(4a), 및 상기 하부 영역(4a) 상의 상부 영역(4c)을 포함하도록 형성할 수 있다. 상기 상부 영역(4c)은 상기 하부 영역(4a)과 동일한 도전형의 불순물들을 포함할 수 있다. 그리고, 상기 상부 영역(4c)은 상기 하부 영역(4a)보다 높은 불순물 농도로 형성할 수 있다.
한편, 상기 하부 영역(4a)과 상기 상부 영역(4c) 사이에 중간 영역(4b)을 형성할 수 있다. 상기 하부 및 상부 영역들(4a, 4c)은 상기 중간 영역(4b)과 다른 도전형일 수 있다. 예를 들어, 상기 하부 및 상부 영역들(4a, 4c)은 피형(p-type)의 도전형이고, 상기 중간 영역(4b)은 앤형(n-type)의 도전형일 수 있다.
다른 실시예에서, 상기 셀 플로팅 바디 층(5a)은 차례로 적층된 셀 반도체 영역(4a), 터널 절연층(4b) 및 전하 저장 영역(4c)을 포함하도록 형성할 수 있다. 즉, 상기 하부 영역(4a)은 셀 반도체 영역으로 형성되고, 상기 중간 영역(4b)은 터널 절연층으로 형성되고, 상기 상부 영역(4c)은 전하 저장 영역으로 형성될 수 있다. 상기 상부 영역, 즉 상기 전하 저장 영역(4a)은 전하를 저장할 수 있는 도전체 또는 전하를 트랩하여 저장할 수 있는 유전체일 수 있다.
상기 셀 플로팅 바디 층(5a) 상에 셀 하드 마스크(12a)를 형성함과 아울러, 상기 주변 플로팅 바디 층(5b) 상에 주변 하드 마스크(12b)를 형성할 수 있다. 상기 셀 및 주변 하드 마스크들(12a, 12b)은 차례로 적층된 열 산화막(8a, 8b) 및 실리콘 질화막(10a, 10b)을 포함할 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 상기 셀 및 주변 하드 마스크들(12a, 12b)을 식각 마스크로 이용하여 상기 셀 및 주변 플로팅 바디 층들(도 2a, 2b의 5a, 5b)을 식각하여, 상기 셀 어레이 영역(CA)에 제1 플로팅 바디 패턴, 즉 셀 플로팅 바디 패턴(6a)을 형성함과 아울러, 상기 주변 회로 영역(PA)에 제2 플로팅 바디 패턴, 즉 주변 플로팅 바디 패턴(6b)을 형성할 수 있다. 따라서, 상기 셀 어레이 영역(CA)의 상기 저면 절연막(3) 상에 차례로 적층된 셀 플로팅 바디 패턴(6a) 및 셀 하드 마스크(12a)가 형성되고, 상기 주변 회로 영역(PA)의 상기 저면 절연막(3) 상에 차례로 적층된 주변 플로팅 바디 패턴(6b) 및 주변 하드 마스크(12b)가 형성될 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 셀 및 주변 플로팅 바디 패턴(6a, 6b)의 측벽들 및 상기 셀 및 주변 하드 마스크들(12a, 12b)의 측벽들을 둘러싸는 격리막(18)을 형성할 수 있다. 상기 격리막(18)은 절연성 라이너(14) 및 상기 절연성 라이너(14) 상의 격리 절연막(18)을 포함할 수 있다. 상기 절연성 라이너(14)는 상기 격리 절연막(18)의 측벽 및 바닥면을 덮을 수 있다. 상기 절연성 라이너(14)는 상기 격리 절연막(18)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 절연성 라이너(14)는 실리콘 질화막을 포함할 수 있고, 상기 격리 절연막(18)은 실리콘 산화막을 포함할 수 있다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 격리막(18)을 갖는 기판의 상기 주변 회로 영역(PA)을 덮는 마스크 패턴(21)을 형성할 수 있다. 상기 마스크 패턴(21)은 포토레지스트막으로 형성할 수 있다.
상기 마스크 패턴(21)을 식각 마스크로 이용하여 상기 셀 어레이 영역(CA)의 상기 격리 절연막(16)을 식각할 수 있다. 이 경우에, 상기 셀 어레이 영역(CA)의 상기 절연성 라이너(14)는 상기 저면 절연막(3)의 식각을 방지할 수 있는 식각 저지막 역할을 할 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 마스크 패턴(도 5b의 21)을 제거할 수 있다. 이어서, 식각 공정을 이용하여 상기 셀 및 주변 하드 마스크들(12a, 12b)를 제거함과 아울러, 상기 셀 어레이 영역(CA) 상의 상기 절연성 라이너(14)를 제거할 수 있다.
한편, 상기 셀 및 주변 하드 마스크들(12a, 12b) 및 상기 절연성 라이너(14)를 제거하는 동안에, 상기 주변 회로 영역(PA) 상의 상기 격리막(18)의 일부분이 식각 되어, 상부면이 낮아진 주변 격리막(18a)이 형성될 수 있다. 상기 주변 격리막(18a)은 주변 절연성 라이너(14a) 및 주변 격리 절연막(16a)을 포함할 수 있다.
상기 주변 격리막(18a)의 상부면은 상기 주변 플로팅 바디 패턴(6b)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 이와는 달리, 상기 주변 격리막(18a)의 상부면은 상기 주변 플로팅 바디 패턴(6b)의 상부면보다 높은 레벨에 위치할 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 상기 셀 플로팅 바디 패턴(6a) 상에 셀 게이트 유전막(24a)을 형성할 수 있다. 상기 주변 플로팅 바디 패턴(6b) 상에 주변 게이트 유전막(24a)을 형성할 수 있다. 상기 셀 게이트 유전막(24a)은 실리콘 산화막 및 고유전막(high-k dielectric layer) 중 적어도 하나를 포함할 수 있다. 상기 주변 게이트 유전막(24b)은 실리콘 산화막 및 고유전막 중 적어도 하나를 포함할 수 있다.
상기 셀 및 주변 게이트 유전막들(24a, 24b)을 갖는 기판 상에 게이트 도전막을 형성할 수 있다. 상기 게이트 도전막을 형성하는 것은 상기 셀 및 주변 게이트 유전막들(24a, 24b)을 갖는 기판 상에 하부 게이트 도전막을 형성하고, 상기 하부 게이트 도전막 상에 상부 게이트 도전막을 형성하는 것을 포함할 수 있다. 상기 하부 게이트 도전막은 평탄화된 폴리 실리콘막으로 형성할 수 있고, 상기 상부 게이트 도전막은 금속막 및/또는 금속 실리사이드막으로 형성할 수 있다.
상기 셀 어레이 영역(CA)의 상기 게이트 도전막 상에 셀 게이트 마스크(30a)를 형성함과 아울러, 상기 주변 회로 영역(PA)의 상기 게이트 도전막 상에 주변 게이트 마스크(30b)를 형성할 수 있다.
상기 셀 및 주변 게이트 마스크들(30a, 30b)을 식각 마스크로 이용하여 상기 게이트 도전막을 식각하여, 상기 셀 어레이 영역(CA)에 셀 게이트 전극(26)을 형성함과 아울러, 상기 주변 회로 영역(PA)에 주변 게이트 전극(28)을 형성할 수 있다. 상기 셀 게이트 전극(26)은 차례로 적층된 하부 셀 게이트 전극(26a) 및 상부 셀 게이트 전극(26b)을 포함할 수 있다. 상기 주변 게이트 전극(28)은 차례로 적층된 하부 주변 게이트 전극(28a) 및 상부 주변 게이트 전극(28b)을 포함할 수 있다.
따라서, 상기 셀 플로팅 바디 패턴(6a)의 상부를 가로지르며 상기 셀 플로팅 바디 패턴(6a)의 측벽들을 덮는 제1 게이트 패턴, 즉 셀 게이트 패턴(33a)을 형성할 수 있다. 또한, 상기 주변 플로팅 바디 패턴(6b)의 상부를 가로지르는 제2 게이 트 패턴, 즉 주변 게이트 패턴(33a)을 형성할 수 있다. 상기 셀 게이트 패턴(33a)은 차례로 적층된 상기 셀 게이트 유전막(24a) 및 상기 셀 게이트 전극(26)을 포함할 수 있고, 상기 주변 게이트 패턴(33b)은 차례로 적층된 상기 주변 게이트 유전막(24b) 및 상기 주변 게이트 전극(28)을 포함할 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 상기 주변 회로 영역(PA)의 기판을 덮는 포토레지스트 패턴(39)을 형성할 수 있다. 이어서, 상기 주변 회로 영역(PA)에서 상기 포토레지스트 패턴(39)을 식각 마스크로 이용함과 아울러, 상기 셀 어레이 영역(CA)에서 차례로 적층된 상기 셀 게이트 패턴(33a) 및 상기 셀 게이트 마스크(30a)를 식각 마스크로 이용하여 상기 셀 플로팅 바디 패턴(6a)을 부분 식각하여 상기 셀 플로팅 바디 패턴(6a)에 부분 식각된 영역들, 즉 리세스 영역들(RC)을 형성할 수 있다. 따라서, 상기 리세스 영역들(RC) 사이의 상기 셀 플로팅 바디 패턴(6a)은 상기 리세스 영역들(RC)에 비하여 상대적으로 돌출된 부분(7)을 가질 수 있다. 상기 돌출된 부분(7)은 상기 셀 게이트 패턴(33a)과 실질적으로 동일한 폭을 가질 수 있다. 상기 돌출된 부분(7)은 상기 상부 영역(4a) 및 상기 중간 영역(4b)을 포함하도록 형성될 수 있다. 더 나아가, 상기 돌출된 부분(7)은 상기 상부 및 중간 영역들(4a, 4b) 뿐만 아니라, 상기 하부 영역(4c)의 일부를 포함할 수도 있다.
한편, 상기 셀 플로팅 바디 패턴(6a)을 부분 식각하는 동안에, 상기 저면 절연막(3)의 일부분이 식각될 수 있다.
몇몇 실시예들에서, 상기 셀 플로팅 바디 패턴(6a)을 부분식각하는 것은 상 기 셀 게이트 패턴(33a) 양 옆의 상기 상부 영역(4c)을 식각하고 상기 중간 영역(4b) 또는 상기 하부 영역(4a)을 노출시킬 때까지 진행할 수 있다. 예를 들어, 상기 중간 영역(4b)이 상기 상부 및 하부 영역들(4c, 4a)과 다른 도전형인 경우에, 상기 셀 플로팅 바디 패턴(6a)을 부분식각하는 것은 상기 셀 게이트 패턴(33a) 양 옆의 상기 상부 영역(4c) 및 상기 중간 영역(4b)을 차례로 식각하여 상기 하부 영역(4a)을 노출시킬 때까지 진행할 수 있다. 이와는 달리, 상기 중간 영역(4b)이 터널 절연막인 경우에, 상기 셀 플로팅 바디 패턴(6a)을 부분식각하는 것은 상기 셀 게이트 패턴(33a) 양 옆의 상기 중간 영역(4b) 또는 상기 하부 영역(4a)이 노출될 때까지 진행할 수 있다.
한편, 상기 셀 플로팅 바디 패턴(6a)을 부분 식각 하는 공정에서, 상기 셀 게이트 패턴(33a) 양 옆의 상기 하부 영역(4a)이 노출될 때까지 식각 공정을 진행한다고 설명하고 있지만, 상기 부분 식각 공정은 상기 하부 영역(4a)의 일부를 식각할 수도 있다.
도 1, 도 9a 및 도 9b를 참조하면, 상기 포토레지스트 패턴(도 8b의 39)을 제거하고, 그 결과물 상에 스페이서 절연막을 형성할 수 있다. 이어서, 상기 스페이서 절연막을 이방성 식각하여 스페이서들(42a, 42s, 42b)을 형성할 수 있다. 상기 스페이서들(42a, 42s, 42b)은 차례로 적층된 상기 셀 게이트 패턴(33a) 및 상기 셀 게이트 마스크(30a)의 측벽들 상에 형성된 셀 게이트 스페이서(42a), 상기 셀 플로팅 바디 패턴(6a)의 측벽들 상에 형성된 측벽 스페이서(42s), 및 차례로 적층된 상기 주변 게이트 패턴(33b) 및 상기 주변 게이트 마스크(30b)의 측벽들 상에 형성된 주변 게이트 스페이서(42b)를 포함할 수 있다.
상기 셀 게이트 스페이서(42a)는 상기 셀 게이트 패턴(33a) 및 상기 셀 게이트 마스크(30a)의 측벽들을 덮으면서, 상기 셀 플로팅 바디 패턴(6a)의 상기 돌출된 부분(7)의 측벽들 상으로 연장될 수 있다.
상기 주변 게이트 패턴(33b) 양 옆의 상기 주변 플로팅 바디 패턴(6b) 내에 제1 주변 불순물 영역(PS) 및 제2 주변 불순물 영역(PD)을 형성할 수 있다. 상기 제1 및 제2 주변 불순물 영역들(PS, PD) 사이의 상기 주변 플로팅 바디 패턴(6b) 영역은 채널 영역(PC)으로 정의될 수 있다. 따라서, 상기 주변 회로 영역(PA)에 신뢰성 있는 모스 트랜지스터를 형성할 수 있다.
상기 셀 게이트 패턴(33a) 양 옆의 상기 셀 플로팅 바디 패턴(6a) 내에 제1 셀 불순물 영역(E/S) 및 제2 셀 불순물 영역(C/D)을 형성할 수 있다. 상기 셀 어레이 영역(CA)의 모스펫(MOSFET) 동작에서, 상기 제1 셀 불순물 영역(E/S)은 소스로서 언급되고, 상기 제2 셀 불순물 영역(C/D)은 드레인으로서 언급될 수 있으며, 상기 제1 및 제2 불순물 영역들(E/S, C/D) 사이의 상기 셀 플로팅 바디 패턴(6a) 영역은 채널 영역(B/C)으로 언급될 수 있다. 상기 소스와 드레인은 상대적인 것으로써 서로 변경될 수 있다. 상기 셀 어레이 영역(CA)의 바이폴라 접합 트랜지스터(BJT) 동작에서, 상기 제1 셀 불순물 영역(E/S)은 에미터로서 언급되고, 상기 제2 셀 불순물 영역(C/D)은 컬렉터로서 언급될 수 있으며, 상기 제1 및 제2 셀 불순물 영역들(E/S, C/D) 사이에 정의된 상기 셀 플로팅 바디 패턴(6a) 영역은 베이스(B/C)로서 언급될 수 있다. 상기 에미터 및 상기 컬렉터는 상대적인 것으로써 서 로 변경될 수 있다. 상기 소스/에미터(E/S)는 상대적으로 낮은 전압이 인가되는 노드이고, 상기 드레인/콜렉터(C/D)는 상대적으로 높은 전압이 인가되는 노드일 수 있다. 실시예들에서, 바이폴라 접합 트랜지스터는 메모리 셀을 리드 및 리프레쉬 하기 위하여 이용될 수 있을 뿐만 아니라, 프로그램/라이트하기 위해서도 이용될 수 있다.
상기 채널 영역 또는 상기 베이스 (이하에서, 설명의 편의를 위하여 베이스(B/C) 라 함, B/C)는 도 2a에서 설명한 상기 하부 영역(4a), 상기 중간 영역(4b) 및 상기 상부 영역(4c)을 포함할 수 있다. 도 2a에서 설명한 바와 같이, 상기 중간 영역(4b)이 상기 하부 및 상부 영역들(4a, 4c)과 다른 도전형을 갖는 경우에, 커패시터 없는 1 트랜지스터 디램 셀(Capacitor-less one-transistor DRAM cell)에서, 전하 누설에 대한 저항력을 증가시킬 수 있다. 또한, 상기 상부 영역(4a)이 상기 하부 영역(4c) 보다 높은 불순물 농도를 갖는 경우에, 전하 저장 능력을 개선할 수 있다.
한편, 상기 중간 영역(4b)이 터널 절연막으로 형성되는 경우에, 상기 상부 영역(4a)이 전하를 저장할 수 있는 도전체 또는 전하를 트랩하여 저장할 수 있는 유전체일 수 있다고 도 2a에서 설명한 바 있다. 이 경우에, 상기 상부 영역(4a)에 전하를 저장하는 것은, 커패시터 없는 1 트랜지스터 디램 셀의 동작 방법에 따라, F-N 터널링 또는 핫 캐리어 터널링을 이용할 수 있다.
몇몇 실시에들에서, 상기 셀 게이트 패턴(33a), 특히 상기 셀 게이트 전극(26b)의 폭(L1)은 상기 제1 및 제2 셀 불순물 영역들(E/S, C/D) 사이의 거리(L2) 보다 작을 수 있다. 또한, 상기 셀 게이트 패턴(33a)은 상기 제1 및 제2 셀 불순물 영역들(E/S, C/D) 중 적어도 하나와 중첩하지 않을 수 있다. 따라서, 커패시터 없는 1-트랜지스터 디램 셀(Capacitor-less one-transistor DRAM cell)에서, 드레인 커패시턴스 또는 소스 커패시턴스에 비례하여 게이트 패턴(26)과 상기 베이스(B/C) 사이의 게이트 커패시턴스를 감소시킬 수 있기 때문에, 센싱 마진을 증가시킬 수 있으며, 게이트 유도 드레인 누설전류(GIDL)를 감소시킬 수 있다.
다른 실시예에서, 에미터로 정의되는 상기 제1 셀 불순물 영역(E/S)은 컬렉터로 정의되는 상기 제2 셀 불순물 영역(C/D)보다 높은 불순물 농도를 가질 수 있다.
또 다른 실시예에서, 상기 제1 불순물 영역(E/S)과 상기 베이스(B/C) 사이에 제1 버퍼 영역(45a)을 형성할 수 있다. 상기 제1 버퍼 영역(45a)은 상기 베이스(B/C)와 동일한 도전형을 갖지만, 상기 베이스(B/C)와 다른 불순물 농도를 가질 수 있다. 예를 들어, 상기 제1 버퍼 영역(45a)은 상기 베이스(B/C)보다 낮은 불순물 농도를 가질 수 있다. 상기 제1 버퍼 영역(45a)은, 커패시터 없는 1-트랜지스터 디램 셀(Capacitor-less one transistor DRAM cell)에서, 상기 제1 불순물 영역(E/S),즉 에미터로부터 상기 베이스(B/C)로의 전자 주입 효율을 증가시킬 수 있다.
또 다른 실시예에서, 상기 제2 불순물 영역(C/D)과 상기 베이스(B) 사이에 제2 버퍼 영역(45b)을 형성할 수 있다. 상기 제2 버퍼 영역(45b)은 상기 제2 불순물 영역(C/D)과 동일한 도전형을 가질 수 있다. 이와는 달리, 상기 제2 버퍼 영 역(45b)은 상기 베이스(B/C)와 동일한 도전형을 가질 수 있다. 상기 제2 버퍼 영역(45b)은 상기 제2 불순물 영역(C/D) 및/또는 상기 베이스(B/C) 보다 낮은 불순물 농도를 가질 수 있다. 따라서, 상기 제2 버퍼 영역(45b)은, 커패시터 없는 1-트랜지스터 디램 셀에서, 상기 베이스(B/C)로부터 상기 컬렉터(C/D) 까지의 전자들의 평균 자유 행로를 증가시키는 역할을 할 수 있다. 즉, 애벌런쉬 발생을 위한 임팩트 이온화를 개선할 수 있으므로, 보다 많은 전하를 저장할 수 있다.
한편, 상기 셀 게이트 패턴(33a)은 상기 제1 및 제2 버퍼 영역들(45a, 45b) 중 적어도 하나와 중첩할 수 있다. 이와는 달리, 상기 셀 게이트 패턴(33a)은 상기 제1 및 제2 버퍼 영역들(45a, 45b)들과 중첩하지 않으며 상기 베이스(B/C) 상에 형성될 수 있다.
다음으로, 도 1, 및 도 10a 내지 도 13b를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1, 도 10a 및 도 10b를 참조하면, 도 2a 내지 도 7b에서 설명한 방법으로 형성한 기판을 준비할 수 있다. 즉, 도 7a 및 도 7b에서의 상기 셀 및 주변 게이트 패턴(33a, 33b)을 형성한 기판을 준비할 수 있다. 이러한 기판 상에 제1 스페이서 절연막(140)을 형성할 수 있다. 상기 제1 스페이서 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및 절연성 탄소막(insulating carbon layer) 중 적어도 하나를 포함할 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 상기 주변 회로 영역(PA)의 기판 상에 포토레지스트 패턴(145)을 형성할 수 있다. 상기 포토레지스트 패턴(145)을 식각 마스크로 이용하여, 상기 셀 어레이 영역(CA) 상의 상기 제1 스페이서 절연막(140)을 이방성 식각하여 상기 셀 게이트 패턴(33a)의 측벽 상에 제1 셀 게이트 스페이서(142a)를 형성함과 아울러, 상기 셀 플로팅 바디 패턴(6a)의 측벽 상에 제1 측벽 스페이서(142s)을 형성할 수 있다.
다른 실시예에서, 상기 포토레지스트 패턴(145)을 형성하기 전에, 상기 제1 스페이서 절연막(142)에 대하여 이방성 식각하여, 상기 셀 및 주변 게이트 패턴(26, 28)의 측벽들 상에 게이트 스페이서들을 형성할 수도 있다.
이어서, 상기 포토레지스트 패턴(145), 상기 제1 셀 게이트 스페이서(142a) 및 상기 셀 게이트 마스크(30a)를 식각 마스크로 이용하여 상기 셀 플로팅 바디 패턴(6a)을 부분 식각 하여 부분 식각된 영역들, 즉 리세스 영역들(RC')을 형성할 수 있다. 이하에서, 상기 리세스 영역들(RC')이 형성된 상기 셀 플로팅 바디 패턴은 앞의 실시예서와 구별하기 위하여, 도면 부호를 106a로 언급한다. 상기 리세스 영역들(RC') 사이의 상기 셀 플로팅 바디 패턴(106a)은 상기 리세스 영역들(RC')의 상부면들에 비하여 상대적으로 돌출된 부분(107)을 가질 수 있다. 그리고, 이러한 돌출된 부분(107)은 상기 셀 게이트 패턴(33a)보다 큰 폭을 가질 수 있다. 즉, 상기 셀 게이트 패턴(33a)은 상기 제1 폭(L1)을 가지며, 상기 돌출된 부분(107)은 상기 제1 폭(L1)보다 큰 제3 폭(L3)을 가질 수 있다.
상기 돌출된 부분(107)은 상기 상부 영역(4c) 및 상기 중간 영역(4b)을 포함할 수 있다. 한편, 상기 돌출된 부분(107)은 상기 중간 및 상부 영역들(4b, 4c) 뿐 만 아니라, 상기 하부 영역(4a)의 일부를 포함할 수 있다.
한편, 상기 제1 스페이서 절연막(140)의 물질 종류 및/또는 상기 리세스 영역들(RC')을 형성하기 위한 식각 공정 조건에 따라, 상기 제1 셀 게이트 스페이서(142a)의 형상이 변형될 수 있다. 예를 들어, 상기 제1 스페이서 절연막(140)을 실리콘 산화막 계열의 절연 물질막로 형성하는 경우에, 상기 리세스 영역들(RC')을 형성하기 위한 식각 공정 동안에, 상기 제1 셀 게이트 스페이서(142a)의 높이가 다소 낮아질 수 있다. 그렇지만, 상기 리세스 영역들(RC')을 형성하기 위한 식각 공정 동안에, 상기 제1 셀 게이트 스페이서(142a)의 상기 게이트 전극(26)의 하부 영역의 측벽을 덮고 있는 부분은 식각되지 않을 수 있다. 따라서, 상기 셀 플로팅 바디 패턴(106a)의 상기 돌출된 부분(107)은 상기 셀 게이트 패턴(33a)보다 큰 폭을 가질 수 있다.
도 1, 도 12a 및 도 12b를 참조하면, 상기 포토레지스트 패턴(도 11b의 145)을 제거할 수 있다. 이어서, 상기 포토레지스트 패턴(도 11b의 145)이 제거된 기판의 전면 상에 제2 스페이서 절연막을 형성할 수 있다. 상기 제2 스페이서 절연막을 이방성 식각하여, 상기 제1 셀 게이트 스페이서(142a)를 덮는 제2 셀 게이트 스페이서(148a)를 형성할 수 있다. 그리고, 상기 주변 게이트 패턴(25)의 측벽 상에 제1 주변 게이트 스페이서(142b) 및 제2 주변 게이트 스페이서(148b)를 형성할 수 있다. 또한, 상기 제1 측벽 스페이서(142s)를 덮는 제2 측벽 스페이서(148s)를 형성할 수 있다. 상기 제2 셀 게이트 스페이서(148a)는 상기 제1 셀 게이트 스페이서(142a)를 덮으면서, 상기 셀 플로팅 바디 패턴(106a)의 상기 돌출된 부분(107)의 측벽들 상으로 연장될 수 있다.
상기 주변 게이트 패턴(33b) 양 옆의 상기 주변 플로팅 바디 패턴(6b) 내에 제1 주변 불순물 영역(PS') 및 제2 주변 불순물 영역(PD')을 형성할 수 있다. 상기 제1 및 제2 주변 불순물 영역들(PS', PD') 사이의 상기 주변 플로팅 바디 패턴(6b) 영역은 채널 영역(PC')으로 정의할 수 있다.
상기 셀 게이트 패턴(33a) 양 옆의 상기 셀 플로팅 바디 패턴(106a) 내에 제1 셀 불순물 영역(E/S') 및 제2 셀 불순물 영역(C/D')을 형성할 수 있다. 상기 제1 및 제2 셀 불순물 영역들(E/S', C/D') 사이의 상기 셀 플로팅 바디 패턴(106a) 영역은 채널 영역 또는 베이스(이하에서, 설명의 편의를 위하여 베이스, B/C' 라 한다)로 정의할 수 있다.
도 12a에서의 결과물과 도 9a에서 설명한 결과물을 비교할 때 가장 큰 차이점은 셀 플로팅 바디 패턴(6a, 106a)의 돌출된 부분(7, 107)과 셀 게이트 패턴(33a) 사이의 폭 차이에 대한 것이다. 앞에서 설명한 바와 같이, 도 12a에서의 상기 셀 플로팅 바디 패턴(106a)의 돌출된 부분(107)은 상기 셀 게이트 패턴(33a) 보다 큰 폭을 갖도록 형성될 수 있으므로, 커패시터 없는 1 트랜지스터 디램 셀에서, 보다 많은 전하를 저장할 수 있는 체적을 확보할 수 있다.
한편, 도 9a에서 설명한 상기 제1 및 제2 버퍼 영역들(45a, 45b)에 대응하는 제1 및 제2 버펴 영역들(151a, 151b)을 형성할 수 있다. 즉, 도 9a에서 설명한 것과 마찬가지로, 상기 제1 및 제2 버퍼 영역들(151a, 151b)을 상기 제1 및 제2 불순물 영역들(E/S', C/D)과 상기 베이스(B/C') 사이에 형성할 수 있다.
도 1은 본 발명의 실시예들을 나타낸 평면도이다.
도 2a 내지 도 9b는 본 발명의 실시예들에 따른 반도체소자를 나타낸 단면도들이다.
도 10a 내지 도 13b는 본 발명의 다른 실시예들에 따른 반도체소자를 나타낸 단면도들이다.

Claims (10)

  1. 기판의 저면 절연막 상에 제1 플로팅 바디 패턴을 형성하고,
    상기 제1 플로팅 바디 패턴의 상부를 가로지르며 상기 제1 플로팅 바디 패턴의 측벽들을 덮는 제1 게이트 패턴을 형성하고,
    상기 제1 게이트 패턴 양 옆의 상기 제1 플로팅 바디 패턴을 부분 식각하되, 상기 제1 플로팅 바디 패턴은 상기 부분 식각된 영역들 사이에서 상기 부분 식각된 영역들 보다 상대적으로 돌출된 부분을 갖고,
    상기 제1 플로팅 바디 패턴의 상기 부분 식각된 영역들 내에 제1 불순물 영역들을 형성하고,
    상기 제1 플로팅 바디 패턴을 형성하는 동안에, 상기 절연막 상에 상기 제1 플로팅 바디 패턴과 이격된 제2 플로팅 바디 패턴을 형성하고,
    상기 제1 게이트 패턴을 형성하는 동안에, 상기 제2 플로팅 바디 패턴의 상부를 가로지르는 제2 게이트 패턴을 형성하고,
    상기 제2 플로팅 바디 패턴의 측벽들을 둘러싸는 소자분리 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 소자분리 패턴을 형성하는 것은
    상기 제1 및 제2 플로팅 바디 패턴들을 갖는 기판 상에 소자분리막을 형성하되, 상기 소자분리막은 절연성 라이너 및 상기 절연성 라이너 상의 격리 절연막을 포함하고, 상기 절연성 라이너는 상기 저면 절연막 및 상기 격리 절연막에 대하여 식각 선택비를 갖는 물질막으로 형성하고,
    상기 제1 플로팅 바디 패턴의 상부면 및 측벽을 노출시키도록, 상기 제1 플로팅 바디 패턴에 인접한 상기 격리 절연막 및 상기 절연성 라이너를 차례로 식각하는 것을 포함하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 불순물 영역들을 형성하기 전에,
    상기 제1 게이트 패턴의 측벽들을 덮으면서 상기 제1 플로팅 바디 패턴의 상기 돌출된 부분의 측벽들 상으로 연장된 게이트 스페이서들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제1 플로팅 바디 패턴을 부분 식각하기 전에, 상기 제1 게이트 패턴의 측벽들을 덮는 제1 게이트 스페이서들을 형성하는 것을 더 포함하되, 상기 제1 게이트 스페이서들은 상기 제1 게이트 패턴과 더불어 상기 제1 플로팅 바디 패턴을 부분 식각하기 위한 식각 마스크로 이용되는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 불순물 영역들을 형성하기 전에, 상기 제1 게이트 스페이서들을 덮으며 제1 플로팅 바디 패턴의 상기 돌출된 부분의 측벽들 상으로 연장된 제2 게이트 스페이서들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1 플로팅 바디 패턴의 상기 돌출된 부분은 상기 게이트 패턴보다 큰 폭을 갖는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제1 불순물 영역들 사이 및 상기 제1 게이트 패턴 하부에 위치하는 상기 제1 플로팅 바디 패턴의 적어도 일부는 디램 셀의 전하 저장 영역인 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1 플로팅 바디 패턴은 서로 다른 특성의 적어도 두 개의 영역들을 포 함하되, 상기 두 개의 영역들 중 상부에 위치하는 영역은 상기 제1 플로팅 바디 패턴의 상기 돌출된 부분에 위치하는 반도체소자의 제조방법.
KR1020080129318A 2008-12-18 2008-12-18 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들 Active KR101442177B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080129318A KR101442177B1 (ko) 2008-12-18 2008-12-18 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들
US12/654,333 US8039325B2 (en) 2008-12-18 2009-12-17 Methods of fabricating semiconductor device having capacitorless one-transistor memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080129318A KR101442177B1 (ko) 2008-12-18 2008-12-18 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들

Publications (2)

Publication Number Publication Date
KR20100070669A KR20100070669A (ko) 2010-06-28
KR101442177B1 true KR101442177B1 (ko) 2014-09-18

Family

ID=42266724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080129318A Active KR101442177B1 (ko) 2008-12-18 2008-12-18 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들

Country Status (2)

Country Link
US (1) US8039325B2 (ko)
KR (1) KR101442177B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289488B2 (en) 2019-06-27 2022-03-29 Samsung Electronics Co., Ltd. Semiconductor memory device

Families Citing this family (175)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547756B2 (en) * 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8026521B1 (en) * 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US12362219B2 (en) 2010-11-18 2025-07-15 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US12360310B2 (en) 2010-10-13 2025-07-15 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US12154817B1 (en) 2010-11-18 2024-11-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12136562B2 (en) 2010-11-18 2024-11-05 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12272586B2 (en) 2010-11-18 2025-04-08 Monolithic 3D Inc. 3D semiconductor memory device and structure with memory and metal layers
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US12144190B2 (en) 2010-11-18 2024-11-12 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and memory cells preliminary class
US12243765B2 (en) 2010-11-18 2025-03-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12125737B1 (en) 2010-11-18 2024-10-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
CN104471648B (zh) 2012-02-16 2017-07-21 芝诺半导体有限公司 包括初级和二级电晶体的存储单元
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US12249538B2 (en) 2012-12-29 2025-03-11 Monolithic 3D Inc. 3D semiconductor device and structure including power distribution grids
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US12250830B2 (en) 2015-09-21 2025-03-11 Monolithic 3D Inc. 3D semiconductor memory devices and structures
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US12178055B2 (en) 2015-09-21 2024-12-24 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US12219769B2 (en) 2015-10-24 2025-02-04 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US12225704B2 (en) 2016-10-10 2025-02-11 Monolithic 3D Inc. 3D memory devices and structures with memory arrays and metal layers
TWI835705B (zh) * 2018-04-18 2024-03-11 美商季諾半導體股份有限公司 包括電性浮體電晶體的記憶裝置
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
CN117939877A (zh) * 2022-10-24 2024-04-26 谢易叡 记忆体电路、动态随机存取记忆体及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950025929A (ko) * 1994-02-28 1995-09-18 김주용 트랜지스터 제조방법
US20060014331A1 (en) * 2004-06-30 2006-01-19 Intel Corporation Floating-body DRAM in tri-gate technology
KR20060023496A (ko) * 2004-09-09 2006-03-14 삼성전자주식회사 바디-소스 접속을 갖는 모스 전계효과 트랜지스터 및 그제조방법
JP2007201240A (ja) * 2006-01-27 2007-08-09 Renesas Technology Corp 半導体装置及びその製造方法

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940003406B1 (ko) * 1991-06-12 1994-04-21 삼성전자 주식회사 내부 전원전압 발생회로
KR940003406A (ko) 1992-07-14 1994-02-21 정용문 사설교환기의 입출력 장치 제어 방법
JP3545583B2 (ja) * 1996-12-26 2004-07-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US5953263A (en) * 1997-02-10 1999-09-14 Rambus Inc. Synchronous memory device having a programmable register and method of controlling same
KR100429868B1 (ko) 1997-08-11 2004-06-16 삼성전자주식회사 반도체 메모리장치의 어레이 전원 전압 발생회로 및 센스증폭기 구동방법
KR100248507B1 (ko) * 1997-09-04 2000-03-15 윤종용 소이 트랜지스터 및 그의 제조 방법
US6055183A (en) 1997-10-24 2000-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Erase method of flash EEPROM by using snapback characteristic
US6147903A (en) 1997-12-12 2000-11-14 Matsushita Electronics Corporation Non-volatile semiconductor memory device and method for driving the same
KR100298432B1 (ko) * 1998-05-19 2001-08-07 김영환 반도체메모리장치의전력소비제어회로와이를이용한비트라인프리차지전압가변방법
US6528846B1 (en) * 1999-09-23 2003-03-04 International Business Machines Corporation Asymmetric high voltage silicon on insulator device design for input output circuits
TW511273B (en) 2000-08-17 2002-11-21 Toshiba Corp Semiconductor memory device and its manufacturing method
US6621725B2 (en) * 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
JP4713783B2 (ja) 2000-08-17 2011-06-29 株式会社東芝 半導体メモリ装置
US6697909B1 (en) * 2000-09-12 2004-02-24 International Business Machines Corporation Method and apparatus for performing data access and refresh operations in different sub-arrays of a DRAM cache memory
KR100395877B1 (ko) 2000-11-10 2003-08-25 삼성전자주식회사 반도체 메모리의 데이타 감지 장치
US6475890B1 (en) * 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
JP4383718B2 (ja) 2001-05-11 2009-12-16 株式会社東芝 半導体メモリ装置及びその製造方法
JP2003132682A (ja) 2001-08-17 2003-05-09 Toshiba Corp 半導体メモリ装置
US6567330B2 (en) * 2001-08-17 2003-05-20 Kabushiki Kaisha Toshiba Semiconductor memory device
KR100528858B1 (ko) * 2002-02-26 2005-11-16 미쓰비시덴키 가부시키가이샤 진폭변환회로
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
JP2004022093A (ja) * 2002-06-18 2004-01-22 Toshiba Corp 半導体記憶装置
JP4167458B2 (ja) * 2002-07-24 2008-10-15 松下電器産業株式会社 半導体メモリ装置及び半導体集積回路
US6917078B2 (en) * 2002-08-30 2005-07-12 Micron Technology Inc. One transistor SOI non-volatile random access memory cell
US6861689B2 (en) * 2002-11-08 2005-03-01 Freescale Semiconductor, Inc. One transistor DRAM cell structure and method for forming
US6723638B1 (en) * 2003-02-05 2004-04-20 Advanced Micro Devices, Inc. Performance in flash memory devices
US20040228168A1 (en) * 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7035147B2 (en) * 2003-06-17 2006-04-25 Macronix International Co., Ltd. Overerase protection of memory cells for nonvolatile memory
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
US6960802B1 (en) * 2003-09-16 2005-11-01 Advanced Micro Devices, Inc. Performing passive voltage contrast on a silicon on insulator semiconductor device
JP4443886B2 (ja) * 2003-09-30 2010-03-31 株式会社東芝 半導体記憶装置
JP4044510B2 (ja) * 2003-10-30 2008-02-06 株式会社東芝 半導体集積回路装置
JP4322645B2 (ja) 2003-11-28 2009-09-02 株式会社日立製作所 半導体集積回路装置
JP2005175090A (ja) * 2003-12-09 2005-06-30 Toshiba Corp 半導体メモリ装置及びその製造方法
US7064973B2 (en) * 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US7126854B2 (en) * 2004-02-17 2006-10-24 Promos Technologies Inc. Technique for programming floating-gate transistor used in circuitry as flash EPROM
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
JP4550053B2 (ja) * 2004-06-22 2010-09-22 富士通セミコンダクター株式会社 半導体メモリ
JP2006085812A (ja) 2004-09-15 2006-03-30 Seiko Epson Corp 強誘電体記憶装置のデータ読み出し／再書き込み回路、強誘電体記憶装置、電子機器
JP2006107560A (ja) * 2004-09-30 2006-04-20 Toshiba Corp 半導体メモリ装置
JP4249684B2 (ja) 2004-10-06 2009-04-02 株式会社東芝 半導体記憶装置
US20060092739A1 (en) * 2004-10-28 2006-05-04 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2006156986A (ja) 2004-10-28 2006-06-15 Toshiba Corp 半導体記憶装置
US7301803B2 (en) * 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
JP4040622B2 (ja) 2004-12-24 2008-01-30 株式会社東芝 半導体記憶装置
JP4469744B2 (ja) 2005-03-18 2010-05-26 株式会社東芝 半導体記憶装置および半導体記憶装置の駆動方法
KR100663359B1 (ko) 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
JP2007018588A (ja) 2005-07-06 2007-01-25 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法
JP4660324B2 (ja) 2005-09-06 2011-03-30 株式会社東芝 Ｆｂｃメモリ装置
US20070013007A1 (en) * 2005-07-15 2007-01-18 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
FR2889356A1 (fr) * 2005-07-26 2007-02-02 St Microelectronics Crolles 2 Cellule memoire a un transistor a corps isole a sensibilite de lecture amelioree
KR100673012B1 (ko) 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법
US7606066B2 (en) * 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
KR100663366B1 (ko) * 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
US7436706B2 (en) * 2005-10-31 2008-10-14 Gregory Allan Popoff Method and apparatus for varying the programming duration and/or voltage of an electrically floating body transistor, and memory cell array implementing same
KR100682537B1 (ko) * 2005-11-30 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR100660910B1 (ko) * 2006-01-09 2006-12-26 삼성전자주식회사 원통형 보조 게이트를 포함하는 커패시터리스 디램 및 그제조 방법
KR100699890B1 (ko) * 2006-01-10 2007-03-28 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
KR20080004710A (ko) 2006-07-06 2008-01-10 주성엔지니어링(주) 안테나 승강수단을 포함하는 기판처리장치
CN2938548Y (zh) * 2006-07-11 2007-08-22 中山大洋电机股份有限公司 一种吊扇电机
US7436724B2 (en) * 2006-08-04 2008-10-14 Sandisk Corporation Method and system for independent control of voltage and its temperature co-efficient in non-volatile memory devices
KR100885717B1 (ko) 2006-11-24 2009-02-27 삼성전자주식회사 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 동작 방법
KR101308046B1 (ko) 2006-12-22 2013-09-26 삼성전자주식회사 커패시터리스 동적 반도체 메모리 장치 및 이 장치의 동작방법
US7675771B2 (en) * 2006-11-24 2010-03-09 Samsung Electronics Co., Ltd. Capacitor-less DRAM circuit and method of operating the same
KR100861921B1 (ko) * 2007-05-11 2008-10-09 삼성전자주식회사 온도에 따라 슬루 레이트를 조절할 수 있는 소스 라인드라이버와 그 방법, 상기 소스 라인 드라이버를 구비하는디스플레이 장치
KR100912093B1 (ko) * 2007-05-18 2009-08-13 삼성전자주식회사 높은 온도 계수를 갖는 온도-비례 전류 생성회로, 상기온도-비례 전류 생성회로를 포함하는 디스플레이 장치 및그 방법
US20080303095A1 (en) * 2007-06-07 2008-12-11 Weize Xiong Varying mugfet width to adjust device characteristics
KR20090011886A (ko) * 2007-07-27 2009-02-02 삼성전자주식회사 커패시터리스 디램 및 그의 제조 및 동작방법
US7872840B1 (en) * 2007-08-17 2011-01-18 National Semiconductor Corporation Erase pin protection in EEPROM using active snapback ESD device with positive feedback and shutdown
KR20090075063A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이장치의 동작 방법
KR20100070158A (ko) * 2008-12-17 2010-06-25 삼성전자주식회사 커패시터가 없는 동작 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950025929A (ko) * 1994-02-28 1995-09-18 김주용 트랜지스터 제조방법
US20060014331A1 (en) * 2004-06-30 2006-01-19 Intel Corporation Floating-body DRAM in tri-gate technology
KR20060023496A (ko) * 2004-09-09 2006-03-14 삼성전자주식회사 바디-소스 접속을 갖는 모스 전계효과 트랜지스터 및 그제조방법
JP2007201240A (ja) * 2006-01-27 2007-08-09 Renesas Technology Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289488B2 (en) 2019-06-27 2022-03-29 Samsung Electronics Co., Ltd. Semiconductor memory device

Also Published As

Publication number Publication date
US20100159650A1 (en) 2010-06-24
KR20100070669A (ko) 2010-06-28
US8039325B2 (en) 2011-10-18

Similar Documents

Publication Publication Date Title
KR101442177B1 (ko) 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들
US7851859B2 (en) Single transistor memory device having source and drain insulating regions and method of fabricating the same
KR100663359B1 (ko) 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US7741673B2 (en) Floating body memory and method of fabricating the same
US8187940B2 (en) Method for fabricating semiconductor device
US8680588B2 (en) Field effect transistor with buried gate pattern
US7214987B2 (en) Semiconductor device having two different operation modes employing an asymmetrical buried insulating layer and method for fabricating the same
US20090173992A1 (en) Semiconductor device with improved performance characteristics
US8299517B2 (en) Semiconductor device employing transistor having recessed channel region and method of fabricating the same
JP2004214379A (ja) 半導体装置、ダイナミック型半導体記憶装置及び半導体装置の製造方法
JP2003332469A (ja) 不揮発性半導体記憶装置及びその製造方法
CN101546772A (zh) 包括电容器元件的半导体器件及其制造方法
JP4445353B2 (ja) 直接トンネル型半導体記憶装置の製造方法
JP2008166379A (ja) 半導体記憶装置及びその製造方法
US8063404B2 (en) Semiconductor memory device
US6274441B1 (en) Method of forming bitline diffusion halo under gate conductor ledge
JP2008288567A (ja) 半導体記憶装置およびその製造方法
US20090261459A1 (en) Semiconductor device having a floating body with increased size and method for manufacturing the same
US8198145B2 (en) Method of manufacturing semiconductor device over SOI substrate
JP2004273643A (ja) 半導体記憶装置およびその製造方法
US8183613B2 (en) Bipolar transistor for a memory array
US20080277741A1 (en) Semiconductor device and method for manufacturing the same
US20120256245A1 (en) Semiconductor device and method of manufacturing the same
JP2006269535A (ja) 半導体記憶装置および半導体記憶装置の製造方法
JP2013030562A (ja) 半導体装置

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20081218

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20130123

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20081218

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20140108

Patent event code: PE09021S01D

PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20140731

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20140912

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20140915

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20170901

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20180831

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20190830

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20200831

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20210825

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20220824

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20240823

Start annual number: 11

End annual number: 11