CN117939877A - 记忆体电路、动态随机存取记忆体及其操作方法 - Google Patents

Abstract

本发明提出一种记忆体电路、动态随机存取记忆体及其操作方法。动态随机存取记忆体包含储存二极管以及控制场效晶体管。储存二极管是由栅极浮接的场效晶体管所构成，栅极浮接的场效晶体管的两源极/漏极分别做为储存二极管的阴极与阳极。控制场效晶体管电性连接储存二极管的阴极或阳极。本发明的动态随机存取记忆体为无电容的一晶体管及一二极管的储存架构，其可以在前段工艺完全采用纯晶圆代工的场效晶体管技术制造，在后段工艺中既不需要额外的光罩，也不需要额外的材料和电容器布局，从而大大降低了成本和设计复杂性。

Description

记忆体电路、动态随机存取记忆体及其操作方法

技术领域

本发明是有关于一种储存电路及其操作方法，且特别是有关于一种记忆体电路、动态随机存取记忆体及其操作方法。

背景技术

随着摩尔定律的进展速度，各种嵌入式记忆体已经在代工厂中量产。在许多应用领域中，半导体记忆体广泛地运用在各类电子产品。

然而，由于在后段工艺(BEOL)中使用更多光罩的高深宽比的堆迭电容器技术的成本和难度增加，一晶体管及一电容器(1T1C)的嵌入式动态随机存取记忆体(eDRAM)已经停止了更先进工艺以后的开发。因此，基于上述原因，需要一种新的动态随机存取记忆体，以适应日益微小化的工艺。

发明内容

本发明提出一种记忆体电路、动态随机存取记忆体及其操作方法，改善先前技术的问题。

在本发明的一实施例中，本发明所提出的动态随机存取记忆体包含储存二极管以及控制场效晶体管。储存二极管是由栅极浮接的场效晶体管所构成，栅极浮接的场效晶体管的两源极/漏极分别做为储存二极管的阴极与阳极。控制场效晶体管电性连接储存二极管的阴极或阳极。

在本发明的一实施例中，控制场效晶体管包含第一栅极、第一源极/漏极区、第二源极/漏极区、第一通道区以及第一介电层区。第一源极/漏极区与第二源极/漏极区分别位于第一栅极的相对两侧，第一通道区位于第一源极/漏极区与第二源极/漏极区之间，第一介电层区位于第一栅极和第一通道区之间。

在本发明的一实施例中，控制场效晶体管与储存二极管共用第二源极/漏极区，储存二极管包含第二栅极、第二源极/漏极区、第三源极/漏极区、第二通道区以及第二介电层区。第二源极/漏极区与第三源极/漏极区分别位于第二栅极的相对两侧。第二通道区位于第二源极/漏极区与第三源极/漏极区之间，第二介电层区位于第二栅极和第二通道区之间。

在本发明的一实施例中，第三源极/漏极区电性连接选择线，第二栅极浮接。

在本发明的一实施例中，第一源极/漏极区电性连接位元线，第一栅极电性连接字元线。

在本发明的一实施例中，本发明所提出的记忆体电路包含多个记忆体单元，排列成阵列。每一记忆体单元包含动态随机存取记忆体，动态随机存取记忆体包含控制场效晶体管以及储存二极管。控制场效晶体管的栅极电性连接字元线，储存二极管是由栅极浮接的场效晶体管所构成，储存二极管的相对两端分别电性连接选择线与控制场效晶体管的一端，控制场效晶体管的另一端电性连接位元线。

在本发明的一实施例中，每一记忆体单元包含另一动态随机存取记忆体，该另一动态随机存取记忆体包含另一控制场效晶体管以及另一储存二极管。所述另一控制场效晶体管的栅极电性连接另一字元线，所述另一储存二极管是由另一栅极浮接的场效晶体管所构成，所述另一储存二极管的相对两端分别电性连接另一选择线与所述另一控制场效晶体管的一端，所述另一控制场效晶体管的另一端电性连接位元线，位元线位于上述选择线与所述另一选择线之间。

在本发明的一实施例中，本发明所提出的动态随机存取记忆体的操作方法，动态随机存取记忆体包含彼此串接的储存二极管与控制场效晶体管，储存二极管是由一栅极浮接的场效晶体管所构成，操作方法包含以下步骤：于写入动态随机存取记忆体时，对字元线施予控制电压，对位元线施予写入电压，对选择线施予零电压，其中控制场效晶体管的栅极电性连接字元线，储存二极管的相对两端分别电性连接选择线与控制场效晶体管的一端，控制场效晶体管的另一端电性连接位元线。

在本发明的一实施例中，控制电压导通控制场效晶体管，写入电压让储存二极管发生齐纳穿隧机制，使储存二极管储存电量。

在本发明的一实施例中，操作方法还包含：于刷新动态随机存取记忆体时，对字元线施予控制电压，对位元线施予写入电压，对选择线施予零电压。

在本发明的一实施例中，操作方法还包含：于读取动态随机存取记忆体时，对字元线施予控制电压，对选择线施予读取电压，通过位元线感测读出电流。

在本发明的一实施例中，读取电压的极性相反于写入电压的极性。

综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。本发明的动态随机存取记忆体为无电容的一晶体管及一二极管(1T1D)的嵌入式动态随机存取记忆体，其可以在前段工艺完全采用纯晶圆代工的场效晶体管技术制造，在后段工艺中既不需要额外的光罩，也不需要额外的材料和电容器布局，从而大大降低了成本和设计复杂性。

以下将以实施方式对上述的说明作详细的描述，并对本发明的技术方案提供更进一步的解释。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：

图1是依照本发明一实施例的一种动态随机存取记忆体的电路图；

图2是依照本发明一实施例的一种动态随机存取记忆体的立体架构图；

图3是依照本发明一实施例的一种动态随机存取记忆体的操作方法的能阶示意图；以及

图4是依照本发明一实施例的一种记忆体电路的电路图。

【符号说明】

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：

100、100’:动态随机存取记忆体

110、110’:储存二极管

111:第二栅极

112:第二介电层区

120、120’:控制场效晶体管

121:第一栅极

122:第一介电层区

201:第一源极/漏极区

202:第二源极/漏极区

203:第三源极/漏极区

221:第一通道区

222:第二通道区

301:初始阶段

302:写入阶段

303:保持阶段

304:读取阶段

400:记忆体电路

401、402、403:电路

410:记忆体单元

BL、BL₀～BL₃₁:位元线

e^-:电子

E_C:传导带

E_F:费米能阶

E_V:价带

h⁺:空穴

I_read:读出电流

SL、SL₀～SL₃₂:选择线

WL、WL₀～WL₆₃:字元线

具体实施方式

为了使本发明的叙述更加详尽与完备，可参照所附的附图及以下所述各种实施例，附图中相同的号码代表相同或相似的元件。另一方面，众所周知的元件与步骤并未描述于实施例中，以避免对本发明造成不必要的限制。

请参照图1，本发明的技术态样是一种动态随机存取记忆体(DRAM)100，其可应用在嵌入式动态随机存取记忆体(eDRAM)，或是广泛地运用在相关的技术环节。本技术态样的动态随机存取记忆体100可达到相当的技术进步，并具有产业上的广泛利用价值。以下将搭配图1来说明动态随机存取记忆体100的具体实施方式。

应了解到，动态随机存取记忆体100的多种实施方式搭配图1进行描述。于以下描述中，为了便于解释，进一步设定许多特定细节以提供一或多个实施方式的全面性阐述。然而，本技术可在没有这些特定细节的情况下实施。于其他举例中，为了有效描述这些实施方式，已知结构与装置以方块图形式显示。此处使用的“举例而言”的用语，以表示“作为例子、实例或例证”的意思。此处描述的作为“举例而言”的任何实施例，无须解读为较佳或优于其他实施例。

图1是依照本发明一实施例的一种动态随机存取记忆体100的方块图。如图1所示，动态随机存取记忆体100包含彼此串接的储存二极管110与控制场效晶体管120。在架构上，储存二极管110是由栅极浮接的场效晶体管所构成。借此，动态随机存取记忆体100为无电容的一晶体管及一二极管(1T1D)的eDRAM，其可以在前段工艺完全采用纯晶圆代工的场效晶体管技术制造，在BEOL中既不需要额外的光罩，也不需要额外的材料和电容器布局，从而大大降低了成本和设计复杂性。

于应用上，本发明的上述eDRAM技术缩短了晶片上静态随机存取记忆体(on-chipSRAM)/暂存器和双排记忆体模块上动态随机存取记忆体(on-DIMM DRAM)之间的延迟，以减少记忆体墙(memory-wall)并平衡成本和性能，从而实现广泛的可能应用。

实作上，举例而言，栅极浮接的场效晶体管可为栅极浮接的N型场效晶体管或栅极浮接的P型场效晶体管，控制场效晶体管120可为N型控制场效晶体管或P型控制场效晶体管。以下为了精简说明，皆以N型场效晶体管为例，本领域中具有通常知识者当知N型场效晶体管与P型控制场效晶体管的性质及电性差异，故不再赘述之。

于图1中，控制场效晶体管120的第一栅极121电性连接字元线WL，储存二极管110的相对两端分别电性连接选择线SL与控制场效晶体管120的一端，控制场效晶体管120的另一端电性连接位元线BL。

再者，应了解到，于实施方式与申请专利范围中，涉及“电性连接”的描述，其可泛指一元件通过其他元件而间接电气耦合至另一元件，或是一元件无须通过其他元件而直接电连结至另一元件。

关于储存二极管110的架构，在本发明的一些实施例中，储存二极管110是由栅极浮接的场效晶体管所构成，栅极浮接的场效晶体管的第二源极/漏极区202与第三源极/漏极区203分别做为储存二极管110的阳极与阴极，控制场效晶体管120电性连接储存二极管110的阴极或阳极，第二通道区222位于第二源极/漏极区202与第三源极/漏极区203之间，第二介电层区112位于第二栅极111和第二通道区222之间。实作上，举例而言，构成储存二极管110的栅极浮接的场效晶体管可为栅极浮接的N型场效晶体管，则第二源极/漏极区202做为储存二极管110的阳极，第三源极/漏极区203做为储存二极管110的阴极。

关于控制场效晶体管120的架构，在本发明的一些实施例中，控制场效晶体管120与储存二极管110共用第二源极/漏极区202。控制场效晶体管120的第一源极/漏极区201电性连接位元线BL，控制场效晶体管120的第二源极/漏极区202电性连接储存二极管110，第一通道区221位于第一源极/漏极区201与第二源极/漏极区202之间，第一介电层区122位于第一栅极121和第一通道区221之间。实作上，举例而言，控制场效晶体管120可为N型控制场效晶体管，N型控制场效晶体管的第一源极/漏极区201为漏极，N型控制场效晶体管的第二源极/漏极区202。

为了对上述动态随机存取记忆体100的整体架构做更进一步的阐述，请同时参照图1、图2，图2是依照本发明一实施例的一种动态随机存取记忆体100的立体架构图。如图2所示，第一源极/漏极区201与第二源极/漏极区202分别位于第一栅极121的相对两侧，第二源极/漏极区202与第三源极/漏极区203分别位于第二栅极111的相对两侧。控制场效晶体管120与储存二极管110共用第二源极/漏极区202。如图2所示，实作上，举例而言，控制场效晶体管120可为控制鳍式场效晶体管，储存二极管110可由栅极浮接的鳍式场效晶体管所构成，但本发明不以此为限。

需要说明的是，虽然这里可以使用术语“第一”、“第二”…等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一种元件与另一种元件区分开来。例如，在不脱离实施例的范围的情况下，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。

关于控制场效晶体管120的架构，在本发明的一些实施例中，控制场效晶体管120包含第一栅极121、第一源极/漏极区201、第二源极/漏极区202、间隙壁211与第一通道区221(如：三维鳍通道)。在架构上，间隙壁211分别位于第一栅极121的相对两侧，第一通道区221实体连接第一源极/漏极区201与第二源极/漏极区202。

关于储存二极管110的架构，在本发明的一些实施例中，储存二极管110包含第二栅极111、第二源极/漏极区202、第三源极/漏极区203、间隙壁212与第二通道区222(如：三维鳍通道)。在架构上，间隙壁212分别位于第二栅极111的相对两侧，第二通道区222实体连接第二源极/漏极区202与第三源极/漏极区203。

在本发明的一些实施例中，第三源极/漏极区203电性连接选择线SL，第二栅极111浮接，第一源极/漏极区201电性连接位元线BL，第一栅极121电性连接字元线WL。

关于动态随机存取记忆体100的操作方法，请同时参照图1～图3，图3是依照本发明一实施例的一种动态随机存取记忆体100的操作方法的能阶示意图。

于初始阶段301，动态随机存取记忆体100未被选择，对字元线WL、位元线BL以及选择线SL皆施予零电压。此时，传导带E_C、费米能阶E_F以及价带E_V皆处于稳定，通过控制场效晶体管120保持在截止状态，有效防止漏电流。

于写入阶段302，亦即于写入动态随机存取记忆体100时，对字元线WL施予控制电压，对位元线BL施予写入电压，对选择线SL施予零电压。控制电压导通控制场效晶体管120，写入电压让储存二极管110发生齐纳穿隧机制，使储存二极管110储存电量。

在本发明的一些实施例中，控制场效晶体管120可为N型场效晶体管，储存二极管110可由栅极浮接的N型场效晶体管所构成，第二源极/漏极区202为N++掺杂区(重掺杂区)，第二通道区222为P-掺杂区(轻掺杂区)，第三源极/漏极区203为N++掺杂区，以利于齐纳穿隧机制发生。于写入阶段302，控制电压(如：约+0.8V)导通控制场效晶体管120，当储存二极管110发生齐纳穿隧机制时，电子e^-被控制电压(如：约+0.8V)拉出，从而产生存储在第二通道区222(如：三维鳍通道)中的过量电荷(即，空穴h⁺)。

应了解到，本文中所使用的“约”、“大约”或“大致”是用以修饰任何可些微变化的数量，但这种些微变化并不会改变其本质。于实施方式中若无特别说明，则代表以“约”、“大约”或“大致”所修饰的数值的误差范围一般是容许在百分之二十以内，较佳地是于百分之十以内，而更佳地则是于百分之五以内。

于保持阶段303，电量(如：空穴h⁺)暂时性地储存于第二通道区222(如：三维鳍通道)中。在本发明的一些实施例中，可定期刷新动态随机存取记忆体100，其中刷新与写入给定的电压相同，对字元线WL施予上述控制电压，对位元线BL施予写入电压，对选择线SL施予零电压。应了解到，刷新操作意思是，在动态随机存取记忆体100内，所储存的信息会随着时间流逝，需要在预定时间内，定期地将信息重新写回动态随机存取记忆体100内以维持原有储存信息的电性，来防止动态随机存取记忆体100所储存的信息佚失。

于读取阶段304，亦即于读取动态随机存取记忆体100时，对字元线WL施予控制电压，对选择线SL施予读取电压，通过位元线BL感测读出电流I_read。

在本发明的一些实施例中，控制场效晶体管120可为N型场效晶体管，储存二极管110可由栅极浮接的N型场效晶体管所构成，第二源极/漏极区202为N++掺杂区(重掺杂区)，第二通道区222为P-掺杂区(轻掺杂区)，第三源极/漏极区203为N++掺杂区，换言之，第二、第三源极/漏极区202、203的掺杂浓度远大于第二通道区222的掺杂浓度。于读取阶段304，控制电压(如：约+0.8V)导通控制场效晶体管120，读取电压(如：约-0.2V)吸引空穴h⁺以形成读出电流I_read。

在本发明的一些实施例中，读取阶段304的读取电压的极性相反于写入阶段302的写入电压的极性，从而稳定地操作动态随机存取记忆体100的写入/读取。实作上，举例而言，储存二极管110可由栅极浮接的N型场效晶体管所构成，读取电压约为-0.2V，写入电压约为+0.8V。

为了对动态随机存取记忆体100所构成的一种阵列做更进一步的阐述，请参照图1～图4，图4是依照本发明一实施例的一种记忆体电路400的电路图。如图4所示，记忆体电路400包含多个记忆体单元410，排列成阵列，每一记忆体单元410的构造相同。以角落的记忆体单元410为例，其可包含动态随机存取记忆体100与动态随机存取记忆体100’。实作上，举例而言，图1的动态随机存取记忆体100与图4的动态随机存取记忆体100实质上相同，动态随机存取记忆体100与动态随机存取记忆体100’相互对衬。

于图4中，动态随机存取记忆体100包含控制场效晶体管120以及储存二极管110。控制场效晶体管120的栅极电性连接字元线WL₀，储存二极管110是由栅极浮接的场效晶体管所构成，储存二极管110的相对两端分别电性连接选择线SL₃₂与控制场效晶体管120的一端，控制场效晶体管120的另一端电性连接位元线BL₃₁。

相似地，于图4中，动态随机存取记忆体100’包含控制场效晶体管120’以及储存二极管110’。控制场效晶体管120’的栅极电性连接字元线WL₁，储存二极管110’是由栅极浮接的场效晶体管所构成，储存二极管110’的相对两端分别电性连接选择线SL₃₁与控制场效晶体管120’的一端，控制场效晶体管120’的另一端电性连接位元线BL₃₁，位元线BL₃₁位于选择线SL₃₂与选择线SL₃₁之间。

于图4中，选择线SL₀～SL₃₂电性连接电路401，字元线WL₀～WL₆₃电性连接电路402，位元线BL₀～BL₃₁电性连接电路403。在本发明的一些实施例中，电路401可包含选择线解码器、选择线驱动器以及控制器，电路402可包含字元线解码器以及控制器，电路403可包含位元线解码器、控制器以及感测放大器。实作上，举例而言，电路403中感测放大器可通过位元线BL₃₁感测读出电流。另外，举例而言，储存二极管110可由栅极浮接的N型场效晶体管所构成，则电路401的选择线驱动器为负电压选择线驱动器，从而提供读取电压(如：约-0.2V)。

于一实验例中，记忆体电路400由标准的鳍式晶体管设计，具有0.0242μm²的超小尺寸。动态随机存取记忆体100在0.8V写入电压时实现了短于7ns的写入；单核工作电压于约在400MHz时脉下在-0.2V读取电压时实现了短于7ns的读取。于保持阶段303，25℃下保留时间为116μs，75℃下保留时间为101μs。写入功率约为0.4μW/MHz，读取功率约为36.5nW/MHz。

综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。本发明的动态随机存取记忆体110、100’为无电容的一晶体管及一二极管(1T1D)的储存架构，其可以在前段工艺完全采用纯晶圆代工的场效晶体管技术制造，在后段工艺中既不需要额外的光罩，也不需要额外的材料和电容器布局，从而大大降低了成本和设计复杂性。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。

Claims (12)

1.一种动态随机存取记忆体，其特征在于，包含：

一储存二极管，其是由一栅极浮接的场效晶体管所构成，该栅极浮接的场效晶体管的两源极/漏极分别做为该储存二极管的一阴极与一阳极；以及

一控制场效晶体管，电性连接该储存二极管的该阴极或该阳极。

2.如权利要求1所述的动态随机存取记忆体，其特征在于，该控制场效晶体管包含：

一第一栅极；以及

一第一源极/漏极区与一第二源极/漏极区，分别位于该第一栅极的相对两侧；

一第一通道区，位于该第一源极/漏极区与该第二源极/漏极区之间；以及

一第一介电层区，位于该第一栅极和该第一通道区之间。

3.如权利要求2所述的动态随机存取记忆体，其特征在于，该控制场效晶体管与该储存二极管共用该第二源极/漏极区，该储存二极管包含：

一第二栅极；以及

一第二源极/漏极区与一第三源极/漏极区，分别位于该第二栅极的相对两侧；

一第二通道区，位于该第二源极/漏极区与该第三源极/漏极区之间；以及

一第二介电层区，位于该第二栅极和该第二通道区之间。

4.如权利要求3所述的动态随机存取记忆体，其特征在于，该第三源极/漏极区电性连接一选择线，该第二栅极浮接。

5.如权利要求2所述的动态随机存取记忆体，其特征在于，该第一源极/漏极区电性连接一位元线，该第一栅极电性连接一字元线。

6.一种记忆体电路，其特征在于，包含：

多个记忆体单元，排列成阵列，每一该记忆体单元包含一动态随机存取记忆体，该动态随机存取记忆体包含：

一控制场效晶体管，其一栅极电性连接一字元线；以及

一储存二极管，其是由一栅极浮接的场效晶体管所构成，该储存二极管的相对两端分别电性连接一选择线与该控制场效晶体管的一端，该控制场效晶体管的另一端电性连接一位元线。

7.如权利要求6所述的记忆体电路，其特征在于，每一该记忆体单元包含一另一动态随机存取记忆体，该另一动态随机存取记忆体包含：

一另一控制场效晶体管，其一栅极电性连接另一字元线；以及

一另一储存二极管，其是由另一栅极浮接的场效晶体管所构成，该另一储存二极管的相对两端分别电性连接另一选择线与该另一控制场效晶体管的一端，该另一控制场效晶体管的另一端电性连接该位元线。

8.一种动态随机存取记忆体的操作方法，其特征在于，该动态随机存取记忆体包含彼此串接的一储存二极管与一控制场效晶体管，该储存二极管是由一栅极浮接的场效晶体管所构成，该操作方法包含以下步骤：

于写入该动态随机存取记忆体时，对一字元线施予一控制电压，对一位元线施予一写入电压，对一选择线施予一零电压，其中该控制场效晶体管的一栅极电性连接该字元线，该储存二极管的相对两端分别电性连接该选择线与该控制场效晶体管的一端，该控制场效晶体管的另一端电性连接该位元线。

9.如权利要求8所述的操作方法，其特征在于，该控制电压导通该控制场效晶体管，该写入电压让该储存二极管发生齐纳穿隧机制，使该储存二极管储存电量。

10.如权利要求8所述的操作方法，其特征在于，还包含：

于刷新该动态随机存取记忆体时，对该字元线施予该控制电压，对该位元线施予该写入电压，对该选择线施予该零电压。

11.如权利要求8所述的操作方法，其特征在于，还包含：

于读取该动态随机存取记忆体时，对该字元线施予该控制电压，对该选择线施予一读取电压，通过该位元线感测一读出电流。

12.如权利要求11所述的操作方法，其特征在于，该读取电压的极性相反于该写入电压的极性。