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KR100653712B1 - 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는소자분리막이 배치된 반도체 장치들 및 그 형성방법들 - Google Patents

핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는소자분리막이 배치된 반도체 장치들 및 그 형성방법들 Download PDF

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KR100653712B1
KR100653712B1 KR1020050108796A KR20050108796A KR100653712B1 KR 100653712 B1 KR100653712 B1 KR 100653712B1 KR 1020050108796 A KR1020050108796 A KR 1020050108796A KR 20050108796 A KR20050108796 A KR 20050108796A KR 100653712 B1 KR100653712 B1 KR 100653712B1
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김용성
정태영
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삼성전자주식회사
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Abstract

핀펫(Fin-FET; Fin- Field Effect Transistor)에서 활성영역과 실질적으로 동일한 상면을 갖는 소자분리막이 배치된 반도체 장치들 및 그 형성방법들을 제공한다. 이 반도체 장치들 및 그 형성방법들은 활성영역들 사이를 지나는 게이트 패턴 아래에 활성영역과 실질적으로 동일한 상면을 갖는 소자분리막을 형성해서 핀펫의 전기적 특성을 향상시킬 수 있는 방안을 제시한다. 이를 위해서, 반도체 기판에 소자분리막이 배치된다. 상기 반도체 기판에 행 및 열 방향들을 따라서 이차원적으로 활성영역들이 배치된다. 상기 활성영역들은 소자분리막으로 둘러싸이도록 형성된다. 상기 소자분리막은 활성영역들 사이에 요철부들을 갖도록 배치된다. 상기 활성영역들을 가로지르고 그리고 요철부를 채우도록 소자분리막 상에 게이트 패턴들이 배치된다.
소자 분리막, 활성영역, 핀펫, 반도체 장치.

Description

핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는 소자분리막이 배치된 반도체 장치들 및 그 형성방법들{SEMICONDUCTOR DEVICES WITH A DEVICE ISOLATION LAYER HAVING A SUBSTANTIALLY SAME TOP SURFACE COMPARED WITH A TOP SURFACE OF AN ACTIVE REGION IN A FINFET AND METHODS OF FORMING THE SAME}
도 1 은 본 발명에 따른 반도체 장치를 보여주는 평면도이다.
도 2 는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라서 취한 반도체 장치의 단면도이다.
도 3 내지 5 및 도 10 은 각각이 본 발명의 일 실시예에 따른 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라서 취한 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 6 내지 도 9 및 도 11 은 각각이 본 발명의 다른 실시예에 따른 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라서 취한 반도체 장치의 형성방법을 설명하는 단면도들이다.
본 발명은 반도체 장치들 및 그 형성방법들에 관한 것으로써, 상세하게는, 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는 소자분리막이 배치된 반도체 장치들 및 그 형성방법들에 관한 것이다.
최근에, 반도체 장치는 서브 마이크론 이하의 디자인 룰을 가지고 전기적 특성을 향상시키기 위하여 핀펫(Fin-FET; Fin- Field Effect Transistor)들을 사용해서 제조되고 있다. 상기 핀펫들의 각각은 소자분리막 및 상기 소자분리막으로 둘러싸인 핀(Fin) 구조체의 활성영역을 포함한다. 상기 핀 구조체의 활성영역은 반도체 기판 내 소정영역을 부분적으로 식각해서 상대적으로 다른 소정영역을 소정영역으로부터 돌출시켜서 형성할 수 있다. 상기 소자분리막은 핀펫의 전류 구동 능력을 향상시키기 위해서 활성영역의 측벽을 부분적으로 노출시키도록 반도체 기판 상에배치될 수 있다.
또한, 상기 핀펫들의 각각은 소오스 및 드레인 영역들 그리고 게이트 패턴을 더 포함한다. 상기 게이트 패턴은 활성영역의 노출된 측벽을 덮도록 활성영역을 지나서 소자분리막 상에 배치될 수 있다. 이때에, 상기 게이트 패턴은 전기적으로 관련있는 활성영역 상에 배치된다. 상기 소오스 및 드레인 영역들은 게이트 패턴에 중첩하도록 활성영역에 형성될 수 있다.
그러나, 상기 반도체 장치는 복수개의 핀펫들을 사용해서 형성되기 때문에 상기 핀펫들의 개수와 동일한 게이트 패턴들을 가질 수 있다. 또한, 상기 게이트 패턴들은 설계 도안의 용이 및 제조공정의 단순화를 위해서 전기적으로 관련없는 활성영역들 사이를 지나가도록 형성될 수 있다. 즉, 상기 게이트 패턴들은 전기적으로 관련없는 활성영역들의 노출된 측벽을 덮도록 배치된다. 이를 통해서, 상기 게이트 패턴들은 전기적으로 관련없는 활성영역들 내 전기적 포텐셜을 증가시켜서 핀펫들의 전류 구동 능력을 저하시킬 수 있다.
상기 핀펫들을 형성하는 방법이 미국특허공개번호 US 2005/ 0153490 A1(US Patent Publication No. US 2005/ 0153490 A1)에 재만 윤(Jae-Man Yoon) 등에 의해 개시된 바 있다. 재만 윤(Jae-Man Yoon) 등에 따른 상기 방법은 활성영역들 및 그 영역을 둘러싸는 소자분리막을 반도체 기판에 형성하는 것을 포함한다. 상기 소자분리막은 활성영역들의 측벽을 부분적으로 노출시키도록 형성된다. 더우기 상기 소자분리막은 활성영역들 사이에서 상기 활성영역들의 측벽을 노출시킨다.
계속해서, 상기 방법은 활성영역들을 가로지르도록 소자분리막 상에 게이트 패턴들을 형성하는 것을 더 포함한다. 상기 게이트 패턴들은 전기적으로 관련 있는 활성영역들 및 전기적으로 관련없는 활성영역들 사이를 동시에 지나도록 형성된다. 이때에, 상기 게이트 패턴들은 전기적으로 관련없는 활성영역들 사이를 지나면서 상기 활성영역들의 노출된 측벽을 덮는다. 따라서, 상기 게이트 패턴들은 전기적으로 관련없는 활성영역들 내 국부적으로 전기적 포텐셜을 증가시켜서 핀펫들의 전기적 특성을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패턴 및 그 패턴과 전기적으로 관련없는 활성영역 사이의 전기적 포텐셜을 최소화하는데 적합하도록 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는 소자분리막이 배치된 반도체 장치들을 제공한다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 패턴 및 그 패턴과 전기적으로 관련없는 활성영역 사이의 전기적 포텐셜을 최소화시킬 수 있도록 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는 소자분리막이 배치된 반도체 장치들의 형성방법들을 제공한다.
상기 기술적 과제들은 구현하기 위해서, 본 발명은 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는 소자분리막이 배치된 반도체 장치 및 그 형성방법들을 제공한다.
이 반도체 장치는 반도체 기판 및 그 기판에 배치된 소자분리막을 포함한다. 상기 반도체 기판에 행 및 열 방향들을 따라서 이차원적으로 활성영역들이 배치된다. 상기 활성영역들은 소자분리막으로 둘러싸이도록 배치된다. 상기 소자분리막은 제 1 및 제 2 소자분리막들로 이루어진다. 상기 제 1 소자분리막은 행 방향으로 활성영역들 사이에 활성영역들과 실질적으로 동일한 상면을 갖는다. 상기 제 2 소자분리막은 행 및 열 방향들로 활성영역들 사이에 요철부들을 갖는다. 상기 활성영역들을 가로지르도록 행 방향을 따라서 소자분리막 상에 게이트 패턴들이 평행하게 배치된다. 상기 게이트 패턴들은 제 1 및 2 소자분리막들을 지나도록 배치된다.
상기 형성방법의 일 실시예는 반도체 기판을 준비하고 그리고 반도체 기판에 소자 분리 트랜치를 형성하는 것을 포함한다. 상기 소자 분리 트랜치는 활성영역들을 고립시키도록 형성된다. 상기 활성영역들은 행 및 열 방향들을 따라서 이차원적으로 형성된다. 상기 소자 분리 트랜치를 채우도록 제 1 및 제 2 소자분리막들을 형성한다. 상기 제 1 소자분리막은 행 방향으로 활성영역들 사이에 위치해서 활성영역들과 실질적으로 동일한 상면을 가지도록 형성된다. 상기 제 2 소자분리막은 행 및 열 방향들로 활성영역들 사이에 위치해서 요철부들을 가지도록 형성된다. 상기 활성영역들을 가로지르도록 제 1 및 제 2 소자분리막들 상에 게이트 패턴들을 형성한다.
상기 형성방법의 다른 실시예는 반도체 기판을 준비하고 그리고 반도체 기판 상에 예비 소자분리막을 형성하는 것을 포함한다. 상기 예비 소자분리막을 관통해서 반도체 기판을 노출시키는 소자 한정 트랜치들을 형성한다. 상기 소자 한정 트랜치들을 각각 채우도록 반도체 기판으로부터 돌출하는 활성영역들을 형성한다. 상기 활성영역들은 행 및 열 방향들을 따라서 이차원적으로 형성한다. 상기 활성영역들을 둘러싸도록 예비 소자분리막을 부분적으로 제거해서 제 1 및 제 2 소자분리막들을 형성한다. 상기 제 1 소자분리막은 행 방향으로 활성영역들 사이에 위치해서 활성영역들과 실질적으로 동일한 상면을 가지도록 형성된다. 상기 제 2 소자분리막은 행 및 열 방향으로 활성영역들 사이에 위치해서 요철부들을 가지도록 형성된다. 상기 활성영역들을 가로지르도록 제 1 및 제 2 소자분리막들 상에 게이트 패턴들을 형성한다.
본 발명의 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는 소자분리막이 배치된 반도체 장치들은 첨부된 참조도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 반도체 장치를 보여주는 평면도이고, 그리고 도 2 는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라서 취한 반도체 장치의 단면도이다.
도 1 및 도 2 를 참조하면, 본 발명의 반도체 장치(100)는 반도체 기판(5)에 배치된 제 1 및 제 2 소자분리막들(37, 39)을 포함한다. 상기 제 1 및 제 2 소자분리막들(37, 39)은 실리콘 옥사이드(SiO2)를 포함한다. 상기 제 1 및 제 2 소자분리막들(37, 39)은 활성영역(33)들을 둘러싸서 반도체 기판(5)의 소정영역에 배치된 소자분리막을 구성한다. 상기 활성영역(33)들은 반도체 기판(5)과 동일한 도전성을 갖는 단결정 실리콘 및 다결정 실리콘 중 선택된 하나이다. 상기 활성영역(33)들은 반도체 기판(5)에 행 및 열 방향들을 따라서 이차원적으로 배치된다.
한편, 상기 제 1 소자분리막(37)들은 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향)으로 활성영역(33)들 사이에 소정두께(T7)를 가지고 그리고 활성영역(33)들과 실질적으로 동일한 상면을 갖는다. 상기 제 2 소자분리막(39)들은 도 1 의 절단선들 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'(행 및 열 방향들)로 활성영역(33)들 사이에 요철부들(A, B)을 갖는다. 상기 제 2 소자분리막(39)들의 철부(B)들은 반도체 기판(5)으로부터 소자 분리막이 소정 두께(T5)만큼 돌출해서 형성된다. 그리고, 상기 제 2 소자분리막(39)들의 요부(A)들은 반도체 기판(5)으로부터 소자분리막이 소정두께(T6)만큼 돌출해서 철부(B)들 사이에 형성된다.
상기 활성영역(33)들을 가로지르고 그리고 도 1 의 절단선 Ⅱ-Ⅱ'(열 방향) 에 평행하도록 제 1 및 제 2 소자분리막들(37, 39) 상에 게이트 패턴(90)들이 배치 된다. 상기 게이트 패턴(90)들의 각각은 차례로 적층된 게이트 전극(83), 게이트 도전 패턴(86) 및 게이트 캡핑 패턴(89)을 포함한다. 상기 게이트 캡핑 패턴(89)은 실리콘 나이트라이드(Si3N4)이다. 상기 게이트 도전 패턴(86)은 차례로 적층된 타이타늄 나이트라이드(TiN) 및 텅스텐(W)이다. 그리고, 상기 게이트 전극(83)은 도핑된 폴리실리콘이다. 상기 게이트 패턴(90)들 아래에 게이트 절연 패턴(80)들이 배치된다. 상기 게이트 절연 패턴(80)들은 실리콘 옥사이드(SiO2)를 포함한다.
상기 게이트 패턴(90)들은 제 1 및 2 소자분리막들(37, 39)을 지나도록 배치된다. 이때에, 상기 제 2 소자분리막(39)들의 요부(A)들은 게이트 패턴(90)들로 각각 채워진다. 상기 제 2 소자분리막(39)들의 요부(A)들은 활성영역(33)들보다 낮게 위치한 상면을 갖는다. 그리고, 상기 제 2 소자분리막(39)들의 철부(B)들은 게이트 패턴(90)들 사이에 각각 위치하도록 배치된다. 상기 제 2 소자분리막(39)들의 철부(B)들은 제 1 소자분리막(37)들보다 높게 위치한 상면을 갖는다.
상기 활성영역(33)들은 제 1 및 제 2 불순물 영역들(94. 96)과 함께 그 불순물 영역들(94, 96) 사이에 채널 영역(95)들을 갖는다. 상기 채널 영역(95)들은 게이트 패턴(90)들 아래에 위치해서 도 1 의 절단선 Ⅱ-Ⅱ'(행 방향) 으로 제 2 소자분리막(39)들의 요부(A)들에 대응하도록 배치된다. 상기 제 1 및 제 2 불순물 영역들(94, 96)은 게이트 패턴(90)들과 중첩해서 도 1 의 절단선 Ⅱ-Ⅱ'(행 방향) 으로 제 2 소자분리막(39)들의 철부(B)들에 대응하도록 배치된다. 이때에, 상기 제 1 불순물 영역(94)들은 활성영역(33)들의 양 끝단들에 위치해서 제 1 및 제 2 소자분리 막들(37, 39)과 접한다. 상기 제 2 불순물 영역(96)들은 제 1 불순물 영역(94)들 사이에 위치해서 제 2 소자분리막(39)들과 접한다. 그리고, 상기 채널 영역(95)들은 제 2 소자분리막(39)들과 접한다.
이제, 본 발명의 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는 소자분리막이 배치된 반도체 장치들의 형성방법들을 설명하기로 한다.
도 3 내지 5 및 도 10 은 각각이 본 발명의 일 실시예에 따른 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라서 취한 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 1 및 도 3 을 참조하면, 반도체 기판(5) 상에 패드 막(10) 및 마스크 막(20)을 형성한다. 상기 마스크 막(20)은 실리콘 나이트라이드(Si3N4)를 사용해서 형성한다. 상기 마스크 막(20)은 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명하기 위해서 편의상 소정 두께(T1)로 형성하기로 한다. 상기 패드 막(10)은 실리콘 옥사이드(SiO2)를 사용해서 형성한다.
계속해서, 상기 마스크 막(20) 상에 행 및 열 방향들을 따라서 이차원적으로 포토레지스트 패턴(23)들을 형성한다. 상기 포토레지스트 패턴(23)들은 도 1 의 활성영역(33)들 상에 위치해서 활성영역(33)들을 한정한다. 따라서, 상기 포토레지스트 패턴(23)들은 도 1 의 절단선들 Ⅰ-Ⅰ'(행 방향) 및 Ⅲ-Ⅲ'(열 방향) 상에서만 나타날 수 있다. 왜냐하면, 상기 포토레지스트 패턴(23)들은 도 1 의 활성영역(33)들 사이를 지나는 도 1 의 절단선 Ⅱ-Ⅱ'(행 방향) 상에 형성되지 않기 때문이다.
도 1 및 도 4 를 참조하면, 상기 포토레지스트 패턴(23)들을 식각 마스크로 사용해서 마스크 막(20), 패드 막(10) 상에 차례로 식각공정을 수행한다. 상기 식각공정은 반도체 기판(5) 및 포토레지스트 패턴(23)들 사이에 차례로 적층된 패드 패턴(15)들 및 마스크 패턴(25)들을 형성하도록 수행된다. 그리고, 상기 패드 패턴(15)들 및 마스크 패턴(25)들은 반도체 기판(5)을 노출시키도록 형성된다.
계속해서, 상기 식각공정은 포토레지스트 패턴(23)들, 마스크 패턴(25)들 및 패드 패턴(15)들을 식각 마스크로 사용해서 반도체 기판(5)을 부분적으로 제거한다. 이를 통해서, 상기 식각공정은 마스크 패턴(25)들 사이에 소자 분리 트랜치(27) 그리고 마스크 패턴(25)들 아래에 도 1 과 같은 활성영역(33)들을 형성한다. 상기 활성영역(33)들은 도 1 절단선들 Ⅰ-Ⅰ'(행 방향) 및 Ⅲ-Ⅲ'(열 방향) 상에서 나타날 수 있다. 상기 소자 분리 트랜치(27)는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ'(행 방향) 및 Ⅲ-Ⅲ'(열 방향) 상에서 나타날 수 있다. 상기 소자 분리 트랜치(27)는 마스크 패턴(25)들의 상면으로부터 반도체 기판(5)을 향하도록 연장해서 소정깊이(D1) 및 소정폭(W)을 갖도록 형성된다. 상기 소자 분리 트랜치(27)를 형성한 후, 상기 반도체 기판(5)으로부터 포토레지스트 패턴(23)들을 제거한다.
상기 마스크 패턴(25)들 및 활성영역(33)들을 둘러싸서 소자 분리 트랜치(27)를 채우는 예비 소자분리막(35)을 형성한다. 상기 예비 소자분리막(35)은 실리콘 옥사이드(SiO2)를 포함해서 형성한다. 이때에, 상기 예비 소자분리막(35)은 마스크 패턴(25)들을 노출시키도록 소정두께(T2)만큼 형성한다. 상기 마스크 패턴(25) 들 및 예비 소자분리막(35)을 덮는 포토레지스트 막(40)을 형성한다. 상기 포토레지스트 막(40)은 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향)로 마스크 패턴(25)들 사이에서 예비 소자분리막(35)을 노출시키는 개구부(43)들을 가지도록 형성된다. 상기 개구부(43)들은 마스크 패턴(25)들과 중첩하는 것이 바람직하다.
도 1 및 도 5 를 참조하면, 상기 포토레지스트 막(40)을 식각 마스크 그리고 상기 마스크 패턴(25)들 및 패드 패턴(15)들을 식각 버퍼막으로 각각 사용해서 예비 소자분리막(35)을 부분적으로 제거하여 기준홀(46)들을 형성한다. 상기 기준홀(46)들은 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 상에서 활성영역(33)들의 측벽을 노출시키도록 형성된다. 상기 기준홀(46)들은 후속 공정을 고려해서 패드 패턴(15)들의 상면 상에 형성하는 것이 바람직하다. 이를 통해서, 상기 예비 소자분리막(35)은 기준홀(46)들을 통하여 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 상에서 제 1 소자 분리막(37)들을 갖는다.
상기 기준홀(46)들을 형성한 후, 상기 반도체 기판(5)으로부터 포토레지스트 막(40)을 제거한다. 상기 마스크 패턴(25)들의 상면을 노출시키도록 기준홀(46)들을 각각 채우는 매립 패턴(49)들을 형성한다. 상기 매립 패턴(49)들은 실리콘 나이트라이드(Si3N4) 및 폴리실리콘 중 선택된 하나를 사용해서 형성한다. 이때에, 상기 마스크 패턴(25)들은 매립 패턴(49)들을 형성하는 동안 평탄화되어서 소정두께(T4)를 가질 수 있다. 이를 통해서, 상기 매립 패턴(49)들 및 제 1 소자분리막(37)들은 기준홀(46)들 및 소자 분리 트랜치(27)들을 채워서 도 1 의 절단선 Ⅰ-Ⅰ'(행 방 향) 상에 소정 두께(T5)를 갖도록 형성된다.
다음으로, 상기 매립 패턴(49)들, 마스크 패턴(25)들 및 예비 소자분리막(35)을 덮는 포토레지스트 막(50)을 형성한다. 상기 포토레지스트 막(50)은 도 1 절단선 Ⅲ-Ⅲ'(열 방향) 에 평행하게 마스크 패턴(25)들 및 매립 패턴(49)들을 가로질러서 예비 소자분리막(35)을 노출시키는 개구부(53)들을 가지도록 형성된다. 상기 포토레지스트 막(50)을 식각 마스크 그리고 상기 매립 패턴(49)들 및 마스크 패턴(25)들을 식각 버퍼막으로 각각 사용해서 예비 소자분리막(35)을 부분적으로 제거하여 소자주변홀(56)들을 형성한다.
한편, 상기 소자주변홀(56)들은 기준 홀(46)들과 다르게 도 1 의 절단선들 Ⅱ-Ⅱ'(행 방향) 및 Ⅲ-Ⅲ'(열 방향) 를 따라서 활성영역(33)들의 다른 측벽을 노출시키도록 형성된다. 이를 통해서, 상기 소자주변홀(56)들은 제 1 소자분리막(37)들 이외의 나머지 예비 소자분리막(35)을 사용해서 제 2 소자분리막(39)들을 형성한다. 상기 제 2 소자분리막(39)은 도 1 의 절단선들 Ⅱ-Ⅱ'(행 방향) 및 Ⅲ-Ⅲ'(열 방향) 를 따라서 활성영역(33)들 사이에 위치해서 요철부들(A, B)을 가지도록 형성된다. 상기 제 1 및 제 2 소자분리막들(37, 39)은 소자 분리 트랜치(27) 내 소자분리막을 형성한다. 이때에, 상기 제 2 소자분리막(39)들의 철부(B)들은 반도체 기판(5)으로부터 소자 분리막이 소정두께(T5)만큼 돌출해서 형성된다. 그리고, 상기 제 2 소자분리막(39)들의 요부(A)들은 반도체 기판(5)으로부터 소자분리막이 소정두께(T6)만큼 돌출해서 철부(B)들 사이에 형성된다.
도 1 및 도 10 을 참조하면, 상기 반도체 기판(5)으로부터 포토레지스트 막 (50), 마스크 패턴(25)들, 매립 패턴(49)들 및 패드 패턴(15)들을 제거한다. 계속해서, 상기 반도체 기판(5) 상에 게이트 절연 패턴(80)들을 형성한다. 상기 게이트 절연 패턴(80)들은 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 를 따라서 활성영역(33)들 상에 형성된다. 상기 게이트 절연 패턴(80)들은 실리콘 옥사이드를 포함해서 형성된다. 상기 게이트 절연 패턴(80)들, 제 1 및 제 2 소자분리막들(37, 39) 상에 게이트 패턴(90)들을 형성한다.
한편, 상기 게이트 패턴(90)들의 각각은 차례로 적층된 게이트 전극(83), 게이트 도전 패턴(86) 및 게이트 캡핑 패턴(89)을 사용해서 형성된다. 상기 게이트 캡핑 패턴(89)은 실리콘 나이트라이드를 사용해서 형성한다. 상기 게이트 도전 패턴(86)은 차례로 적층된 타이타늄 나이트라이드(TiN) 및 텅스텐(W)을 사용해서 형성한다. 그리고, 상기 게이트 전극(83)은 도핑된 폴리실리콘을 사용해서 형성한다. 이르 통해서, 상기 게이트 패턴(90)들은 전기적으로 관련 있는 활성영역(33)들을 도 1 의 절단선 Ⅲ-Ⅲ'(열 방향) 에 평행하게 지나고 그리고 동시에 전기적으로 관련없는 활성영역(33)들 사이를 도 1 의 절단선 Ⅲ-Ⅲ'(열 방향) 에 평행하게 지나도록 형성된다.
상기 게이트 패턴(90)들을 형성하는 동안, 도 5 의 제 1 소자분리막(37)들은 반도체 제조 공정들을 통하여 부분적으로 제거되어서 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 으로 활성영역(33)들과 실질적으로 동일한 상면을 가지도록 형성된다. 이때에, 상기 활성영역(33) 및 제 1 소자분리막(37)들은 소정두께(T7)를 갖도록 형성된다. 더불어서, 도 5 의 제 2 소자분리막(39)들은 반도체 제조 공정들을 통하여 부분적 으로 제거되나 도 1 의 절단선들 Ⅱ-Ⅱ'(행 방향) 및 Ⅲ-Ⅲ'(열 방향) 으로 계속해서 요철부들(A, B)을 갖도록 형성된다.
상기 게이트 패턴(90)들을 형성한 후, 상기 제 2 소자분리막(39)들의 철부(B)들은 게이트 패턴(90)들 사이에 각각 위치하도록 형성된다. 상기 제 2 소자분리막(39)들의 철부(B)들은 제 1 소자분리막(37)들보다 높게 위치한 상면을 갖도록 형성된다. 또한, 상기 제 2 소자분리막(39)의 요부(A)들은 게이트 패턴(90)들로 각각 채워지도록 형성된다. 즉, 상기 게이트 패턴(90)들은 제 2 소자분리막(39) 내 소자주변홀(56)들을 채워서 활성영역(33)들을 가로지르도록 형성된다. 상기 제 2 소자분리막(39)들의 요부(A)들은 활성영역(33)들보다 낮게 위치한 상면을 갖도록 형성된다.
계속해서, 상기 게이트 패턴(90)들의 측벽에 게이트 스페이서(93)들을 형성한다. 상기 게이트 스페이서(93)들은 실리콘 나이트라이드를 사용해서 형성한다. 상기 게이트 스페이서(93)들 및 게이트 패턴(90)들을 마스크로 사용해서 활성영역(33)들에 제 1 및 제 2 불순물 영역들(94, 96)을 형성한다. 상기 제 1 및 제 2 불순물 영역(94, 96)들은 채널 영역(95)들을 한정하도록 형성된다. 이때에, 상기 채널 영역(95)들은 게이트 패턴(90)들 아래에 위치해서 제 2 소자분리막(39)들의 요부(A)들에 대응하도록 형성된다. 상기 채널 영역(95)들은 도 1 의 절단선 Ⅱ-Ⅱ'(행 방향) 에서 제 2 소자분리막(39)들과 접한다.
더우기, 상기 제 1 및 제 2 불순물 영역들(94, 96)은 활성영역(33)들에 위치해서 게이트 패턴(90)들과 중첩하고 그리고 제 2 소자분리막(39)들의 철부(B)들에 대응하도록 형성된다. 상기 제 1 불순물 영역(94)들은 활성영역(33)들의 양 끝단들에 위치해서 도 1 의 절단선 Ⅱ-Ⅱ'(행 방향) 에서 제 1 및 제 2 소자분리막들(37, 39)과 접한다. 상기 제 2 불순물 영역(96)들은 제 1 불순물 영역(94)들 사이에 위치하여 도 1 의 절단선 Ⅱ-Ⅱ'(행 방향) 에서 제 2 소자분리막(39)들과 접한다.
결론적으로, 본 발명의 일 실시예에 따르면, 상기 게이트 패턴(90)들은 핀 구조체의 활성영역(33)들, 소오스/ 드레인 영역들과 함께 반도체 장치(100) 내 핀펫(Fin-FET; Fin- Field Effect Transistor)들을 형성한다. 이때에, 상기 게이트 패턴(90)들이 전기적으로 관련없는 활성영역(33)들 사이를 도 1 의 절단선 Ⅲ-Ⅲ'(열 방향) 에 평행하게 지나도록 배치되는 경우에, 상기 게이트 패턴(90)들은 반도체 장치가 구동하는 동안 제 1 소자분리막(37)들을 사용해서 제 1 불순물 영역(94)들 및 반도체 기판(5)에 주는 전기적 포텐셜의 영향을 최소화할 수 있다.
도 6 내지 도 9 및 도 11 은 각각이 본 발명의 다른 실시예에 따른 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라서 취한 반도체 장치의 형성방법을 설명하는 단면도들이다.
이때에, 도 6 내지 도 9 및 도 11 은 본 발명의 일 실시예와 동일한 물질 또는 구성요소에 대해서 동일한 참조 부호를 갖기로 한다.
도 1 및 도 6 을 참조하면, 반도체 기판(5) 상에 예비 소자분리막(35)을 형성한다. 상기 예비 소자분리막(35)은 도 5 의 소자 분리 트랜치(27) 내 제 1 소자분리막(37)의 두께(T3) 및 매립 패턴(49)의 두께(T4)를 합한 소정두께(T5)만큼 형성한다. 이는 반도체 제조 공정의 단순화를 꾀하기 위함이다. 상기 예비 소자분리 막(35)은 실리콘 옥사이드(SiO2)를 포함해서 형성된다.
계속해서, 상기 예비 소자분리막(35) 상에 행 및 열 방향들을 따라서 이차원적으로 포토레지스트 막(60)을 형성한다. 상기 포토레지스트 막(60)은 도 1 의 활성영역(33)들을 정의하는 개구부(62)들을 갖도록 형성된다. 따라서, 상기 포토레지스트 막(60)은 도 1 의 절단선들 Ⅰ-Ⅰ'(행 방향), Ⅱ-Ⅱ'(행 방향) 및 Ⅲ-Ⅲ'(열 방향) 상에서 나타날 수 있다. 왜냐하면, 상기 포토레지스트 막(60)은 개구부(62)들을 통해서 예비 소자분리막(35)을 부분적으로 노출시키기 때문이다.
도 1 및 도 7 을 참조하면, 상기 포토레지스트 막(60)을 식각 마스크로 사용해서 예비 소자분리막(35) 상에 식각공정을 수행한다. 상기 식각공정은 예비 소자분리막(35)을 소정깊이(D2)만큼 제거해서 반도체 기판(5)을 노출시키는 소자 한정 트랜치(64)들을 형성하도록 수행된다. 상기 소자 한정 트랜치(64)들은 포토레지스트 막(60) 내 개구부(62)들과 동일 개수로 형성된다. 상기 소자 한정 트랜치(64)들은 형성한 후, 상기 반도체 기판(5)으로부터 포토레지스트 막(60)을 제거한다.
계속해서, 상기 예비 소자분리막(35)을 마스크로 사용해서 소자 한정 트랜치(64)들을 통하여 반도체 기판(5) 상에 선택적 에피 성장 공정을 수행한다. 상기 선택적 에피 성장 공정은 반도체 기판(5)을 씨드(Seed)로 사용해서 소자 한정 트랜치(64)들 내 에피막(30)들을 각각 형성시킨다. 상기 에피막(30)들은 예비 소자분리막(35)의 상면을 노출시키도록 형성될 수 있다. 상기 에피막(30)들은 도 1 의 활성영역(33)들과 각각 대응하도록 형성된다. 따라서, 상기 에피막(30)은 이후로 활성영 역(33)이라 일컫는다.
한편, 상기 활성영역(33)들은 반도체 기판(5)과 동일한 도전성을 갖는 단결정 실리콘 및 다결정 실리콘 중 선택된 하나를 사용해서 형성된다. 상기 활성영역(33)들은 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 상에서 소정폭(W)의 예비 소자분리막(35)으로 고립되도록 형성된다. 상기 활성영역(33)들은 도 1 절단선 Ⅲ-Ⅲ'(열 방향) 상에서 나타날 수 있다. 그리고, 상기 소자 한정 트랜치(64)들는 도 1 의 절단선들 Ⅰ-Ⅰ'(행 방향) 및 Ⅲ-Ⅲ'(열 방향) 상에서 나타날 수 있다.
이어서, 상기 예비 소자분리막(35) 및 활성영역(33)들을 덮는 포토레지스트 막(40)을 형성한다. 상기 포토레지스트 막(40)은 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 상의 활성영역(33)들 사이에서 예비 소자분리막(35)을 노출시키는 개구부(43)들을 가지도록 형성된다. 상기 개구부(43)들은 활성영역(33)들과 중첩하는 것이 바람직하다. 상기 포토레지스트 막(40)을 식각 마스크로 사용해서 예비 소자분리막(35)을 부분적으로 제거하여 기준홀(68)들을 형성한다.
상기 기준홀(68)들은 도 5 의 기준홀(46)들과 유사하게 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 상에서 활성영역(33)들의 측벽을 노출시키도록 형성된다. 이를 통해서, 상기 예비 소자분리막(35)은 기준홀(68)들을 통하여 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 상에서 제 1 소자분리막(37)을 갖는다. 상기 제 1 소자분리막(37)은 도 5 와 동일하게 소정두께(T3)를 갖도록 형성하는 것이 바람직하다.
도 1 및 도 8 을 참조하면, 상기 기준홀(68)들을 형성한 후, 상기 반도체 기판(5)으로부터 포토레지스트 막(40)을 제거한다. 계속해서, 상기 예비 소자분리막 (35) 및 제 1 소자분리막(37)들을 식각 버퍼막으로 사용해서 기준홀(68)들의 밑면에 이를 때까지 활성영역(33)들을 식각한다. 이때에, 상기 활성영역(33)들 및 제 1 소자분리막(37)들은 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 상에서 실질적으로 동일한 위치의 상면을 갖도록 형성된다. 상기 제 1 소자분리막(37)들 및 활성영역(33)들은 소정두께(T3)를갖도록 형성된다.
한편, 상기 활성영역(33)들 및 제 1 소자분리막(37)들은 도 1 의 절단선 Ⅲ-Ⅲ'(열 방향) 상에서 서로 다른 상면들을 갖도록 형성된다. 이는 도 1 의 절단선 Ⅱ-Ⅱ'(행 방향) 상의 예비 소자분리막(35)이 활성영역(33)들 및 제 1 소자분리막(37)을 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 을 따라서 둘러싸고 있슴을 암시한다.
도 1 및 도 9 를 참조하면, 상기 활성영역(33)들 상에 희생막(70)을 형성한다. 상기 예비 소자분리막(35)의 상면을 노출시키고 그리고 기준홀(68)들 및 활성영역(33)들을 덮도록 희생막(70) 상에 매립 보호 패턴(75)들을 형성한다. 상기 매립 보호 패턴(75)들은 실리콘 나이트라이드(Si3N4) 및 폴리실리콘 중 선택된 하나를 사용해서 형성된다. 이때에, 상기 매립 보호 패턴(75)들은 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 를 따라 배치되어서 예비 소자분리막(35)으로 둘러싸여지도록 형성된다. 상기 매립 보호 패턴(75)들은 도 5 의 매립 패턴(49)들과 동일하게 소정두께(T4)로 형성하는 것이 바람직하다.
상기 매립 보호 패턴(75)들 및 예비 소자 분리막(35)을 덮는 포토레지스트 막(50)을 형성한다. 상기 포토레지스트 막(50)은 도 1 의 절단선 Ⅲ-Ⅲ'(열 방향) 에 평행하게 매립 보호 패턴(75)들을 가로질러서 예비 소자분리막(35)을 노출시키는 개구부(53)들을 가지도록 형성된다. 상기 포토레지스트 막(50) 및 매립 보호 패턴(75)들을 식각 마스크 및 식각 버퍼막으로 각각 사용해서 예비 소자분리막(35)을 부분적으로 제거하여 소자주변홀(56)들을 형성하다.
한편, 상기 소자주변홀(56)들은 기준 홀(68)들과 다르게 도 1 의 절단선들 Ⅱ-Ⅱ'(행 방향) 및 Ⅲ-Ⅲ'(열 방향) 를 따라서 활성영역(33)들의 다른 측벽을 노출시키도록 형성된다. 이를 통해서, 상기 소자주변홀(56)들은 제 1 소자분리막(37)들 이외의 나머지 예비 소자분리막(35)을 사용해서 제 2 소자분리막(39)들을 형성한다. 상기 제 2 소자분리막(39)은 도 1 의 절단선들 Ⅱ-Ⅱ'(행 방향) 및 Ⅲ-Ⅲ'(열 방향) 를 따라서 활성영역(33)들 사이에 위치해서 요철부들(A, B)을 가지도록 형성된다. 상기 제 1 및 제 2 소자분리막(37, 39)들은 반도체 기판(5) 상에 소자분리막을 형성한다. 이때에, 상기 제 2 소자분리막(39)들의 철부(B)들은 반도체 기판(5)으로부터 소자 분리막이 소정 두께(T5)만큼 돌출되어서 형성된다. 그리고, 상기 제 2 소자분리막(39)들의 요부(A)들은 반도체 기판(5)으로부터 소자분리막이 소정두께(T6)만큼 돌출되어서 철부(B)들 사이에 형성된다.
도 1 및 도 11 을 참조하면, 상기 반도체 기판(5)으로부터 포토레지스트 막(53), 매립 보호 패턴(75)들 및 희생막(70)을 제거한다. 상기 반도체 기판(5) 상에 게이트 절연 패턴(80)들을 형성한다. 상기 게이트 절연 패턴(80)들은 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 을 따라서 활성영역(33)들 상에 형성한다. 상기 게이트 절연 패턴(80)들은 실리콘 옥사이드를 포함해서 형성한다. 상기 게이트 절연 패턴(80) 들, 제 1 및 제 2 소자분리막들(37, 39) 상에 게이트 패턴(90)들을 형성한다.
한편, 상기 게이트 패턴(90)들의 각각은 차례로 적층된 게이트 전극(83), 게이트 도전 패턴(86) 및 게이트 캡핑 패턴(89)을 사용해서 형성된다. 상기 게이트 캡핑 패턴(89)은 실리콘 나이트라이드를 사용해서 형성된다. 상기 게이트 도전 패턴(86)은 차례로 적층된 타이타늄 나이트라이드(TiN) 및 텅스텐(W)을 사용해서 형성된다. 그리고, 상기 게이트 전극(83)은 도핑된 폴리실리콘을 사용해서 형성된다. 이를 통해서, 상기 게이트 패턴(90)들은 전기적으로 관련 있는 활성영역(33)들을 도 1 의 절단선 Ⅲ-Ⅲ'(열 방향) 에 평행하게 지나고 그리고 동시에 전기적으로 관련없는 활성영역(33)들 사이를 도 1 의 절단선 Ⅲ-Ⅲ'(열 방향) 에 평행하게 지나도록 형성된다.
상기 게이트 패턴(90)들을 형성하는 동안, 도 9 의 제 1 소자분리막(37)들은 반도체 제조 공정들을 통하여 부분적으로 제거되어서 도 1 의 절단선 Ⅰ-Ⅰ'(행 방향) 으로 활성영역(33)들과 실질적으로 동일한 상면을 가지도록 형성된다. 이때에, 상기 활성영역(33)들 및 제 1 소자분리막(37)들은 소정두께(T7)를 갖도록 형성된다. 상기 제 1 소자분리막(37)들은 활성영역(33)들보다 높게 위치한 상면을 가질 수 있다. 더불어서, 도 9 의 제 2 소자분리막(39)들은 반도체 제조 공정들을 통하여 부분적으로 제거되나 도 1 의 절단선들 Ⅱ-Ⅱ'(행 방향) 및 Ⅲ-Ⅲ'(열 방향) 로 계속해서 요철부들(A, B)을 갖도록 형성된다.
상기 게이트 패턴(90)들을 형성한 후, 상기 제 2 소자분리막(39)들의 철부(B)들은 게이트 패턴(90)들 사이에 각각 위치하도록 형성된다. 상기 제 2 소자분리 막(39)들의 철부(B)들은 제 1 소자분리막(37)들보다 높게 위치한 상면을 갖도록 형성된다. 또한, 상기 제 2 소자분리막(39)의 요부(A)들은 게이트 패턴(90)들로 각각 채워지도록 형성된다. 즉, 상기 게이트 패턴(90)들은 제 2 소자분리막(39) 내 소자주변홀(56)들을 채워서 활성영역(33)들을 가로지르도록 형성된다. 상기 제 2 소자분리막(39)들의 요부(B)들은 활성영역(33)들보다 낮게 위치한 상면을 갖도록 형성된다.
계속해서, 상기 게이트 패턴(90)들의 측벽에 게이트 스페이서(93)들을 형성한다. 상기 게이트 스페이서(93)들은 실리콘 나이트라이드를 사용해서 형성한다. 상기 게이트 스페이서(93)들 및 게이트 패턴(90)들을 마스크로 사용해서 활성영역(33)들에 제 1 및 제 2 불순물 영역들(94, 96)을 형성한다. 상기 제 1 및 제 2 불순물 영역들(94, 96)은 채널 영역(95)들을 한정하도록 형성된다. 이때에, 상기 채널 영역(95)들은 게이트 패턴(90)들 아래에 위치해서 제 2 소자분리막(39)들의 요부(A)들에 대응하도록 형성된다. 상기 채널 영역(95)들은 도 1 의 절단선 Ⅱ-Ⅱ'(행 방향) 에서 제 2 소자분리막(39)들과 접한다.
더우기, 상기 제 1 및 제 2 불순물 영역들(94, 96)은 활성영역(33)들에 위치해서 게이트 패턴(90)들과 중첩하고 그리고 제 2 소자분리막(39)들의 철부(B)들에 대응하도록 형성된다. 상기 제 1 불순물 영역(94)들은 활성영역(33)들의 양 끝단들에 위치해서 도 1 의 절단선 Ⅱ-Ⅱ'(행 방향) 에서 제 1 및 제 2 소자분리막들(37, 39)과 접한다. 상기 제 2 불순물 영역(96)들은 제 1 불순물 영역(94)들 사이에 위치하여 도 1 의 절단선 Ⅱ-Ⅱ'(행 방향) 에서 제 2 소자분리막(39)들과 접한다.
결론적으로, 본 발명의 다른 실시예에 따르면, 상기 게이트 패턴(90)들은 핀 구조체의 활성영역(33)들과 함께 반도체 장치(100) 내 핀펫(Fin-FET; Fin- Field Effect Transistor)들을 형성한다.
상술한 바와 같이, 본 발명은 게이트 패턴 및 그 패턴과 전기적으로 관련없는 활성영역 사이의 전기적 포텐셜을 최소화하는데 적합하도록 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는 소자분리막이 배치된 반도체 장치들 및 그의 형성방법들을 제공한다. 이를 통해서, 본 발명은 제 1 소자분리막을 사용해서 반도체 장치 내 핀펫들의 전류 구동 능력을 향상시킬 수 있다.

Claims (46)

  1. 반도체 기판;
    상기 반도체 기판에 배치된 소자분리막;
    상기 반도체 기판에 행 및 열 방향들을 따라서 이차원적으로 배치되되, 그들은 상기 소자분리막으로 둘러싸인 활성영역들;
    상기 활성영역들을 가로지르고 그리고 상기 열 방향에 평행하도록 상기 소자분리막 상에 배치된 게이트 패턴들을 포함하되,
    상기 소자분리막은 상기 행 방향으로 상기 활성영역들 사이에 상기 활성영역들과 실질적으로 동일한 상면을 갖는 제 1 소자분리막들 그리고 상기 행 및 열 방향들로 상기 활성영역들 사이에 요철부들을 갖는 제 2 소자분리막들로 이루어지고, 상기 게이트 패턴들은 상기 제 1 및 2 소자분리막들을 지나도록 배치되는 것이 특징인 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 소자분리막들의 상기 요부들은 상기 게이트 패턴들로 각각 채워지는 것이 특징인 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 2 소자분리막들의 상기 요부들은 상기 활성영역보다 낮게 위치한 상 면을 갖는 것이 특징인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 소자분리막들의 상기 철부들은 상기 게이트 패턴들 사이에 각각 위치하도록 배치되는 것이 특징인 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 2 소자분리막들의 상기 철부들은 상기 제 1 소자분리막들보다 높게 위치한 상면을 갖는 것이 특징인 반도체 장치.
  6. 제 1 항에 있어서,
    상기 소자분리막은 실리콘 옥사이드(SiO2)를 포함하는 것이 특징인 반도체 장치.
  7. 제 1 항에 있어서,
    상기 활성영역들은 제 1 및 제 2 불순물 영역들과 함께 그 불순물 영역들 사이에 채널 영역들을 포함하되,
    상기 채널 영역들은 상기 게이트 패턴들 아래에 위치해서 상기 제 2 소자분리막들의 상기 요부들에 대응하도록 배치되고, 상기 제 1 및 제 2 불순물 영역들은 상기 게이트 패턴들과 중첩해서 상기 제 2 소자분리막들의 상기 철부들에 대응하도록 배치되는 것이 특징인 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 불순물 영역들은 상기 활성영역들의 양 끝단들에 위치해서 상기 제 1 및 제 2 소자분리막들과 접하는 것이 특징인 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 불순물 영역들은 상기 제 1 불순물 영역들 사이에 위치해서 상기 제 2 소자분리막들과 접하는 것이 특징인 반도체 장치.
  10. 제 9 항에 있어서,
    상기 채널 영역들은 상기 제 2 소자분리막들과 접하는 것이 특징인 반도체 장치.
  11. 제 7 항에 있어서,
    상기 활성영역들은 상기 반도체 기판과 동일한 도전성을 갖는 단결정 실리콘 및 다결정 실리콘 중 선택된 하나인 것이 특징인 반도체 장치.
  12. 제 7 항에 있어서,
    상기 게이트 패턴들의 각각은 차례로 적층된 게이트 전극, 게이트 도전 패턴 및 게이트 캡핑막을 포함하는 것이 특징인 반도체 장치.
  13. 반도체 기판을 준비하고,
    상기 반도체 기판에 소자 분리 트랜치를 형성하되, 상기 소자 분리 트랜치는 활성영역들을 고립시키도록 형성되고,
    상기 소자 분리 트랜치를 채우도록 제 1 및 제 2 소자분리막들을 형성하고,
    상기 활성영역들을 가로지르도록 상기 제 1 및 제 2 소자분리막들 상에 게이트 패턴들을 형성하는 것을 포함하되,
    상기 활성영역들은 행 및 열 방향들을 따라서 이차원적으로 형성되고, 상기 제 1 소자분리막은 상기 행 방향으로 상기 활성영역들 사이에 위치해서 상기 활성영역들과 실질적으로 동일한 상면을 가지도록 형성되고, 상기 제 2 소자분리막은 상기 행 및 열 방향들로 상기 활성영역들 사이에 위치해서 요철부들을 가지도록 형성되는 것이 특징인 반도체 장치의 형성방법.
  14. 제 13 항에 있어서,
    상기 활성영역들을 형성하는 것은,
    상기 반도체 기판 상에 마스크 패턴들을 형성하되, 상기 마스크 패턴들은 상기 활성영역들을 각각 한정하도록 형성되고,
    상기 마스크 패턴들을 식각 마스크로 사용해서 상기 반도체 기판 상에 식각 공정을 수행하는 것을 포함하되,
    상기 식각 공정은 상기 반도체 기판을 부분적으로 제거하는 것이 특징인 반도체 장치의 형성방법.
  15. 제 14 항에 있어서,
    상기 마스크 패턴들은 실리콘 나이트라이드(Si3N4)를 사용해서 형성하는 것이 특징인 반도체 장치의 형성방법.
  16. 제 14 항에 있어서,
    상기 제 1 소자분리막들을 형성하는 것은,
    상기 마스크 패턴들 및 상기 활성영역들을 둘러싸도록 상기 소자 분리 트랜치를 채우는 예비 소자분리막을 형성하고,
    상기 마스크 패턴들 및 상기 예비 소자분리막을 덮는 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 행 방향으로 상기 마스크 패턴들 사이에서 상기 예비 소자분리막을 노출시키는 개구부들을 가지도록 형성되고,
    상기 포토레지스트 막 및 상기 마스크 패턴들을 식각 마스크 및 식각 버퍼막으로 각각 사용해서 상기 예비 소자분리막을 부분적으로 제거하여 상기 활성영역들의 측벽을 노출시키는 기준홀들을 형성하고,
    상기 반도체 기판으로부터 상기 포토레지스트 막을 제거하는 것을 포함하되,
    상기 개구부들은 상기 마스크 패턴들과 중첩하는 것이 특징인 반도체 장치의 형성방법.
  17. 제 16 항에 있어서,
    상기 예비 소자분리막은 실리콘 옥사이드(SiO2)를 포함해서 형성하는 것이 특징인 반도체 장치의 형성방법.
  18. 제 16 항에 있어서,
    상기 제 2 소자분리막을 형성하는 것은,
    상기 마스크 패턴들의 상면을 노출시키도록 상기 기준홀들을 각각 채우는 매립 패턴들을 형성하고,
    상기 매립 패턴들, 상기 마스크 패턴들 및 상기 예비 소자분리막을 덮는 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 열 방향에 평행하게 상기 마스크 패턴들 및 상기 매립 패턴들을 가로질러서 상기 예비 소자분리막을 노출시키는 개구부들을 가지도록 형성되고,
    상기 포토레지스트 막을 식각 마스크로 사용하고 그리고 상기 매립 패턴들 및 상기 마스크 패턴들을 식각 버퍼막으로 사용해서 상기 예비 소자분리막을 부분적으로 제거하여 상기 활성영역들의 다른 측벽을 노출시키는 소자주변홀들을 형성하고,
    상기 반도체 기판으로부터 상기 포토레지스트 막, 상기 마스크 패턴들 및 상기 매립 패턴들을 제거하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
  19. 제 18 항에 있어서,
    상기 매립 패턴들은 실리콘 나이트라이드 및 폴리실리콘 중 선택된 하나를 사용해서 형성하는 것이 특징인 반도체 장치의 형성방법.
  20. 제 18 항에 있어서,
    상기 게이트 패턴들은 상기 소자주변홀들을 지나도록 상기 열 방향에 평행하게 형성하는 것을 포함하되,
    상기 소자주변홀들은 상기 행 방향으로 상기 활성영역들 사이의 상기 제 2 소자분리막들에 요철부들을 형성하고, 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 전극, 게이트 도전 패턴 및 게이트 캡핑막을 사용해서 형성하는 것이 특징인 반도체 장치의 형성방법.
  21. 제 20 항에 있어서,
    상기 제 2 소자분리막들의 상기 요부들은 상기 게이트 패턴들로 각각 채워지도록 형성되는 것이 특징인 반도체 장치의 형성방법.
  22. 제 21 항에 있어서,
    상기 제 2 소자분리막들의 상기 요부들은 상기 활성영역들보다 낮게 위치한 상면을 갖도록 형성되는 것이 특징인 반도체 장치의 형성방법.
  23. 제 20 항에 있어서,
    상기 제 2 소자분리막들의 상기 철부들은 상기 게이트 패턴들 사이에 각각 위치하도록 형성되는 것이 특징인 반도체 장치의 형성방법.
  24. 제 23 항에 있어서,
    상기 제 2 소자분리막들의 상기 철부들은 상기 제 1 소자분리막들보다 높게 위치한 상면을 갖도록 형성되는 것이 특징인 반도체 장치의 형성방법.
  25. 제 20 항에 있어서,
    상기 게이트 패턴들 주변의 상기 활성영역들에 위치하도록 제 1 및 제 2 불순물 영역들과 함께 그 불순물 영역들 사이에 채널 영역들을 형성하는 것을 더 포함하되,
    상기 채널 영역들은 상기 게이트 패턴들 아래에 위치해서 상기 제 1 소자분리막들의 상기 요부들에 대응하도록 형성되고, 상기 제 1 및 제 2 불순물 영역들은 상기 게이트 패턴들과 중첩하고 그리고 상기 제 1 소자분리막들의 상기 철부들에 대응하도록 형성되는 것이 특징인 반도체 장치.
  26. 제 25 항에 있어서,
    상기 제 1 불순물 영역들은 상기 활성영역들의 양 끝단들에 위치해서 상기 제 1 및 제 2 소자분리막들과 접하는 특징인 반도체 장치.
  27. 제 26 항에 있어서,
    상기 제 2 불순물 영역들은 상기 제 1 불순물 영역들 사이에 위치해서 상기 제 2 소자분리막들과 접하는 것이 특징인 반도체 장치.
  28. 제 27 항에 있어서,
    상기 채널 영역들은 상기 제 2 소자분리막들과 접하는 것이 특징인 반도체 장치.
  29. 반도체 기판을 준비하고,
    상기 반도체 기판 상에 예비 소자분리막을 형성하고,
    상기 예비 소자분리막을 관통해서 상기 반도체 기판을 노출시키는 소자 한정 트랜치들을 형성하고,
    상기 소자 한정 트랜치들을 각각 채우도록 상기 반도체 기판으로부터 돌출하는 활성영역들을 형성하고,
    상기 활성영역들을 둘러싸도록 상기 예비 소자분리막을 부분적으로 제거해서 제 1 및 제 2 소자분리막들을 형성하고,
    상기 활성영역들을 가로지르도록 상기 제 1 및 제 2 소자분리막들 상에 게이트 패턴들을 형성하는 것을 포함하되,
    상기 활성영역들은 행 및 열 방향들을 따라서 이차원적으로 형성되고, 상기 제 1 소자분리막은 상기 행 방향으로 상기 활성영역들 사이에 위치해서 상기 활성영역들과 실질적으로 동일한 상면을 가지도록 형성되고, 상기 제 2 소자분리막은 상기 행 및 열 방향들로 상기 활성영역들 사이에 위치해서 요철부들을 가지도록 형성되는 것이 특징인 반도체 장치의 형성방법.
  30. 제 29 항에 있어서,
    상기 예비 소자분리막은 실리콘 옥사이드(SiO2)를 포함해서 형성하는 것이 특징인 반도체 장치의 형성방법.
  31. 제 29 항에 있어서,
    상기 소자 한정 트랜치들을 형성하는 것은,
    상기 예비 소자분리막을 덮는 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 활성영역들을 각각 정의하도록 상기 예비 소자분리막을 노출시키는 개구부들을 가지도록 형성되고,
    상기 포토레지스트 막을 식각 마스크로 사용해서 상기 예비 소자분리막을 식각하여 상기 반도체 기판을 노출시키고,
    상기 반도체 기판으로부터 상기 포토레지스트 막을 제거하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
  32. 제 31 항에 있어서,
    상기 활성영역을 형성하는 것은,
    상기 예비 소자분리막을 마스크로 사용해서 상기 소자 한정 트랜치들을 통하여 상기 반도체 기판 상에 선택적 에피 성장 공정을 수행하는 것을 포함하되,
    상기 선택적 에피 성장 공정은 상기 반도체 기판을 씨드(Seed)로 사용해서 상기 소자 한정 트랜치들 내 에피막들을 각각 형성시키는 것이 특징인 반도체 장치의 형성방법.
  33. 제 32 항에 있어서,
    상기 에피막들은 반도체 기판과 동일한 도전성을 갖는 단결정 실리콘 및 다결정 실리콘 중 선택된 하나를 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
  34. 제 32 항에 있어서,
    상기 제 1 소자분리막들을 형성하는 것은,
    상기 에피막들 및 상기 예비 소자분리막을 덮는 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 행 방향으로 상기 활성영역들 사이에서 상기 예비 소 자분리막을 노출시키는 개구부들을 가지도록 형성되고,
    상기 포토레지스트 막을 식각 마스크로 사용해서 상기 예비 소자분리막을 부분적으로 제거하여 상기 활성영역들의 측벽을 노출시키는 기준홀들을 형성하고,
    상기 반도체 기판으로부터 상기 포토레지스트 막을 제거하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
  35. 제 34 항에 있어서,
    상기 제 2 소자분리막을 형성하는 것은,
    상기 예비 소자분리막 및 상기 제 1 소자분리막들을 식각 버퍼막으로 사용해서 상기 기준홀들의 밑면에 이를 때까지 상기 활성영역들을 식각하고,
    상기 예비 소자분리막의 상면을 노출시키도록 상기 행 방향으로 상기 기준홀들 및 상기 활성영역들을 덮는 매립 보호 패턴들을 형성하고,
    상기 매립 보호 패턴들 및 상기 예비 소자 분리막을 덮는 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 열 방향에 평행하게 상기 매립 보호 패턴들을 가로질러서 상기 예비 소자분리막을 노출시키는 개구부들을 가지도록 형성되고,
    상기 포토레지스트 막 및 상기 매립 보호 패턴들을 식각 마스크 및 식각 버퍼막으로 각각 사용해서 상기 예비 소자분리막을 부분적으로 제거하여 상기 활성영역들의 다른 측벽을 노출시키는 소자주변홀들을 형성하고,
    상기 반도체 기판으로부터 상기 포토레지스트 막 및 상기 매립 보호 패턴들을 제거하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
  36. 제 35 항에 있어서,
    상기 매립 보호 패턴들은 실리콘 나이트라이드 및 폴리실리콘 중 선택된 하나를 사용해서 형성하는 것이 특징인 반도체 장치의 형성방법.
  37. 제 35 항에 있어서,
    상기 매립 보호 패턴들 및 상기 활성영역들 사이에 개재되도록 희생막을 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 형성방법들.
  38. 제 35 항에 있어서,
    상기 게이트 패턴들은 상기 소자주변홀들을 지나도록 상기 열 방향에 평행하게 형성하는 것을 포함하되,
    상기 소자주변홀들은 상기 행 방향으로 상기 활성영역들 사이의 상기 제 2 소자분리막들에 요철부들을 형성하고, 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 전극, 게이트 도전 패턴 및 게이트 캡핑막을 사용해서 형성하는 것이 특징인 반도체 장치의 형성방법.
  39. 제 38 항에 있어서,
    상기 제 2 소자분리막들의 상기 요부들은 상기 게이트 패턴들로 각각 채워지도록 형성되는 것이 특징인 반도체 장치의 형성방법.
  40. 제 39 항에 있어서,
    상기 제 2 소자분리막들의 상기 요부들은 상기 활성영역들의 상면보다 낮게 위치하도록 형성되는 것이 특징인 반도체 장치의 형성방법.
  41. 제 38 항에 있어서,
    상기 제 2 소자분리막들의 상기 철부들은 상기 게이트 패턴들 사이에 각각 위치하도록 형성되는 것이 특징인 반도체 장치의 형성방법.
  42. 제 41 항에 있어서,
    상기 제 2 소자분리막들의 상기 철부들은 상기 제 1 소자분리막들의 상면보다 높게 위치하도록 형성되는 것이 특징인 반도체 장치의 형성방법.
  43. 제 38 항에 있어서,
    상기 게이트 패턴들 주변의 활성영역들에 위치하도록 제 1 및 제 2 불순물 영역들과 함께 그 불순물 영역들 사이에 채널 영역들을 형성하는 것을 더 포함하되,
    상기 채널 영역들은 상기 게이트 패턴들 아래에 위치해서 상기 제 2 소자분리막들의 상기 요부들에 대응하도록 형성되고, 상기 제 1 및 제 2 불순물 영역들은 상기 게이트 패턴들과 중첩해서 상기 제 2 소자분리막들의 상기 철부들에 대응하도 록 형성되는 것이 특징인 반도체 장치.
  44. 제 43 항에 있어서,
    상기 제 1 불순물 영역들은 상기 활성영역들의 양 끝단들에 위치해서 상기 제 1 및 제 2 소자분리막들과 접하는 특징인 반도체 장치.
  45. 제 44 항에 있어서,
    상기 제 2 불순물 영역들은 상기 제 1 불순물 영역들 사이에 위치해서 상기 제 2 소자분리막들과 접하는 것이 특징인 반도체 장치.
  46. 제 45 항에 있어서,
    상기 채널 영역들은 상기 제 2 소자분리막들과 접하는 것이 특징인 반도체 장치.
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