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KR100574340B1 - 반도체 장치 및 이의 형성 방법 - Google Patents

반도체 장치 및 이의 형성 방법 Download PDF

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KR100574340B1
KR100574340B1 KR1020040006524A KR20040006524A KR100574340B1 KR 100574340 B1 KR100574340 B1 KR 100574340B1 KR 1020040006524 A KR1020040006524 A KR 1020040006524A KR 20040006524 A KR20040006524 A KR 20040006524A KR 100574340 B1 KR100574340 B1 KR 100574340B1
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한상연
안영준
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Abstract

FIN형 MOSFET이 개시되어 있다. 기판의 소자 형성 영역에서 게이트 형성 부위에 제1 액티브 영역을 구비한다. 기판의 소자 분리 영역에서 게이트 형성 부위에, 상기 제1 액티브 영역보다 낮은 단차를 갖는 제1 필드 영역을 구비한다. 상기 소자 형성 영역에서 게이트 형성 부위 이외의 부위에 제2 액티브 영역을 구비한다. 상기 소자 분리 영역에서 상기 게이트 형성 부위 이외의 부위에 상기 제2 액티브 영역과 실질적으로 동일 단차를 갖는 제2 필드 영역을 구비한다. 그리고, 상기 제1 액티브 영역 및 제1 필드 영역 상에 게이트 구조물이 형성되어 있다. 상기 FIN형 MOSFET은 쇼트 채널 효과 및 정션 커패시터가 감소되는 효과가 있다.

Description

반도체 장치 및 이의 형성 방법{Semiconductor device and method of manufacturing for the same}
도 1은 본 발명의 제1 실시예에 따른 MOSFET의 평면도이다.
도 2a는 본 발명의 제1 실시예에 따른 MOSFET의 액티브 및 필드 영역을 나타내는 사시도이다.
도 2b는 본 발명의 제1 실시예에 따른 MOSFET을 나타내는 사시도이다.
도 3a 내지 10b는 본 발명의 제1 실시예에 따른 MOSFET의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 제2 실시예에 따른 MOSFET의 평면도이다.
도 12a는 본 발명의 제2 실시예에 따른 MOSFET에서의 액티브 및 필드 영역을 나타내는 사시도이다.
도 12b는 본 발명의 제2 실시예에 따른 MOSFET의 사시도이다.
도 13a 내지 16b는 본 발명의 제2 실시예에 따른 MOSFET의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 12 : 액티브 영역
14 : 필드 영역 22 : 게이트 트렌치 패턴
28 : 이너 스페이서 32 : 게이트 절연막
34 : 게이트 도전막 36 : 게이트 전극 패턴
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 핀형 전계 효과 모오스 트랜지스터 (Fin type field effect MOS transistor, 이하, FIN형 MOSFET) 및 이의 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있다. 또한, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 상기 반도체 장치로 사용되는 전계 효과 모오스 트랜지스터(이하, MOSFET)의 경우, 고속 동작을 위해 상기 MOSFET의 채널 길이를 감소시켜야 한다. 그러나, 일반적인 플레너(Planer) 타입의 MOSFET의 경우, 상기 채널 길이가 축소됨에 따라 드레인 전압에 의한 일렉트릭 필드(electric field) 영향성이 증가되고 게이트 전극에 의한 채널 구동 능력이 열화되어 쇼트 채널 효과(short channel effect)가 발생 되는 문제가 있다.
상기 쇼트 채널 효과를 감소시키면서도 고집적도를 유지할 수 있도록 하기 위해, 3차원의 공간 구조로 채널을 형성시키는 FIN형 MOSFET이 개발되고 있다. 구체적으로, 상기 FIN형 MOSFET은 FIN이라고 불리는 물고기의 지느러미 형상의 돌출된 액티브 영역과 상기 FIN을 스페이서 형태로 둘러싸는 게이트를 포함하는 구조로 되어 있다. 상기 FIN형 MOSFET에 의하면, 채널 FIN의 양측면 및 상부면 상에 게이트 전극이 형성되어 상기 양측면 및 상부에서 게이트 제어가 이루어짐으로써 쇼트 채널 효과를 감소시킬 수 있다. 상기 FIN형 MOSFET은 채널 FIN의 양측면에만 채널이 형성되도록 형성할 수도 있다.
예를 들면, 미합중국 특허 제6,413,802호에는 평행한 복수개의 얇은 채널 FIN이 소오스/드레인 영역 사이에 제공되는 구조의 FIN형 MOSFET이 개시되어 있다. 그러나, 상기 FIN형 MOSFET은 SOI기판에 형성하여야 하므로 고비용이 소요된다. 또한, 상기 SOI기판의 특성상 FIN형 MOSFET의 바디(BODY) 부분이 기판과 연결되어 있지 않다. 때문에, 플로팅 바디(Floating Body) 효과가 발생되고, 바디 부분으로 열 전도가 이루어지지 않아 상기 열에 의한 소자 특성 저하가 발생될 수 있다.
또한, 일본 공개 특허 제 2002-110963호에는 벌크 실리콘 기판 상에 FIN형 MOSFET을 형성하는 방법이 개시되어 있다. 그러나, 상기 방법에 의해 FIN을 형성한 후 게이트를 패터닝하는 경우 단차에 의해 사진 공정 및 식각 공정이 용이하지 않다. 따라서, FIN주위에 식각되지 못한 게이트 레지듀(residue)가 형성되는 불량이 발생하기 쉽다. 또한, 채널이 형성되는 영역 이외의 부위에도 채널 형성용 이온이 주입되어, 접합 커패시턴스(junction capacitance)가 증가하는 문제가 있다.
따라서, 본 발명의 제1 목적은 쇼트 채널 효과가 최소화되고, 접합 커패시턴스가 감소되고, 신뢰성이 향상되는 FIN형 MOSFET을 제공하는데 있다.
본 발명의 제2 목적은 공정 수행시에 발생되는 불량들 및 공정 비용을 감소 시킬 수 있는 FIN형 MOSFET 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은,
기판의 소자 형성 영역에서 게이트 형성 부위에 제1 액티브 영역을 구비한다. 기판의 소자 분리 영역에서 게이트 형성 부위에, 상기 제1 액티브 영역보다 낮은 단차를 갖는 제1 필드 영역을 구비한다. 상기 소자 형성 영역에서 게이트 형성 부위 이외의 부위에 제2 액티브 영역을 구비한다. 상기 소자 분리 영역에서 상기 게이트 형성 부위 이외의 부위에 상기 제2 액티브 영역과 실질적으로 동일 단차를 갖는 제2 필드 영역을 구비한다. 그리고, 상기 제1 액티브 영역 및 제1 필드 영역 상에 게이트 구조물이 형성되어 있는 FIN형 MOSFET을 제공한다.
상기한 제1 목적을 달성하기 위하여 본 발명은,
기판의 소자 형성 영역에서 게이트 형성 부위에 제1 액티브 영역을 구비한다. 기판의 소자 분리 영역에서 게이트 형성 부위에 구비되고 상기 제1 액티브 영역보다 낮은 단차를 갖는 제1 필드 영역을 구비한다. 상기 소자 형성 영역에서 게이트 형성 부위 이외에 구비되고 상기 제1 액티브 영역보다 큰 선폭을 갖는 제2 액티브 영역을 구비한다. 상기 소자 분리 영역에서 상기 게이트 형성 부위 이외에 구비되고 상기 제2 액티브 영역과 실질적으로 동일 단차를 갖는 제2 필드 영역을 구비한다. 그리고, 상기 제1 액티브 영역 및 제1 필드 영역 상에 형성된 게이트 구조물이 형성되어 있는 FIN형 MOSFET을 제공한다.
상기한 제2 목적을 달성하기 위하여 본 발명은,
기판 상에 필드 영역 및 액티브 영역을 형성한다. 상기 기판 상에, 게이트가 형성될 부위의 기판 표면을 선택적으로 노출시키는 게이트 트렌치 패턴을 형성한다. 상기 게이트 트렌치 패턴에 의해 노출된 필드 절연막을 부분적으로 제거한다. 상기 게이트 트렌치 패턴 및 기판 상에 게이트 물질막들을 적층한다. 상기 게이트 물질막들을 연마하여 상기 게이트 트렌치 패턴에 의해 분리되는 게이트 구조물을 형성한다. 이어서, 상기 게이트 트렌치 패턴을 제거하여 반도체 장치를 제조한다.
상기한 제2 목적을 달성하기 위하여 본 발명은,
기판 상에 필드 영역 및 액티브 영역을 형성한다. 상기 기판 상에, 게이트가 형성될 부위의 기판 표면을 선택적으로 노출시키는 게이트 트렌치 패턴을 형성한다. 상기 게이트 트렌치 패턴에 의해 노출된 필드 절연막을 부분적으로 제거한다. 상기 필드 절연막이 제거되면서 노출된 액티브 영역 측면 부위를 트리밍시켜 상기 액티브 영역의 선폭을 선택적으로 축소한다. 상기 게이트 트렌치 패턴 및 기판 상에 게이트 물질막들을 적층한다. 상기 게이트 물질막들을 연마하여 상기 게이트 트렌치 패턴에 의해 분리되는 게이트 구조물을 형성한다. 이어서, 상기 게이트 트렌치 패턴을 제거하여 반도체 장치를 제조한다.
상기 공정에 의해 형성되는 반도체 장치는 FIN 형상의 액티브 영역 및 상기 FIN을 둘러싸는 게이트를 가짐으로서, 상기 게이트의 채널이 공간 구조로 형성됨으로서 게이트에 의한 채널의 제어 효과가 증대되어 쇼트 채널 효과를 최소화시킬 수 있다. 또한, 상기 FIN형 액티브 영역과 게이트가 자기 정렬되기 때문에, 이들의 미스 얼라인에 의한 불량을 방지할 수 있다. 또한, 상기 게이트를 다마신 방식으로 패터닝하기 때문에, 종래의 FIN형 MOSFET공정에서 게이트 패터닝 시에 발생하는 사진 및 식각 공정 불량을 방지할 수 있다. 또한, 상기 게이트 상부 표면 프로파일이 평탄하여 후속으로 진행하는 공정들을 용이하게 수행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 제1 실시예에 따른 MOSFET의 평면도이다. 도 2a는 본 발명의 제1 실시예에 따른 MOSFET의 액티브 및 필드 영역을 나타내는 사시도이다. 도 2b는 본 발명의 제1 실시예에 따른 MOSFET을 나타내는 사시도이다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(10) 상에, 소자 형성 영역에 해당하는 액티브 영역(12) 및 소자 분리 영역에 해당하는 필드 영역(14)이 구분되어 있다. 상기 필드 영역(14)에는 트렌치가 형성되고 상기 트렌치 내에 필드 산화막이 채워져 있다.
상기 액티브 영역(12)은 게이트가 형성되는 부위인 제1 액티브 영역(12a)과, 상기 게이트 형성 영역 이외의 부위 예컨대, 소오스/드레인 및 콘택이 형성되는 부위인 제2 액티브 영역(12b)으로 구분된다. 또한, 상기 필드 영역(14)은 게이트가 형성되는 부위인 제1 필드 영역(14a)과, 상기 게이트 형성 영역 이외의 부위 예컨대, 소오스/드레인 및 콘택이 형성되는 부위와 인접하는 부위인 제2 필드 영역(14b)으로 구분된다.
상기 제1 액티브 영역(12a)과 상기 제1 필드 영역(14a)은 게이트가 형성되는 부위에 구비되므로 서로 인접하게 위치한다. 상기 제1 필드 영역(14a)은 상기 제1 액티브 영역(12a)보다 낮은 단차를 갖도록 형성된다. 즉, 상기 제1 액티브 영역(12a)은 상기 제1 필드 영역(14a)에 비해 상대적으로 돌출된 FIN 형상을 갖는다.
상기 제2 액티브 영역(12b)과 상기 제2 필드 영역(14b)은 게이트가 형성되지 않는 부위에 구비되므로 서로 인접하게 위치한다. 상기 제2 액티브 영역(12b) 및 상기 제2 필드 영역(14b)은 실질적으로 동일한 단차를 갖는다.
또한, 상기 제2 액티브 영역(12b)은 상기 제1 액티브 영역(12a)과 실질적으로 동일한 단차를 갖는다.
상기 제1 액티브 영역(12a) 및 제1 필드 영역(14a) 상에 열산화막으로 이루어지는 게이트 절연막 패턴이 구비된다. 상기 게이트 절연막 패턴 상에는 게이트 전극 패턴(36)이 적층되어 있다.
상기 게이트 전극 패턴(36)은 상기 제1 액티브(12a) 및 제1 필드 영역(14a)간의 단차부를 완전히 매립하고, 상기 제1 액티브 영역(12a) 상부면 위로 일정 두께를 갖는다. 또한, 상기 게이트 전극 패턴(36)의 상부면은 평탄하게 형성된다.
상기 제1 액티브 영역(12a)의 선폭(A)은 상기 제2 액티브 영역(12b)의 선폭(A')과 실질적으로 동일하다. 상기 제1 및 제2 액티브 영역(12a, 12b)의 선폭은 드레인 전류의 이동 방향과 수직한 방향으로의 액티브 기판 상부면의 길이를 의미한다.
상기 제1 실시예에 의한 MOSFET은 게이트 전극이 형성될 부위에만 선택적으로 FIN형 액티브 영역이 형성되고, 게이트 전극이 상기 FIN형 액티브 영역의 양측 면 및 상부면을 감싸는 형태를 갖는다. 때문에, 상기 MOSFET은 채널 영역이 상기 FIN형 액티브 영역의 양측면 및 상부면 아래에 형성되므로, 상기 게이트 전극에 의한 채널 제어 능력이 향상되어 쇼트 채널 효과를 감소시킬 수 있다. 또한, 상기 MOSFET은 상기 게이트 전극 형성 영역 이외에는 액티브 영역 및 필드 영역이 동일 단차를 갖고, 상기 게이트 전극의 상부면이 평탄하게 형성되는 안정된 구조를 갖는다.
도 3a 내지 10b는 본 발명의 제1 실시예에 따른 MOSFET의 제조 방법을 설명하기 위한 단면도들이다. 각 a도는 도 1의 A_A'를 절단하여 보여지는 단면도이고, 각 b도는 도 1의 B_B'를 절단하여 보여지는 단면도이다. 각 a도는 게이트가 형성되는 영역에서의 단면도이고, 각 b도는 게이트 방향과 수직한 방향의 액티브 영역에서의 단면도이다.
도 3a 및 도 3b를 참조하면, 기판(10) 상에 통상의 소자 분리 공정 예컨대, 셸로우 트렌치 소자 분리(STI)공정을 수행하여, 소자 형성을 위한 액티브 영역(12) 및 소자 분리를 위한 필드 영역(14)을 각각 형성한다.
상기 액티브 영역(12)에서, 게이트가 형성되는 부위는 제1 액티브 영역(도 1, 12a)이라하고, 게이트가 형성되는 부위 이외에는 제2 액티브 영역(도 1, 12b)이라하여 설명한다. 또한, 상기 필드 영역(14)에서 게이트가 형성되는 부위는 제1 필드 영역(14a)이라하고, 게이트가 형성되는 부위 이외에는 제2 필드 영역(14b)이라하여 설명한다.
상기 액티브 및 필드 영역(12, 14)을 형성하는 공정을 간단히 설명하면, 실 리콘 기판(10)에서 필드 영역(14)에 해당하는 부위를 식각하여 트렌치를 형성하고, 트렌치 라이너로서 실리콘 질화막을 형성한 후, 상기 트렌치를 채우도록 산화막을 증착한다. 다음에, 산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP)방법으로 제거하여 트렌치의 내부에만 필드 산화막을 형성한다.
도 4a 및 도 4b를 참조하면, 상기 액티브(12) 및 필드 영역(14)이 정의된 기판 상에 제1 버퍼 산화막, 실리콘 질화막 및 실리콘 산화막을 형성한다. 상기 제1 버퍼 산화막은 상기 실리콘 질화막 형성시에 발생되는 스트레스를 최소화시키기 위해 형성되는 막으로 약 100Å 정도의 얇은 두께로 형성한다. 상기 실리콘 질화막 및 실리콘 산화막은 후속 공정을 통해 게이트 전극 패턴 형성을 위한 몰드막이므로, 형성하고자하는 게이트 전극 패턴의 두께보다는 더 두껍게 형성하여야 한다. 상기 실리콘 산화막은 고밀도 플라즈마 방식으로 형성한다.
상기 실리콘 산화막, 실리콘 질화막 및 제1 버퍼 산화막을 패터닝하여, 게이트 전극 패턴이 형성될 부위의 기판 표면을 선택적으로 노출시키는 게이트 트렌치 패턴(22)을 형성한다. 즉, 상기 게이트 트렌치 패턴(22)은 상기 제2 액티브 영역 (12b)및 제2 필드 영역(14b) 상에 형성된다.
구체적으로, 통상의 사진 식각 공정에 의해 실리콘 산화막을 식각하여 실리콘 산화막 패턴(20)을 형성한다. 이어서, 상기 실리콘 산화막 패턴(20)을 마스크로하여 상기 실리콘 질화막 및 상기 제1 버퍼 산화막을 차례로 식각하여 실리콘 질화막 패턴(18) 및 제1 버퍼 산화막 패턴(16)을 형성한다. 상기 공정에 의해 형성되는 게이트 트렌치 패턴(22)은 제1 버퍼 산화막 패턴(16), 실리콘 질화막 패턴(18) 및 실리콘 산화막 패턴(20)이 적층된 형상을 갖는다.
본 실시예에서 상기 게이트 트렌치 패턴(22)은 제1 버퍼 산화막 패턴(16), 실리콘 질화막 패턴(18) 및 실리콘 산화막 패턴(20)을 적층시켜 형성하였으나, 이 후에 형성되는 게이트 도전막과의 식각 선택비가 높은 물질로 형성되는 패턴이면 사용이 가능하다. 예컨대, 상기 게이트 트렌치 패턴(22)은 실리콘 질화막 패턴(18) 또는 실리콘 산화막 패턴(20)의 단독 패턴으로도 형성할 수 있다.
이어서, 상기 노출된 기판 아래에 선택적으로 채널 영역을 형성하기 위한 불순물을 주입한다. 상기 공정에 의하면, 액티브 전체 영역에서 채널 형성을 위한 불순물 이온이 주입되는 것이 아니라, 게이트 트랜치 패턴에 의해 노출되는 부위 즉, 트랜지스터에서 채널이 형성되는 부위에만 불순물이 선택적으로 주입되어 정션 커패시턴스가 감소되는 효과가 있다.
그러나, 상기 채널 형성을 위한 불순물 이온 주입 공정은 상기 게이트 트렌치 패턴을 형성한 이 후에 바로 수행하지 않아도 된다. 즉, 상기 채널 불순물 이온 주입 공정은 상기 게이트 트렌치 패턴 형성 공정 및 상기 게이트 도전막 증착 공정 사이에 수행하는 각 공정들 중 어느 한 공정을 수행한 이 후에 언제든지 수행할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 노출된 기판을 열산화시켜 상기 노출된 기판 상에 선택적으로 제2 버퍼 산화막(24)을 형성한다. 상기 제2 버퍼 산화막(24)은 이 후에 이너 스페이서를 형성할 시의 스트레스를 감소시키기 위한 막이다.
이어서, 상기 제2 버퍼 산화막(24) 상에 이너 스페이서 형성용 절연막(26)을 형성한다. 상기 이너 스페이서 형성용 절연막(26)은 후속 공정에 의해 형성되는 게이트 전극막과 식각 선택비를 갖는 막으로 형성할 수 있다. 예컨대, 상기 이너 스페이서 형성용 절연막(26)은 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있다. 본 실시예에서는 상기 이너 스페이서 형성용 절연막(26)을 실리콘 질화막으로 형성하는 것으로 하여 설명한다.
도 6a 및 도 6b를 참조하면, 상기 이너 스페이서 형성용 절연막(26)을 이방성 식각하여, 상기 게이트 트렌치 패턴 양측에 이너 스페이서(28)를 형성한다. 설명한 바와 같이, 실리콘 질화막으로 이너 스페이서(28)를 형성하는 경우, 하부의 제2 버퍼 산화막(24)이 식각 저지막의 역할을 하기 때문에 기판 리세스가 감소되는 효과가 있다.
상기 이너 스페이서(28)는 상기 게이트 트렌치 패턴(22)에 의한 오픈 부위의 사이즈를 감소시켜, 후속 공정에 의해 형성되는 게이트 전극 패턴의 선폭을 축소시키는 역할을 한다. 즉, 상기 이너 스페이서(28)를 형성함으로서, 노광 한계 이하의 선폭을 갖는 게이트 전극 패턴을 형성할 수 있다. 그러나, 상기 이너 스페이서(28)를 사용하지 않더라도 원하는 게이트 선폭을 확보할 수 있는 경우에는, 상기 이너 스페이서(28) 형성을 위한 각 공정들(도4a 내지 도 5b의 공정)을 생략할 수 있다.
도 7a 내지 도 7b를 참조하면, 기판 표면에 노출되어 있는 실리콘 산화물을 식각하여, 상기 게이트 트렌치 패턴(22)에 의해 노출되어있는 상기 필드 산화막을 부분적으로 제거한다. 이어서, 필드 산화막이 부분적으로 제거된 부위에 노출되어 있는 질화막 라이너(11)를 제거한다.
상기 산화물 식각 공정을 수행하면, 상기 게이트 트렌치 패턴(22) 상부면에 형성되어 있는 실리콘 산화막 패턴(20)도 일부 또는 전부 제거되고, 노출된 기판 상에 형성되어 있는 제2 버퍼 산화막(24)도 제거된다.
또한, 상기 필드 산화막이 일부 제거되면서 상기 제거된 필드 산화막 주변의 기판 부위가 노출되어, 상기 필드 영역(14)에 비해 액티브 영역(12)이 상대적으로 높은 FIN(30)이 형성된다. 이 때, 상기 필드 산화막을 제거하는 두께를 증가시키면, 상기 FIN(30)의 높이도 증가하게 된다.
다시 설명하면, 상기 게이트 트렌치 패턴(22)은 제2 액티브 영역(12b) 및 제2 필드 영역(14b)에만 형성되므로, 상기 제1 필드 영역(14a)의 필드 절연막만을 부분적으로 제거된다. 따라서, 상기 게이트가 형성되는 부위인 제1 액티브 영역(12a) 및 제1 필드 영역(14a)간에 서로 단차가 발생하게 된다. 반면에, 상기 게이트가 형성되지 않는 부위인 제2 필드 영역(14b)의 필드 절연막은 제거되지 않으므로, 상기 제2 액티브 영역(12b) 및 제2 필드 영역(14b)간에는 서로 단차가 발생하지 않는다. 또한, 상기 제1 액티브 영역(12a) 및 제2 액티브 영역(12b)은 실질적으로 동일한 단차를 갖게된다.
도 8a 내지 도 8b를 참조하면, 상기 노출된 기판 표면을 열산화시켜 게이트 절연막(32)을 형성한다.
이어서, 상기 게이트 트렌치 패턴(22) 및 기판(10) 상에 게이트 도전막(34)을 형성한다. 상기 게이트 도전막(34)은 폴리실리콘 또는 금속 물질로 형성할 수 있다. 이 때, 상기 게이트 도전막(34)은 상기 게이트 트렌치 패턴(22) 사이를 완전히 매립하도록 형성한다. 또한, 상기 게이트 도전막(34)은 상기 FIN(30) 주변의 일부 식각된 필드 산화막 부위를 완전히 매립하면서 상기 FIN(30)의 상부면에 일정 두께만큼 형성되도록 한다. 바람직하게는, 형성된 게이트 도전막(34)의 가장 낮은 단차 부위가 상기 게이트 트렌치 패턴(22)보다 높게 되도록 상기 게이트 도전막(34)을 형성한다.
도 9a 내지 도 9b를 참조하면, 상기 게이트 트렌치 패턴(22)의 상부면에 형성되어 있는 게이트 도전막(34)이 모두 제거되도록 상기 게이트 도전막(34)을 화학 기계적으로 연마한다. 상기 공정에 의해 상기 게이트 트렌치 패턴(22)에 의해 분리된 게이트 전극 패턴(36)이 형성된다. 상기 게이트 전극 패턴(36)의 상부면은 연마에 의해 평탄하게 형성된다. 상기 연마 공정 시에 과도 연마 또는 저스트 연마로 조건을 변경함으로서, 상기 게이트 전극 패턴(36)의 높이를 조절할 수 있다.
상기 게이트 전극 패턴(36)은 통상의 사진 및 식각 공정에 의한 패터닝 방법으로 형성되지 않고 다마신 방식으로 형성되므로, 액티브 영역(12)과 상기 게이트 전극 패턴(36)을 별도로 얼라인시키지 않고도 상기 게이트 전극 패턴(36)과 액티브 영역(12)이 서로 자기 정렬되는 장점이 있다. 또한, 상기 게이트 전극 패턴(36) 형성 시에 게이트 도전막의 단차에 의하여 발생하는 노광 및 식각에 의한 불량들을 방지할 수 있다.
도 10a 내지 도 10b를 참조하면, 상기 게이트 트렌치 패턴(22)을 제거한다. 이 후에, 소오스/드레인 형성을 위한 통상의 이온 주입 공정을 수행하여 FIN형 MOSFET을 완성한다.
상기 공정에 의하면, 게이트 형성 부위에만 선택적으로 FIN이 형성되는 MOSFET를 형성할 수 있다. 또한, 상기 설명한 바와 같이 다마신 방식으로 게이트 전극 패턴을 형성하는 경우, 기판 상에 형성되어 있는 게이트 전극 패턴의 프로파일은 종래의 플레너 타입의 모오스 트랜지스터의 게이트 프로파일과 거의 동일하다. 때문에, 이 게이트 전극 패턴을 형성한 이 후에 진행되는 공정은 종래의 공정들을 크게 변경하지 않고 진행할 수 있다.
실시예 2
도 11은 본 발명의 제2 실시예에 따른 MOSFET의 평면도이다. 도 12a는 본 발명의 제2 실시예에 따른 MOSFET에서의 액티브 및 필드 영역을 나타내는 사시도이다. 도 12b는 본 발명의 제2 실시예에 따른 MOSFET의 사시도이다. 이하에서 설명하는 제2 실시예의 MOSFET은 상기 제1 실시예와 액티브 형상을 제외하고는 동일하다.
도 11, 도 12a 및 도 12b를 참조하면, 기판(100) 상에, 소자 형성 영역에 해당하는 액티브 영역(102) 및 소자 분리 영역에 해당하는 필드 영역(104)이 정의되어 있다.
상기 액티브 영역(102)은 게이트가 형성되는 부위인 제1 액티브 영역(102a)과, 상기 게이트 형성 영역 이외의 부위 예컨대, 소오스/드레인 및 콘택이 형성되는 부위인 제2 액티브 영역(102b)으로 구분된다. 또한, 상기 필드 영역(104)은 게이트가 형성되는 부위인 제1 필드 영역(104a)과, 상기 게이트 형성 영역 이외의 부 위 예컨대, 소오스/드레인 및 콘택이 형성되는 부위와 인접하는 부위인 제2 필드 영역(104b)으로 구분된다.
상기 제1 액티브 영역(102a)과 상기 제1 필드 영역(104a)은 게이트가 형성되는 부위에 구비되므로, 서로 인접하게 위치한다. 상기 제1 필드 영역(104a)은 상기 제1 액티브 영역(102a)보다 낮은 단차를 갖도록 형성된다. 즉, 상기 제1 액티브 영역(102a)은 상기 제1 필드 영역(104a)에 비해 상대적으로 돌출된 FIN 형상을 갖는다.
상기 제2 액티브 영역(102b)과 상기 제2 필드 영역(104b)은 게이트가 형성되지 않는 부위에 구비되므로 서로 인접하게 위치한다. 상기 제2 액티브 영역(102b) 및 상기 제2 필드 영역(104b)은 실질적으로 동일한 단차를 갖는다.
또한, 상기 제2 액티브 영역(102b)은 상기 제1 액티브 영역(102a)과 실질적으로 동일한 단차를 갖는다.
상기 제1 액티브 영역(102a) 상부면에서의 선폭(B)은 상기 제2 액티브 영역(102b) 상부면에서의 선폭(B')보다 작은 선폭을 갖는다. 상기 제1 및 제2 액티브 영역(102a, 102b)의 선폭은 상기 액티브 영역에서 드레인 전류의 이동 방향과 수직한 방향으로의 길이를 의미한다. 즉, 상기 MOSFET의 채널이 형성되는 부위인 FIN의 선폭이 협소하게 되므로, 게이트 전극에 의한 채널 구동 능력이 더욱 향상된다. 또한, 상기 FIN 이외의 소오스/드레인 및 콘택 형성 부위는 상대적으로 넓은 선폭을 갖도록 형성되어, 콘택 저항을 최소화시킬 수 있다.
상기 제1 액티브 영역(102a) 및 제1 필드 영역(104a) 상에 열산화막으로 이 루어지는 게이트 절연막 패턴이 구비된다. 상기 게이트 절연막 패턴 상에는 게이트 전극 패턴(136)이 적층되어 있다.
상기 게이트 전극 패턴(136)은 상기 제1 액티브 영역(102a) 및 제1 필드 영역(104a)간의 단차부를 완전히 매립하면서 상기 제1 액티브 영역(102a) 상부면 위로 일정 두께를 갖는다. 또한, 상기 게이트 전극 패턴(136)의 상부면은 평탄하게 형성된다.
상기 제2 실시예에 의한 MOSFET은 게이트 채널이 형성되는 영역인 FIN이 상대적으로 얇은 두께를 갖도록 형성되어 게이트에 의한 채널 구동 능력이 향상된다. 또한, 소오스/드레인과 접속하는 콘택 영역은 상기 FIN에 비해 넓게 형성되어 상대적으로 큰 사이즈의 콘택 형성이 가능하게되어 콘택 저항을 최소화할 수 있다.
도 13a 내지 16b는 본 발명의 제2 실시예에 따른 MOSFET의 제조 방법을 설명하기 위한 단면도들이다. 각 a도는 도 11의 A_A'를 절단하여 보여지는 단면도이고, 각 b도는 도 11의 B_B'를 절단하여 보여지는 단면도이다. 각 a도는 게이트가 형성되는 영역에서의 단면도이고, 각 b도는 게이트 방향과 수직한 방향의 액티브 영역에서의 단면도이다.
이하에서 설명하는 제2 실시예에 따른 MOSFET은 게이트 전극에 의한 채널 구동 능력을 향상시키기 위해 FIN을 상대적으로 얇게 형성하는 공정을 추가하는 것을 제외하고는 실시예 1의 방법과 동일한 방법으로 형성한다.
도 13a 및 13b를 참조하면, 실시예 1의 도 3a 내지 도 7b에서 설명한 공정들을 동일하게 수행한다.
구체적으로, 기판(100) 상에 필드 영역(104) 및 액티브 영역(102)을 형성한다. 상기 기판(100) 상에, 게이트가 형성될 부위의 기판 표면을 선택적으로 노출시키는 게이트 트렌치 패턴(112)을 형성한다. 상기 게이트 트렌치 패턴(112)은 제1 버퍼 산화막 패턴(106), 실리콘 질화막 패턴(108) 및 실리콘 산화막 패턴(110)으로 적층된 형상을 갖도록 형성할 수 있다. 또한, 상기 게이트 트렌치 패턴(112)은 제1 버퍼 산화막 패턴(106)과 실리콘 질화막 패턴(108)이 적층된 형상 또는 실리콘 질화막 단독 패턴으로 형성할 수 있다. 그러나, 본 실시예에서는 상기 제1 실시예와는 달리, 상기 게이트 트렌치 패턴은 실리콘 산화막 단독 패턴으로 형성하는 것은 바람직하지 않다. 이에 대해서는 후술하기로 한다.
상기 노출된 기판(100) 아래에 선택적으로 채널 영역을 형성하기 위한 불순물을 주입한다. 상기 채널 영역 형성을 위한 불순물 주입 공정은 상기 게이트 트렌치 패턴(112)을 형성한 이 후에 바로 수행하지 않아도 된다. 즉, 상기 채널 불순물 이온 주입 공정은 상기 게이트 트렌치 패턴 형성 공정 및 게이트 도전막 증착 공정 사이에 수행하는 각 공정들 중 어느 한 공정을 수행한 이 후에 언제든지 수행할 수 있다.
상기 게이트 트렌치 패턴(112)의 양측벽에 선택적으로 이너 스페이서(118)를 형성한다. 상기 이너 스페이서(118)는 후속 공정에 의해 형성되는 게이트 도전 물질 및 실리콘 산화물과 식각 선택비가 높은 절연 물질로 형성하여야 한다. 따라서, 상기 이너 스페이서(118)는 실리콘 질화물로 형성하는 것이 바람직하다.
이어서, 상기 게이트 트렌치 패턴(112)에 의해 노출된 필드 절연막을 부분적 으로 제거하여 액티브 영역이 상대적으로 돌출된 형태의 예비 FIN(138)을 형성한다. 상기 예비 FIN(138)은 게이트 전극 패턴이 형성되는 부위의 액티브에만 선택적으로 형성된다.
도 14a 및 14b를 참조하면, 상기 실리콘 기판(100)을 열산화시켜, 노출되어 있는 실리콘 기판 표면에 실리콘 산화막(140)을 형성한다. 구체적으로, 상기 실리콘 산화막(140)은 돌출된 형태의 예비 FIN(138)의 표면 및 상기 게이트 트렌치 패턴(112) 사이의 노출된 기판 표면에 형성된다. 상기 실리콘 산화막(140)은 상기 예비 FIN(138)의 양측면을 트리밍하기 위해 형성되는 막이다. 따라서, 형성하고자하는 FIN의 두께가 얇을수록 상기 실리콘 산화막(140)의 두께는 증가되어야 한다.
도 15a 및 도 15b를 참조하면, 상기 예비 FIN(138)의 표면에 형성되어 있는 실리콘 산화막(140)을 제거시켜 MOS트랜지스터의 채널 영역을 정의하는 FIN을 형성한다. 상기 실리콘 산화막(140)을 제거하는 공정은 습식 식각 공정에 의해 수행하는 것이 바람직하다. 이는, 상기 습식 식각 공정을 수행할 시에는 프로파일의 형상에 구애받지 않고 노출되어 있는 실리콘 산화막(140)을 제거할 수 있기 때문이다.
상기 식각 공정을 수행할 때, 상기 이너 스페이서(118)와의 식각 선택비가 높은 공정을 적용하여 상기 이너 스페이서(118)는 제거되지 않도록 한다. 만일, 상기 식각 공정에서 이너 스페이서(118)가 함께 제거되면, 상기 이너 스페이서(118)에 의하여 게이트 선폭을 축소하는 효과를 기대할 수 없게된다.
또한, 상기 게이트 트렌치 패턴(112)에서 실재로 게이트를 몰드하기 위한 패턴은 제거되지 않도록 상기 식각 공정을 수행한다. 본 실시예에서, 상기 게이트 트 렌치 패턴(112)에서 실재로 게이트를 몰드하기 위한 패턴은 실리콘 질화막 패턴(108)이다. 상기 식각 공정 시에 게이트 트렌치 패턴(112)이 모두 제거되면, 상기 게이트 트렌치 패턴(112)을 몰드 패턴으로 하여 다마신 방식으로 게이트를 형성할 수가 없게된다. 때문에, 이전에 설명한 바와 같이, 상기 게이트 트렌치 패턴(112)을 실리콘 산화물로 이루어지는 단독 패턴으로는 사용하기가 어렵다.
상기 식각 공정에 의해 예비 FIN 표면에 형성되어 있는 실리콘 산화막(140)을 제거하면, FIN(142)의 두께가 더욱 얇아지게 된다. 따라서, 상기 FIN(142)으로 형성되지 않는 액티브 영역은 사이즈의 변화가 없다. 즉, FIN이 형성되어 있는 제1 액티브 영역(102a)의 상부 선폭은 상기 FIN이 형성되지 않은 제2 액티브 영역(102b)의 상부 선폭보다 작게 형성된다.
상기 식각 공정을 수행하면, 제2 액티브 영역(102b)의 표면에 형성되어 있는 실리콘 산화막(140) 및 게이트 트렌치 패턴(112)의 최상부 패턴인 실리콘 산화막 패턴(110)도 함께 식각된다.
도 16a 내지 도 16b를 참조하면, 상기 실시예 1의 8a 내지 10b를 참조로 설명한 각 공정들을 차례로 수행하여 게이트 전극 패턴을 형성한다.
간단히 설명하면, 상기 노출된 기판 표면을 열산화시켜 게이트 절연막(132)을 형성한다. 상기 게이트 절연막(132)이 형성되어 있는 기판(100) 및 게이트 트렌치 패턴(112) 상에 게이트 도전막(134)을 형성한다.
상기 게이트 트렌치 패턴(112)의 상부면에 형성되어 있는 게이트 도전막(134)이 모두 제거되도록 상기 게이트 도전막(134)을 화학 기계적으로 연마 한다. 상기 공정에 의해 상기 게이트 트렌치 패턴(112)에 의해 분리된 게이트 전극 패턴(136)이 형성된다.
이어서, 상기 게이트 트렌치 패턴(112)을 제거한다. 이 후에, 소오스/드레인 형성을 위한 통상의 이온 주입 공정을 수행하여 FIN형 MOSFET을 완성한다.
상기 공정에 의하면, 게이트 형성 부위에만 선택적으로 FIN이 형성되는 MOSFET를 형성할 수 있다. 또한, 상기 MOSFET의 채널이 형성되는 부위인 FIN의 선폭이 상대적으로 협소하게 되므로, 게이트 전극에 의한 채널 구동 능력이 더욱 향상된다. 또한, 상기 FIN 이외의 소오스/드레인 및 콘택 형성 부위는 상대적으로 넓은 선폭을 갖도록 형성되어, 콘택 저항을 최소화시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 다마신 공정을 적용하여 FIN형 MOSFET의 게이트 전극을 형성한다. 따라서, 첫째, 게이트 전극 형성 시의 노광 및 식각 문제를 최소화할 수 있다. 둘째, 게이트 전극의 상부면이 평탄하게 형성됨에 따라 종래의 플레너형 MOSFET과 프로파일이 거의 유사하기 때문에, 상기 FIN형 MOSFET형성 공정 이 후에 진행되는 각 공정들을 크게 변경하지 않아도 된다. 셋째, 상기 MOSFET의 채널 형성을 위한 이온 주입을 선택된 영역에만 수행할 수 있어서 정션 커패시턴스가 감소되는 효과가 있다.
또한, 상기 FIN형 MOSFET을 형성함으로서, 게이트에 의한 채널 구동 능력이 증가되어 쇼트 채널 효과를 최소화할 수 있으며, 유효 액티브의 폭이 증가됨에 따라 소자의 전류가 증가되는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 기판의 소자 형성 영역에서 게이트 형성 부위에 구비된 제1 액티브 영역;
    기판의 소자 분리 영역에서 게이트 형성 부위에 구비되고 상기 제1 액티브 영역보다 낮은 단차를 갖는 제1 필드 영역;
    상기 소자 형성 영역에서 게이트 형성 부위 이외에 구비된 제2 액티브 영역;
    상기 소자 분리 영역에서 상기 게이트 형성 부위 이외에 구비되고 상기 제2 액티브 영역과 실질적으로 동일 단차를 갖는 제2 필드 영역; 및
    상기 제1 액티브 영역 및 제1 필드 영역 상에 형성된 게이트 구조물을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 액티브 영역 및 제2 액티브 영역은 동일 단차를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 게이트 전극 구조물은 게이트 절연막 패턴 및 게이트 도전막 패턴의 적층막으로 이루어진 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 게이트 도전막 패턴의 상부면은 평탄하게 형성된 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 상기 게이트 도전막 패턴은 상기 제1 액티브 영역 및 제1 필드 영역 간의 단차부를 매립하도록 형성된 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 액티브 영역은 제2 액티브 영역과 동일한 선폭을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 액티브 영역은 제2 액티브 영역에 비해 작은 선폭을 갖는 것을 특징으로 하는 반도체 장치.
  8. 기판 상에 필드 영역 및 액티브 영역을 형성하는 단계;
    상기 기판 상에, 게이트가 형성될 부위의 기판 표면을 선택적으로 노출시키는 게이트 트렌치 패턴을 형성하는 단계;
    상기 게이트 트렌치 패턴에 의해 노출된 필드 절연막을 부분적으로 제거하는 단계;
    상기 게이트 트렌치 패턴 및 기판 상에 게이트 물질막들을 적층하는 단계;
    상기 게이트 물질막들을 연마하여 상기 게이트 트렌치 패턴에 의해 분리되는 게이트 구조물을 형성하는 단계; 및
    상기 게이트 트렌치 패턴을 제거하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 게이트 트렌치 패턴은 실리콘 질화막 패턴 또는 실리콘 질화막 패턴 및 실리콘 산화막 패턴이 적층된 패턴으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 게이트 트렌치 패턴의 최하부에는 버퍼 산화막 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 게이트 트렌치 패턴은 형성하고자하는 게이트 구조물의 높이보다 더 높게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 게이트 트렌치 패턴을 형성한 이 후에, 상기 트렌치 패턴의 측벽에 게이트 패턴의 선폭을 조절하기 위한 이너 스페이서를 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 이너 스페이서는 상기 게이트 물질막에서 게이트 전극 형성을 위한 막과의 식각 선택비가 높은 절연 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서, 상기 이너 스페이서는 게이트 실리콘 질화물 또는 실리콘 산화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제8항에 있어서, 상기 게이트 물질막은 게이트 절연막 및 게이트 도전막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 게이트 도전막은 폴리실리콘 물질 또는 금속 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서, 상기 게이트 도전막은 상기 게이트 트렌치 패턴 사이를 완전히 매립하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제8항에 있어서, 상기 게이트 트렌치 패턴을 형성한 이 후에, 상기 노출된 기판 아래에 선택적으로 채널 영역 형성을 위한 불순물을 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제8항에 있어서, 상기 게이트 물질막들의 연마하는 공정은 화학 기계적 연마 공정에 의해 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 기판의 소자 형성 영역에서 게이트 형성 부위에 구비된 제1 액티브 영역;
    기판의 소자 분리 영역에서 게이트 형성 부위에 구비되고 상기 제1 액티브 영역보다 낮은 단차를 갖는 제1 필드 영역;
    상기 소자 형성 영역에서 게이트 형성 부위 이외에 구비되고 상기 제1 액티브 영역보다 큰 선폭을 갖는 제2 액티브 영역;
    상기 소자 분리 영역에서 상기 게이트 형성 부위 이외에 구비되고 상기 제2 액티브 영역과 실질적으로 동일 단차를 갖는 제2 필드 영역; 및
    상기 제1 액티브 영역 및 제1 필드 영역 상에 형성된 게이트 구조물을 포함하는 것을 특징으로 하는 반도체 장치.
  21. 기판 상에 필드 영역 및 액티브 영역을 형성하는 단계;
    상기 기판 상에, 게이트가 형성될 부위의 기판 표면을 선택적으로 노출시키는 게이트 트렌치 패턴을 형성하는 단계;
    상기 게이트 트렌치 패턴에 의해 노출된 필드 절연막을 부분적으로 제거하는 단계;
    상기 필드 절연막이 제거되면서 노출된 액티브 영역 측면 부위를 트리밍시켜 상기 액티브 영역의 선폭을 선택적으로 축소하는 단계;
    상기 게이트 트렌치 패턴 및 기판 상에 게이트 물질막들을 적층하는 단계;
    상기 게이트 물질막들을 연마하여 상기 게이트 트렌치 패턴에 의해 분리되는 게이트 구조물을 형성하는 단계; 및
    상기 게이트 트렌치 패턴을 제거하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서, 상기 선폭을 선택적으로 축소하는 단계는,
    상기 노출된 액티브 영역을 산화시켜 트리밍하기 위한 두께의 실리콘 산화막을 형성하는 단계; 및
    상기 실리콘 산화막을 제거하는 단계를 수행하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제21항에 있어서, 상기 게이트 트렌치 패턴을 형성한 이 후에, 상기 트렌치 패턴의 측벽에 게이트 패턴의 선폭을 조절하기 위한 이너 스페이서를 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서, 상기 이너 스페이서는 상기 게이트 물질막에 포함되어 있는 게이트 전극을 형성하기 위한 막 및 상기 실리콘 산화막과 각각 식각 선택비가 높은 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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