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KR100587672B1 - 다마신 공법을 이용한 핀 트랜지스터 형성방법 - Google Patents

다마신 공법을 이용한 핀 트랜지스터 형성방법 Download PDF

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KR100587672B1
KR100587672B1 KR1020040006557A KR20040006557A KR100587672B1 KR 100587672 B1 KR100587672 B1 KR 100587672B1 KR 1020040006557 A KR1020040006557 A KR 1020040006557A KR 20040006557 A KR20040006557 A KR 20040006557A KR 100587672 B1 KR100587672 B1 KR 100587672B1
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South Korea
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forming
fin
mask pattern
film
gate electrode
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삼성전자주식회사
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Abstract

본 발명은 다마신 공법을 이용한 핀 트랜지스터 형성방법에 관한 것으로, 본 발명에 따른 핀 트랜지스터 형성방법은, 반도체 기판에 소자분리막이 형성될 영역만을 노출시키는 제1마스크 패턴을 이용하여 소자분리막 및 활성영역을 형성하는 단계와; 게이트 전극이 형성될 영역만을 노출시키는 제2마스크 패턴을 형성하고, 상기 제2마스크 패턴 및 상기 제1마스크 패턴을 식각 마스크로 하여 상기 소자 분리막 만을 선택적으로 식각함에 의하여, 게이트 형성영역에만 상기 활성영역의 양 측벽의 일부를 노출시켜 핀을 형성하는 단계와; 상기 핀의 양 측벽에 게이트 절연막을 형성하고 상기 제1마스크 패턴 및 상기 게이트 절연막을 덮는 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 사이에 두고 상기 게이트 전극이 형성되지 않은 상기 활성영역의 나머지 부위에 소오스 및 드레인 영역을 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 따르면, 게이트 전극의 분리를 용이하게 할 수 있으며, 기존 공정을 이용함에 의해 원가를 절감할 수 있으며, 소오스 및 드레인 영역의 콘택이나 실리사이드 형성이 유리한 장점을 가진다.
다마신, 핀, 트리밍, 숏채널 효과, 트랜지스터

Description

다마신 공법을 이용한 핀 트랜지스터 형성방법{Method for forming FINFET using damascene process}
도 1은 본 발명의 일 실시예에 따라 형성된 핀 트랜지스터의 레이아웃도
도 2a 내지 도 8b는 도 1의 Ⅰ-Ⅰ'의 단면 및 Ⅱ-Ⅱ'의 단면을 공정순서대로 나타낸 공정순서 단면도
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 104 : 산화막
106 : 제1마스크 패턴 108 : 소자 분리막
112 : 핀 116 : 게이트 전극
본 발명은 반도체 소자인 전계 효과 트랜지스터를 형성하는 방법에 관한 것으로, 더욱 구체적으로는 다마신(damascene) 공법을 이용하여 핀 트랜지스터를 형성하는 방법에 관한 것이다.
일반적으로 금속-산화막-반도체 전계 효과 트랜지스터(MOSFET)는 고성능화와 고집적화의 일환으로 소자 크기의 축소화가 진행되어 왔다. 이러한 소자 집적도의 향상을 위하여 새로운 기술이 계속적으로 제시되어 왔으며, 이에 따라 동작 면에서나 크기 면에서 우수한 소자의 개발이 진행되어 왔다.
소자의 집적도를 향상시키기 위한 하나의 기술로써 핀 트랜지스터(FINFET)가 제안되었다. 이는 트랜지스터의 바디영역이 수직구조로 형성된 것으로서, 일반적으로 물고기의 등지느러미(dorsal fin)와 유사하다는 데서 이름이 유래되었다.
이러한 핀 트랜지스터는 기존의 트랜지스터가 한 면을 채널로 사용하는 데 비해 핀의 상부와 양 측면을 모두 채널로 사용함으로써 전류를 기존 트랜지스터에 비하여 3배 향상시킬 수 있다는 장점을 가진다. 또한, 게이트가 핀을 둘러싸는 구조를 가짐으로써 소자에 대한 게이트의 전류 조절 능력이 향상되며, 숏채널 효과(short channel effect) 등 기존의 트랜지스터에서 발생되는 문제점을 상당부분 해결 할 수 있는 장점을 가지고 있다.
그러나, 이러한 핀 트랜지스터 구조를 실제 메모리 소자에 적용할 경우 여러 가지 문제가 발생된다. 핀의 상부 및 양 측면에 게이트를 형성하는 트라이 게이트(tri-gate)구조의 경우에는 핀의 상부에 형성되는 게이트의 구동능력이 양 측면에 형성되는 게이트에 비래 구동능력이 떨어진다는 문제점이 발생되고, SRAM 등의 형성시에 게이트 디플리션(gate depletion) 등의 문제로 인한 소자 전류 특성의 열화를 막기 위한 게이트 전극의 프리 도핑(pre-doping) 적용시에 핀의 상부 부위와 양 측면 부위의 게이트 높이가 달라짐에 의해 충분한 도핑 효과를 확보할 수 없는 문제점이 발생된다. 따라서, 이러한 문제점의 해결을 위해 핀의 양 측면에만 게이트를 형성하는 더블 게이트(double gate) 핀 트랜지스터가 개발되었다. 이러한 더블 게이트 핀 트랜지스터를 형성하는 방법에 관한 종래 기술의 예로써, 데이비드 엠 프라이드(David M. Fried)외 다수를 발명자로 하고 인터네셔널 비지니스 머신즈 코퍼레이션(International Business Machines Corporation)을 특허권자로 하여 특허 등록된 미국 등록 특허번호 6,642,090호(2003. 11. 04)가 제목 " 벌크 반도체 기판에서의 핀 전계 효과 트랜지스터 및 그의 형성방법(Fin FET device from bulk semiconductor and method for forming)" 하에 개시되어 있다.
상기한 종래 기술은 게이트 전극을 형성함에 있어서, 핀을 형성한 후에 상기 핀을 둘러싸고 있는 소자 분리막 전체를 상기 핀 형태의 활성영역의 일정부분이 드러나도록 전면적으로 식각 공정을 진행한 후에 도전막을 증착하게 된다. 그리고, 상기 도전막을 일정 패턴에 의하여 식각하여 게이트 전극을 형성하는 공정을 행한다. 이러한 게이트 전극을 형성하는 공정은, 게이트 전극의 형성하기 위한 절대적인 식각량이 증가할 뿐 아니라, 게이트 전극의 분리가 용이하지 않아 형성되는 게이트 전극들 간에 쇼트(short)가 발생되는 문제점이 있다. 또한, 특히 활성영역 전체를 핀 형태로 형성하므로 소오스 및 드레인 영역의 면적이 줄어들게 되어 콘택 및 실리사이드 형성에 불리하게 되고 이로 인한 저항증가로 인하여 핀 트랜지스터가 가지는 전류 향상의 효과를 감소시킨다는 문제점이 발생된다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복 할 수 있는 핀 트랜지스터 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은 기존의 통상적인 트랜지스터 형성공정을 이용함에 의해 원가를 절감할 수 있는 핀 트랜지스터 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 다마신 공법을 이용하여 게이트 전극을 형성함에 의하여 게이트 전극의 쇼트를 방지 또는 최소화하며, 게이트 전극의 분리를 용이하게 할 수 있는 핀 트랜지스터 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 게이트 형성영역에만 핀을 형성함으로 인하여, 소오스 및 드레인 영역의 콘택 및 실리사이드 형성에 유리한 핀 트랜지스터 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 소자 분리막 형성을 위한 마스크 패턴을 제거하지 않음으로 인하여 후속공정에서의 활성영역의 손상을 방지할 수 있는 핀 트랜지스터 형성방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 핀 트랜지스터 형성방법은, 반도체 기판에 소자분리막이 형성될 영역만을 노출시키는 제1마스크 패턴을 이용하여 소자분리막 및 활성영역을 형성하는 단계와; 게이트 전극이 형성될 영역만을 노출시키는 제2마스크 패턴을 형성하고, 상기 제2마스크 패턴 및 상기 제1마스크 패턴을 식각 마스크로 하여 상기 소자 분리막 만을 선택적으로 식각함에 의하여, 게이트 형성영역에만 상기 활성영역의 양 측벽의 일부를 노출시켜 핀을 형성하는 단계와; 상기 핀의 양 측벽에 게이트 절연막을 형성하고 상기 제1마스크 패턴 및 상기 게이트 절연막을 덮는 게이트 전극을 형성하는 단계와; 및 상기 게이트 전극을 사이에 두고 상기 게이트 전극이 형성되지 않은 상기 활성영역의 나머지 부위에 소오스 및 드레인 영역을 형성하는 단계를 포함한다.
상기 핀을 형성하는 단계 후에, 상기 핀의 양 측벽 간의 두께조절을 위한 트리밍 공정을 수행하는 단계를 더 포함할 수 있으며, 상기 트리밍 공정은, 상기 핀의 양 측벽에 산화막을 성장시키는 단계; 및 상기 성장된 산화막을 식각 공정으로 제거하는 단계를 반복함에 의하여 수행될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 핀 트랜지스터 형성방법은, 반도체 기판 상에 형성된 제1마스크 패턴을 이용하여 활성영역을 정의하기 위한 소자분리막을 형성하는 단계와; 상기 소자 분리막이 형성된 반도체 기판의 전면에 게이트 전극이 형성될 부위를 노출시키는 제2마스크 패턴을 형성하는 단계와; 상기 제1 및 제2마스크 패턴을 식각마스크로 하여 게이트 전극이 형성될 부위의 소자분리막을 일정깊이까지 식각함에 의하여, 게이트 형성영역에만 상기 활성영역의 양 측벽의 일부를 노출시키는 핀을 형성하는 단계와; 상기 핀의 양 측벽에 게이트 절연막을 형성하고, 상기 게이트 절연막이 형성된 상기 핀의 양 측벽을 메우면서 상기 제2마스크 패턴의 상부 높이와 같은 높이를 가지는 게이트 전극을 형성하는 단계; 및 상기 게이트 전극이 형성되지 않은 활성영역의 나머지 부위의 제2마스크 패턴 및 제1마스크 패턴을 제거한 후, 상기 활성영역에 게이트 전극을 사이에 두고 소오스 및 드레인 영역을 형성하는 단계를 포함한다.
상기 제1마스크 패턴의 재질은 질화막일 수 있으며, 상기 제2마스크 패턴은 질화막 재질의 단일막 구조 또는 질화막과 산화막의 다층막구조를 가질 수 있다. 또한, 상기 핀을 형성하기 위한 소자 분리막의 식각 깊이는 500 내지 2000Å일 수 있다.
상기한 방법적 구성들에 따르면, 원가가 절감되고 게이트 전극의 분리가 용이하며, 소오스 및 드레인 영역의 콘택이나 실리사이드 형성시 유리하며, 활성영역의 손상을 최소화 할 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 1 내지 도 8b을 참조로 설명되어질 것이다.
도 1은 본 발명의 일 실시예에 따라 형성된 핀 트랜지스터의 레이아웃도를 나타낸 것이다.
도 1에 도시된 바와 같이, 반도체 기판에 형성된 활성영역(102)이 소자분리막(108)에 의해 정의되고, 상기 활성영역(102)의 일부에 게이트전극(116)이 형성되어 있다.
도 2a 내지 도 8b에서 각각의 도면 번호를 나타내는 숫자에 'a' 자(character)가 붙여진 도면들은 상기 도 1의 Ⅰ-Ⅰ'의 단면을 공정 순서에 따라 나타낸 단면도이고, 각각의 도면 번호를 나타내는 숫자에 'b' 자가 붙여진 도면들 은 상기 도 1의 Ⅱ-Ⅱ'의 단면을 공정 순서에 따라 나타낸 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 벌크 반도체 기판(100)을 준비하고, 상기 벌크 반도체 기판(100)에 제1마스크 패턴(106)이 형성된다. 상기 제1마스크 패턴(106)이 형성되기 전에 상기 반도체 기판(100)을 보호하기 위해 상기 반도체 기판 상에 산화막 등을 재질로 하는 버퍼막(104)이 형성될 수 있다.
상기 반도체 기판(100) 또는 상기 버퍼막(104) 상에 절연막이 일정두께로 형성된다. 상기 절연막은 LPCVD(Low Pressure Chemical Vapor Deposition)법 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법 등의 방법에 의해서 형성될 수 있으며 질화막(SiN)을 재질로 할 수 있다.
다음으로 상기 절연막 상에 소자분리막(108)이 형성될 부위를 노출시키는 포토레지스트 패턴(미도시)이 형성되고 상기 포토 레지스트 패턴을 마스크로 하여 상기 절연막의 일부를 상기 버퍼막(104) 또는 상기 반도체 기판(100)이 노출될 때까지 식각함에 의하여 상기 제1마스크 패턴(106)이 형성된다.
상기 마스크 패턴(106)을 식각마스크로 하여 상기 반도체 기판(100)을 식각함에 의하여 트렌치(trench)가 형성된다. 상기 트렌치는 통상적인 플래너(planner)타입의 트랜지스터 형성과정과 동일한 크기로 형성될 수 있으며, 상기 트랜치의 형성에 의해 정의되는 활성영역 또한 플래너 타입의 트랜지스터 형성시의 활성영역과 크기가 동일할 수 있다. 따라서, 기존의 공정을 그대로 이용할 수 있어 추가 비용이 절감되는 효과가 있다. 상기 트렌치를 형성하기 위한 식각 공정은 이방성 식각 공정인 건식 식각 등이 이용될 수 있다.
상기 트렌치가 형성된 반도체 기판 전면에 상기 트렌치를 메우는 소자 분리용 절연막이 형성된다. 상기 소자 분리용 절연막은 고밀도 플라즈마(high density plasma)를 이용한 산화막 증착 공정을 행함에 의하여 형성될 수 있다. 여기서, 상기 소자분리용 절연막이 형성되기 전에 상기 활성영역을 보호하기 위해, 상기 트렌치의 내부에 산화막을 성장시키고, 그 산화막 상에 질화막 라이너가 형성되는 공정이 추가될 수 있다. 상기 질화막 라이너는 상기 활성영역을 격리(isolation)하기 위한 공정에서 상기 활성영역을 보호하기 위한 것이다.
상기 소자 분리용 절연막이 형성된 반도체 기판 전면에, 상기 제1마스크 패턴(106)을 평탄화 저지막으로 하는 화학적 기계적 연막(CMP;Chemical Mechanical Polishing) 공정 등의 평탄화 공정을 수행함에 의하여 소자분리막(108)이 형성된다. 상기 소자분리막(108)은 상기 제1마스크 패턴(106)의 상부 높이와 같도록 형성된다.
도 3a 및 도 3b에 도시된 바와 같이, 상기 소자분리막(108)이 형성된 반도체 기판 전면에 제2마스크 패턴 형성을 위한 절연막(110a)이 형성된다. 상기 제2마스크 패턴 형성을 위한 절연막(110a)은 LPCVD법 또는 PECVD법 등의 방법에 의해서 질화막을 증착하여 형성될 수 있으며, 질화막과 산화막의 다층막으로 형성될 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 상기 제2마스크 패턴(110) 형성을 위한 절연막(도 3a 및 도 3b의 110a)이 형성된 반도체 기판에 게이트 전극이 형성될 영역만을 노출시키는 포토 레지스트 패턴(미도시)을 형성하고 상기 포토레지스트 패턴을 이용하여 상기 제2마스크 패턴을 형성을 위한 절연막(110a)을 상기 소자분리막(108)의 상부가 노출될 때까지 식각함에 의하여 제2마스크 패턴(110)이 형성된다. 여기서, 상기 게이트 전극이 형성될 영역에는 상기 소자분리막(108)의 상부 및 제1마스크 패턴(106)의 상부가 노출된 상태로 남아있게 된다. 상기 제1마스크 패턴(106a)은 후속공정에서 활성영역의 손상을 막는 보호막 역할을 하게된다.
도 5a 및 도 5b에 도시된 바와 같이, 상기 제2마스크 패턴(110) 및 상기 제1마스크 패턴(106)을 식각마스크로 하여 상기 소자분리막(108) 중 게이트 전극이 형성될 영역을 일정깊이로 식각하는 식각 공정이 진행된다. 따라서, 게이트 형성영역에만 상기 활성영역(102)의 양 측면이 노출되게 되어 핀(112)이 형성된다. 상기 소자분리막(108)을 식각하는 공정은 이방성 식각공정이 수행될 수 있으며, 500 내지 2000Å정도의 깊이로 식각될 수 있다. 상기 이방성 식각 공정은 건식 식각, 플라즈마를 이용한 식각 방법 등이 이용된다. 상기 핀(112)은, 노출된 활성영역의 양 측벽에 상기 소자분리막 형성시에 형성된 산화막 및 질화막 라이너가 존재하는 경우에는 노출된 산화막 및 질화막 라이너를 제거함에 의하여 형성될 수 있다.
그리고, 상기 핀(12)을 형성한 후에 상기 핀의 양 측벽 사이의 두께 조절을 위한 트리밍(trimming) 공정이 추가로 행해질 수 있다.
상기 트리밍 공정은 상기 게이트 형성영역에 형성된 상기 핀(112)의 양 측벽에 산화막을 성장시키고 이를 제거하는 공정을 반복 수행함에 의하여 원하는 두께로 조절될 수 있다. 상기 성장된 산화막을 제거하는 공정은 식각 공정으로 진행될 수 있으며, 습식 식각방법이 이용될 수 있다.
상기한 바와 같이, 게이트 형성영역에만 핀을 형성함으로 인하여 소오스 및드레인 영역의 면적이 줄어들어서 발생되는 여러 가지 문제점을 방지할 수 있게 된다.
다음으로 상기 핀(112)의 양 측벽에 게이트 절연막(114)이 형성된다. 상기 게이트 절연막(114)은 산화막으로 형성될 수 있으나 다른 유전물질이 이용될 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, 상기 게이트 절연막(114)이 형성된 반도체 기판 전면에 게이트 전극용 도전막(116a)이 형성된다. 상기 도전막(116a)은 상기 핀(112)의 상부에 형성된 제1마스크 패턴(106)의 상부 및 상기 게이트 절연막(114)이 형성된 상기 핀(112)의 양 측벽을 충분히 메우도록 형성된다. 상기 도전막(116a)은 폴리 실리콘을 재질로 하여 형성되며 이외에 금속막이나 다른 도전성 재료들로 형성될 수 있다.
도 7a 및 도 7b 에 도시된 바와 같이, 상기 도전막(116a)이 형성된 반도체 기판 전면에 평탄화 공정을 수행함에 의해 게이트 전극(116)이 형성된다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 또는 에치백(etch-back) 등의 방법이 이용될 수 있으며, 상기 제2마스크 패턴(110)을 평탄화 저지막으로 하여 수행된다. 이러한 평탄화 공정에 의해 형성되는 게이트 전극(116)은 상기 제2마스크 패턴(110)의 상부 높이와 같도록 형성된다. 다만, 상기 제2마스크 패턴(110)이 다층막일 경우에는 상기 평탄화 공정시 상기 제2마스크 패턴의 상부에 있는 일부 막이 제거될 수 있으므로, 상기 게이트 전극(116)의 상부는 평탄화 공정 진행후의 상기 제2마스크 패턴(110)의 높이와 같을 수 있다. 상기와 같이 다마신 공법을 이용하여 게이트 전극을 형성함에 의해 게이트 전극의 분리가 용이해진다.
도 8a 및 도 8b에 도시된 바와 같이, 상기 게이트 전극(116)이 형성되지 아니한 부위의 제1마스크 패턴(106) 및 제2마스크 패턴(110)이 제거된다. 상기 제1마스크 패턴(106) 및 상기 제2마스크 패턴(110)의 제거는 습식 식각 방법이나 건식 식각 방법 등이 이용될 수 있다.
상기 제1마스크 패턴(106) 및 제2마스크 패턴(110)의 제거 후에, 상기 게이트 전극(116)이 형성되지 아니한 활성영역의 나머지 부위에 상기 게이트 전극(116)을 사이에 두고 이온주입을 통하여 소오스 및 드레인영역을 형성함으로써 상기 핀 트랜지스터가 완성되게 된다.
상술한 공정 단계들에 의하여 형성되는 핀 트랜지스터는 디램(DRAM) 셀에 적용되는 것이 바람직하나, 이외에 에스 램(SRAM) 등 다른 메모리 소자 등의 형성에도 적용될 수 있는 것은 당연한 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안에 따라 트랜지스터 형성과정에서, 기판의 형상, 게이트 전극의 형상, 핀의 형상 또는 막질의 구성이 변경되거나, 제조 공정이 가감될 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 통상적인 플래너 타입의 트랜지스터 형성공정을 이용함에 의하여 원가절감 효과가 발생되며, 다마신 공법을 이용하여 게이트 전극을 형성함에 의하여 게이트 전극의 쇼트를 방지 또는 최소화할 수 있고 게이트 전극의 분리를 용이하게 할 수 있다. 또한, 게이트 형성영역에만 핀을 형성함으로 인하여, 소오스 및 드레인 영역의 콘택 및 실리사이드 형성이 유리하며, 소자분리막 형성을 위한 마스크 패턴을 제거하지 않음으로 인하여 후속공정에서의 활성영역의 손상을 방지 또는 최소화 할 수 있는 효과가 있다.

Claims (18)

  1. 반도체 기판에 소자분리막이 형성될 영역만을 노출시키는 제1마스크 패턴을 이용하여 소자분리막 및 활성영역을 형성하는 단계;
    게이트 전극이 형성될 영역만을 노출시키는 제2마스크 패턴을 형성하고, 상기 제2마스크 패턴 및 상기 제1마스크 패턴을 식각 마스크로 하여 상기 소자 분리막 만을 선택적으로 식각함에 의하여, 게이트 형성영역에만 상기 활성영역의 양 측벽의 일부를 노출시켜 핀을 형성하는 단계;
    상기 핀의 양 측벽에 게이트 절연막을 형성하고 상기 제1마스크 패턴 및 상기 게이트 절연막을 덮는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 사이에 두고 상기 게이트 전극이 형성되지 않은 상기 활성영역의 나머지 부위에 소오스 및 드레인 영역을 형성하는 단계를 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
  2. 제1항에 있어서
    상기 핀을 형성하는 단계 후에, 상기 핀의 양 측벽 간의 두께조절을 위한 트리밍 공정을 수행하는 단계를 더 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
  3. 제2항에 있어서,
    상기 트리밍 공정은, 상기 핀의 양 측벽에 산화막을 성장시키는 단계; 및
    상기 성장된 산화막을 식각 공정으로 제거하는 단계를 반복함에 의하여 수행됨을 특징으로 하는 핀 트랜지스터 형성방법.
  4. 제3항에 있어서,
    상기 성장된 산화막을 식각하는 공정은 습식식각 방법에 의해 수행됨을 특징으로 하는 핀 트랜지스터 형성방법.
  5. 제4항에 있어서,
    상기 절연막 및 상기 마스크 패턴의 재질은 질화막임을 특징으로 하는 핀 트랜지스터 형성방법.
  6. 반도체 기판 상에 형성된 제1마스크 패턴을 이용하여 활성영역을 정의하기 위한 소자분리막을 형성하는 단계;
    상기 소자 분리막이 형성된 반도체 기판의 전면에 게이트 전극이 형성될 부위를 노출시키는 제2마스크 패턴을 형성하는 단계;
    상기 제1 및 제2마스크 패턴을 식각마스크로 하여 게이트 전극이 형성될 부위의 소자분리막을 일정깊이까지 식각함에 의하여, 게이트 형성영역에만 상기 활성영역의 양 측벽의 일부를 노출시키는 핀을 형성하는 단계;
    상기 핀의 양 측벽에 게이트 절연막을 형성하고, 상기 게이트 절연막이 형성된 상기 핀의 양 측벽을 메우면서 상기 제2마스크 패턴의 상부 높이와 같은 높이를 가지는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극이 형성되지 않은 활성영역의 나머지 부위의 제2마스크 패턴 및 제1마스크 패턴을 제거한 후, 상기 활성영역에 게이트 전극을 사이에 두고 소오스 및 드레인 영역을 형성하는 단계를 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
  7. 제1항에 있어서, 상기 소자분리막을 형성하는 단계는,
    상기 제1마스크 패턴을 식각마스크로 하여 트랜치를 형성하는 단계;
    상기 트랜치의 내부에 산화막을 형성하고 상기 산화막 상에 질화막 라이너를 형성하는 단계; 및
    상기 질화막 라이너가 형성된 반도체 기판 상에 상기 트랜치를 메우는 절연막을 형성하고 상기 제1마스크 패턴을 평탄화 저지막으로 하여 평탄화하는 공정을 수행하는 단계를 더 포함하고,
    상기 핀을 형성하는 단계 후에, 상기 핀의 양 측벽의 노출부위에 형성되어 있는 질화막 라이너 및 산화막을 제거하는 단계를 더 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
  8. 제7항에 있어서
    상기 질화막 라이너 및 산화막을 제거하는 단계 후에, 상기 핀의 양 측벽 간의 두께조절을 위한 트리밍(triming)공정을 수행하는 단계를 더 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
  9. 제8항에 있어서,
    상기 트리밍 공정은, 상기 핀의 양 측벽에 산화막을 성장시키는 단계; 및
    상기 성장된 산화막을 식각 공정으로 제거하는 단계를 반복함에 의하여 수행됨을 특징으로 하는 핀 트랜지스터 형성방법.
  10. 제9항에 있어서,
    상기 성장된 산화막을 식각하는 공정은 습식식각 방법에 의해 수행됨을 특징으로 하는 핀 트랜지스터 형성방법.
  11. 제10항에 있어서,
    상기 제1마스크 패턴의 재질은 질화막임을 특징으로 하는 핀 트랜지스터 형성방법.
  12. 제11항에 있어서,
    상기 제2마스크 패턴은 질화막 재질의 단일막 구조 또는 질화막과 산화막의 다층막 구조를 가짐을 특징으로 하는 핀 트랜지스터 형성방법.
  13. 제12항에 있어서,
    상기 핀을 형성하기 위한 소자 분리막의 식각에는 이방성 식각방법이 이용됨을 특징으로 하는 핀 트랜지스터 형성방법.
  14. 제13항에 있어서,
    상기 핀을 형성하기 위한 소자 분리막의 식각 깊이는 500 내지 2000Å임을 특징으로 하는 핀 트랜지스터 형성방법.
  15. 제14항에 있어서,
    상기 게이트 전극을 형성하는 단계는, 상기 게이트 절연막을 형성한 후에 상기 핀의 양 측벽을 메우면서 상기 제1 및 제2마스크 패턴의 상부를 충분히 덮는 게이트 전극용 도전막을 형성하는 단계; 및
    상기 제2마스크 패턴을 평탄화 저지막으로하는 평탄화 공정에 의해 상기 도전막을 평탄화하는 단계를 더 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
  16. 제15항에 있어서,
    상기 게이트 전극용 도전막의 재질은 폴리 실리콘 이나 금속임을 특징으로 하는 핀 트랜지스터 형성방법.
  17. 제16항에 있어서,
    상기 평탄화 공정은 화학적 기계적 연마 또는 에치 백 공정이 이용됨을 특징으로 하는 핀 트랜지스터 형성방법.
  18. 제17항에 있어서,
    상기 제1 및 제2 마스크 패턴을 제거하는 공정은 건식 또는 습식 식각 방법 이 이용됨을 특징으로 하는 핀 트랜지스터 형성방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795099B2 (en) 2006-11-08 2010-09-14 Samsung Electronics Co., Ltd. Semiconductor devices having Fin-type active areas and methods of manufacturing the same
KR101319719B1 (ko) 2012-02-29 2013-10-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆｉｎ 프로파일 구조물 및 그 제조 방법
CN105190853A (zh) * 2013-11-25 2015-12-23 国际商业机器公司 通过选择性循环蚀刻形成的finFET隔离

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843244B1 (ko) 2007-04-19 2008-07-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
KR100574340B1 (ko) * 2004-02-02 2006-04-26 삼성전자주식회사 반도체 장치 및 이의 형성 방법
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
KR100653712B1 (ko) * 2005-11-14 2006-12-05 삼성전자주식회사 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는소자분리막이 배치된 반도체 장치들 및 그 형성방법들
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
KR100724561B1 (ko) * 2005-12-20 2007-06-04 삼성전자주식회사 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100745992B1 (ko) 2006-08-18 2007-08-06 삼성전자주식회사 반도체 소자의 제조 방법
KR100801315B1 (ko) * 2006-09-29 2008-02-05 주식회사 하이닉스반도체 돌기형트랜지스터가 구비된 반도체소자의 제조 방법
KR100772688B1 (ko) * 2006-09-29 2007-11-02 주식회사 하이닉스반도체 반도체 소자의 리세스패턴 제조방법
KR100838378B1 (ko) * 2006-09-29 2008-06-13 주식회사 하이닉스반도체 핀트랜지스터의 제조 방법
US8927353B2 (en) 2007-05-07 2015-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method of forming the same
JP5602340B2 (ja) * 2007-10-30 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US20090127648A1 (en) * 2007-11-15 2009-05-21 Neng-Kuo Chen Hybrid Gap-fill Approach for STI Formation
KR100968151B1 (ko) * 2008-05-06 2010-07-06 주식회사 하이닉스반도체 핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8305829B2 (en) * 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) * 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8319311B2 (en) 2009-03-16 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid STI gap-filling approach
US8957482B2 (en) * 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8053318B2 (en) * 2009-06-25 2011-11-08 International Business Machines Corporation FET with replacement gate structure and method of fabricating the same
US8461015B2 (en) * 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8482073B2 (en) * 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8472227B2 (en) * 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US9484462B2 (en) * 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8202780B2 (en) * 2009-07-31 2012-06-19 International Business Machines Corporation Method for manufacturing a FinFET device comprising a mask to define a gate perimeter and another mask to define fin regions
US20110097867A1 (en) * 2009-10-22 2011-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of controlling gate thicknesses in forming fusi gates
US9953885B2 (en) * 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US20140035069A1 (en) * 2011-06-04 2014-02-06 Avalanche Technology Inc. Field effect transistor having a trough channel
US8643108B2 (en) * 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
US9287385B2 (en) * 2011-09-01 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device and method of making same
JP2013058688A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US8609480B2 (en) 2011-12-21 2013-12-17 Globalfoundries Inc. Methods of forming isolation structures on FinFET semiconductor devices
US8617961B1 (en) * 2012-07-18 2013-12-31 International Business Machines Corporation Post-gate isolation area formation for fin field effect transistor device
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9287178B2 (en) 2012-10-01 2016-03-15 Globalfoundries Inc. Multi-gate field effect transistor (FET) including isolated fin body
US8815742B2 (en) * 2012-12-12 2014-08-26 Globalfoundries Inc. Methods of forming bulk FinFET semiconductor devices by performing a liner recessing process to define fin heights and FinFET devices with such a recessed liner
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
US8835262B2 (en) 2013-01-08 2014-09-16 Globalfoundries Inc. Methods of forming bulk FinFET devices by performing a recessing process on liner materials to define different fin heights and FinFET devices with such recessed liner materials
CN103943500B (zh) * 2013-01-22 2016-08-31 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的制作方法
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
US9209185B2 (en) * 2014-04-16 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET device
US9324619B2 (en) * 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9443729B1 (en) * 2015-03-31 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming FinFET devices
KR102352155B1 (ko) * 2015-04-02 2022-01-17 삼성전자주식회사 반도체 소자 및 그 제조방법
US10411135B2 (en) 2015-06-08 2019-09-10 Synopsys, Inc. Substrates and transistors with 2D material channels on 3D geometries
CN108735813B (zh) * 2017-04-24 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108962990A (zh) * 2017-05-23 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109037068A (zh) * 2017-06-08 2018-12-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10439047B2 (en) * 2018-02-14 2019-10-08 Applied Materials, Inc. Methods for etch mask and fin structure formation
JP7575474B2 (ja) 2020-08-06 2024-10-29 チャンシン メモリー テクノロジーズ インコーポレイテッド メモリ及びメモリの製造方法
CN114068535B (zh) * 2020-08-06 2024-05-07 长鑫存储技术有限公司 存储器和存储器的制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4044276B2 (ja) 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6800905B2 (en) 2001-12-14 2004-10-05 International Business Machines Corporation Implanted asymmetric doped polysilicon gate FinFET
US6657252B2 (en) 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US6846734B2 (en) * 2002-11-20 2005-01-25 International Business Machines Corporation Method and process to make multiple-threshold metal gates CMOS technology
KR100513405B1 (ko) * 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
US6951784B1 (en) * 2004-08-05 2005-10-04 International Business Machines Corporation Three-mask method of constructing the final hard mask used for etching the silicon fins for FinFETs

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795099B2 (en) 2006-11-08 2010-09-14 Samsung Electronics Co., Ltd. Semiconductor devices having Fin-type active areas and methods of manufacturing the same
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CN105190853A (zh) * 2013-11-25 2015-12-23 国际商业机器公司 通过选择性循环蚀刻形成的finFET隔离
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