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JP2013058688A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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JP2013058688A JP2011197323A JP2011197323A JP2013058688A JP 2013058688 A JP2013058688 A JP 2013058688A JP 2011197323 A JP2011197323 A JP 2011197323A JP 2011197323 A JP2011197323 A JP 2011197323A JP 2013058688 A JP2013058688 A JP 2013058688A
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岳 須藤
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Abstract

【課題】素子の特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上の一部の領域にマスク膜を形成する工程と、前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方において、前記半導体基板の上方に、マスク部材を形成する工程と、前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク膜及び前記半導体基板の上層部分をパターニングする工程と、前記パターニングされたマスク膜をマスクとしてエッチングを施すことにより、前記パターニングされた半導体基板の上層部分の一部を除去する工程と、を備える。
【選択図】図８

Description

本発明の実施形態は、半導体装置の製造方法に関する。
近年、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）の集積度の向上とオン電流の増大とを両立させるために、Ｆｉｎ型のＭＯＳＦＥＴ（以下、「ＦｉｎＦＥＴ」という）が提案されている。ＦｉｎＦＥＴにおいては、半導体基板の上面に一方向に延びる凸状のフィンが形成されており、このフィンを跨ぐように、他方向に延びるゲート電極が設けられている。これにより、フィンにおけるゲート電極により囲まれた部分の外周がチャネル領域となり、素子面積を増大させることなく、チャネル幅を拡大することができる。
しかしながら、ＦｉｎＦＥＴを小型化するにつれて、多数のＦｉｎＦＥＴを均一に形成することが困難になる。
特開２０１１−００９２９６号公報
本発明の目的は、素子の特性が均一な半導体装置の製造方法を提供することである。
実施形態に係る半導体装置の製造方法は、半導体基板上の一部の領域にマスク膜を形成する工程と、前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方において、前記半導体基板の上方に、マスク部材を形成する工程と、前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク膜及び前記半導体基板の上層部分をパターニングする工程と、前記パターニングされたマスク膜をマスクとしてエッチングを施すことにより、前記パターニングされた半導体基板の上層部分の一部を除去する工程と、を備える。
（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程図である。 （ａ）〜（ｆ）は、実施形態における側壁カバープロセスを例示する工程断面図である。 （ａ）は、比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）はＢ−Ｂ’線による断面図である。 （ａ）は、比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１〜図１３は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
本実施形態に係る半導体装置は、例えば記憶装置であり、例えばＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）である。ＭＲＡＭにおいては、複数個のメモリセルがアレイ状に配列されており、各メモリセルにおいては、磁気抵抗記憶素子及びトランジスタが設けられている。本実施形態において、各メモリセルを構成するトランジスタはＦｉｎＦＥＴである。
先ず、図１（ａ）〜（ｃ）に示すように、シリコン基板１１を用意する。シリコン基板１１の少なくとも上層部分は、不純物が導入されて半導体となっている。そして、シリコン基板１１上に、マスク膜として、シリコン窒化膜１２を形成する。次に、例えばフォトリソグラフィ法及びＲＩＥ（reactive ion etching：反応性イオンエッチング）法によりシリコン窒化膜１２をパターニングする。これにより、シリコン窒化膜１２における所望の部分を除去して、開口部１２ａを形成する。開口部１２ａは、ＦｉｎＦＥＴのフィンを分断する予定の領域に形成し、その形状は例えば略長方形とする。なお、図１（ａ）〜（ｃ）においては、図示の便宜上、開口部１２ａを１ヶ所しか示していないが、開口部１２ａは複数ヶ所に形成してもよい。
次に、図２（ａ）〜（ｃ）に示すように、ラジカル酸化処理を施す。これにより、シリコン基板１１の上面における開口部１２ａにおいて露出している領域、及び、シリコン窒化膜１２の表面が酸化され、ストッパ膜としてシリコン酸化膜１３が形成される。すなわち、シリコン酸化膜１３は、シリコン基板１１上におけるシリコン窒化膜１２を形成した領域及びシリコン窒化膜１２を形成していない領域の双方に形成される。
次に、シリコン酸化膜１３上に、他のマスク膜として、シリコン窒化膜１４を形成する。シリコン窒化膜１４は、シリコン酸化膜１３上の全面に形成され、シリコン酸化膜１３によってシリコン窒化膜１２から分離され、シリコン窒化膜１２の開口部１２ａ内に埋め込まれる。シリコン窒化膜１４の膜厚は、開口部１２ａにおける最も短い径、すなわち、長方形の短辺の長さの半分以上とすることが好ましい。これにより、シリコン窒化膜１４が開口部１２ａ内に完全に埋め込まれ、シリコン窒化膜１４の上面が平坦になる。
次に、シリコン窒化膜１４上に、マスク部材として、例えばシリコン酸化物からなるハードマスク材１７を形成する。ハードマスク材１７は、例えば側壁法により、一方向に延び、周期的に配列された複数本のライン状の部材に形成する。そして、ライン状の部材の一部が、開口部１２ａの直上域を通過するようにする。すなわち、ハードマスク材１７は、シリコン窒化膜１２を形成した領域及び形成していない領域の双方に形成する。
次に、図３（ａ）〜（ｃ）に示すように、ハードマスク材１７（図２参照）をマスクとしてエッチングを施すことにより、シリコン窒化膜１４、シリコン酸化膜１３、シリコン窒化膜１２及びシリコン基板１１の上層部分を選択的に除去して、パターニングする。これにより、これらの部材にハードマスク材１７のパターンが転写され、シリコン窒化膜１４、シリコン酸化膜１３及びシリコン窒化膜１２が分断されると共に、シリコン基板１１の上層部分に、一方向に延び、周期的に配列された複数本のフィン２０が形成される。各フィン２０の形状は、主面がシリコン基板１１の上面に対して垂直な略板状である。但し、フィン２０の根本部分の側面は垂直方向に対して傾斜しており、根本部分の幅は下方に向かうにつれてテーパー状に広がっている。
このパターニング工程においては、フィン２０が切れ目なく等間隔で形成されている。また、フィン２０の直上域におけるシリコン窒化膜１２が形成されていない領域、すなわち、開口部１２ａに相当する領域には、シリコン窒化膜１４が厚く配置されているため、フィン２０の直上域全域にわたって、シリコン窒化膜１２、シリコン酸化膜１３及びシリコン窒化膜１４の合計の膜厚は、ほぼ均一である。すなわち、シリコン基板１１におけるフィン２０間の溝部の底面からシリコン窒化膜１４の上面までの距離が、ほぼ均一である。このため、マイクロローディング効果が抑制され、フィン２０を均一な形状に加工することができる。次に、ハードマスク材１７を除去する。なお、この段階においては、ハードマスク材１７を除去しなくてもよい。
次に、図４（ａ）〜（ｃ）に示すように、例えば塗布法によりシリコン酸化物を堆積させ、このシリコン酸化物を加熱することにより、フィン２０を覆うように素子分離絶縁膜２１を成膜する。このとき、素子分離絶縁膜２１は加熱により焼き締められて収縮（Ｄｅｎｓｉｆｙ）する。また、素子分離絶縁膜２１は、その後の工程における熱処理によっても、焼き締められて収縮する。素子分離絶縁膜２１はフィン２０によって複数の領域に区画されており、焼き締め（Ｄｅｎｓｉｆｙ）の程度は、各領域の大きさに依存する。そして、フィン２０は周期的に配列されているため、素子分離絶縁膜２１が区画された領域の大きさも相互に等しい。このため、収縮の程度も領域間で均一であり、素子分離絶縁膜２１の組成も均一になる。次に、シリコン窒化膜１４をストッパとしてＣＭＰを施す。なお、図３（ａ）〜（ｃ）に示す工程において、ハードマスク材１７（図２参照）を除去しなかった場合は、この工程において、素子分離絶縁膜２１と共にハードマスク材１７も除去される。
次に、フッ化水素（ＨＦ）を含むエッチング液を用いてウェットエッチングを施すことにより、素子分離絶縁膜２１の上面を後退させる。これにより、フィン２０間の空間の下部に、素子分離絶縁膜２１が形成される。このとき、素子分離絶縁膜２１の組成が均一であれば、エッチングの程度も均一になり、上面が平坦になる。なお、素子分離絶縁膜２１の上部は、フッ化水素（ＨＦ）系のウェットエッチングとＲＩＥを組み合わせて除去してもよい。また、素子分離絶縁膜２１は、ＣＶＤ（chemical vapor deposition：化学気相成長）法によって堆積させてもよい。
次に、シリコン窒化膜１４をマスクとして、シリコン基板１１に対して選択的に不純物を注入する。これにより、フィン２０の中腹部、すなわち、フィン２０における素子分離絶縁膜２１の上面近傍の部分に、パンチスルーを抑制するための不純物拡散領域（図示せず）が形成される。
次に、図５（ａ）〜（ｃ）に示すように、酸化処理を施すことにより、フィン２０における素子分離絶縁膜２１の上面から突出した部分の側面上に、保護膜としてシリコン酸化膜２２を形成する。次に、例えばＬＰＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法又はＰＥＣＶＤ（plasma enhanced CVD：プラズマ化学気相成長）法により、全面に不純物が導入されていないアモルファスシリコン膜を成膜する。そして、このアモルファスシリコン膜をエッチバックすることにより、フィン２０、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４及びシリコン酸化膜２２からなる積層体２５の側面上に、ノンドープのアモルファスシリコンからなる側壁２３を形成する。側壁２３の不純物濃度は、シリコン基板１１の不純物濃度よりも低い。
次に、図６（ａ）〜（ｃ）に示すように、シリコン酸化膜１３をストッパとして、例えば燐酸を用いたウェットエッチングを施し、シリコン窒化膜１４（図５参照）を除去する。このとき、シリコン窒化膜１２は、シリコン酸化膜１３及び側壁２３により覆われているため、除去されない。
次に、図７（ａ）〜（ｃ）に示すように、シリコン酸化膜１３及びシリコン酸化膜２２をストッパとして、アルカリ溶液を用いたウェットエッチングを施すことにより、側壁２３（図６参照）を除去する。このとき、フィン２０の上部における開口部１２ａの直下域に相当する部分は、シリコン酸化膜１３及びシリコン酸化膜２２によって覆われており、フィン２０の上部におけるそれ以外の部分は、シリコン窒化膜１２及びシリコン酸化膜２２によって覆われており、フィン２０の下部及びシリコン基板１１におけるフィン２０以外の部分は、素子分離絶縁膜２１によって覆われているため、除去されない。
次に、図８（ａ）〜（ｃ）に示すように、ウェット処理を行い、シリコン酸化膜１３及び２２を除去する。
次に、パターニングされたシリコン窒化膜１２をマスクとしてエッチング、例えば、ＲＩＥを施すことにより、フィン２０の一部分、すなわち、シリコン窒化膜１２によって覆われていない部分を除去して、素子分離絶縁膜２１の上面よりも下方までリセスする。この結果、フィン２０に切れ目２０ａが形成されると共に、素子分離絶縁膜２１の上面に凹部２１ａが形成される。切れ目２０ａ及び凹部２１ａは、シリコン窒化膜１２の開口部１２ａの直下域の一部に形成される。なお、シリコン酸化膜１３及び２２は、ウェット処理ではなく、このＲＩＥ処理において、フィン２０の一部分と共に除去してもよい。
次に、図９（ａ）〜（ｃ）に示すように、全面にシリコン酸化膜２６を成膜し、その後、シリコン窒化膜２７を成膜する。このとき、シリコン酸化膜２６及びシリコン窒化膜２７は、素子分離絶縁膜２１上にフィン２０を覆うように形成されると共に、凹部２１ａの内部にも埋め込まれる。
次に、図１０（ａ）〜（ｃ）に示すように、シリコン窒化膜２７に対して、燐酸を用いたウェットエッチングを施すことにより、シリコン窒化膜２７を凹部２１ａ内に残留させつつ、凹部２１ａの外部から除去する。この結果、凹部２１ａ内にシリコン窒化膜２７の残留部分からなる絶縁部材２８が埋め込まれる。次に、フッ化水素（ＨＦ）を用いたウェットエッチングにより、シリコン酸化膜２６を除去する。このとき、凹部２１ａの内面上にはシリコン酸化膜２６が残留する。
次に、図１１（ａ）〜（ｃ）に示すように、酸化処理を施すことにより、フィン２０における素子分離絶縁膜２１から突出した部分の側面上に、ゲート絶縁膜３０を形成する。次に、導電性材料、例えば、不純物を導入したポリシリコンを全面に堆積させることにより、フィン２０を覆うポリシリコン膜３１を成膜する。このとき、素子分離絶縁膜２１の凹部２１ａ内には絶縁部材２８が埋め込まれているため、ポリシリコン膜３１が凹部２１ａ内に進入し、シリコン基板１１と接触することはない。次に、ポリシリコン膜３１に対してＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施す。
次に、図１２（ａ）〜（ｃ）に示すように、ポリシリコン膜３１に対して、シリコン窒化膜１２との間で選択比を確保できる条件でＲＩＥを施すことにより、ポリシリコン膜３１をパターニングする。これにより、素子分離絶縁膜２１上に、フィン２０を跨ぐように、フィン２０が延びる方向に対して交差、例えば直交した方向に延び、周期的に配列された複数本のゲート電極３２を形成する。このとき、フィン２０の直上域においては、シリコン窒化膜１２をストッパとしてエッチングを停止させる。
次に、ゲート電極３２をマスクとして、フィン２０に対して不純物を注入する。これにより、フィン２０に拡散層（図示せず）が形成され、フィン２０とゲート電極３２との最近接点毎に、ＦｉｎＦＥＴが構成される。上方から見て、複数本のフィン２０及びゲート電極３２は格子状に配置されるため、複数個のＦｉｎＦＥＴはマトリクス状に配列される。また、フィン２０における所望の位置には、切れ目２０ａが形成される。
次に、図１３（ａ）〜（ｃ）に示すように、素子分離絶縁膜２１上に、ゲート電極３２を覆うように、層間絶縁膜３５を形成する。次に、層間絶縁膜３５内に複数本のコンタクト３６を形成する。コンタクト３６は、フィン２０の拡散層の直上域毎、すなわち、上方から見て、フィン２０におけるゲート電極３２によって覆われていない部分毎に形成する。なお、図１３（ａ）及び（ｂ）においては、図示の便宜上、コンタクト３６は１本のみ示している。その後、層間絶縁膜３５上に磁気抵抗効果素子（図示せず）を形成し、コンタクト３６を介して各ＦｉｎＦＥＴに接続する。このようにして、本実施形態に係る半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、図１（ａ）〜（ｃ）に示す工程において、シリコン基板１１上に開口部１２ａが形成されたシリコン窒化膜１２を形成し、図３（ａ）〜（ｃ）に示す工程において、このシリコン窒化膜１２ごとシリコン基板１１の上層部分をパターニングすることにより、フィン２０を形成する。このため、フィン２０を形成する工程においては、フィン２０に切れ目２０ａは形成されていないため、フィン２０間の距離を均一にすることができる。これにより、マイクロローディング効果を抑制し、シリコン基板１１を加工領域全体にわたって均一な条件でエッチングすることができる。この結果、フィン２０を均一な形状に加工することができ、ＦｉｎＦＥＴの特性を均一化することができる。そして、図８（ａ）〜（ｃ）に示す工程において、パターニングされたシリコン窒化膜１２をマスクとしてエッチングを施すことにより、フィン２０における開口部１２ａの直下域に相当する領域に、切れ目２０ａを形成することができる。
マイクロローディング効果を抑制する効果をより具体的に説明すると、以下のようになる。すなわち、フィン２０を形成する際のエッチングの効果は、隣のフィン２０との間の距離に依存する。このため、仮に、フィン２０を形成するためのエッチングの際に、フィン２０に切れ目を形成しようとすると、切れ目の存在により隣のフィン２０との間の距離が大きく異なり、マイクロローディング効果によって加工後のフィン２０の形状が大きく変動してしまう。例えば、フィン２０を短い周期で配列させる場合に合わせてエッチング条件を最適化すると、隣のフィン２０との距離が大きい場合には、フィン２０の側面の傾斜が大きくなり、フィン２０が太くなってしまう。この結果、フィン２０をボディ領域とするＦｉｎＦＥＴの特性が変動してしまう。
これに対して、本実施形態によれば、フィン２０を形成するためにエッチング工程においては、切れ目２０ａを形成しないため、フィン２０間の距離をほぼ等しくすることができ、エッチングの効果を均一化することができる。この結果、フィン２０の形状を均一化することができる。一方、シリコン窒化膜１２に開口部１２ａを形成しておき、フィン２０を形成した後に、シリコン窒化膜１２をマスクとしてエッチングを施すことにより、フィン２０に切れ目２０ａを形成することができる。このように、本実施形態によれば、フィン２０に切れ目２０ａを形成する必要がある装置において、フィン２０の形状精度を高め、ＦｉｎＦＥＴの特性を均一化することができる。この効果は、フィン２０のアスペクト比が高い場合に、特に顕著になる。
また、図３（ａ）〜（ｃ）に示す工程において、フィン２０を等間隔で形成することにより、図４（ａ）〜（ｃ）に示す工程において、素子分離絶縁膜２１を均一に形成することができる。例えば、素子分離絶縁膜２１を加熱して焼き締める際の収縮率が均一になり、素子分離絶縁膜２１の組成が均一になる。この結果、素子分離絶縁膜２１をエッチングする際に、均一なエッチング速度を得ることができ、素子分離絶縁膜２１の上面を平坦にすることができる。これにより、図１２（ａ）〜（ｃ）に示す工程においてゲート電極３２を形成したときに、フィン２０におけるゲート電極３２によって覆われる部分の高さが均一になり、ＦｉｎＦＥＴのチャネル幅が均一になる。これによっても、ＦｉｎＦＥＴの特性を均一化することができる。
更に、本実施形態においては、図４（ａ）〜（ｃ）に示す工程において、パターニングされたシリコン窒化膜１４をマスクとしてフィン２０に不純物を注入した後、図６（ａ）〜（ｃ）に示す工程において、シリコン窒化膜１４を除去する前に、図５（ａ）〜（ｃ）に示す工程において、フィン２０、シリコン窒化膜１２、シリコン酸化膜１３及びシリコン窒化膜１４が積層された積層体２５の側面上に、ノンドープのアモルファスシリコンからなる側壁２３を形成している。これにより、シリコン窒化膜１２をシリコン酸化膜１３及び側壁２３によって保護しつつ、シリコン窒化膜１４のみを除去することができる。その後、側壁２３を除去している。これにより、フィン２０を倒壊させることなく、シリコン窒化膜１４のみを除去することができ、半導体装置１の歩留まりが向上する。
このプロセス及び効果を上位概念的に説明すると、以下のようになる。
図１４（ａ）〜（ｆ）は、本実施形態における側壁カバープロセスを例示する工程断面図である。
図１４（ａ）に示すように、半導体基板４０上に、第１材料からなる第１膜４１、第１材料とは異なる第２材料からなる第２膜４２、及び、第２材料とは異なる第３材料からなる第３膜４３をこの順に積層する。このとき、第１材料と第３材料とは相互に同じ材料であってもよく、異なる材料であってもよい。第１材料と第３材料とを同じ材料とすれば、半導体プロセスの制約された条件の下で、材料をうまく振り分けることができる。なお、本実施形態においては、半導体基板４０はシリコン基板１１であり、第１膜４１はシリコン窒化膜１２であり、第１材料はシリコン窒化物であり、第２膜４２はシリコン酸化膜１３であり、第２材料はシリコン酸化物であり、第３膜４３はシリコン窒化膜１４であり、第３材料はシリコン窒化物である。
次に、図１４（ｂ）に示すように、第３膜４３、第２膜４２、第１膜４１及び半導体基板４０をパターニングして、積層体４５を形成する。積層体４５は、半導体基板４０の上層部分、第１膜４１、第２膜４２及び第３膜４３を含んでいる。次に、必要に応じて、第３膜４３をマスクとして所望の処理を施す。例えば、第３膜４３をマスクとして半導体基板４０に対して不純物を注入する。
次に、図１４（ｃ）に示すように、積層体４５の側面上に、第１材料、第２材料及び第３材料のいずれとも異なる材料からなる側壁４６を形成する。本実施形態においては、側壁４６（側壁２３）はノンドープのアモルファスシリコンによって形成する。
次に、図１４（ｄ）に示すように、第３膜４３を除去する。このとき、側壁４６により、積層体４５が支持される。また、第２膜４２及び側壁４６により、第１膜４１が保護される。これにより、第３膜４３のみを除去することができる。
次に、図１４（ｅ）に示すように、側壁４６を除去する。これにより、半導体基板４０上に、第１膜４１及び第２膜４２が積層された積層体４５ａが残留する。
また、本実施形態のように、半導体基板４０と側壁４６が同じ成分（例えばシリコン）を含む場合には、図１４（ｆ）に示すように、側壁４６を形成する前に、半導体基板４０の上面における積層体４５が形成されていない領域上に、第３材料及び側壁の材料とは異なる材料からなる第４膜４７を形成すると共に、半導体基板４０における積層体４５を構成する部分の側面上に、第３材料及び側壁の材料とは異なる材料からなる第５膜４８を形成してもよい。また、このとき、第４膜４７及び第５膜４８は、同じ材料によって形成してもよい。これにより、半導体基板４０及び側壁４６の双方がエッチングされるような条件でエッチングを施しても、第４膜４７、第５膜４８及び第２膜４２によって半導体基板４０を保護して、側壁４６のみを除去することができる。
更にまた、本実施形態においては、図１（ａ）〜（ｃ）に示す工程において、シリコン基板１１上にシリコン窒化膜１２を形成し、図３（ａ）〜（ｃ）に示す工程において、フィン２０を形成する際にシリコン窒化膜１２も加工してフィン２０上に残留させ、図１２（ａ）〜（ｃ）に示す工程において、ポリシリコン膜３１をエッチングしてゲート電極３２を形成する際に、フィン２０の直上域においては、シリコン窒化膜１２をストッパとして用いている。これにより、ゲート電極３２を形成する際に、フィン２０がオーバーエッチングされることを防止できる。
次に、本実施形態の比較例について説明する。
図１５（ａ）は、本比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）はＢ−Ｂ’線による断面図であり、
図１６（ａ）は、本比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
本比較例は、エッチングによってフィンを形成する際に、同時に切れ目を形成する例である。
図１５（ａ）及び（ｂ）に示すように、本比較例においては、シリコン基板１１１の上面に対してエッチングを施すことにより、フィン１２０を形成する。このとき、パターニングにより、所定のフィン１２０に切れ目１２０ａを形成する。例えば、側壁法によりラインアンドスペース状のマスク部材を形成した後、切れ目１２０ａを形成する予定の領域に開口部が形成されたレジスト膜を形成し、このレジスト膜をマスクとしてエッチングを施すことにより、ラインアンドスペース状のマスク部材の一部分を除去する。そして、このマスク部材を用いて異方性エッチングを施すと、マスク部材の直下域にフィン１２０が形成されると共に、マスク部材を除去して部分の直下域に切れ目１２０ａが形成される。
しかしながら、この場合、切れ目１２０ａが形成された領域においては、切れ目１２０ａを挟んで対向する２本のフィン１２０間の距離が長くなる。このため、マイクロローディング効果により、フィン１２０における切れ目１２０ａに対向する部分の形状が変動してしまう。例えば、フィン１２０における切れ目１２０ａの近傍に位置する部分は、全体的に他のフィン１２０よりも太くなり、切れ目１２０ａ側の側面は、根本部分だけでなく上部も含めた全体がテーパー形状となり、根本部分における側面の傾斜はより緩やかとなる。このため、フィン１２０における切れ目１２０ａの近傍に位置する部分は、他の部分と比較して太くなると共に、形状が非対称になる。
また、切れ目１２０ａを介して対向するフィン１２０間の距離は、それ以外の領域におけるフィン１２０間の距離よりも長いため、切れ目１２０ａの近傍においては、素子分離絶縁膜１２１を形成する際に、焼き締め（Ｄｅｎｓｉｆｙ）の程度が異なる。この結果、焼き締め後の素子分離絶縁膜１２１の組成が異なり、エッチング速度が異なってしまう。具体的には、切れ目１２０ａの近傍においては、他の領域と比較してフィン間のスペースが広いため、焼き締めが進み、その後のウェットエッチングにおいてエッチング速度が低くなる。この結果、素子分離絶縁膜１２１の上面が周囲よりも高くなる。これらの要因により、切れ目１２０ａの近傍に形成されるＦｉｎＦＥＴの特性が、他のＦｉｎＦＥＴの特性と大きく異なってしまう。
更に、図１６（ａ）〜（ｃ）に示すように、本比較例においては、フィン１２０上にシリコン窒化膜１２（図１３参照）を設けていない。このため、ポリシリコン膜をエッチングしてゲート電極１３２に加工する際に、フィン１２０の上面において局所的にオーバーエッチングが発生してしまい、フィン１２０におけるゲート電極１３２によって覆われていない部分、すなわち、ソース・ドレインを構成する部分の上面が後退する。このソース・ドレインを構成する部分には、逆テーパー形状のコンタクト１３６が接続されるが、この部分の上面の位置が低くなることにより、コンタクト１３６の下端の面積が小さくなり、抵抗が高くなる。
これに対して、上述の如く、本実施形態においては、フィン２０を加工する工程及び素子分離絶縁膜２１を形成する工程においては、切れ目２０ａが形成されていない。このため、フィン２０間の距離が均一になり、フィン２０及び素子分離絶縁膜２１を均一に形成することができる。また、本実施形態においては、シリコン基板１１上にシリコン窒化膜１２を設け、フィン２０を形成する際にシリコン窒化膜１２も加工してフィン２０上に残留させ、シリコン窒化膜１２をストッパとしてゲート電極３２を加工している。この結果、ゲート電極３２をパターニングする際にフィン２０の上面がオーバーエッチングされることを防止でき、コンタクト３６の下面の面積が減少することを防止できる。
以上説明した実施形態によれば、素子の特性が均一な半導体装置の製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置、１１：シリコン基板、１２：シリコン窒化膜、１２ａ：開口部、１３：シリコン酸化膜、１４：シリコン窒化膜、１７：ハードマスク、２０：フィン、２０ａ：切れ目、２１：素子分離絶縁膜、２１ａ：凹部、２２：シリコン酸化膜、２３：側壁、２５：側壁、２６：シリコン酸化膜、２７：シリコン窒化膜、２８：絶縁部材、３０：ゲート絶縁膜、３１：ポリシリコン膜、３２：ゲート電極、３５：層間絶縁膜、３６：コンタクト、４０：基材、４１：第１膜、４２：第２膜、４３：第３膜、４５、４５ａ：積層体、４６：側壁、４７：第４膜、４８：第５膜、１１１：シリコン基板、１２０：フィン、１２０ａ：切れ目、１２１：素子分離絶縁膜、１３２：ゲート電極、１３６：コンタクト

Claims (14)

  1. シリコン基板上に、開口部が形成された第１のシリコン窒化膜を形成する工程と、
    ラジカル酸化処理を施すことにより、前記シリコン基板及び前記第１のシリコン窒化膜の表面上に、第１のシリコン酸化膜を形成する工程と、
    前記第１のシリコン酸化膜上に、その膜厚が前記開口部における最も短い径の半分以上である第２のシリコン窒化膜を形成する工程と、
    一方向に延び、周期的に配列され、その一部が前記開口部の直上域を通過する複数本のライン状部材からなるマスク部材を形成する工程と、
    前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク部材、前記第２のシリコン窒化膜、前記第１のシリコン酸化膜、前記第１のシリコン窒化膜及び前記シリコン基板の上層部分をパターニングして、前記シリコン基板の上層部分を、前記一方向に延び、周期的に配列された複数本のフィンに加工する工程と、
    絶縁材料を堆積させる工程と、
    前記絶縁材料を加熱する工程と、
    エッチングを施すことにより、前記絶縁材料からなる膜の上面を後退させることにより、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
    前記第２のシリコン窒化膜をマスクとして、前記シリコン基板に対して選択的に不純物を注入する工程と、
    前記フィンにおける前記素子分離絶縁膜から突出した部分の側面上に第２のシリコン酸化膜を形成する工程と、
    前記フィン、パターニングされた前記第１のシリコン窒化膜、パターニングされた前記第１のシリコン酸化膜及びパターニングされた前記第２のシリコン窒化膜が積層され、前記フィンの側面上に前記第２のシリコン酸化膜が形成された積層体の側面上に、ノンドープのシリコンからなる側壁を形成する工程と、
    前記第１シリコン酸化膜をストッパとして、前記第２のシリコン窒化膜を除去する工程と、
    前記第２のシリコン酸化膜をストッパとしてアルカリ溶液を用いたウェットエッチングを施すことにより、前記側壁を除去する工程と、
    前記パターニングされた第１のシリコン窒化膜をマスクとしてエッチングを施すことにより、前記フィンの一部分を除去する工程と、
    前記フィンの一部分を除去することによって前記素子分離絶縁膜の上面に形成された凹部内に、絶縁部材を埋め込む工程と、
    前記フィンにおける前記素子分離絶縁膜から突出した部分の側面上にゲート絶縁膜を形成する工程と、
    前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
    磁気抵抗効果素子を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 半導体基板上の一部の領域にマスク膜を形成する工程と、
    前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方において、前記半導体基板の上方に、マスク部材を形成する工程と、
    前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク膜及び前記半導体基板の上層部分をパターニングする工程と、
    前記パターニングされたマスク膜をマスクとしてエッチングを施すことにより、前記パターニングされた半導体基板の上層部分の一部を除去する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  3. 前記マスク膜には開口部を形成し、
    前記マスク部材を、一方向に延び、周期的に配列され、その一部が前記開口部の直上域を通過する複数本のライン状の部材とし、
    前記パターニングする工程において、前記半導体基板の上層部分を、前記一方向に延び、周期的に配列された複数本のフィンに加工し、
    前記除去する工程において、前記フィンの一部分を除去することを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記パターニングする工程の後、前記除去する工程の前に、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
    前記フィンにおける前記素子分離絶縁膜から突出した部分の側面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を形成する工程の後、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
    をさらに備えたことを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記除去する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記フィンの一部分を除去することによって前記素子分離絶縁膜の上面に形成された凹部内に、絶縁部材を埋め込む工程をさらに備えたことを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記素子分離絶縁膜を形成する工程は、
    絶縁材料を堆積させる工程と、
    前記絶縁材料を加熱する工程と、
    エッチングを施すことにより、前記絶縁材料からなる膜の上面を後退させる工程と、
    を有したことを特徴とする請求項４または５に記載の半導体装置の製造方法。
  7. 前記マスク膜を形成する工程の後、前記マスク部材を形成する工程の前に、前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方に、ストッパ膜を形成する工程と、
    前記ストッパ膜上に、他のマスク膜を形成する工程と、
    前記他のマスク膜をマスクとして、前記半導体基板に対して選択的に不純物を注入する工程と、
    前記半導体基板の上層部分の一部を除去する工程の前に、前記ストッパ膜をストッパとして、前記他のマスク膜を除去する工程と、
    をさらに備え、
    前記パターニングする工程において、前記他のマスク膜及び前記ストッパ膜もパターニングすることを特徴とする請求項２〜６のいずれか１つに記載の半導体装置の製造方法。
  8. 前記マスク膜には開口部を形成し、
    前記他のマスク膜の膜厚を、前記開口部における最も短い径の半分以上とすることを特徴とする請求項７記載の半導体装置の製造方法。
  9. パターニングされた前記半導体基板の上層部分、パターニングされた前記マスク膜、パターニングされた前記ストッパ膜、及びパターニングされた前記他のマスク膜からなる積層体の側面上に、側壁を形成する工程と、
    前記他のマスク膜を除去する工程の後、前記側壁を除去する工程と、
    をさらに備えたことを特徴とする請求項７または８に記載の半導体装置の製造方法。
  10. 前記側壁を形成する工程の前に、パターニングされた前記半導体基板の上層部分の側面上に保護膜を形成する工程をさらに備え、
    前記側壁を除去する工程において、前記保護膜をストッパとして前記側壁をエッチングすることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記半導体基板及び前記側壁をシリコンにより形成し、
    前記マスク膜及び前記他のマスク膜をシリコン窒化物により形成し、
    前記ストッパ膜及び前記保護膜をシリコン酸化物により形成することを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記ストッパ膜をラジカル酸化処理によって形成することを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記側壁をノンドープのシリコンにより形成し、
    前記側壁を除去する工程においては、アルカリ溶液を用いたウェットエッチングを行うことを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
  14. 磁気抵抗効果素子を形成する工程をさらに備えたことを特徴とする請求項２〜１３のいずれか１つに記載の半導体装置の製造方法。
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