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KR100406725B1 - 극미세 다중 패턴의 형성 방법 - Google Patents

극미세 다중 패턴의 형성 방법 Download PDF

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KR100406725B1
KR100406725B1 KR10-2001-0059254A KR20010059254A KR100406725B1 KR 100406725 B1 KR100406725 B1 KR 100406725B1 KR 20010059254 A KR20010059254 A KR 20010059254A KR 100406725 B1 KR100406725 B1 KR 100406725B1
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layer
buffer layer
sidewalls
forming
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박병국
이종덕
정경훈
성석강
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이종덕
박병국
성석강
정경훈
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Abstract

본 발명은 반도체 제조공정에서의 측벽 패터닝 기법의 반복사용에 의해 극미세 다중 패턴을 형성하는 방법에 관한 것으로서, 다중 패턴을 형성하고자 하는 층 위에 버퍼층 및 단차 형성을 위한 막을 교대로 반복 증착하고, 사진 및 식각 공정을 통해 단차를 형성하고, 측벽층을 증착 후 이방성 식각으로 측벽을 형성하고, 단차를 형성하고 있는 막을 선택적으로 습식 식각하고, 이 측벽을 하드 마스크로 하여 버퍼층 및 아래쪽의 단차 형성을 위한 막을 이방성 식각하고, 단차 위의 측벽을 제거하고, 다시 측벽층을 증착 후 이방성 식각으로 측벽을 형성하고, lift-off 공정을 통해 단차를 형성하고 있는 막을 선택적으로 습식 식각함과 동시에 그 위의 버퍼층을 제거하고, 이 측벽을 하드 마스크로 하여 버퍼층 및 아래쪽의 단차 형성을 위한 막을 이방성 식각하고, 단차 위의 측벽을 제거하는 과정을 반복적으로 적용하여 극미세 다중 패턴을 형성하는 공정을 제공한다.

Description

극미세 다중 패턴의 형성 방법{Method for fabricating ultra-fine multiple patterns}
본 발명은 극미세 다중 패턴의 형성 방법에 관한 것으로, 보다 상세하게는 측벽 패터닝 방법을 반복 사용함으로써 근접효과를 피할 수 있고, 정밀하게 극미세 다중 패턴을 형성할 수 있는 극미세 다중 패턴의 형성 방법에 관한 것이다.
최근 소자의 미세화와 집적화에 따라 초미세 패턴을 형성 기술과 각 패턴을 초미세 간격으로 배열시키는 기술이 더욱 요구되고 있다.
기존의 사진 식각 공정이나 전자빔 리소그라피 등의 방법으로 초미세 공정을 할 경우에 근접하여 밀집된 패턴을 정확하게 정의할 수 없는 근접 효과(Proximity effect)가 생기게 된다. 100nm 이하의 미세 패턴을 근접시켜 형성하기 위해서는 기존의 사진 공정에서 위상반전마스크(Phase shifting mask, PSM), OAI(Off-Axis Illumination)와 OPC(Optical proximity correction) 등의 방법을 적용하는 방법이 많이 쓰이고 있다. 그러나, 70nm이하 미세 패턴을 위한 사진 공정 기술은 아직 개발되지 않은 상태이며, 전자빔 리소그래피 방법은 근접 효과 등의 문제로 50nm 이하의 선폭과 100nm 이하의 주기를 갖는 패턴의 형성이 쉽지 않다.
도 1a 내지 도 1l은 종래의 극미세 다중 패턴을 형성하는 공정도로써, 극미세 다중 패턴을 형성하기 위해서, 먼저, 기판(20)의 상부에 미세 다중 패턴이 형성될 최종패턴층(11)과 제 2, 1 패턴층(12,13)을 차례로 증착한다.(도 1a)
상기 제 1 패턴층(13)을 사진식각 공정으로 단차를 가지는 제 1 패턴(13')을 형성하고(도 1b), 상기 제 1 패턴(13')과 제 2 패턴층(12)의 상부에 제 1 측벽층(21)을 증착한 후(도 1c), 증착한 만큼의 두께를 건식 식각하여 상기 제 1패턴(13')의 양측부에 제 1 측벽들(21a,21b)을 형성한다.(도 1d)
도 1e에서 도시된 바와 같이, 상기 제 1 패턴(13')을 선택적으로 습식 식각하면, 상기 제 1 측벽들(21a,21b)만 남게된다.
상기 제 1 측벽들(21a,21b)을 마스크로 하여 상기 제 2 패턴층(12)을 이방성 식각하여 제 2 패턴(12a,12b)을 형성하고(도 1f), 상기 제 1 측벽들(21a,21b)을 제거하면 제 2 패턴(12a,12b)의 간격은 도 1b의 제 1 패턴(13')의 선폭(W2)과 같게 되며, 제 2 패턴(12a,12b)의 선폭(W3)은 도 1f의 제 1 측벽들(21a,21b)의 폭(W1)이 된다.(도 1g)
상기 제 2 패턴(12a,12b)과 상기 최종패턴층(11)의 상부에는 제 2 측벽층(22)을 증착(도 1h)한 다음, 건식 식각하여 상기 제 2 패턴(12a,12b)의 측면에 제 2 측벽(22a,22b,22c,22d)을 형성한다.(도 1i)
그리고, 상기 제 2 패턴(12a,12b)을 선택적으로 습식 식각해내면, 제 2 측벽(22a,22b,22c,22d)만 상기 최종패턴층(11)의 상부에 남아 있게 된다.(도 1j)
그리고, 상기 제 2 측벽(22a,22b,22c,22d)을 마스크로 하여, 상기 최종패턴층(11)을 이방성 식각하면, 상기 최종패턴층(11)에 극미세 다중 패턴들(11a,11b,11c,11d)이 형성되고(도 1k), 상기 제 2 측벽(22a,22b,22c,22d)을 제거하면 기판(20)에 원하는 극미세 다중 패턴(11a,11b,11c,11d)이 형성되게 된다.(도 1l)
그러나, 이와 같은 종래의 극미세 다중 패턴을 형성하는 공정에서는 제 1, 2패턴의 형성(도 1b와 도 1f) 및 식각 공정(도 1e와 도 1j), 제 1, 2 측벽의 형성(도 1d와 도 1i) 및 제거 (도 1g와 도 1l)시 하부에 있는 제 2 패턴층과 최종 패턴층도 식각이 이루어지고, 더욱 극미세 다중 패턴을 형성하기 위하여 더 많은 패턴층을 적층하여 이러한 공정을 반복하여 수행하면 점점 정밀도가 떨어지게 되어, 최종 패턴층에 형성되는 패턴이 표준사양에 부적합한 불량 패턴으로 형성되는 경우도 발생한다.
더불어, 도 1e와 도 1f에서 제 1 측벽(21a,21b)을 마스크로 하여 제 2 패턴층(12)을 식각할 때, 상기 제 2 패턴층(12)의 식각 선택비가 충분히 크지 않으면 상기 제 1 측벽(21a,21b)의 경사면 모양이 하부로 전사되어 제 2 패턴(12a,12b)의 한 쪽이 수직상태를 유지하지 못하게 되고, 이에 따라 다음 제 2 측벽(22a,22b,22c,22d)이 정상적으로 형성되지 않아 최종 완성되는 극미세 다중 패턴 또한 비정상적으로 형성되거나 패턴이 형성되지 않는 경우가 발생할 수도 있다.
본 발명은 종래의 문제점을 해결하기 위해 제안된 것으로, 측벽 패터닝 방법을 반복 사용함으로써 근접효과를 피할 수 있고, 정밀하게 패턴을 형성할 수 있는 극미세 다중 패턴의 형성 방법을 제공하는 데 그 목적이 있다.
상기한 본 발명의 다른 목적을 달성하기 위한 바람직한 양태(樣態)는, 기판의 상부에 최종 패턴층, 제 2 버퍼층, 제 2 패턴층, 제 1 버퍼층, 제 1 패턴층을 순차적으로 형성하는 제 1 단계와;
상기 제 1 패턴층에 사진 식각 공정을 수행하여 제 1 패턴을 형성하는 제 2 단계와;
상기 제 1 패턴과 제 1 버퍼층의 상부에 제 1 측벽층을 증착하고, 측벽 패터닝 기법으로 상기 제 1 패턴의 측부에 제 1 측벽들을 형성하는 제 3 단계와;
상기 제 1 측벽들만 상기 제 1 버퍼층의 상부에 남겨놓기 위하여 상기 제 1 패턴을 제거하는 제 4 단계와;
상기 제 1 측벽들을 하드 마스크로 하여 상기 제 1 버퍼층과 상기 제 2 패턴층을 식각하는 제 5 단계와;
상기 제 1 측벽들을 제거하여 남아 있는 제 1 버퍼층과 제 2 패턴층의 미세 패턴으로 이루어진 제 2 패턴을 제 2 버퍼층의 상부에 형성하는 제 6 단계와;
상기 제 2 패턴과 제 2 버퍼층의 상부에 제 2 측벽층을 증착하고, 측벽 패터닝 기법에 의해 상기 제 2 패턴의 측부에 제 2 측벽들을 형성하는 제 7 단계와;
상기 제 2 측벽들만 상기 제 2 버퍼층의 상부에 남겨 놓기 위하여 상기 제 2 패턴을 제거하는 제 8 단계와;
상기 제 2 측벽들을 하드 마스크로 하여 상기 제 2 버퍼층과 최종 패턴층을 식각하는 제 9 단계와;
상기 제 2 측벽들을 제거하는 제 10 단계와;
상기 제 2 버퍼층을 제거하여 기판의 상부에 최종 패턴층으로 이루어진 간격이 미세한 패턴을 형성하는 제 11 단계로 이루어짐을 특징으로 하는 극미세 다중 패턴의 형성 방법이 제공된다.
도 1a 내지 도 1l은 종래의 극미세 다중 패턴을 형성하는 공정도이다.
도 2a 내지 도 2n은 본 발명에 따른 극미세 다중 패턴을 형성하는 공정도이다.
도 3a 내지 도 3e는 본 발명에 따른 극미세 다중 패턴을 형성공정 중 버퍼층을 리프트 오프(lift-off) 공정기술에 의해 제거하는 공정도이다.
<도면의 주요부분에 대한 부호의 설명>
51 : 최종 패턴층 52 : 제 2 버퍼층
53 : 제 2 패턴층 54 : 제 1 버퍼층
55 : 제 1 패턴층 55' : 제 1 패턴
60 : 제 1 측벽층 60a, 60b : 제 1 측벽
70 : 제 2 측벽층 70a, 70b, 70c, 70d : 제 2 측벽
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 2a 내지 도 2n은 본 발명의 극미세 다중 패턴을 형성하는 공정도로써, 먼저 원하는 지지부( 여기서는 통상 '기판'이라 칭함)에 극미세 패턴을 다중으로 형성하기 위해서, 기판(100)의 상부에 극미세 패턴을 형성할 물질의 최종패턴층(51)을 형성한다. 그리고 상기 최종패턴층(51)의 상부에 제 2 버퍼층(52), 제 2 패턴층(53), 제 1 버퍼층(54)과 제 1 패턴층(55)을 순차적으로 증착한다.(도 2a)
상기 제 1 패턴층(55)을 사진식각 공정으로 단차를 가지는 제 1 패턴(55')을 형성한다(도 2b). 그런 다음, 상기 제 1 패턴(55')과 제 1 버퍼층(54)의 상부에 제 1 측벽층(60)을 증착한 후(도 2c), 증착한 만큼의 두께를 건식 식각하여 상기 제 1 패턴(55')의 양측부에 제 1 측벽들(60a,60b)을 형성한다.(도 2d)
그리고, 도 2e에서, 상기 제 1 패턴(55')을 습식 식각하면 상기 제 1 측벽들(60a,60b)만 상기 제 1 버퍼층(54)의 상부에 남게된다.
상기 제 1 측벽들(60a,60b)을 마스크로 하여 상기 제 1 버퍼층(54)을 이방성 식각하여 버퍼들(54a,54b)을 형성하고(도 2f), 그 다음에, 제 2 패턴층(53)을 이방성 식각하여 제 2 패턴(53a,53b)을 형성한다.(도 2g) 상기 제 2 패턴(53a,53b)이 형성된 후, 상기 제 1 측벽들(60a,60b)을 제거한다.(도 2h)
상기 제 1 측벽들(60a,60b)이 제거된 상기 버퍼들(54a,54b)과 제 2버퍼층(52)의 상부에 제 2 측벽층(70)을 형성하고(도 2i), 상기 제 2 측벽층(70)을 건식 식각하여 상기 제 2 패턴(53a,53b)의 측부에 제 2 측벽들(70a,70b,70c,70d)을 형성한다.(도 2j)
상기 제 2 패턴(53a,53b)을 선택적으로 습식 식각하면, 상기 제 2 패턴(53a,53b)의 상부의 버퍼들(54a,54b)도 함께 제거되어(lift-off됨) 제 2 버퍼층(52)의 상부에는 제 2 측벽들(70a,70b,70c,70d)만 남게 된다.(도 2k)
이어서, 상기 제 2 측벽들(70a,70b,70c,70d)을 마스크로 하여 상기 제 2 버퍼층(52)을 이방성 식각하면 버퍼들(52a,52b,52c,52d)이 형성되고(도 2l), 계속적으로 최종 패턴층을 식각하여 극미세 다중 패턴(51a,51b,51c,51d)을 형성할 수 있게 된다.(도 2m)
마지막으로, 상기 제 2 측벽들(70a,70b,70c,70d)과 버퍼들(52a,52b,52c,52d
)을 제거하면, 기판(100)의 상부에 극미세 다중 패턴을 패터닝할 수 있게 되는 것이다.(도 2n)
또한, 기판의 상부에 극미세 다중 패턴이 형성될 최종 패턴층을 형성하고, 상기 최종 패턴층과 제 2 버퍼층 사이에 n개의 버퍼층 및 패턴층을 교대로 더 적층하고, 도 2h의 제 2 버퍼층의 상부에 제 2 패턴을 형성하는 공정이후, 측벽층을 증착하는 공정에서 측벽들을 제거하는 공정을 n회 반복하면 제 n+2 버퍼층의 상부에 버퍼층과 패턴층으로 이루어진 더욱 미세한 패턴을 형성하게 된다. 그런 다음, 다시 상기 도 2i의 측벽층을 증착하는 공정에서 도 2n의 최종 패턴층에 미세한 패턴을 형성하는 공정을 수행하면 더욱 미세한 패턴을 형성할 수가 있다.
이와 같이, 본 발명에서는 각 패턴층의 사이에 버퍼층을 형성함으로써, 공정에 쓰이는 제한된 물질만을 사용할 수 있고, 이러한 반복적인 식각 공정에서도 선택비를 유지할 수 있고, 패턴이 형성되는 패턴층에 영향을 주지 않게 되어 근접효과를 피하며, 극미세 패턴을 형성할 수 있게 된다.
도 3a 내지 도 3e는 본 발명에 따른 극미세 다중 패턴을 형성공정 중 버퍼층을 리프트 오프(lift-off) 공정기술에 의해 제거하는 공정도로써, 본 발명의 극미세 다중 패턴을 제조하는 공정을 도시한 도 2h 내지 도 2k와 같이, 제 2 버퍼층(52)의 상부에는 제 2 패턴(53a)과 버퍼(54a)가 형성되어 있는 상태(도 3a)에서, 상기 버퍼(54a), 제 2 패턴(53a)과 제 2 버퍼층(52)의 상부에 제 2 측벽층(70)을 형성하고(도 3b), 상기 제 2 측벽층(70)을 건식 식각하여 상기 제 2 패턴(53a,53b)의 측부에 제 2 측벽들(70a,70b)을 형성(도 2j)한 후에, 상기의 버퍼(54a)를 제거하기 위해서는 측벽들의 높이(t2)가 상기 제 2 패턴의 높이(t1)보다 작아서 측면이 노출되어야 한다.(도 3c)
상기 제 2 패턴(53a)의 노출된 부위를 통하여 식각 용액으로 습식 식각하면, 식각 용액은 제 2 패턴(53a)을 식각시키면서, 동시에 버퍼(54a)가 제거되는 리프트 오프 공정(도 3d)이 수행되어 도 3e에 도시된 바와 같이, 제 2 버퍼층(52)의 상부에는 제 2 측벽들(70a,70b)만 남게 된다.
이와 같이 리프트 오프 공정을 수행하여 제 2 패턴(53a)을 식각하면, 버퍼(54a)를 식각하는 공정이 없어지고, 제 2 버퍼층(52)에도 영향을 주지 않게 된다.
만약, 도 3c에서, 상기의 리프트 오프 공정을 수행하지 않고, 버퍼(54a)를 먼저 식각하게 되면 제 2 버퍼층(52)도 식각되어서, 제 2 버퍼층(52)의 두께가 버퍼(54a)의 두께보다 커져야 되는 문제점이 발생하고, 극미세 패턴을 위한 여러 번의 반복 공정을 수행하게 되면, 최종패턴층에 인접한 버퍼층의 두께는 상상할 수 없을 정도로 증가되어야 한다.
그리고, 이러한 하부 버퍼층의 두께를 증가시키지 않으려면 상부의 버퍼층을 식각할 때 하부의 버퍼층이 식각되지 않는 다른 물성을 갖는 버퍼층으로 형성해야 하므로, 공정의 복잡성이 야기된다.
그러나, 본 발명은 버퍼층 하부의 패턴층을 습식 식각하여 버퍼층을 제거하는 리프트 오프 공정을 적용함으로써, 상기의 공정의 복잡성을 단순화할 수 있으며, 공정단계를 축소시킬 수 있는 장점이 발생한다.
본 발명에서는 측벽 패터닝 방법을 반복 사용함으로써 근접효과를 피할 수 있고, 정밀하게 극미세 다중 패턴을 형성할 수 있으며, 본 발명의 방법으로 다중 양자점(Quantum dot array)형성, 극미세 소자의 근접한 다중 패턴 형성, 고밀도 메모리(DRAM, FLASH)에서의 게이트 형성, 초소형 안테나 형성, 다중 핀(Fin)을 갖는 FinFET 형성, 다중 근접 터널링 장벽을 갖는 SET(Single Electron Transistor) 로직 패턴 형성 및 LSEM(Lateral Single Electron Memory) 형성에 응용할 수 있는 효과가 발생한다.
본 발명은 위에서 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (5)

  1. 기판의 상부에 최종 패턴층, 제 2 버퍼층, 제 2 패턴층, 제 1 버퍼층, 제 1 패턴층을 순차적으로 형성하는 제 1 단계와;
    상기 제 1 패턴층에 사진 식각 공정을 수행하여 제 1 패턴을 형성하는 제 2 단계와;
    상기 제 1 패턴과 제 1 버퍼층의 상부에 제 1 측벽층을 증착하고, 측벽 패터닝 기법으로 상기 제 1 패턴의 측부에 제 1 측벽들을 형성하는 제 3 단계와;
    상기 제 1 측벽들만 상기 제 1 버퍼층의 상부에 남겨놓기 위하여 상기 제 1 패턴을 제거하는 제 4 단계와;
    상기 제 1 측벽들을 하드 마스크로 하여 상기 제 1 버퍼층과 상기 제 2 패턴층을 식각하는 제 5 단계와;
    상기 제 1 측벽들을 제거하여 남아 있는 제 1 버퍼층과 제 2 패턴층의 미세 패턴으로 이루어진 제 2 패턴을 제 2 버퍼층의 상부에 형성하는 제 6 단계와;
    상기 제 2 패턴과 제 2 버퍼층의 상부에 제 2 측벽층을 증착하고, 측벽 패터닝 기법에 의해 상기 제 2 패턴의 측부에 제 2 측벽들을 형성하는 제 7 단계와;
    상기 제 2 측벽들만 상기 제 2 버퍼층의 상부에 남겨 놓기 위하여 상기 제 2 패턴을 제거하는 제 8 단계와;
    상기 제 2 측벽들을 하드 마스크로 하여 상기 제 2 버퍼층과 최종 패턴층을 식각하는 제 9 단계와;
    상기 제 2 측벽들을 제거하는 제 10 단계와;
    상기 제 2 버퍼층을 제거하여 기판의 상부에 최종 패턴층으로 이루어진 간격이 미세한 패턴을 형성하는 제 11 단계로 이루어진 것을 특징으로 하는 극미세 다중 패턴의 형성방법.
  2. 제 1 항에 있어서,
    제 1 단계에서 상기 최종 패턴층과 제 2 버퍼층 사이에 n개의 버퍼층 및 패턴층을 교대로 더 적층하고;
    상기 제 6 단계까지의 공정을 진행하여 제 2 패턴을 형성한 후에,
    상기 버퍼층과 패턴층의 미세패턴으로 이루어진 제 2 패턴에 측벽을 형성하고, 상기 제 2 패턴을 제거한 다음, 상기 측벽으로 버퍼층과 패턴층으로 이루어진 미세 패턴을 형성하는 상기 제 7 단계에서 제 10 단계까지 공정들을 n+1회 반복하는 것을 특징으로 하는 극미세 다중 패턴의 형성방법.
  3. 제 1 항에 있어서, 상기 제 7 단계의 상기 제 2 패턴의 상부에 제 2 측벽층을 증착하여, 측벽 패터닝 기법에 의해 상기 제 2 패턴의 측부에 형성되는 제 2차 측벽들의 높이(t2)가 상기 제 1 패턴의 높이(t1)보다 작은 것을 특징으로 하는 극미세 다중 패턴의 형성방법.
  4. 제 1 항 내지 제 3 항의 어느 한 항에 있어서, 상기 제 8 단계의 제 2 패턴을 제거하는 것은, 리프트 오프(lift-off)공정으로 상기 제 1 버퍼층과 제 2 패턴층을 제거하는 것, 즉, 상기 제 2 패턴 중 제 2 패턴층을 습식 식각하여 제 1 버퍼층을 제거하는 것을 특징으로 하는 극미세 다중 패턴의 형성방법.
  5. 제 1 항 내지 제 3 항의 어느 한 항에 있어서, 상기 제 5 단계에서 상기 제 1 측벽들을 하드 마스크로 하여 상기 제 1 버퍼층과 상기 제 2 패턴층을 식각하는데 있어서,
    상기 제 1 측벽들을 하드 마스크로 하여 제 1 버퍼층을 이방성 식각하고;
    상기 제 1 측벽들과 패턴된 제 1 버퍼층을 하드 마스크로 하여 제 2 패턴층을 이방성 식각하는 것으로 이루어 진 것을 특징으로 하는 극미세 다중 패턴의 형성방법.
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KR100623147B1 (ko) * 2004-03-04 2006-09-18 (주)씨앤피하이텍 렌티큘러 방식이 적용된 이동통신 단말기의 윈도우 커버및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307333A (ja) * 1994-05-10 1995-11-21 Sony Corp パターン形成方法
KR950034415A (ko) * 1994-05-20 1995-12-28 김주용 반도체 소자의 미세패턴 제조방법
KR960015751A (ko) * 1994-10-31 1996-05-22 김주용 반도체소자의 미세패턴 형성방법
KR19990027887A (ko) * 1997-09-30 1999-04-15 윤종용 스페이서를 이용한 반도체장치의 미세 패턴 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307333A (ja) * 1994-05-10 1995-11-21 Sony Corp パターン形成方法
KR950034415A (ko) * 1994-05-20 1995-12-28 김주용 반도체 소자의 미세패턴 제조방법
KR960015751A (ko) * 1994-10-31 1996-05-22 김주용 반도체소자의 미세패턴 형성방법
KR19990027887A (ko) * 1997-09-30 1999-04-15 윤종용 스페이서를 이용한 반도체장치의 미세 패턴 형성방법

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