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JP4185499B2 - 半導体装置 - Google Patents

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JP4185499B2
JP4185499B2 JP2005042872A JP2005042872A JP4185499B2 JP 4185499 B2 JP4185499 B2 JP 4185499B2 JP 2005042872 A JP2005042872 A JP 2005042872A JP 2005042872 A JP2005042872 A JP 2005042872A JP 4185499 B2 JP4185499 B2 JP 4185499B2
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Japan
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semiconductor element
frequency
external connection
support substrate
semiconductor device
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喜孝 愛場
哲也 藤沢
義之 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
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Description

本発明は、半導体装置に係り、特にメモリ素子及び／或いはロジック素子等の半導体素子（半導体素子）と、高周波アナログ信号などを扱う高周波用半導体素子が、一つの共通する基板に実装された半導体装置に関する。
近年、電子機器の小形化・高機能化のために、当該電子機器内に収容される半導体素子などの電子部品を、より高密度に実装することが要求されている。
このような要求に対応するために、メモリ素子及び／或いはマイクロプロセッサからなるロジック素子など、機能の異なる半導体素子複数個を一つの容器・パッケージ内に収容した半導体装置の開発が行なわれている。このような半導体装置は、システム・イン・パッケージ（ＳｉＰ）と称される。
一方、上記電子機器にあっては、外部の装置・機器との通信に於いてもより高速化が要求されており、当該容器・パッケージ内に例えば０．１ＧＨｚ〜１０ＧＨｚ帯域の高周波信号を扱う高周波用半導体素子が搭載される場合がある。
図１に、一つの基板上に、メモリ素子及び／或いはマイクロプロセッサなどのロジック素子である半導体素子を収容した半導体装置と共に、高周波用半導体素子を収容した半導体装置が搭載された従来の構造の一例を示す。
同図に於いて、マザーボード（電子機器に於ける主たる電子回路構成基板）５５の一方の主面上には、メモリ素子及び／或いはロジック素子などの半導体素子２１，２５が収容された第１の半導体装置１０と、高周波用半導体素子４７が収容された第２の半導体装置４０が搭載されている。
かかる構成に於いて、第１の半導体装置１０は、支持基板１１と、当該支持基板１１の一方の主面上に搭載された半導体素子２１，２５、及び当該支持基板１１の他方の主面に配設された外部接続端子３１を具備している。
支持基板１１は、その基材１２を貫通する貫通ビア１３と、貫通ビア１３の上端に設けられたワイヤ接続部１４，１５、及び貫通ビア１３の下端に設けられた接続パッド１６，１７とを具備し、半導体素子搭載用基板を構成している。
半導体素子２１は支持基板１１上に搭載・固着され、その電極パッド２２は、ワイヤ２３により支持基板１１上のワイヤ接続部１４に電気的に接続されている。
また、半導体素子２５は、前記半導体素子２１上に搭載・固着され、その電極パッド２６は、ワイヤ２８により支持基板１１上のワイヤ接続部１５に電気的に接続されている。 これらの半導体素子２１，２５は、ワイヤ２３，２８と共に樹脂２９により封止されている。
そして、前記接続パッド１６，１７は、ボール状或いはバンプ状の外部接続端子３１を介してマザーボード５５上に設けられたパッド５７または配線５９と電気的に接続されている。
かかる構成に於いて、半導体素子２１，２５は、その一方がマイクロプロセッサなどのロジック素子であり、他方がフラッシュメモリなどのメモリ素子であることを可とする。半導体素子の有する機能・回路構成によるチップ面積の大小、端子数などにより、何れが他方の素子上に搭載されるか選択される。
一方、前記第２の半導体装置４０は、支持基板４１と、当該支持基板４１の一方の主面上に搭載された高周波用半導体素子４７、及び当該支持基板４１の他方の主面に配設された外部接続端子５３を具備している。
支持基板４１は、その基材４２を貫通する貫通ビア４３と、貫通ビア４３の上端に設けられたワイヤ接続部４４、及び貫通ビア４３の下端に設けられた接続パッド４５とを具備し、半導体素子搭載用基板を構成している。
高周波用半導体素子４７は、例えば１ＧＨｚ以上の高周波アナログ信号を扱う半導体素子であって、支持基板４１上に搭載・固着され、その電極パッド４８は、ワイヤ４９により支持基板４１上のワイヤ接続部４４と電気的に接続されている。
当該高周波用半導体素子４７は、ワイヤ４９と共に樹脂５１により封止されている。
そして、前記接続パッド４５はボール状或いはバンプ状の外部接続用端子５３を介して、マザーボード上５５に設けられたパッド５８または配線５９と接続されている。
また、前記マザーボード５５の、一方の主面に配設された配線５９は、第1の半導体装置１０と第2の半導体装置４０との間を電気的に接続する（例えば、特許文献１参照。）。
特開２００３−１１００８４号公報
携帯電話器などの電子機器に於ける更なる小形化・高機能化・高性能化のためには、前記半導体装置の実装構造に於いて執られているように、高周波信号を扱う半導体素子について、これを別の半導体装置として扱うこととせず、ロジック素子及び／或いはメモリ素子と同じ基板上に搭載することが必要とされる。
しかしながら、周知のように、高周波用半導体素子は、その近傍に位置する他の配線や半導体素子からの電磁界の影響を受け易い。
例えば、前記図１に示した半導体素子２１，２５及び高周波用半導体素子４７を、マザーボード５５を共通の支持基板（インターポーザ）として当該支持基板５５に搭載し、一括して封止（１パッケージ化）した場合には、高周波用半導体素子４７に接続される配線・ワイヤに流れる信号と、半導体素子２１，２５に接続される配線・ワイヤに流れる信号とが干渉し、所望の電気特性を実現することができなくなってしまう場合がある。
このため従来は、前記図１に示されるように、半導体素子２１，２５と、高周波用半導体素子４７とを別個の半導体装置１０と半導体装置４０として分離し、マザーボード５５上に実装することが行なわれていた。
ところが、このように一つの支持基板上に、それぞれ封止された複数個の半導体装置を搭載することは、当該支持基板に於ける実装密度の低下を招き、電子機器の小形化の上で障害となる。
また、高周波用半導体素子の他、複数個の半導体装置を別個に形成し、これらを支持基板に搭載して所望の特性を得ようとすることから、当該支持基板の設計難度が高くなり、電子機器の製造コストの上昇を招いてしまう。
更に、高周波用半導体装置と他の半導体装置との間を結ぶ配線（図１にあっては配線５９）の長さが長くなり、高周波信号に於ける損失を大きくしてしまう。
本発明は、このような事情に鑑みなされたもので、高周波信号の伝送損失を抑制すると共に、実装密度の向上を図ることができ、もって電子機器の小型化・高性能化を図ることができる半導体装置を提供することを目的とする。
このため、本発明にあっては、次に述べる幾つかの手段を講じている。
本発明の一観点によれば、支持基板と、前記支持基板の一方の主面に実装された第１の半導体素子と、前記支持基板の一方の主面に実装された、複数の高周波用電極を有する第２の半導体素子と、前記複数の高周波用電極に対応して、前記支持基板に配設された複数の貫通ビアと、前記複数の貫通ビアに対応して前記支持基板の他方の主面に配設された外部接続電極とを有し、前記高周波用電極のピッチは、前記貫通ビアのピッチよりも小さく、前記高周波用電極の中心軸が、前記貫通ビアの外周よりも内側となるように配置したことを特徴とする半導体装置が提供される。
本発明によれば、第１の半導体素子と、複数の高周波用電極を有した第２の半導体素子とを同一の支持基板に実装するため、半導体装置の実装の高密度化を図ることができる。また、支持基板の一方の主面に貫通ビアと対応する高周波用電極と、支持基板の他方の主面に貫通ビアと対応する外部接続電極とを設けることで、高周波用電極と外部接続電極との間の信号経路を短くして、高周波信号の伝送損失を抑制することができる。また、高周波用電極の中心軸が貫通ビアの外周よりも内側となるように高周波用電極を配設することで、高周波用電極と外部接続電極との間の高周波信号の伝送を精度良く行なうことができる。
また、前記第２半導体素子は、前記支持基板の一方の主面にフェイスダウン状に実装してもよい。
これにより、高周波用電極を支持基板に接続することができる。
また、前記第１の半導体素子は、前記第２の半導体素子上に積み重ねられて配設してもよい。
このように、第１の半導体素子を第２の半導体素子上に積み重ねて配設することにより、支持基板の小型化が可能となり、高周波信号の伝送損失を抑制した状態で、半導体装置を小型化することができる。
また、前記第２の半導体素子には、グラウンド電位とされたシールド部材を設けてもよい。
このように、第２の半導体素子にグラウンド電位とされたシールド部材を設けることにより、第１の半導体素子から発生するノイズが第２の半導体素子に悪影響を及ぼすことを防止できる。
また、前記第２の半導体素子は再配線を有しており、該再配線を用いて受動素子を形成してもよい。
このように、再配線を用いて受動素子を形成することにより、受動素子を別個に設ける構成に比べて部品点数の削減及び実装面積の小スペース化を図ることができる。また、インピーダンス低減を図ることができ、電気的特性の向上も図ることができる。
また、前記第２の半導体素子は、互いが平行となる部位を有する一対の再配線を有してもよい。
このように、互いが平行となる部位を有する一対の再配線を設けることにより、互いの配線のクロストークが打ち消されるため、ノイズを低減することができる。
また、前記第２の半導体素子は、配線長の略等しい一組の再配線を有してもよい。
また、配線長の略等しい一組の再配線を配設設けることにより、スキュータイミングの調整・最適化を行なうことができる。
本発明によれば、高周波信号の伝送損失を抑制し、且つ実装の高密度化を図ることのできる半導体装置を提供することができる。
次に、図面に基づいて本発明の実施例を説明する。
（第１実施例）
図２乃至図４を参照して、本発明の第１実施例にかかる半導体装置７０について説明する。
図２は、当該第１実施例の半導体装置の断面構造を示し、また図３は、当該半導体装置７０が実装基板に実装・搭載された状態を示す。
図４は、図２に示した半導体装置について、その下面側から（矢印Ａ）見た外観図である。
なお、図２に於いて、領域Ｂは、半導体素子１０１が搭載される上部絶縁層７６上の領域（以下、「チップ配設領域Ｂ」とする）を示している。
本実施例に於ける半導体装置７０は、支持基板７１、外部接続端子９７，９８、第１の半導体素子である半導体素子１０１，１０５、並びに第２の半導体素子である高周波用半導体素子１１０とを具備し、一つの支持基板７１に実装された半導体素子１０１，１０５及び高周波用半導体素子１１０が、モールド樹脂１２２により一体に封止された構成を有する。
モールド樹脂１２２は、これらの半導体素子及び接続用ワイヤなどを保護する。即ち、本実施例に於いては、半導体素子１０１は支持基板７１上に接着層１０４を介して通常の所謂フェイスアップ方式をもって固着され、半導体素子１０５は、当該半導体素子１０１上に接着層１０９を介して所謂フェイスアップ方式をもって固着されている。
一方、第２の半導体素子である高周波用半導体素子１１０は、支持基板７１に所謂フェイスダウン（フリップチップ）方式をもって搭載・固着されている。この時、その高周波用外部接続端子１２１は後述の如く支持基板７１を貫通するビア８１に対応してその接続パッド８７に接続されている。
ここで、前記半導体素子１０１は、半導体素子１０５よりも外形寸法の大きい半導体素子である。当該半導体素子１０１，１０５は、メモリ素子及び／或いはマイクロプロセッサなどのロジック素子から選択され、必要に応じて組み合わされるが、機能、容量などによりチップサイズ、外部接続端子数・配列が変ることから、何れを下に置くかは適宜選択される。
また、高周波用半導体素子１１０は、高周波アナログ信号などを扱う半導体素子である。
かかる構成に於いて、支持基板７１にあっては、その基材７２を貫通して複数個のビア７３が設けられ、当該基材７２の一方の主面である上面即ち半導体素子搭載面にあっては、前記ビア７３に電気的に接続された上部配線７５、当該上部配線７５を被覆して配設された上部絶縁層７６、及び当該上部絶縁層７６を貫通して設けられた上部ビア７８を具備し、更には前記上部絶縁層７６上にあって前記上部ビア７８に電気的に接続されたワイヤ接続部８３，８４が配設されている。
一方、当該支持基板７１の下面（他方の主面）即ち外部接続用端子配設面には、前記ビア７３に電気的に接続された下部配線８８、当該下部配線８８を被覆して配設された下部絶縁層８９、及び当該下部絶縁層８９を貫通して設けられた下部ビア９１、更には前記下部絶縁層８９の表面上にあって前記下部ピア９１に電気的に接続された接続パッド９３が配設されている。当該接続パッド９３を除く前記下部絶縁層８９の表面には、ソルダーレジスト層９６が配設されている。
本実施例にあっては、更に、前記上部絶縁層７６、基材７２及び下部絶縁層８９の積層構造体を貫通してビア８１が配設されている。当該ビア８１は、高周波用半導体素子１１０の高周波用外部接続端子１２１に対応して設けられている。
かかる構成に於いて、前記基材７２は、樹脂或いはセラミックから選択された絶縁物のシート或いは板からなる。
上部配線７５は、ビア７３と接続されるよう前記基材７２の一方の主面（上面）７２Ａに配設され、当該上部配線７５を覆って樹脂層からなる上部絶縁層７６が配設されている。
また、上部ビア７８は、その一方の端部が前記上部配線７５と接続され、他方の端部がワイヤ接続部８３，８４、配線８５、或いは接続パッド８６の何れかと接続されている。
一方、前記貫通ビア８１は、高周波用半導体素子１１０の高周波用外部接続端子が配設される位置に対応して配設される。
支持基板７１の一方の主面に於いて、ワイヤ接続部８３，８４は、前記ビア７８と電気的に接続されて上部絶縁層７６上に配設されている。ワイヤ接続部８３には、半導体素子１０１の電極パッド１０２との間を接続してワイヤ１０３が接続され、またワイヤ接続部８４には、半導体素子１０５の電極パッド１０６との間を接続してワイヤ１０８が接続される。
更に、配線８５は、ビア７８と電気的に接続されて上部絶縁層７６上に配設され、高周波用半導体素子１１０に於ける高周波信号以外の信号を扱う外部接続端子１２０が接続されている。また当該配線８５には前記半導体素子１０５の電極パッドからワイヤ１０８が接続され、半導体素子１０５と高周波用半導体素子１１０との間の電気的接続をも構成している。
一方、前記高周波用半導体素子１１０がフェイスダウン（フリップチップ）実装された素子搭載部にあって、接続パッド８６は、一端がビア７８に接続されて絶縁層７６上に設けられ、高周波用半導体素子１１０の高周波信号以外の信号を扱う外部接続端子１２０が接続される。
また、接続パッド８７は、前記貫通ビア８１の端部８１Ａ（貫通ビア８１の一方の端部）と接続されて絶縁層７６上に設けられ、フェイスダウン（フリップチップ）実装された高周波用半導体素子１１０の高周波用外部接続端子１２１が直接接続されている。
また、前記支持基板７１の他方の主面（下面）にあっては、ビア７３と電気的に接続された下部配線８８が配設され、当該下部配線８８を覆って樹脂からなる下部絶縁層８９が配設されている。当該下部絶縁層８９の表面に設けられた接続パッド９３はビアを介して、前記下部配線８８と電気的に接続される。
一方、前記貫通ビア８１の他端（下端）には、接続パッド９５が設けられる。
かかる接続パッド９３及び接続パッド９５には、はんだバンプからなる外部接続端子９７，９８が配設される。
そして、前記下部絶縁層８９の表面を覆うソルダーレジスト９６は、接続パッド９３及び接続パッド９５間に配設され、外部接続端子９７，９８が相互に接触することを防止する。
かかる構造を有する半導体装置７０は、図３に示されるように、外部接続端子９７，９８を介して実装基板１２５上の電極パッド或いは配線１２７に電気的に接続される。これにより、半導体素子１０１，１０５及び高周波用半導体素子１１０と、実装基板１２５との間において高周波信号を含む信号の伝達が可能となる。
このような構造を有する本実施例の半導体装置７０にあっては、一つの支持基板７１上に半導体素子１０１，１０５及び高周波用半導体素子１１０が実装されているため、配線８５の長さを短くすることが可能となり、半導体素子１０５と高周波用半導体素子１１０との間の高周波信号の伝送損失を低減することができる。
また、高周波用半導体素子１１０の高周波用外部接続端子１２１を接続パッド８７に接続し、貫通ビア８１を介して接続パッド８７と対向するように設けられている接続パッド９５に設けられている外部接続端子９８を実装基板１２５のパッド１２７に接続することで、高周波用半導体素子１１０と実装基板１２５との間において、高周波信号（高速な伝送を必要とする信号）の伝送を行なうことができる。
本実施例の半導体装置７０にあっては、図４に示すように、支持基板７１の他方の主面（下面）にほぼマトリックス状に配列された外部接続端子９７，９８の配列に於いて、高周波信号を扱う４個の外部接続端子９８は、当該外部接続端子配列の最も外側に配置され、外部の回路或いは機器との接続が容易とされている。
かかる外部接続端子９７，９８の配設ピッチは、標準化された規格に基づいて一定の値とされている。
次に、図５を参照して、本実施例に於ける高周波用半導体素子１１０の概略の構成について説明する。
当該高周波用半導体素子１１０は、前述の如くフェイスダウン（フリップチップ）方式により支持基板７１上に搭載されるため、図５にあっては、かかる状態に対応して図示している。
当該高周波用半導体素子１１０は、高周波素子１１１、再配線１１５，１１６、柱状電極（導体ポスト）１１８、モールド樹脂１１９、外部接続端子１２０、及び高周波用外部接続端子１２１などを備えている。
高周波素子１１１は、高周波アナログ信号などを扱う電子回路を構成する機能素子を含むシリコン（Ｓｉ）半導体素子であり、通常のウエハープロセスを経てシリコン基板の一方の主面に形成された電極パッド１１２，１１３及び当該電極パッド１１２，１１３を表出する絶縁層１１４を備えている（トランジスタ、抵抗など電子回路を構成する機能素子については図示することを省略する。）。
電極パッド１１２は、高周波信号を伝送する際に使用される電極パッドであり、一方、電極パッド１１３は、電源ライン，グランド（接地）ライン或いは比較的低周波の信号を扱う配線に接続される電極パッドである。
絶縁層１１４は、所謂パッシベーション皮膜と称される絶縁層であって、例えば窒化シリコン（ＳｉＮ）層が適用される。
かかる構成に於いて、一端が電極パッド１１２に接続されて絶縁層１１４上に延在された再配線１１５は、柱状電極（導体ポスト）１１８を介して、高周波用外部接続端子１２１と電気的に接続されている。
一方、一端が電極パッド１１３と接続されて絶縁層１１４上に延在された再配線１１６は、柱状電極１１８を介して、高周波信号を対象としない外部接続端子１２０と電気的に接続されている。
これらの再配線１１５，１１６は、銅（Ｃｕ）をもって構成され、高周波用外部接続端子１２１或いは外部接続端子１２０の配設位置の調整、周辺回路素子の最適化（インピーダンスマッチング）が行なわれる。
ここで、当該再配線１１５，１１６の具体的な引回し構成例について、図６をもって説明する。
尚、図６に示す半導体素子の構成と、前記図５に示した高周波用半導体素子１１０の構成とは一致していない。但し、図６において、図５に示した高周波用半導体素子１１０と同一構成部分には同一の符号を付している。
図６に於いて、再配線１２４Ａ，１２４Ｂ及び１２４Ｃは、配線長がほぼ等しくされた一組の再配線である。
当該再配線１２４Ａ，１２４Ｂ，１２４Ｃの一端は、それぞれ隣り合う電極パッド１１３に接続されており、再配線１２４Ａ，１２４Ｂ，１２４Ｃのそれぞれの他端は、導体ポスト（図示せず）を介して外部接続端子１２０に電気的に接続されているが、再配線１２４Ｂは最短距離を経ずに引き回され、実質的に再配線１２４Ａ，１２４Ｃの配線長と実質的に等しい配線長とされている。
このように、隣り合う電極パッド１１３に互いの配線長が略等しい再配線１２４Ａ，１２４Ｂ，１２４Ｃを配設することにより、スキュータイミングの調整・最適化を行なうことができる。
一方、図６に於いて、再配線１２５Ａ，１２５Ｂは、一部に互いが平行となる部位を有する一対の再配線である。
再配線１２５Ａ，１２５Ｂは、一端が電子回路の差動回路部に接続された電極パッド１１３に接続され、他端が導体ポスト（図示せず）を介して外部接続端子１２０が電気的に接続されている。このように、差動回路部などに接続される再配線の少なくとも一部を、互いに平行となるように配設することにより、ノイズを低減させることができる。
また、図６に於いて、再配線１２６は、電極パッド１１２の周囲を囲むスパイラル形状とされ、受動素子であるインダクタを構成している。
当該再配線１２６の一端は電極パッド１１２と接続され、他端は導体ポスト（図示せず）を介して高周波用外部接続端子１２１に電気的に接続されている。
このように、再配線１２６を用いてインダクタを形成することにより、かかるインダクタのような受動素子を別個に設ける必要がなく、部品点数及び実装面積の削減を図ることができる。
また、当該受動素子が半導体素子の電極に近接して配設されることにより、インピーダンスの低減を図ることができ、電気的特性の向上をも図ることができる。
尚、前記図５に示す高周波用半導体素子１１０にあっては、再配線１１５，１１６と外部接続端子１２０，１２１は、当該再配線層上に配設された柱状電極１１８により電気的・機械的に接続されている。
このように、再配線１１５，１１６上に柱状電極１１８を設けることで、再配線１１５，１１６をモールド樹脂１１９で封止することができる。モールド樹脂１１９は、再配線１１５，１１６並びに柱状電極１１８を保護する。
かかる柱状電極１１８の材料としては、銅（Ｃｕ）を用いることができる。
また、外部接続端子１２０，１２１としては、例えば鉛フリーはんだからなるバンプが用いられる。
前記図２，図３に示されるように、本実施例にあっては、高周波用半導体素子１１０が支持基板７１にフェイスダウン（フリップチップ）実装される際、その高周波用外部接続端子１２１は、支持基板７１を貫通して配設された貫通ビア８１の一端部８１Ａに配設された接続パッド８７に接続される。
これにより、当該高周波用半導体素子１１０の高周波用外部接続端子１２１は、接続パッド８７、貫通ビア８１及び接続パッド９５を介して、外部接続端子９８に電気的に接続される。
かかる構成によれば、高周波用外部接続端子１２１と外部接続端子９８とが、前記貫通ビア８１を介して、より短い距離をもって電気的に接続され、高周波信号の伝送損失が低減される。
また、当該高周波用外部接続端子１２１或いは接続パッド８７が、支持基板７１上を引き回されるものではないことから、半導体素子１０１或いは半導体素子１０５との間に相互干渉を生ずる可能性が大きく低減する。
なお、外部接続端子１２０及び高周波用外部接続端子１２１の配設ピッチは、標準化された規格に基づいて、一定の値とされている。
次に、図７乃至図９を参照して、高周波用外部接続端子１２１の、接続パッド８７への接続構成について説明する。
まず、図７を参照して、高周波用半導体素子１１０の外部接続端子１２０，１２１の配設ピッチＰ１と、支持基板７１に於ける外部接続端子９７，９８の配設ピッチＰ２とが等しい場合（Ｐ１＝Ｐ２）における高周波用外部接続端子１２１の接続パッド８７への接続構成について説明する。
同図に於いて、Ｃは高周波用外部接続端子１２１の中心軸（以下、「中心軸Ｃ」とする）、Ｅは貫通ビア８１の外周位置（以下、「外周位置Ｅ」とする）、Ｐ１は高周波用半導体素子１１０に設けられた外部接続端子１２０，１２１の配設ピッチ（以下、「配設ピッチＰ１」とする）、Ｐ２は基板７１に設けられた外部接続端子９７，９８の配設ピッチ（以下、「配設ピッチＰ２」とする）、Ｒ１は貫通ビア８１の直径（以下、「直径Ｒ１」とする）をそれぞれ示す。
同図に示すように、Ｐ１＝Ｐ２の場合には、高周波用半導体素子１１０の高周波用外部接続端子１２１は、接続パッド８７を介して貫通ビア８１の端部８１Ａに対応して配置され、その中心軸を高周波用外部接続端子１２１の中心軸とほぼ一致させて、接続パッド８７に接続される。
なお、当該高周波用外部接続端子１２１は、その中心軸Ｃが貫通ビア１８１の外周位置Ｆよりも内側となるように接続パッド８７と接続することが好ましい。
次に、図８及び図９を参照して、高周波用半導体素子１１０の外部接続端子１２０，１２１の配設ピッチＰ１と、支持基板７１に於ける外部接続端子９７，９８の配設ピッチＰ２とが異なる場合の高周波用外部接続端子の接続構造について説明する。
図８は、高周波用半導体素子１１０の外部接続端子の配設ピッチが、支持基板７１に於ける外部接続端子の配設ピッチの１／２倍である場合の、高周波用外部接続端子１２１の接続構成を模式的に示し、図９は、高周波用半導体素子１１０の外部接続端子の配設ピッチが支持基板７１に於ける外部接続端子の配設ピッチのｋ倍（０＜ｋ＜１）である場合の高周波用外部接続端子１２１の接続構成を模式的に示す。
なお、図９に於いて、Ｒ２は貫通ビア８１の直径（以下、「直径Ｒ２」とする）を、Ｆは貫通ビア８１の外周位置（以下、「外周位置Ｆ」とする）をそれぞれ示す。
また、図８及び図９に於いて、図７に示す構成と同一構成部分には同一の符号を付している。
図８に示すように、Ｐ１＝（Ｐ２／２）の場合には、高周波用外部接続端子１２１が接続パッド８７を介して貫通ビア８１の端部８１Ａと対応するように、高周波用外部接続端子１２１を１つ置き、即ちＰ１×２＝Ｐ２に配設する。
なお、高周波用外部接続端子１２１は、高周波用外部接続端子１２１の中心軸Ｃが貫通ビア１８１の外周位置Ｆよりも内側となるように接続パッド８７に接続することが好ましい。
一方、図９に示すように、Ｐ１＝ｋ×Ｐ２（０＜ｋ＜１）において、直径Ｒ１の貫通ビア８１では、高周波用外部接続端子１２１を当該貫通ビア８１の端部８１Ａに対応させて接続することができない場合には、当該貫通ビア８１の直径を大きくする（Ｒ２、Ｒ２＞Ｒ１）ことで、高周波用外部接続端子１２１と貫通ビア８１の端部８１Ａとを対向せしめる。当該高周波用外部接続端子１２１は、貫通ビア８１の端部８１Ａに配設された接続パッド８７を介して電気的に接続される。
このように、支持基板７１に設けられた貫通ビア８１の直径を大きくすることにより、高周波用半導体素子１１０に於ける外部接続端子の配設ピッチＰ１を変更することなく、高周波用外部接続端子１２１を貫通ビア８１の端部８１Ａと対向させる。
これにより、高周波用半導体素子１１０の高周波特性を損なうことなく、高周波用外部接続端子１２１と外部接続端子９８との間の高周波信号の伝送を精度良く行なうことができる。
なお、高周波用外部接続端子１２１は、高周波用外部接続端子１２１の中心軸Ｃが貫通ビア８１の外周位置Ｆよりも内側となるように接続パッド８７と接続すればよい。
以上、説明したように本実施例の半導体装置７０によれば、高周波用外部接続端子１２１の中心軸Ｃが貫通ビア８１の外周位置Ｅ，Ｆよりも内側となるように接続パッド８７に高周波用外部接続端子１２１を接続させることで、高周波用外部接続端子１２１と外部接続端子９８との間を伝送される高周波信号の伝送損失を低減することができる。
また、図１０は、前記柱状電極（導体ポスト）８１を具備しない高周波用半導体素子１３０を示す。
同図に於いて、前記図５に示した高周波用半導体素子１１０と同一構成部分には同一の符号を付している。
当該高周波用半導体素子１３０にあっては、再配線層１１５，１１６上に、柱状電極（導体ポスト）を介することなく外部接続端子１２０，１２１が直接的に配設されている。
ここで、絶縁層１１４を覆う樹脂１３１としては、例えば有機絶縁樹脂を用いることができる。
本発明にあっては、高周波用半導体素子として、このように柱状電極を具備しない構造を有する半導体素子を適用することもできる。
なお、図示していないが、高周波用半導体素子１３０には、必要に応じて、前記図６に示した再配線１２４Ａ，１２４Ｂ，１２４Ｃ，１２５Ａ，１２５Ｂ，１２６などが設けられる。
次に、当該半導体装置７０の製造工程の概略について説明する。
まず電子機器の必要とする機能に対応して、半導体素子１０１，１０５及び高周波用半導体素子１１０が選択される。半導体素子１０１，１０５は、例えばメモリ素子及び／或いはマイクロプロセッサなどのロジック素子から選択され、高周波用半導体素子１１０は例えばアナログ信号を処理する機能を備えた半導体素子が適用される。
一方、当該電子機器の構造並びに前記半導体素子の端子構成・配置に対応して、支持基板７１が形成される。この時、当該支持基板７１には、前記高周波用半導体素子１１０に於ける高周波用外部接続端子１２１の位置に対応して貫通ビア８１が配設される。
次いで当該支持基板７１の一方の主面（上面）上に、前記複数個の半導体素子が搭載・固着される。
半導体素子１０１は支持基板７１上に接着層１０４を介して所謂フェイスアップ方式をもって固着され、半導体素子１０５は、当該半導体素子１０１上に接着層１０９を介して所謂フェイスアップ方式をもって固着される。
一方、高周波用半導体素子１１０は、支持基板７１に所謂フェイスダウン（フリップチップ）方式をもって搭載・固着される。この時、その高周波用外部接続端子１２１は、前記貫通ビア８１に対応してその接続パッド８７に接続される。
半導体素子１０１，１０５の電極パッドは、それぞれワイヤ１０３，１０８を介して支持基板７１の一方の主面上に配設されている電極パッドに電気的に接続される。
次いで、半導体素子１０１，１０５並びに及び高周波用半導体素子１１０を、ワイヤ１０３，１０８などと共にモールド樹脂１２２により封止する。
しかる後、前記支持基板７１の他方の主面（下面）に於ける接続パッド９３に、外部接続用端子９７，９８が配設される。
このような方法をもって半導体装置７０を製造することにより、前記従来の高周波用半導体装置の製造法に比べ、支持基板上への半導体素子の高密度実装を容易とし、設計、製造に必要とされる時間、製造コストの面などから高周波用半導体素子１１０の最適化を容易に行なうことができる。
また、高周波用外部接続端子１２１と外部接続端子９８との間の高周波信号の伝送損失を低減することができる。
（第２実施例）
図１１を参照して、本発明の第２実施例である半導体装置１３５について説明する。
本実施例に於ける半導体装置１３５は、高周波用半導体素子を覆ってシールド部材が配設されている構成を特徴とする。
当該半導体装置１３５に於いて、前記第１実施例に於ける半導体装置７０の構成に対応する箇所には、同一符号を付している。
図１１に示されるように、半導体装置１３５は、支持基板７１、外部接続端子９７，９８、半導体素子１０１，１０５、高周波用半導体素子１１０を具備し、支持基板７１の一方の主面に搭載された半導体素子１０１，１０５、高周波用半導体素子１１０のうち、当該高周波用半導体素子１１０を覆ってシールド部材１３６が配設されている。
そして、半導体素子１０１，１０５、高周波用半導体素子１１０を覆うシールド部材１３６は、ワイヤ１０３，１０８などと共に モールド樹脂１２２により被覆されている。
かかる構成に於いて、高周波用半導体素子１１０を覆って配設されたシールド部材１３６は、支持基板７１に配設されたグラウンド（接地）端子（図示せず）に電気的に接続されている。
当該シールド部材１３６の材料としては、例えば、アルミニウム（Ａｌ）或いは洋銀（銅（Ｃｕ）−ニッケル（Ｎｉ）−亜鉛（Ｚｎ）合金）を用いることができる。
このように、高周波用半導体素子１１０を覆ってシールド部材１３６を配設することにより、半導体素子１０１，１０５と高周波用半導体素子１１０との間の相互の干渉を低減・防止することができる。
（第３実施例）
次に、図１２及び図１３を参照して、本発明の第３実施例である半導体装置１４０について説明する。
図１３は、図１２に於ける高周波用半導体素子１４５の拡大断面を示す。本実施例に示す半導体装置１４０は、高周波用半導体素子１４５に於ける再配線形成面に、容量素子が搭載された構成を特徴とする。
なお、図１２，図１３に於いて、前記第１実施例、第２実施例に於ける半導体装置に於ける構成と対応する部位には、第１実施例，第２実施例と同一の符号を付している。
半導体装置１４０は、支持基板７１、外部接続端子９７，９８、半導体素子１０１，１０５、高周波用半導体素子１４５とを具備し、支持基板７１の一方の主面に搭載された半導体素子１０１，１０５及び高周波用半導体素子１４５は、モールド樹脂１２２により被覆されている。
ここで、高周波用半導体素子１４５は、高周波素子１１１の表面に形成された絶縁層１１４、当該絶縁層１１４上に配設された再配線１１５，１１６、当該再配線１１５，１１６上に配設された柱状電極（導体ポスト）１５１〜１５３、当該柱状電極の先端部に配設された外部接続端子１２０，１２１を具備している。そして、前記再配線層１１５，１１６上に配設された誘電体層１４７及び当該誘電体層１４７上に配設された再配線層１４８をもって容量素子１４６が形成されている。
そしてこれら再配線、容量素子、柱状電極などは、モールド樹脂１１９により被覆されている。
なお、前記再配線１１５，１１６は、必要に応じて前記図６に示す再配線１２４Ａ，１２４Ｂ，１２５Ａ，１２５Ｂ，或いは１２６を含む。
このように、高周波用半導体素子１４５上に、容量素子１４６を配設することにより、例えばインダクタを構成する再配線１２６と当該容量素子１４６とを組み合わせてフィルタを形成することが容易となり、当該高周波用半導体素子１４５の高周波特性を向上させることができる。
ここで、前記柱状電極（導体ポスト）１５１は、その一端が高周波素子１１１の再配線１１５と接続されており、他端１５１Ａがモールド樹脂１１９から露出されている。この端部１５１Ａには、外部接続端子１２１が配設される。
一方、柱状電極１５２は、その一方の端部が再配線１１６と接続されており、他端１５２Ａがモールド樹脂１１９から露出されている。この端部１５２Ａには、外部接続端子１２０が配設される。
更に、柱状電極１５３は、その一方の端部が再配線１４８と接続されており、他端１５３Ａがモールド樹脂１１９から露出されている。この端部１５３Ａには、外部接続端子１２０が配設されている。これら柱状電極１５１〜１５３の端部１５１Ａ〜１５３Ａは、略同一平面上に位置する。
このように、再配線１１５，１１６，１４８上に柱状電極１５１〜１５３を設けることにより、圧縮成型により形成されたモールド樹脂１１９により再配線１１５及び容量素子（キャパシタ）１４６などを封止することができる。柱状電極１５１〜１５３は、例えば銅（Ｃｕ）をもって形成することができる。
図１４は、前記図１３に示した高周波用半導体素子１４５の変形例である高周波用半導体素子１５５を示す。
本変形例にあっては、前記柱状電極（導体ポスト）を用いることなく、高周波用半導体素子を構成している。同図に於いて、図１３に示した高周波用半導体素子１４５と同一部位には、同一の符号を付している。
当該高周波用半導体素子１５５は、高周波素子１１１の表面に形成された絶縁層１１４、当該絶縁層１１４上に配設された再配線１１５，１１６、当該再配線１１５，１１６上に配設されたビア１５６、当該ビア１５６上に配設された外部接続端子１２０，１２１を具備している。
前記再配線層１１５，１１６上に配設された誘電体層１４７及び当該誘電体層１４７上に配設された再配線層１４８をもって、容量素子１４６が形成されている。当該容量素子１４６の一方の電極を構成する再配線層１４８上には、直接外部接続端子１２０が配設されている。
これら再配線層、容量素子、ビアは、モールド樹脂１５７により被覆されている。更に、当該モールド樹脂１５７の表面には、ソルダーレジストなどの絶縁層１５８が配設され、再配線１４８の上面などを保護している。
なお、前記再配線１１５，１１６は、必要に応じて、前記図６に示した再配線１２４Ａ，１２４Ｂ，１２５Ａ，１２５Ｂ，或いは１２６を含む。
かかる高周波用半導体素子１５５を、高周波用半導体素子１４５に代えて適用した半導体装置においても、同様な効果を得ることができる。
（第４実施例）
図１５乃至図１６を参照して、本発明の第４実施例である半導体装置１６０について説明する。
図１６は、当該半導体装置１６０に於ける支持基板７１の、他方の主面（下面）側より見た際の図である。
本実施例に於ける半導体装置１６０は、支持基板７１の一方の主面に於いて、高周波用半導体素子を含む複数個の半導体素子が積層状態をもって搭載された構成を特徴とする。
なお、図１５，図１６に於いて、前記第１実施例、第２実施例などの半導体装置に於ける構成と対応する部位には、第１実施例，第２実施例と同一の符号を付している。
かかる構成に於いて、支持基板７１にあっては、前述の如く、その基材７２を貫通して複数個のビア７３が設けられ、当該基材７２の一方の主面である上面即ち半導体素子搭載面にあっては、前記ビア７３に電気的に接続された上部配線７５、当該上部配線７５を被覆して配設された上部絶縁層７６、及び当該上部絶縁層７６を貫通して設けられた上部ビア７８が配設され、更には前記上部絶縁層７６上にあって前記上部ビア７８に電気的に接続されたワイヤ接続部８３，８４，配線８５，８６が配設されている。
一方、当該基材７２の下面（他方の主面）即ち外部接続用端子配設面には、前記ビア７３に電気的に接続された下部配線８８、当該下部配線８８を被覆して配設された下部絶縁層８９、及び当該下部絶縁層８９を貫通して設けられた下部ビア９１、更には前記下部絶縁層８９上にあって前記下部ビア９１に電気的に接続された接続パッド９３が配設されている。当該接続パッド９３の周囲には、ソルダーレジスト層９６が配設されている。
そして、高周波用半導体素子の搭載位置に対応して、前記基材７２、上部絶縁層７６及び下部絶縁層８９の積層構造体を貫通するビア８１が配設されている。
本実施例にあっては、前記支持基板７１の一方の主面（上面）のほぼ中央部に、高周波用半導体素子１１０がフェイスダウン（フリップチップ）方式によって搭載・固着され、その外部接続電極１２０，１２１は、配線８５，接続パッド８７などに直接接続される。
また、当該高周波用半導体素子１１０上には、接着層１０４を介して半導体素子１０１が搭載・固着され、更に当該半導体素子１０１上には、接着層１０９を介して半導体素子１０５が搭載・固着されている。即ち複数個の半導体素子が積層状態をもって、支持基板７１上に搭載されている。
高周波用外部接続端子１２１の中心軸を貫通ビア８１の径内或いは貫通ビア８１の占有面積内に在る（位置する）ように配置して、当該高周波用外部接続端子１２１と接続パッド８７とを接続することにより高周波信号の経路が短縮され、高周波用外部接続端子１２１と外部接続端子９８との間の高周波信号の伝送損失が低減される。
一方、半導体素子１０１の電極パッド１０２は、ワイヤ１０３を介して支持基板７１上のワイヤ接続部８３，配線８５などに電気的に接続され、また半導体素子１０５の電極パッド１０６は、ワイヤ１０８を介して支持基板７１上のワイヤ接続部８４に電気的に接続されている。
かかるワイヤの接続を容易とするために、ワイヤ接続部８３及び配線８５は、ワイヤ接続部８４よりも内側に位置して配設されている。
そして、前記支持基板７１の一方の主面に於いて、前記半導体素子１０１，１０５，高周波用半導体素子１１０は、ワイヤ１０３，１０８などと共にモールド樹脂１２２により封止されている。
このように、支持基板７１上にあって、高周波用半導体素子１１０上に半導体素子１０１及び半導体素子１０５を積み重ねた（スタックさせた）状態をもって、これらの半導体素子を実装することにより、当該支持基板７１の外形寸法を小さくすることが可能となり、半導体装置１６０を小型化することができる。
なお、本実施例において、高周波用半導体素子１１０の代わりに、高周波用半導体素子１３０を用いても良い。
また、必要に応じて、高周波用半導体素子１１０の代わりに、容量素子１４６を備えた高周波用半導体素子１４５或いは１５５を適用しても良い。容量素子１４６を備えた高周波用半導体素子１４５，１５５を用いることで、例えば再配線１２６から構成されるインダクタと当該容量素子１４６とを組み合わせてフィルタを形成することが容易となり、当該高周波用半導体装置１６０の高周波特性を向上させることができる。
（第５実施例）
次に、図１７を参照して、本発明の第５実施例である半導体装置１６５について説明する。
本実施例に示す半導体装置１６５は、前記第４実施例に示した半導体装置１６０に於いて、高周波用半導体素子１１０の高周波素子１１１を覆ってシールド部材が配設されてなる構成を特徴とする。
従って、本実施例の半導体装置１６５に於いて、前記第４実施例の半導体装置１６０に於ける構成に対応する部位には、同一符号を付している。
即ち、本実施例に於ける半導体装置１６５にあっては、フェイスダウン（フリップチップ）方式により、その電極１２０，１２１が、配線８５、８６、及び接続パッド８７などと電気的に接続された高周波素子１１１が、シールド部材１６６により被覆され、当該シールド部材１６６上に半導体素子１０１が搭載されている。
かかる構成に於いて、シールド部材１６６は、高周波素子１１１を覆って配設され、支持基板７１に配設されたグランド（接地）端子（図示せず）に電気的に接続されている。
当該シールド部材１６６の材料としては、前記第２実施例と同様例えば、アルミニウム（Ａｌ）或いは洋銀（銅（Ｃｕ）−ニッケル（Ｎｉ）−亜鉛（Ｚｎ）合金）を用いることができる。
このように、高周波用素子１１１を覆うシールド部材１６６を設けることにより、半導体素子１０１，１０５と高周波素子１１１との間の相互の干渉を低減・防止することができる。
以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、前記本発明の実施例に於いては、高周波用半導体素子の高周波用電極に対応して配設されるビアは、前記支持基板の一方の主面から他方の主面に至る一つ（１本）の貫通ビアの形態とされているが、本発明思想はこれに限定されるものではない。
当該ビアを、その長さ方向、即ち当該支持基板の厚さ方向の途中に於いて分割し、配線層或いは電極パッドを介して電気的に相互に接続する構造とすることもできる（図示せず）。
この時、当該ビアは、上記長さ方向とはほぼ垂直の方向に相互に位置ズレを生ずる場合があるが、当該ビア相互の重なり（対向する面積）が大きい程、高周波信号の伝送に与える影響は少ない。
本発明は、高周波信号の伝送損失を抑制すると共に、実装の高密度化を図ることのできる半導体装置に適用できる。
実装基板に実装された従来の半導体装置の断面図である。 第１実施例の半導体装置の断面図である。 実装基板に実装された第１実施例の半導体装置の断面図である。 図２に示す半導体装置を矢印Ａ方向から見た図である。 第１実施例の高周波用半導体素子の断面図である。 再配線の引回し例を説明するための図である。 高周波用半導体素子の外部接続端子の配設ピッチと基板の外部接続端子の配設ピッチとが等しい場合の高周波用外部接続端子の接続方法を模式的に示した図である。 高周波用半導体素子の外部接続端子の配設ピッチが基板の外部接続端子の配設ピッチの１／２倍である場合の高周波用外部接続端子の接続方法を模式的に示した図である。 高周波用半導体素子の外部接続端子の配設ピッチが基板の外部接続端子の配設ピッチのｋ倍（０＜ｋ＜１）である場合の高周波用外部接続端子の接続方法を模式的に示した図である。 導体ポストを有していない高周波用半導体素子の断面図である。 第２実施例の半導体装置の断面図である。 第３実施例の半導体装置の断面図である。 第３実施例の高周波用半導体素子の断面図である。 導体ポストを有していない高周波用半導体素子の断面図である。 第４実施例の半導体装置の断面図である。 図１５に示す半導体装置を矢印Ｇ方向から見た図である。 第５実施例の半導体装置の断面図である。
符号の説明
１０，４０，７０，１３５，１４０，１６０，１６５ 半導体装置
１１，４１ 基板
１２，４２，７２ 基材
１２，４３，８１ 貫通ビア
１４，１５，４４，８３，８４ ワイヤ接続部
１６，１７，４５，８６，８７，９３，９５ 接続パッド
２１，２５，１０１，１０５ 半導体素子
２２，２６，４８，１０２，１０６，１１２，１１３ 電極パッド
２３，２８，４９，１０３，１０８ ワイヤ
２９，５１，１１９，１２２ モールド樹脂
３１，５３，９７，９８，１２０ 外部接続端子
４７，１１０，１３０，１４５，１５５ 高周波用半導体素子
５５ マザーボード
５７，５８ パッド
５９，８５ 配線
７１ 支持基板
７２Ａ 上面
７２Ｂ 下面
７３，１５６ ビア
７５ 上部配線
７６ 上部絶縁層
７８ 上部ビア
８１Ａ，８１Ｂ，１５１Ａ〜１５３Ａ，１５６Ａ 端部
８８ 下部配線
８９ 下部絶縁層
９１ 下部ビア
９６ ソルダーレジスト層
１０４，１０９ 接着層
１１１ 半導体素子本体
１１１Ａ，１４８Ａ，１５７Ａ 面
１１４，１５８ 絶縁層
１１５，１１６，１２４Ａ，１２４Ｂ，１２４Ｃ，１２５Ａ，１２５Ｂ，１２６，１４８ 再配線
１１８，１５１〜１５３ 柱状電極
１２１ 高周波用外部接続端子
１２５ 実装基板
１２７ パッド
１３１，１５７ 樹脂
１３６，１６６ シールド部材
１４６ 容量素子
Ｂ チップ配設領域
Ｃ 中心軸
Ｅ，Ｆ 外周位置
Ｐ１，Ｐ２ 配設ピッチ
Ｒ１，Ｒ２ 直径

Claims (7)

  1. 支持基板と、
    前記支持基板の一方の主面に実装された第１の半導体素子と、
    前記支持基板の一方の主面に実装された、複数の高周波用電極を有する第２の半導体素子と、
    前記複数の高周波用電極に対応して、前記支持基板に配設された複数の貫通ビアと、
    前記複数の貫通ビアに対応して前記支持基板の他方の主面に配設された外部接続電極と
    を有し、
    前記高周波用電極のピッチは、前記貫通ビアのピッチよりも小さく、
    前記高周波用電極の中心軸が、前記貫通ビアの外周よりも内側となるように配置したことを特徴とする半導体装置。
  2. 前記第２半導体素子は、前記支持基板の一方の主面にフェイスダウン状に実装されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の半導体素子は、前記第２の半導体素子上に積み重ねられて配設されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２の半導体素子には、グラウンド電位とされたシールド部材を設けたことを特徴とする請求項１に記載の半導体装置。
  5. 前記第２の半導体素子は再配線を有しており、該再配線を用いて受動素子を形成したことを特徴とする請求項１に記載の半導体装置。
  6. 前記第２の半導体素子は、互いが平行となる部位を有する一対の再配線を有することを特徴とする請求項１に記載の半導体装置。
  7. 前記第２の半導体素子は、配線長の略等しい一組の再配線を有することを特徴とする請求項１に記載の半導体装置。
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