[go: up one dir, main page]

CN103632988B - 层叠封装结构及其制作方法 - Google Patents

层叠封装结构及其制作方法 Download PDF

Info

Publication number
CN103632988B
CN103632988B CN201210309530.5A CN201210309530A CN103632988B CN 103632988 B CN103632988 B CN 103632988B CN 201210309530 A CN201210309530 A CN 201210309530A CN 103632988 B CN103632988 B CN 103632988B
Authority
CN
China
Prior art keywords
conductive pole
packaging
package
pad
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210309530.5A
Other languages
English (en)
Other versions
CN103632988A (zh
Inventor
陈建志
石红霞
许诗滨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Liding Semiconductor Technology Qinhuangdao Co ltd
Liding Semiconductor Technology Shenzhen Co ltd
Zhen Ding Technology Co Ltd
Original Assignee
Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Zhending Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hongqisheng Precision Electronics Qinhuangdao Co Ltd, Zhending Technology Co Ltd filed Critical Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Priority to CN201210309530.5A priority Critical patent/CN103632988B/zh
Priority to TW101131638A priority patent/TWI489564B/zh
Priority to US13/777,043 priority patent/US8853000B2/en
Publication of CN103632988A publication Critical patent/CN103632988A/zh
Priority to US14/477,888 priority patent/US9000573B2/en
Application granted granted Critical
Publication of CN103632988B publication Critical patent/CN103632988B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明提供一种层叠封装结构的制作方法，包括步骤：提供连接基板，所述连接基板包括基板本体及设于所述基板本体中的多个导电柱；在所述连接基板的第一表面一侧设置一个第一封装器件，在所述连接基板的第二表面一侧设置一个封装胶体，从而形成一个层叠封装结构半成品；在所述封装胶体远离所述封装器件一侧设置一个第二封装器件，以获得一个层叠封装结构。本发明还涉及一种采用上述方法形成的层叠封装结构。

Description

层叠封装结构及其制作方法
技术领域
本发明涉及一种半导体封装技术，特别涉及一种层叠封装(package-on-package,POP)结构及其制作方法。
背景技术
随着半导体器件尺寸的不断减小，具有半导体器件的层叠封装结构也逐渐地备受关注。层叠封装结构一般通过层叠制作方法制成。在传统的层叠制作方法中，为了实现高密度集成及小面积安装，通常通过环氧模塑料层将上封装器件及下封装器件机械相连，通过环氧模塑料层内的导电柱将上封装器件及下封装器件电性相连。所述环氧模塑料层具有多个收容所述导电柱的通孔。所述导电柱通常采用填充导电膏的方式形成于所述通孔内。常用的环氧模塑料层较厚，故，通孔的长度也较长。由于通孔的长度较长，故，导电膏不易充满通孔，且容易产生较多气泡，从而影响上封装器件与下封装器件之间的电连接性能，进而降低了层叠封装结构的成品率及可靠性。
发明内容
本发明提供一种可靠性较高的层叠封装结构及其制作方法。
一种层叠封装结构的制作方法，包括步骤：提供一个连接基板，所述连接基板包括基板本体及设于所述基板本体中的多个导电柱，所述基板本体具有相对的第一及第二表面，每个导电柱均贯穿所述第一及第二表面，且每个导电柱的两端均凸出所述基板本体；在所述连接基板的第一表面一侧设置一个第一封装器件，在所述连接基板的第二表面一侧设置一个封装胶体，从而形成一个层叠封装结构半成品，所述第一封装器件包括电路载板及构装于所述电路载板的半导体芯片，所述电路载板具有多个第一焊盘，多个第一焊盘与多个导电柱一一对应，且每个第一焊盘均与其对应的导电柱一端相接触且电连接，所述封装胶体覆盖所述连接基板的第二表面及所述半导体芯片，每个导电柱远离所述第一封装器件的端面均从所述封装胶体暴露出；以及在所述封装胶体远离所述第一封装器件一侧设置一个第二封装器件，以获得一个层叠封装结构，所述第二封装器件具有多个锡球，多个锡球与多个导电柱一一对应，且每个锡球均与其对应的导电柱的从所述封装胶体暴露出的端面焊接为一体。
一种层叠封装结构的制作方法，包括步骤：提供一个连接基板，所述连接基板包括基板本体及设于所述基板本体中的多个导电柱，所述基板本体具有相对的第一及第二表面，每个导电柱均贯穿所述第一及第二表面，且每个导电柱的两端均凸出所述基板本体；在所述连接基板的第一表面一侧设置一个第一封装器件，在所述连接基板的第二表面一侧设置一个封装胶体，所述第一封装器件包括电路载板及构装于所述电路载板的半导体芯片，所述电路载板具有多个第一焊盘，多个第一焊盘与多个导电柱一一对应，且每个第一焊盘均与其对应的导电柱一端相接触且电连接，所述封装胶体覆盖所述连接基板的第二表面、多个导电柱及所述半导体芯片，所述封装胶体包括一个封装胶体本体；在所述封装胶体本体中形成多个盲孔，并在每个盲孔内形成一个导电块，从而形成一个层叠封装结构半成品，每个所述盲孔均由所述封装胶体本体远离所述连接基板的表面向所述连接基板凹陷形成，多个盲孔与多个导电柱一一对应，以使每个导电柱远离所述电路载板的端面均从相应的盲孔底部暴露出，每个导电块与相应的导电柱相接触且电连接，且每个导电块远离所述电路载板的端面均从所述封装胶体本体远离所述电路载板的表面暴露出；以及在所述封装胶体远离所述第一封装器件一侧设置一个第二封装器件，以获得一个层叠封装结构，所述第二封装器件具有多个锡球，多个锡球与多个导电块一一对应，且每个锡球均与其对应的导电块的从所述封装胶体本体暴露出的端面焊接为一体。
一种层叠封装结构，其包括：连接基板，所述连接基板包括基板本体及设于所述基板本体中的多个导电柱，所述基板本体具有相对的第一及第二表面，每个导电柱均贯穿所述第一及第二表面，且每个导电柱的两端均凸出所述基板本体；第一封装器件，所述第一封装器件设置于所述连接基板的第一表面一侧，所述第一封装器件包括电路载板及构装于电路载板的半导体芯片，所述电路载板具有多个第一焊盘，所述多个第一焊盘与多个导电柱一一对应，每个第一焊盘与其对应的导电柱的一端相接触且电连接；封装胶体，所述封装胶体设置于所述连接基板的第二表面一侧，所述封装胶体覆盖所述连接基板的第二表面及所述半导体芯片，每个导电柱远离所述第一封装器件的端面均从所述封装胶体暴露出；以及第二封装器件，所述第二封装器件构装于所述多个导电柱远离所述第一封装器件的端面上，所述第二封装器件具有多个锡球，多个锡球与多个导电柱一一对应，且每个锡球均与其对应的导电柱的从所述封装胶体暴露出的端面焊接为一体。
一种层叠封装结构，其包括：连接基板，所述连接基板包括基板本体及设于所述基板本体中的多个导电柱，所述基板本体具有相对的第一及第二表面，每个导电柱均贯穿所述第一及第二表面，且每个导电柱的两端均凸出所述基板本体；第一封装器件，所述第一封装器件设置于所述连接基板的第一表面一侧，所述第一封装器件包括电路载板及构装于电路载板的半导体芯片，所述电路载板具有多个第一焊盘，所述多个第一焊盘与多个导电柱一一对应，每个第一焊盘与其对应的导电柱的一端相接触且电连接；封装胶体，所述封装胶体设置于所述连接基板的第二表面一侧，所述封装胶体包括封装胶体本体及设于所述封装胶体本体内的多个导电块，所述封装胶体本体覆盖所述连接基板的第二表面、多个导电柱及所述半导体芯片，多个导电块与多个导电柱一一对应，每个导电柱与相应的导电柱相接触且电连接，每个导电块远离所述第一封装器件的端面均从所述封装胶体本体暴露出；以及第二封装器件，所述第二封装器件构装于所述多个导电块远离所述第一封装器件的端面上，所述第二封装器件具有多个锡球，多个锡球与多个导电块一一对应，且每个锡球均与其对应的导电块的从所述封装胶体本体暴露出的端面焊接为一体。
采用上述方法形成的层叠封装结构中，所述封装器件与第二半导体芯片通过所述连接基板中的导电柱电性相连，而形成于连接基板中的导电柱插入所述封装胶体。故，相比于现有技术，无需长距离的填充所述封装胶体内的用于收容导电柱的收容孔来形成电连接所述封装器件与第二半导体芯片的电连接体，降低了封装胶体内的电连接体产生气泡的概率，提高层叠封装结构的成品率及可靠性。此外，上述制作方法不仅制作工艺简单，生产成本较低，并且可以大批量生产，进而提高生产效率。
附图说明
图1为本技术方案第一实施例提供的基板本体的剖面示意图。
图2为在图1所示的基板本体上形成多个容置通孔及一个收容通孔后的剖面示意图。
图3为在图2所示的每个容置通孔中形成一个导电柱后的的剖面示意图。
图4为本技术方案第一实施例提供的第一封装器件的示意图。
图5为在图3所示的连接基板的一侧设置图4所示的第一封装器件后的剖面示意图。
图6为在图5所示的连接基板的另一侧设置一个环氧模塑料层后的剖面示意图。
图7为研磨图6所示的环氧模塑料层后所形成的层叠封装结构半成品的剖面示意图。
图8为在图7所示的层叠封装结构半成品上构装一个第二封装器件后所形成的层叠封装结构的剖面示意图。
图9为本技术方案第二实施例提供的在如图6所示的环氧模塑料层中开设多个盲孔后的剖面示意图。
图10为在图9所示的每个盲孔内形成一个导电块后所形成的层叠封装结构半成品的剖面示意图。
图11为在图10所示的层叠封装结构半成品上构装一个第二封装器件后所形成的层叠封装结构的剖面示意图。
主要元件符号说明
连接基板 10
基板本体 11
导电柱 13
第一表面 11a
第二表面 11b
容置通孔 111
收容通孔 113
第二导电孔 105
第一封装器件 20
电路载板 21
半导体芯片 22
电路基底 211
下侧表面 211a、311b
上侧表面 211b、311a
第一导电图形 212
第二导电图形 213
第一防焊层 214
第二防焊层 215
第一导电孔 217
第二导电孔 218
第三导电孔 219
第一焊盘 2121
第二焊盘 2123
第三焊盘 2131
绝缘胶层 28、41
焊锡凸块 221
封装胶体 30
环氧模塑料层 30a
层叠封装结构半成品 40、40b
第二封装器件 50
锡球 51
层叠封装结构 100、100b
封装胶体本体 31b
盲孔 301b
导电块 33b
封装胶体 30b
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合附图及实施例，对本技术方案提供的层叠封装结构及其制作方法作进一步的详细说明。
本发明第一实施方式提供的层叠封装结构的制作方法包括以下步骤：
第一步：请一并参阅图1至图3，提供一个连接基板10。所述连接基板10包括一个基板本体11及设于所述基板本体11中的多个导电柱13。所述基板本体11具有相对的第一表面11a及第二表面11b。所述基板本体11开设有多个容置通孔111及一个收容通孔113。多个所述容置通孔111及一个收容通孔113中的每个通孔均贯穿所述第一表面11a及第二表面11b，且所述多个容置通孔111围绕所述收容通孔113。多个容置通孔111与多个导电柱13一一对应，以供一个导电柱13穿设于一个容置通孔111内，且每个导电柱13的两端均凸出所述基板本体11。也就是说，每个导电柱13靠近所述第一表面11a的端面均凸出所述第一表面11a。每个导电柱13靠近所述第二表面11b的端面均凸出所述第二表面11b。本实施方式中，每个导电柱13靠近所述第一表面11a的端面与所述第一表面11a之间的距离小于相应的导电柱13靠近所述第二表面11b的端面与所述第二表面11b之间的距离。优选地，每个导电柱13靠近所述第一表面11a的端面与所述第一表面11a之间的距离为相应的导电柱13靠近所述第二表面11b的端面与所述第二表面11b之间的距离的八分之一至六分之一，更优选地，为七分之一。所述收容通孔113用于收容后续所述半导体芯片22。
在本实施例中，所述连接基板10可以通过如下步骤制作形成：
首先，提供如图1所示的基板本体11。所述基板本体11包括所述第一表面11a及所述第二表面11b。所述基板本体11可以由酚醛树脂、环氧树脂、聚酰亚胺等热固性树脂制成，也可以由聚乙烯、聚丙烯、聚氯乙烯等热塑性树脂制成，还可以由玻璃或陶瓷制成。本实施方式中，所述基板本体11由聚酰亚胺制成。
其次，如图2所示，采用激光钻孔工艺或者定深机钻孔工艺在所述基板本体11中形成多个所述容置通孔111及一个所述收容通孔113。
最后，如图3所示，通过在每个容置通孔111中填充金属导电膏或者在每个容置通孔111中插入导电柱的方式，在每个容置通孔111中形成一个所述导电柱13，从而获得所述连接基板10。本实施例中，通过在每个容置通孔111中插入导电柱(例如铜柱、银柱、金柱或者锡柱等)的方式，在每个容置通孔111中形成一个所述导电柱13。优选地，所述导电柱13为铜柱。
第二步，请参阅图4，提供一个第一封装器件20。所述第一封装器件20包括电路载板21及构装于所述电路载板21上的半导体芯片22。
电路载板21可以为形成有导电图形的单面电路板、双面电路板或者多层电路板，其包括电路基底211、第一导电图形212、第二导电图形213、第一防焊层214及第二防焊层215。电路基底211具有相对的上侧表面211a及下侧表面211b。本实施例中，电路载板21为四层电路板，所述电路基底211内具有两层导电图形层。
电路基底211包括第一绝缘层2111、第一导电图形层2112、第二绝缘层2113、第二导电图形层2114及第三绝缘层2115。所述第一导电图形层2112和第二导电图形层2114位于第二绝缘层2113的相对两个表面，且通过设置在第二绝缘层2113内的第一导电孔217电性相连。所述第一绝缘层2111覆盖第一导电图形层2112。所述第一绝缘层2111远离所述第二绝缘层2113的表面即为所述电路基底211的上侧表面211a。所述第三绝缘层2115覆盖第二导电图形层2114。所述第三绝缘层2115远离所述第二导电图形层2114的表面即为所述电路基底211的下侧表面211b。
所述第一导电图形212设置于所述第一绝缘层2111远离所述第二绝缘层2113的表面(即所述电路基底211的上侧表面211a)，且通过设置在所述第一绝缘层2111内的第二导电孔218与第一导电图形层2112电性相连。第一导电图形212包括多个第一焊盘2121、多个第二焊盘2123及多条导电线路(图未示)。每个第二焊盘2123均位于多第一焊盘2121之间。也就是说，多个第一焊盘2121围绕多个第二焊盘2123。多个第一焊盘2121与多个导电柱13一一对应，以通过多个导电柱13电导通所述电路载板21及后续所述的第二封装器件50。多个第二焊盘2123与半导体芯片22电性相连。所述半导体芯片22通过打线结合技术(Wirebonding)、表面贴装技术(Surface Mounted Technology)或者覆晶封装技术(Flip ChipTechnology)构装于电路载板21。本实施方式中，所述半导体芯片22通过覆晶封装技术构装于电路载板21上，且所述半导体芯片22通过多个焊锡凸块221与多个第二焊盘2123电性相连。所述第一防焊层214覆盖于至少部分所述第一导电图形212的多条导电线路及从所述第一导电图形212暴露出的上侧表面211a，并暴露出所述多个第一焊盘2121及多个第二焊盘2123。所述第一防焊层214用于覆盖保护第一导电图形212中的多条导电线路。
所述第二导电图形213设置在所述第三绝缘层2115远离所述第二绝缘层2113的表面(即所述电路基底211的下侧表面211b)，且通过设置在所述第三绝缘层2115内的第三导电孔219与所述第二导电图形层2114电性相连。所述第二导电图形213包括多个第三焊盘2131。所述第二防焊层215暴露出所述多个第三焊盘2131。从所述第二防焊层215暴露出的多个第三焊盘2131表面设置有多个焊球突起37，用于将所述电路载板21与其他电路板或者电子元件电性相连。
半导体芯片22可以为存储器芯片、逻辑芯片或者数字芯片。本实施方式中，半导体芯片22为逻辑芯片。所述半导体芯片22通过绝缘胶层28粘结在所述电路载板21的第一防焊层214表面，且通过覆晶封装技术、表面贴装技术或者打线结合技术与多个第二焊盘2123电性相连。在本实施例中，所述半导体芯片22通过覆晶封装技术构装于所述电路载板21上。半导体芯片22通过所述多个焊锡凸块221与多个第二焊盘2123电性相连。
所述第一封装器件20可以通过以下方法制得：首先，提供一个双面线路板，所述双面线路板包括所述第二绝缘层2113、第一导电图形层2112及第二导电图形层2114，所述第一导电图形层2112及第二导电图形层2114位于所述第二绝缘层2113相对的两个表面，所述第一导电图形层2112与所述第二导电图形层2114通过设于所述第二绝缘层2113内的第一导电孔217相互电导通；其次，在所述第一导电图形层2112上压合一个上侧单面覆铜基板，所述上侧单面覆铜基板包括所述第一绝缘层2111及贴合于所述第一绝缘层2111的上侧铜箔，并使所述第一绝缘层2111位于所述第一导电图形层2112及所述上侧铜箔之间，在所述第二导电图形层2114上压合一个下侧单面覆铜基板，所述下侧单面覆铜基板包括所述第三绝缘层2115及贴合于所述第三绝缘层2115的下侧铜箔，并使所述第三绝缘层2115位于所述第二导电图形层2114及所述下侧铜箔之间；再次，将上侧铜箔选择性蚀刻制成所述第一导电图形212，将下侧铜箔选择性蚀刻制成所述第二导电图形213，且所述第一导电图形212通过第二导电孔218与所述第一导电图形层2112电性相连，所述第二导电图形213通过第三导电孔219与所述第二导电图形层2114电性相连，如此，即实现所述第一导电图形212与所述第二导电图形213之间的电连接；然后，通过印刷、贴合或者喷涂的方式在至少部分第一导电图形212及从所述第一导电图形212暴露出的第一绝缘层2111的上侧表面211a上形成第一防焊层214，且多个第一焊盘2121及多个第二焊盘2123中每一个焊盘均从所述第一防焊层214至少部分露出，通过印刷、贴合或者喷涂的方式在至少部分第二导电图形213及从所述第二导电图形213暴露出的第三绝缘层2115的下侧表面211b上形成所述第二防焊层215，且多个第三焊盘2131中的每一个焊盘均从所述第二防焊层215至少部分露出，如此即可获得所述电路载板21；接着，通过通过打线技术或者覆晶技术将所述半导体芯片22电连接于多个第二焊盘2123上，从而获得所述第一封装器件20。
本领域技术人员可以理解，第一封装器件20还可以具有其他的结构，例如第一封装器件20还可以再包括一个安装于所述半导体芯片22远离所述电路载板21的表面上的新增半导体芯片，此种情况下，所述第一导电图形212还应包括与该新增半导体芯片电性相连的多个焊盘。再例如，所述第一封装器件20的电路载板21可以为多层电路板，而半导体芯片22可以内嵌入该多层电路板中，此种情况下的电路载板21即为内嵌有芯片的嵌入式多层电路板，多个第二焊盘2123及所述连接基板10的收容通孔113也可省略不要。
第三步，请参阅图5至图7，在所述连接基板10的第一表面11a一侧设置所述第一封装器件20，在所述连接基板10的第二表面11b一侧设置一个封装胶体30，从而获得一个层叠封装结构半成品40。所述层叠封装结构半成品40中，所述半导体芯片22收容于所述收容通孔113中；所述多个第一焊盘2121与多个导电柱13一一对应，且每个导电柱13靠近所述电路载板21的端部与其相对应的第一焊盘2121相接触且电性相连；所述封装胶体30覆盖所述连接基板10的第二表面11b及所述半导体芯片22，每个导电柱13远离所述第一封装器件20的端面均从所述封装胶体30远离所述连接基板10的表面暴露出。优选地，本实施例中，每个导电柱13远离所述第一封装器件20的端面均与所述封装胶体30远离所述连接基板10的表面平齐。
具体地，可以通过如下步骤形成所述层叠封装结构半成品40：
首先，请参阅图5，通过绝缘胶层41将所述第一封装器件20粘结在所述连接基板10的第一表面11a一侧，使得所述电路载板21的多个第一焊盘2121分别与所述连接基板10的多个导电柱13一一对应，且每个第一焊盘2121与其对应的导电柱13的一端相接触且电连接，所述半导体芯片22收容于所述收容通孔113中。本领域技术人员可以理解，所述半导体芯片22也可以在电路载板21与所述连接基板10粘结于一起之后，被构装于所述电路载板上，具体地，包括步骤：首先，通过第一绝缘胶层41将所述电路载板21粘结在所述连接基板10的第一表面11a一侧，使得所述电路载板21的多个第一焊盘2121分别与所述连接基板10的多个导电柱13一一对应，且每个第一焊盘2121与其对应的导电柱13的一端相接触且电连接，所述多个第二焊盘2123从所述收容通孔113暴露出；然后，再将所述半导体芯片22通过通过打线结合技术、表面贴装技术或者覆晶封装技术构装于暴露出的所述多个第二焊盘2122上。
其次，请参阅图6，通过模制(molding)技术在所述连接基板10的第二表面11b一侧形成环氧模塑料层30a。所述环氧模塑料层30a覆盖所述连接基板10的第二表面11b、所述连接基板10的多个导电柱13及所述半导体芯片22。所述环氧模塑料层30a的材料为环氧模塑料(epoxy molding compound)。
最后，请一并图6及图7，采用研磨工艺自所述环氧模塑料层30a远离所述连接基板10的表面向靠近所述连接基板10的方向研磨所述环氧模塑料层30a，使得每个导电柱13远离所述电路载板21的端面均从研磨后的所述环氧模塑料层30a暴露出，且与研磨后的所述环氧模塑料层30a远离所述连接基板10的表面平齐，以形成具有所述封装胶体30的层叠封装结构半成品40，其中，所述研磨后的所述环氧模塑料层30a即为封装胶体30。优选地，所述封装胶体30在平行于所述连接基板10的第一表面11a的横截面上的面积等于所述连接基板10的第一表面11a的面积。
第四步，请参阅图8，在所述封装胶体30远离所述第一封装器件20一侧设置一个第二封装器件50，以形成一个层叠封装结构100。所述第二封装器件50包括构装于其内的半导体芯片(图未示)，其具有多个锡球51。多个锡球51与多个导电柱13一一对应，且每个锡球51均与其对应的导电柱13的从所述封装胶体30暴露出的端面焊接为一体。具体地，将所述第二封装器件50设置在所述封装胶体30远离所述第一封装器件20一侧可以包括以下步骤：首先，将所述第二封装器件50放置在所述封装胶体30远离所述第一封装器件20一侧，使得所述多个锡球51与多个导电柱13一一对应，且每个锡球51均与其对应的导电柱13的从所述封装胶体30暴露出的端面相接触，从而形成一个堆叠结构；然后对所述堆叠结构进行回焊处理，以融熔并固化多个锡球51，从而将所述连接基板10的每个导电柱13靠近所述第二封装器件50的端部与相应的锡球51焊接为一体。如此，即获得一个层叠封装结构100。
所述层叠封装结构100包括所述连接基板10、位于所述连接基板10第一表面11a一侧的第一封装器件20、位于所述连接基板10第二表面11b一侧的封装胶体30及位于所述封装胶体30远离所述连接基板10的一侧的第二封装器件50。所述连接基板10、第一封装器件20、封装胶体30及第二封装器件50如上所述。具体地，所述连接基板10包括多个导电柱13。所述第一封装器件20设置于所述连接基板10的第一表面11a一侧。所述第一封装器件20包括电路载板21及构装于电路载板的半导体芯片22。所述电路载板21具有多个第一焊盘2121及多个第二焊盘2123。所述多个第一焊盘2121及多个第二焊盘2123暴露于所述电路载板21的同一侧，且所述多个第一焊盘2121围绕多个第二焊盘2123。所述多个第一焊盘2121与多个导电柱13一一对应。每个第一焊盘2121与其对应的导电柱13的一端相接触且电连接。多个第二焊盘2123与所述半导体芯片22电性相连。所述半导体芯片22收容于所述收容通孔113内。所述封装胶体30设置于所述连接基板10的第二表面11b一侧。所述封装胶体30覆盖所述连接基板10的第二表面11b及所述半导体芯片22。每个导电柱13远离所述第一封装器件20的端面均从所述封装胶体30远离所述连接基板10的表面暴露出。优选地，本实施例中，每个导电柱13远离所述第一封装器件20的端面均与所述封装胶体30远离所述连接基板10的表面平齐。所述第二封装器件50构装于所述多个导电柱13远离所述第一封装器件20的端面上。
所述层叠封装结构100中，所述第一封装器件20与第二封装器件50通过所述连接基板10中的导电柱13电性相连，而形成于连接基板10中的导电柱13插入所述封装胶体30，且从覆盖所述连接基板10的封装胶体30露出，故，相比于现有技术，无需填充封装胶体30内的用于收容导电柱13的长度较长的收容孔来形成电连接所述第一封装器件20与第二封装器件50的电连接体，降低了封装胶体30内的电连接体产生气泡的概率，提高层叠封装结构100的成品率及可靠性。此外，上述制作方法不仅制作工艺简单，生产成本较低，并且可以大批量生产，进而提高生产效率。
本技术方案第二实施提供的层叠封装结构的制作方法包括步骤：
第一步，请参阅图3，提供如第一实施例所述的连接基板10。本第二实施例中的连接基板10与第一实施例中的连接基板10完全相同，故本第二实施例不再赘述。
第二步，请参阅图4至图6，如第一实施例所述，在所述连接基板10的第一表面11a一侧设置所述第一封装器件20，在所述连接基板10的第二表面11b一侧设置一个环氧模塑料层30a。所述环氧模塑料层30a即为第二实施例中的封装胶体本体31b。所述封装胶体本体31b覆盖所述连接基板10的第二表面11b、所述连接基板10的多个导电柱13及所述半导体芯片22。
第三步，请参阅图6及图9，在图6所示的环氧模塑料层30a(即封装胶体本体31b)中形成多个盲孔301b。每个盲孔301b均由所述封装胶体本体31b远离所述连接基板10的表面向所述连接基板10凹陷形成。多个盲孔301b与多个导电柱13一一对应。每个盲孔301b均由所述封装胶体本体31b远离所述电路载板21的表面向所述电路载板21凹陷形成。多个盲孔301b也与多个导电柱13一一对应，以使每个导电柱13远离所述电路载板21的端面均从相应的盲孔301b底部暴露出。本实施例中，所述盲孔301b在垂直于所述封装胶体30b远离所述电路载板21的表面的横截面的截面形状为梯形。也就是说，所述盲孔301b可以为圆台型盲孔。所述梯形的上底远离所述电路载板21。所述梯形的下底靠近所述电路载板21，且所述梯形的上底长度大于所述倒梯形的下底长度。所述导电柱13的为圆柱体，且所述导电柱13与其相应的盲孔301b共轴。所述梯形的下底长度者等于相应的导电柱13的直径。本领域技术人员可以理解，所述梯形的下底长度也可以大于相应的导电柱13的直径，以更好地实现收容于盲孔301b内的后续所述的导电块33b与相应的导电柱13之间的电连接。本领域技术人员还可以理解，所述盲孔301b在垂直于所述封装胶体30b远离所述电路载板21的表面的横截面的截面形状也可以为矩形，不限于本实施例中的梯形。也就是说，所述盲孔301b还可以为圆柱型盲孔、三棱柱型盲孔、四棱柱型盲孔等其他形状的盲孔。
第四步，请参阅图10，通过在每个盲孔301b内填充并固化导电膏的方式，在每个盲孔301b内形成一个导电块33b，从而获得一个层叠封装结构半成品40b。多个导电块33b及所述封装胶体本体31b共同构成第二实施例所提供的封装胶体30b。每个导电块33b与相应的导电柱13远离所述电路载板21的端面相接触且电连接。每个导电块33b均从所述封装胶体本体31b远离所述电路载板21的表面暴露出。优选地，本实施例中，每个导电块33b远离相应的导电柱13的端面均与所述封装胶体本体31b远离所述电路载板21的表面平齐。
第五步，请参阅图11，在所述封装胶体30b远离所述第一封装器件20一侧设置一个所述第二封装器件50，以形成一个层叠封装结构100b。所述第二封装器件50的多个锡球51与多个导电块33b一一对应，且每个锡球51均与其对应的导电块33b的从所述封装胶体30b暴露出的端面焊接为一体。具体地，将所述第二封装器件50设置在所述封装胶体30b远离所述第一封装器件20一侧可以包括以下步骤：首先，将所述第二封装器件50放置在所述封装胶体30b远离所述第一封装器件20一侧，使得所述多个锡球51与多个导电块33b一一对应，且每个锡球51均与其对应的导电块33b的从所述封装胶体30b暴露出的端面相接触，从而形成一个堆叠结构；然后对所述堆叠结构进行回焊处理，以融熔并固化多个锡球51，从而将所述连接基板10的每个导电块33b靠近所述第二封装器件50的端部与相应的锡球51焊接为一体。如此，即获得一个层叠封装结构100b。
所述层叠封装结构100包括所述连接基板10、位于所述连接基板10第一表面11a一侧的第一封装器件20、位于所述连接基板10第二表面11b一侧的封装胶体30b及位于所述封装胶体30远离所述连接基板10的一侧的第二封装器件50。所述连接基板10、第一封装器件20、封装胶体30b及第二封装器件50如上所述。具体地，所述连接基板10包括多个导电柱13。所述第一封装器件20设置于所述连接基板10的第一表面11a一侧。所述第一封装器件20包括电路载板21及构装于电路载板的半导体芯片22。所述电路载板21具有多个第一焊盘2121及多个第二焊盘2123。所述多个第一焊盘2121及多个第二焊盘2123暴露于所述电路载板21的同一侧，且所述多个第一焊盘2121围绕多个第二焊盘2123。所述多个第一焊盘2121与多个导电柱13一一对应。每个第一焊盘2121与其对应的导电柱13的一端相接触且电连接。多个第二焊盘2123与所述半导体芯片22电性相连。所述半导体芯片22收容于所述收容通孔113内。所述封装胶体30b设置于所述连接基板10的第二表面11b一侧。所述封装胶体30b覆盖所述连接基板10的第二表面11b、多个导电柱13及所述半导体芯片22。所述封装胶体30b包括所述封装胶体本体31b及设于所述封装胶体本体31b中的多个导电块33b。所述封装胶体本体31b开设有多个盲孔301b。每个盲孔301b均由所述封装胶体本体31b远离所述电路载板21的表面向所述电路载板21凹陷形成。多个盲孔301b与多块导电块33b一一对应，以使一个导电块33b收容于一相应的盲孔301b。多个盲孔301b也与多个导电柱13一一对应，以使每个导电柱13远离所述电路载板21的端面均从相应的盲孔301b底部暴露出，且与相应的导电块33b相接触且电连接。每个导电块33b远离所述电路载板21的端面均从所述封装胶体本体31b远离所述电路载板21的表面暴露出。优选地，本实施例中，每个导电块33b远离所述电路载板21的端面均从所述封装胶体30b远离所述连接基板10的表面平齐。所述第二封装器件50构装于所述多个导电块33b远离所述第一封装器件20的端面上。
所述层叠封装结构100b中，所述第一封装器件20与第二封装器件50通过所述连接基板10中的导电柱13及封装胶体30b内的导电块33b电性相连。导电柱13插入所述封装胶体30b，从而减小了在封装胶体30b中形成的导电块33b的厚度。故，相比于现有技术，无需填充封装胶体30b内的用于收容导电柱13及导电块33b的长度较长的收容孔来形成厚度远远大于导电块33b的导电块，降低了封装胶体30b内的用于电连接所述第一封装器件20与第二封装器件50的电连接体产生气泡的概率，提高层叠封装结构100b的成品率及可靠性。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术构思做出其它各种相应的改变与变形，而所有这些改变与变形都应属于本发明权利要求的保护范围。

Claims (17)

1.一种层叠封装结构的制作方法，包括步骤：
提供一个连接基板，所述连接基板包括基板本体及设于所述基板本体中的多个导电柱，所述基板本体具有相对的第一及第二表面，每个导电柱均贯穿所述第一及第二表面，且每个导电柱的两端均凸出所述基板本体；
在所述连接基板的第一表面一侧设置一个第一封装器件，在所述连接基板的第二表面一侧设置一个封装胶体，从而形成一个层叠封装结构半成品，所述第一封装器件包括电路载板及构装于所述电路载板的半导体芯片，所述电路载板具有多个第一焊盘，多个第一焊盘与多个导电柱一一对应，且每个第一焊盘均与其对应的导电柱一端相接触且电连接，所述封装胶体覆盖所述连接基板的第二表面及所述半导体芯片，每个导电柱远离所述第一封装器件的端面均从所述封装胶体暴露出；以及
在所述封装胶体远离所述第一封装器件一侧设置一个第二封装器件，以获得一个层叠封装结构，所述第二封装器件具有多个锡球，多个锡球与多个导电柱一一对应，且每个锡球均与其对应的导电柱的从所述封装胶体暴露出的端面焊接为一体。
2.如权利要求1所述的层叠封装结构的制作方法，其特征在于，所述连接基板的形成方法包括步骤：
提供基板本体，所述基板本体具有所述第一及第二表面；
在所述基板本体中形成多个容置通孔，每个所述容置通孔均贯穿所述第一及第二表面；以及
通过在每个容置通孔内填充并固化导电膏或者在每个容置通孔内插入导电柱的方式，在每个容置通孔内形成一个所述导电柱，从而获得所述连接基板。
3.如权利要求1所述的层叠封装结构的制作方法，其特征在于，在所述连接基板的第一表面一侧设置一个第一封装器件时，所述连接基板通过绝缘胶层与所述第一封装器件的电路载板粘结为一体。
4.如权利要求1所述的层叠封装结构的制作方法，其特征在于，所述连接基板还包括一个收容通孔，所述多个导电柱围绕所述收容通孔，所述电路载板还包括多个第二焊盘，所述多个第二焊盘与所述多个第一焊盘位于所述电路载板同一侧，且所述多个第一焊盘围绕所述多个第二焊盘，所述层叠封装结构半成品的形成方法包括步骤：
在所述连接基板的第一表面一侧设置所述电路载板，使得所述电路载板的多个第一焊盘分别与所述连接基板的多个导电柱一一对应，且每个第一焊盘与其对应的导电柱的一端相接触且电连接，所述多个第二焊盘从所述收容通孔暴露出；
通过打线结合技术、表面贴装技术或者覆晶封装技术将所述半导体芯片构装于暴露出的多个第二焊盘上，从而获得所述第一封装器件；
通过模制技术在所述连接基板的第二表面一侧形成环氧模塑料层，所述环氧模塑料层覆盖所述连接基板的第二表面、所述连接基板的多个导电柱及所述半导体芯片；以及
采用研磨工艺自所述环氧模塑料层远离所述连接基板的表面向靠近所述连接基板的方向研磨所述环氧模塑料层，使得每个导电柱远离所述电路载板的端面均从研磨后的所述环氧模塑料层暴露出，以获得所述层叠封装结构半成品，所述研磨后的环氧模塑料层为所述封装胶体。
5.如权利要求1所述的层叠封装结构的制作方法，其特征在于，所述导电柱靠近所述第一表面的端面与所述第一表面之间的距离小于所述导电柱靠近所述第二表面的端面与所述第二表面之间的距离。
6.一种层叠封装结构的制作方法，包括步骤：
提供一个连接基板，所述连接基板包括基板本体及设于所述基板本体中的多个导电柱，所述基板本体具有相对的第一及第二表面，每个导电柱均贯穿所述第一及第二表面，且每个导电柱的两端均凸出所述基板本体；
在所述连接基板的第一表面一侧设置一个第一封装器件，在所述连接基板的第二表面一侧设置一个封装胶体，所述第一封装器件包括电路载板及构装于所述电路载板的半导体芯片，所述电路载板具有多个第一焊盘，多个第一焊盘与多个导电柱一一对应，且每个第一焊盘均与其对应的导电柱一端相接触且电连接，所述封装胶体覆盖所述连接基板的第二表面、多个导电柱及所述半导体芯片，所述封装胶体包括一个封装胶体本体；
在所述封装胶体本体中形成多个盲孔，并在每个盲孔内形成一个导电块，从而形成一个层叠封装结构半成品，每个所述盲孔均由所述封装胶体本体远离所述连接基板的表面向所述连接基板凹陷形成，多个盲孔与多个导电柱一一对应，以使每个导电柱远离所述电路载板的端面均从相应的盲孔底部暴露出，每个导电块与相应的导电柱相接触且电连接，且每个导电块远离所述电路载板的端面均从所述封装胶体本体远离所述电路载板的表面暴露出；以及在所述封装胶体远离所述第一封装器件一侧设置一个第二封装器件，以获得一个层叠封装结构，所述第二封装器件具有多个锡球，多个锡球与多个导电块一一对应，且每个锡球均与其对应的导电块的从所述封装胶体本体暴露出的端面焊接为一体。
7.如权利要求6所述的层叠封装结构的制作方法，其特征在于，所述导电柱靠近所述第一表面的端面与所述第一表面之间的距离小于所述导电柱靠近所述第二表面的端面与所述第二表面之间的距离。
8.如权利要求6所述的层叠封装结构的制作方法，其特征在于，所述盲孔在垂直于所述封装胶体远离所述电路载板的表面的横截面的截面形状为梯形，所述梯形的上底远离所述电路载板，所述梯形的下底靠近所述电路载板，且所述梯形的上底长度大于所述梯形的下底长度，所述导电柱为圆柱体导电柱，且所述导电块与其相应的盲孔共轴，所述梯形的下底长度大于或者等于所述导电柱的直径。
9.如权利要求6所述的层叠封装结构的制作方法，其特征在于，所述封装胶体在平行于所述连接基板的第一表面的横截面上的面积等于所述连接基板的第一表面的面积。
10.如权利要求6所述的层叠封装结构的制作方法，其特征在于，所述连接基板还包括一个收容通孔，所述多个导电柱围绕所述收容通孔，所述电路载板还包括多个第二焊盘，所述多个第二焊盘与所述多个第一焊盘位于所述电路载板同一侧，且所述多个第一焊盘围绕所述多个第二焊盘，在所述连接基板的第一表面一侧设置一个第一封装器件时，包括步骤：
在所述连接基板的第一表面一侧设置所述电路载板，使得所述电路载板的多个第一焊盘分别与所述连接基板的多个导电柱一一对应，且每个第一焊盘与其对应的导电柱的一端相接触且电连接，所述多个第二焊盘从所述收容通孔暴露出；以及
通过打线结合技术、表面贴装技术或者覆晶封装技术将所述半导体芯片构装于暴露出的多个第二焊盘上。
11.一种层叠封装结构，其包括：
连接基板，所述连接基板包括基板本体及设于所述基板本体中的多个导电柱，所述基板本体具有相对的第一及第二表面，每个导电柱均贯穿所述第一及第二表面，且每个导电柱的两端均凸出所述基板本体；
第一封装器件，所述第一封装器件设置于所述连接基板的第一表面一侧，所述第一封装器件包括电路载板及构装于电路载板的半导体芯片，所述电路载板具有多个第一焊盘，所述多个第一焊盘与多个导电柱一一对应，每个第一焊盘与其对应的导电柱的一端相接触且电连接,所述连接基板的第一表面通过第一绝缘胶层与所述第一封装器件的电路载板粘结为一体；
封装胶体，所述封装胶体设置于所述连接基板的第二表面一侧，所述封装胶体覆盖所述连接基板的第二表面及所述半导体芯片，每个导电柱远离所述第一封装器件的端面均从所述封装胶体暴露出；以及
第二封装器件，所述第二封装器件构装于所述多个导电柱远离所述第一封装器件的端面上，所述第二封装器件具有多个锡球，多个锡球与多个导电柱一一对应，且每个锡球均与其对应的导电柱的从所述封装胶体暴露出的端面焊接为一体。
12.如权利要求11所述的层叠封装结构，其特征在于，所述封装胶体在平行于所述连接基板的第一表面的横截面上的面积等于所述连接基板的第一表面的面积。
13.如权利要求11所述的层叠封装结构，其特征在于，所述导电柱靠近所述第一表面的端面与所述第一表面之间的距离小于所述导电柱靠近所述第二表面的端面与所述第二表面之间的距离。
14.如权利要求11所述的层叠封装结构，其特征在于，所述连接基板还包括一个收容通孔，所述多个导电柱围绕所述收容通孔，所述电路载板还包括多个第二焊盘，所述多个第二焊盘与所述多个第一焊盘位于所述电路载板同一侧，且所述多个第一焊盘围绕所述多个第二焊盘，所述半导体芯片构装于所述多个第二焊盘上，且收容于所述收容通孔中。
15.一种层叠封装结构，其包括：
连接基板，所述连接基板包括基板本体及设于所述基板本体中的多个导电柱，所述基板本体具有相对的第一及第二表面，每个导电柱均贯穿所述第一及第二表面，且每个导电柱的两端均凸出所述基板本体；
第一封装器件，所述第一封装器件设置于所述连接基板的第一表面一侧，所述第一封装器件包括电路载板及构装于电路载板的半导体芯片，所述电路载板具有多个第一焊盘，所述多个第一焊盘与多个导电柱一一对应，每个第一焊盘与其对应的导电柱的一端相接触且电连接；
封装胶体，所述封装胶体设置于所述连接基板的第二表面一侧，所述封装胶体包括封装胶体本体及设于所述封装胶体本体内的多个导电块，所述封装胶体本体覆盖所述连接基板的第二表面、多个导电柱及所述半导体芯片，多个导电块与多个导电柱一一对应，每个导电块与相应的导电柱相接触且电连接，每个导电块远离所述第一封装器件的端面均从所述封装胶体本体暴露出；以及
第二封装器件，所述第二封装器件构装于所述多个导电块远离所述第一封装器件的端面上，所述第二封装器件具有多个锡球，多个锡球与多个导电块一一对应，且每个锡球均与其对应的导电块的从所述封装胶体本体暴露出的端面焊接为一体。
16.如权利要求15所述的层叠封装结构，其特征在于，所述连接基板还包括一个收容通孔，所述多个导电柱围绕所述收容通孔，所述电路载板还包括多个第二焊盘，所述多个第二焊盘与所述多个第一焊盘位于所述电路载板同一侧，且所述多个第一焊盘围绕所述多个第二焊盘，所述半导体芯片构装于所述多个第二焊盘上，且收容于所述收容通孔中。
17.如权利要求15所述的层叠封装结构，其特征在于，所述导电柱靠近所述第一表面的端面与所述第一表面之间的距离小于所述导电柱靠近所述第二表面的端面与所述第二表面之间的距离。
CN201210309530.5A 2012-08-28 2012-08-28 层叠封装结构及其制作方法 Active CN103632988B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201210309530.5A CN103632988B (zh) 2012-08-28 2012-08-28 层叠封装结构及其制作方法
TW101131638A TWI489564B (zh) 2012-08-28 2012-08-30 層疊封裝結構及其製作方法
US13/777,043 US8853000B2 (en) 2012-08-28 2013-02-26 Package on package structrue and method for manufacturing same
US14/477,888 US9000573B2 (en) 2012-08-28 2014-09-05 Package on package structure and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210309530.5A CN103632988B (zh) 2012-08-28 2012-08-28 层叠封装结构及其制作方法

Publications (2)

Publication Number Publication Date
CN103632988A CN103632988A (zh) 2014-03-12
CN103632988B true CN103632988B (zh) 2016-10-19

Family

ID=50186343

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210309530.5A Active CN103632988B (zh) 2012-08-28 2012-08-28 层叠封装结构及其制作方法

Country Status (3)

Country Link
US (2) US8853000B2 (zh)
CN (1) CN103632988B (zh)
TW (1) TWI489564B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
CN103378179B (zh) * 2012-04-16 2016-08-31 源杰科技股份有限公司 光电元件封装体及可拆卸式封装结构
JP2014060211A (ja) * 2012-09-14 2014-04-03 Omron Corp 基板構造、半導体チップの実装方法及びソリッドステートリレー
TWI556379B (zh) 2014-01-02 2016-11-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9735134B2 (en) * 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
CN105097757B (zh) * 2014-04-21 2018-01-16 碁鼎科技秦皇岛有限公司 芯片封装基板、芯片封装结构及制作方法
CN105590914B (zh) * 2014-10-24 2018-04-06 碁鼎科技秦皇岛有限公司 电子元件封装结构及制作方法
US9768108B2 (en) * 2015-02-20 2017-09-19 Qualcomm Incorporated Conductive post protection for integrated circuit packages
US9788425B2 (en) 2015-04-09 2017-10-10 Via Alliance Semiconductor Co., Ltd. Electronic package assembly
TWI581392B (zh) * 2015-04-09 2017-05-01 上海兆芯集成電路有限公司 電子封裝組件
CN106941101A (zh) * 2016-01-05 2017-07-11 恒劲科技股份有限公司 封装基板及其制作方法
TWI590349B (zh) * 2016-04-27 2017-07-01 南茂科技股份有限公司 晶片封裝體及晶片封裝製程
KR20190014993A (ko) * 2017-08-04 2019-02-13 에스케이하이닉스 주식회사 지시 패턴을 포함하는 반도체 패키지
CN207852654U (zh) * 2017-12-27 2018-09-11 中芯长电半导体（江阴）有限公司 具有天线组件的半导体封装结构
CN112309998B (zh) * 2019-07-30 2023-05-16 华为技术有限公司 封装器件及其制备方法、电子设备
TWI734175B (zh) * 2019-08-21 2021-07-21 矽品精密工業股份有限公司 電子封裝件及其製法與電子封裝模組
CN112447534B (zh) * 2019-08-30 2023-12-15 天芯互联科技有限公司 封装体及其制备方法
JP2024526995A (ja) * 2021-07-23 2024-07-19 エルジー イノテック カンパニー リミテッド 半導体パッケージ
CN114141740A (zh) * 2021-11-10 2022-03-04 青岛歌尔微电子研究院有限公司 一种封装结构、封装结构的制作方法以及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211821A (zh) * 1997-09-12 1999-03-24 Lg半导体株式会社 半导体基板和层叠的半导体封装及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004022884B4 (de) * 2004-05-06 2007-07-19 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
US7781261B2 (en) * 2007-12-12 2010-08-24 Stats Chippac Ltd. Integrated circuit package system with offset stacking and anti-flash structure
KR101486420B1 (ko) * 2008-07-25 2015-01-26 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
KR20120048991A (ko) * 2010-11-08 2012-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211821A (zh) * 1997-09-12 1999-03-24 Lg半导体株式会社 半导体基板和层叠的半导体封装及其制作方法

Also Published As

Publication number Publication date
TW201409584A (zh) 2014-03-01
CN103632988A (zh) 2014-03-12
US8853000B2 (en) 2014-10-07
TWI489564B (zh) 2015-06-21
US9000573B2 (en) 2015-04-07
US20140374894A1 (en) 2014-12-25
US20140061903A1 (en) 2014-03-06

Similar Documents

Publication Publication Date Title
CN103632988B (zh) 层叠封装结构及其制作方法
CN103681365B (zh) 层叠封装结构及其制作方法
US7902652B2 (en) Semiconductor package and semiconductor system in package using the same
CN100573862C (zh) 一种新型封装结构的半导体器件
US7352058B2 (en) Methods for a multiple die integrated circuit package
KR101145041B1 (ko) 반도체칩 패키지, 반도체 모듈 및 그 제조 방법
TWI461124B (zh) 層疊封裝結構及其製作方法
CN103400823A (zh) 包含铜柱的细间距叠层封装结构和封装方法
CN112768437B (zh) 多层堆叠封装结构和多层堆叠封装结构的制备方法
CN101192544B (zh) 半导体元件埋入承载板的叠接结构及其制法
CN105514053A (zh) 半导体封装件及其制法
CN104299919B (zh) 无芯层封装结构及其制造方法
CN103681359A (zh) 层叠封装结构及其制作方法
CN103811362A (zh) 层叠封装结构及其制作方法
CN202025746U (zh) 高集成度系统级封装结构
CN103715152B (zh) 连接基板及层叠封装结构
CN103426869B (zh) 层叠封装件及其制造方法
CN103779290A (zh) 连接基板及层叠封装结构
KR20170124769A (ko) 전자 소자 모듈 및 그 제조 방법
CN113540069B (zh) 芯片叠层封装结构和芯片叠层封装方法
KR20010063236A (ko) 적층 패키지와 그 제조 방법
CN107799424A (zh) 内埋式线路封装的方法
CN101677069A (zh) 具消耗性金属基核心载体的半导体芯片制造组装方法
JP2010153491A5 (ja) 電子装置及びその製造方法、並びに半導体装置
KR20150025128A (ko) 전자 소자 모듈 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20161220

Address after: No. 18, Tengfei Road, Qinhuangdao Economic & Technological Development Zone, Hebei, China

Patentee after: Qi Ding Technology Qinhuangdao Co.,Ltd.

Patentee after: Zhen Ding Technology Co.,Ltd.

Address before: 066000 Qinhuangdao economic and Technological Development Zone, Hebei Tengfei Road, No. 18

Patentee before: HONGQISHENG PRECISION ELECTRONICS (QINHUANGDAO) Co.,Ltd.

Patentee before: Zhen Ding Technology Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220712

Address after: 518105 area B, Room 403, block B, Rongchao Binhai building, No. 2021, haixiu Road, n26 District, Haiwang community, Xin'an street, Bao'an District, Shenzhen City, Guangdong Province

Patentee after: Liding semiconductor technology (Shenzhen) Co.,Ltd.

Patentee after: Qi Ding Technology Qinhuangdao Co.,Ltd.

Patentee after: Zhen Ding Technology Co.,Ltd.

Address before: No.18, Tengfei Road, Qinhuangdao Economic and Technological Development Zone, Hebei Province 066004

Patentee before: Qi Ding Technology Qinhuangdao Co.,Ltd.

Patentee before: Zhen Ding Technology Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20240205

Address after: SL11, No. 8 Langdong Road, Yanchuan Community, Yanluo Street, Bao'an District, Shenzhen City, Guangdong Province, 518105

Patentee after: Liding semiconductor technology (Shenzhen) Co.,Ltd.

Country or region after: China

Patentee after: Liding semiconductor technology Qinhuangdao Co.,Ltd.

Patentee after: Zhen Ding Technology Co.,Ltd.

Country or region after: Taiwan, China

Address before: 518105 area B, Room 403, block B, Rongchao Binhai building, No. 2021, haixiu Road, n26 District, Haiwang community, Xin'an street, Bao'an District, Shenzhen City, Guangdong Province

Patentee before: Liding semiconductor technology (Shenzhen) Co.,Ltd.

Country or region before: China

Patentee before: Qi Ding Technology Qinhuangdao Co.,Ltd.

Patentee before: Zhen Ding Technology Co.,Ltd.

Country or region before: Taiwan, China

TR01 Transfer of patent right