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JP6019367B2 - 半導体装置 - Google Patents

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JP6019367B2
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Description

本発明は、半導体装置に関し、詳しくは、基板上にフリップチップ実装される半導体チップ（半導体集積回路）を備えた半導体装置における半導体チップに電力を供給する電源配線の構造に関する。
従来、半導体集積回路（以下、「ＬＳＩ」と記す）に電力を供給する電源配線の構造として、例えば、特許文献１に開示された技術が知られている。特許文献１では、電源電圧供給用配線（以下、「電源電圧配線」という）と、基準電圧供給用配線（以下、「グランド配線」という）とを交互に複数配置した第１配線層と、第１配線層の配線方向と直交する方向に、電源電圧配線とグランド配線とを交互に複数配置した第２配線層と絶縁層を挟んで形成する電源配線の構造（以下、「メッシュ電源配線構造」という）が開示されている。このようなメッシュ電源配線構造では、第１配線層の電源電圧配線と第２配線層のグランド配線との重なり部分（交差部分）に、あるいは、第１配線層のグランド配線と第２配線層の電源電圧配線との重なり部分に、絶縁層を挟んで寄生容量が形成される。そのため、この寄生容量を、電源ノイズを低減するため容量として利用できる。
特開２００６−１７３４１８号公報
しかしながら、近年、ＬＳＩのクロック周波数の上昇に伴い、上記の従来のメッシュ電源配線構造の寄生容量では必ずしも、所望の周波数帯域に対して電源ノイズの低減効果を期待できるとは言えなかった。また、近年のＬＳＩの設計ルールの微細化に伴って、ＬＳＩの電源配線がメッシュ構造であるが故にＬＳＩ内部の信号線系である伝送路の特性インピーダンスは高く、比較的長い配線ではＬＳＩ内のＴｒの出力インピーダンスと伝送路の特性インピーダンスがミスマッチし、ノイズの発生を引き起こす事がある。また、この様な高い特性インピーダンスで比較的長い伝送路ではノイズを拾うアンテナとなる虞があった。一方、ＬＳＩの電源の高周波に於ける電源インピーダンス（ＬＳＩから電力供給側を見たインピーダンス）においては、メッシュ構造であるが故に、電源の配線抵抗（シリーズ抵抗）が無視できない程、高くなり、電源配線ネットワークにおける寄生インダクタンス及び寄生配線抵抗の為に、ＬＳＩの高周波においての期待する動作が得られないと言う事態が発生している。
そこで、本明細書では、基板上にフリップチップ実装される半導体チップを備えた半導体装置において、ＬＳＩの内部配線の特性インピーダンスを下げノイズの低減効果を向上させるともに、ＬＳＩの電源の、高周波動作に於ける低インピーダンス化を実現できる電源配線構造を提供する。
本明細書によって開示される半導体装置は、基板と、前記基板上にフリップチップ実装された半導体チップとを備えた半導体装置であって、前記半導体チップは、前記基板に対向する実装面の周辺部に形成され、前記基板に接続される複数の周辺電極パッドと、前記複数の周辺電極パッドの形成部を除いた前記実装面上に形成された保護膜と、を含み、当該半導体装置は、前記半導体チップの前記保護膜上に形成された第１絶縁膜と、前記第１絶縁膜上であって、前記実装面の平面視において前記複数の周辺電極パッドの内側領域に形成され、前記半導体チップへ電力供給する内側電源プレート構造と、を備え、前記内側電源プレート構造は、前記第１絶縁膜上に形成された第１電源プレートと、前記第１電源プレート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２電源プレートと、を含む。
本構成によれば、半導体チップ（ＬＳＩ）へ電力を供給する電力供給路を、例えば、半導体チップの実装面の内側領域とほぼ同一の面積を有する電源プレートとして形成することによって、電力供給路の配線抵抗を低下させ、それによって、半導体チップの電力供給に係る寄生シリーズ抵抗（ＥＳＲ）を低下させることができる。また、第１電源プレート、第２絶縁膜、および第２電源プレートによって、ＬＳＩ内部に形成されているメッシュ電極構造に寄生するキャパシタと同等又はそれ以上の大きな容量を有する電源ノイズ除去用キャパシタ（バイパスコンデンサ）が構成される。前記の低ＥＳＲと、第１電源プレートと第２電源プレートによる低ＥＳＬ（寄生シリーズインダクタンス）電極、及びその二つのプレートとによって形成される比較的大きな容量により、信号線ノイズ及び電源ノイズを低減し、ＬＳＩの高周波に於ける安定動作を実現できる。
上記半導体装置において、前記半導体チップは、前記複数の周辺電極パッドの内側領域に、前記第１電源プレートと接続される第１内側電源パッドと、前記第２電源プレートと接続される第２内側電源パッドとを含み、前記第１電源プレートは、前記第１内側電源パッドおよび前記基板と接続される第１内側電源ターミナルを含み、前記第２電源プレートは、前記第２内側電源パッドおよび前記基板と接続される第２内側電源ターミナルを含み、前記半導体チップは、前記基板から前記第１内側電源ターミナルおよび前記第２内側電源ターミナルを介して電力が供給されるようにしてもよい。
本構成によれば、周辺電極パッドの内側領域に形成された電源パッドを介して基板から半導体チップへ電源ラインを介さずに直接、電力を供給できる。そのため、基板と半導体チップとの間において電源ラインを最短化できる。それによって、さらに、電力供給ラインの抵抗とインダクタンスを低下させ、半導体チップの電源の高周波に対するインピーダンスを低下させることができる。また、第１電源プレート、第２絶縁膜および第２電源プレートは、電力供給の構成に加え、バイパスコンデンサを構成している。そのため、バイパスコンデンサを半導体チップに対して配線ラインを介さずに直接、接続できる。それによって低ＥＳＬが実現でき、ＬＳＩの高周波動作に於ける電源ノイズ除去作用を向上させることができる。
また、上記半導体装置において、前記複数の周辺電極パッドは、前記第１電源プレートと接続される第１周辺電源パッドと、前記第２電源プレートと接続される第２周辺電源パッドとを含み、前記第１電源プレートは前記第１周辺電源パッドと接続される第１周辺電源ターミナルを含み、前記第２電源プレートは前記第２周辺電源パッドと接続される第２周辺電源ターミナルを含み、前記半導体チップは、さらに、前記基板から前記第１周辺ターミナルおよび前記第２周辺ターミナルを介して電力が供給されるようにしてもよい。
本構成によれば、さらに、半導体チップの周辺電源パッドを介して基板から半導体チップへ電力を供給できる。すなわち、半導体チップの複数の電力供給系に対して対応できる。
また、上記半導体装置において、前記複数の周辺電極パッドは、内外周に二列に配置されており、前記第１周辺電源パッドおよび前記第２周辺電源パッドは、内周に配置されている周辺電極パッドであり、外周に配置されている周辺電極パッドは、第３周辺電源パッドおよび第４周辺電源パッドを含み、当該半導体装置は、前記半導体チップの平面視において当該半導体チップの外側周辺部に、前記半導体チップに近接して設けられた外側電源プレート構造を備え、前記外側電源プレート構造は、前記第３周辺電源パッドに接続される第３周辺ターミナルを有する第３電源プレートと、前記第３電源プレート上に形成された第３絶縁膜と、前記第３絶縁膜上に形成され、前記第４周辺電源パッドに接続される第４周辺ターミナルを有する第４電源プレートと、を含むようにしてもよい。
本構成によれば、半導体チップの外側周辺部からも半導体チップに対して電力を供給できる。すなわち、基板から半導体チップへの電力供給路をさらに増加させることができる。また、半導体チップに接続されるバイパスコンデンサを、個別備品として別途構成することなく、半導体チップの外側周辺に近接して、配線ラインを介さずに直接、構成できる。
また、上記半導体装置において、前記第３電源プレートと前記第１電源プレートとを電気的に接続する第１接続部と、前記第４電源プレートと前記第２電源プレートとを電気的に接続する第２接続部と、前記第２絶縁膜と前記第３絶縁膜とを接続する第３接続部とを、さらに備えるようにしてもよい。
本構成によれば、第１から第３接続部によって、内側電源プレート構造と外側電源プレート構造とが電気的に接続され、一体化される。それによって、基板から半導体チップへの電力供給態様の選択肢が増加する。例えば、基板から内側電源プレート構造へ直接、電力を供給する構成（第１および第２内側電源パッド、第１および第２内側電源ターミナル等）を省略することができる。
また、上記半導体装置において、前記第３電源プレートは、前記基板と接続される第１電源ランドを含み、前記第４電源プレートは、前記基板と接続される第２電源ランドを含むようにしてもよい。
本構成によれば、基板から外側電源プレート構造を介して半導体チップに電力を供給することができる。
また、上記半導体装置において、前記半導体チップは、平面視で矩形形状を有し、前記外側電源プレート構造は、矩形形状の前記半導体チップの外側周辺部を囲むように設けられ、前記第１電源ランドおよび前記第２電源ランドは、前記矩形形状の対角線の延長線上の位置に設けられるようにしてもよい。
本構成によれば、第１電源ランドおよび第２電源ランドを、半導体チップの対角線の延長線上の位置に設けることによって、半導体チップから基板への信号配線の取り出しのためのスペースを確保しやすくなる。それによって、基板への信号配線の取り出しの設計が容易となる。
また、上記半導体装置において、前記第１電源プレートおよび前記第３電源プレート、前記第２電源プレートおよび前記第４電源プレート、並びに、前記第２絶縁膜および第３絶縁膜は、それぞれ、同一の平面上に設けられるようにしてもよい。
本構成によれば、各電源プレートおよび各絶縁膜を同一の平面上に同時に一括形成することができる。そのため、チップ内電源プレート構造およびチップ外電源プレート構造の製造工程が低減できる。
本発明の半導体装置によれば、半導体チップ（ＬＳＩ）の周辺電極パッドの内側領域に設けられる内側電源プレート構造によって、基板上にフリップチップ実装される半導体チップを備えた半導体装置において、ＬＳＩ内部の配線系ノイズの低減効果及びシールド効果を向上させるともに、ＬＳＩの高周波動作に於ける電源の低インピーダンス化を実現する事ができる。
実施形態１に係る半導体装置の概略的な断面図 半導体装置を中継基板側から見た概略的な部分平面図 電源プレート構造とＬＳＩチップの関係を示す概略的な平面図 Ｓパラメータの周波数特性を示すグラフ 半導体装置の製造工程を示す断面図 半導体装置の製造工程を示す断面図 半導体装置の製造工程を示す断面図 半導体装置の製造工程を示す断面図 半導体装置の製造工程を示す断面図 半導体装置の製造工程を示す断面図 半導体装置の製造工程を示す断面図 ＬＳＩチップの中心部における電源電圧プレートの接続態様を示す部分断面図 ＬＳＩチップの中心部におけるグランドプレートの接続態様を示す部分断面図 実施形態２に係る半導体装置の電源プレート構造とＬＳＩチップとの関係を示す概略的な平面図 実施形態２の別の電源プレート構造とＬＳＩチップとの関係を示す概略的な平面図 実施形態２の別の電源プレート構造とＬＳＩチップとの関係を示す概略的な平面図
＜実施形態１＞
実施形態１を図１から図１３を参照して説明する。
１．半導体装置の構成
図１に示されるように、半導体装置１０は、大きくは中継基板（「基板」の一例）１とＬＳＩチップ（「半導体チップ」の一例）２とを含む。また、中継基板１とＬＳＩチップ２との間には、中継基板１側からＬＳＩチップ２へ電力を供給するための、内側電源プレート構造４０が形成されている。
内側電源プレート構造４０として、板状の電源電圧プレート（「第１電源プレート」の一例）４１と、板状のグランドプレート（「第２電源プレート」の一例）４３とが形成されている。また、電源電圧プレート４１とグランドプレート４３との間には、各プレートを絶縁するための絶縁膜（「第２絶縁膜」の一例）４２が形成されている。
ここで、電源電圧プレート４１およびグランドプレート４３は、Ａｌ（アルミニウム）あるいはＣｕ（銅）等で構成され、その厚みは、例えば、３μｍ（マイクロメートル）から１０μｍまで間の値である。また、絶縁膜４２は、例えばＳＴＯ（チタン酸ストロンチウム）膜で構成され、その比誘電率（ε０）は、例えば２３であり、膜厚は、例えば０．１μｍから０．４μｍまでの間の値である。また、ここで、第２絶縁膜の比誘電率（ε０）は、例えば、８から１００以上の広範囲に存在する。なお、第２絶縁膜は、いわゆる常誘電体或いは高誘電体の絶縁膜であることが好ましい。
なお、図１は、半導体装置１０の断面図であり、図２のＡ−Ａで示す一点鎖線に沿った断面にほぼ相当する。また、図２は、中継基板１側からＬＳＩチップ２の実装面２Ｍ側を見た透視平面図である。図２では、主に、中継基板１の表（おもて）面１１に形成される配線パターン３２に係る構成が示されている。また、図３は、グランドプレート４３側からＬＳＩチップ２の実装面２Ｍ側を見た平面図である。図３では、主に、電源電圧プレート４１およびグランドプレート４３と、ＬＳＩチップ２との接続に係る構成が示されている。
ＬＳＩチップ２は、図３に示されるように、中継基板１に対向する実装面２Ｍの周辺部において、内外周に二列に配置された複数の周辺電極パッド２１を有する。複数の周辺電極パッド２１は、外周側の外周電極パッド２１ｏｕｔと、内周側の内周電極パッド２１ｉｎとを含む。また、複数の周辺電極パッド２１は、内周電極パッド２１ｉｎとして、電源電圧プレート４１と接続される周辺電源電圧用パッド（「第１周辺電源パッド」の一例）２１Ａと、グランドプレート４３と接続される周辺グランド用パッド（「第２周辺電源パッド」の一例）２１Ｂとを含む。
また、実装面２Ｍにおいて、複数の周辺電極パッド２１の内側領域のほぼ中央部に、電源電圧用パッド（「第１電源パッド」の一例）２３Ａと、グランド用パッド（「第２電源パッド」の一例）２３Ｂが形成されている。なお、本実施形態において、ＬＳＩチップ２は、従来のメッシュ電源配線構造を含むものとする。
電源電圧プレート４１は、実装面２Ｍの平面視において、複数の周辺電極パッド２１の内側領域に、当該内側領域とほぼ同一の面積を有するとともに、ほぼ正方形の形状に形成されている。電源電圧プレート４１は、電源電圧用パッド２３Ａと接続される内側電源電圧ターミナル（「第１内側電源ターミナル」の一例）４４Ａと、周辺電源電圧用パッド２１Ａと接続される周辺電源電圧ターミナル（「第１周辺電源ターミナル」の一例）４１Ａとを含む。
また、グランドプレート４３は、電源電圧プレート４１とほぼ同一の面積を有し、ほぼ正方形の形状に形成されている。グランドプレート４３は、グランド用パッド２３Ｂと接続される内側グランドターミナル（「第２内側電源ターミナル」の一例）４４Ｂと、周辺グランド用パッド２１Ｂと接続される周辺グランドターミナル（「第２周辺電源ターミナル」の一例）４３Ｂとを含む。これら周辺電源電圧ターミナル４１Ａおよび周辺グランドターミナル４３Ｂを介しても、中継基板１からＬＳＩチップ２に電力が供給される。
このように、電源電圧プレート４１、絶縁膜（ＳＴＯ膜）４２、およびグランドプレート４３によって構成される内側電源プレート構造４０は、コンデンサの構造を成している。そのため、内側電源プレート構造４０は、電力供給路と電力供給路に現れるノイズを除去するバイパスコンデンサの機能を兼ね備えている。すなわち、電源電圧プレート４１およびグランドプレート４３は、バイパスコンデンサの平面電極を構成し、絶縁膜４２は、バイパスコンデンサの誘電体を構成している。また、内側電源プレート構造４０（バイパスコンデンサ）は、中継基板１側から供給される電力によって蓄えられる電荷によってＬＳＩチップ２の電源（狭義の電源）として機能する。なお、電源電圧プレート４１、絶縁膜４２、およびグランドプレート４３は、実装面２Ｍの平面視において、複数の周辺電極パッド２１の内側領域に形成されていればよく、その平面形状は、図３に示されたものに限られない。
図４は、従来のメッシュ電源配線構造と、本実施形態に係る電源プレート構造とに係るＳパラメータ（インピーダンス）の周波数特性のシミュレーション結果の一例を示すグラフである。図４に示されるように、電源プレート構造がもたらす電源のインピーダンス特性はメッシュ電源配線構造に対して、全周波数領域（１０ＭＨｚ〜５０ＧＨｚ）で優位性が認められるが、同シミュレーションによって、特に１ＧＨｚ以上の周波数領域（高周波領域）において、ＬＳＩチップの電源の低インピーダンス化に大きく寄与することが確認できた。
ここで、シミュレーション条件として、メッシュ電源配線構造では、配線材料をＡｌとし、上下のＡｌ配線厚：１μｍ、配線幅：３０μｍ、配線ピッチ：６０μｍ、上下配線間隙：１００Å、上下配線間絶縁膜の比誘電率：３．８、シミュレーション領域：電源プレート構造と同一の面積、とされた。また、電源プレート構造では、プレート材料をＡｌとし、上下のＡｌプレート厚：３μｍ、プレートの縦横幅：それぞれ３９０μｍ、プレート間隙：０．４μｍ、プレート間絶縁膜の比誘電率：２０、とされた。
中継基板１は、図１に示されるように、複数の、外部接続パッド３，３Ａ，３Ｂ、チップ接続パッド５、プレート接続パッド９Ａ，９Ｂ、ビアホール３１、配線パターン３２、および裏面配線パターン３８、並びに、絶縁体部３５等を含む。
絶縁体部３５は、例えば、プリプレグシートを硬化させて構成され、ＬＳＩチップ２が実装される表面１１と、裏面１２との間に位置する。
複数のチップ接続パッド５は、図１および図２に示されるように、中継基板１の表面１１上において、ＬＳＩチップ２の複数の外周電極パッド２１ｏｕｔに対向した位置に形成されている。
配線パターン３２は、図１および図２に示されるように、中継基板１の表面１１上において、チップ接続パッド５とビアホール３１とを接続する。
外部接続パッド３は、中継基板１の裏面１２上において、チップ接続パッド５のピッチより広いピッチで配置されている。
複数のビアホール３１は、図１に示されるように中継基板１の裏面１２側から絶縁体部３５を貫通して配線パターン３２に達するように、レーザ又はドリルによって形成される。各ビアホール３１は、充填される導電体３４によって配線パターン３２と外部接続パッド３とを電気的に接続する。
ビアホール３１と外部接続パッド３とは裏面配線パターン３８によって接続される。外部接続パッド３には外部接続の半田ボール４が設けられている。すなわち、半導体装置１０は、ＢＧＡ型の半導体装置である。なお、これに限られず、半導体装置は、半田ボール４が設けられない、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置であってもよい。
また、中継基板１の表面１１に形成されたチップ接続パッド５と、ＬＳＩチップ２の外周電極パッド２１ｏｕｔとが、外周電極パッド２１ｏｕｔに設けられたマイクロ半田ボール６によって結合されることによって、中継基板１とＬＳＩチップ２とが電気的に接続されている。
電源電圧プレート４１およびグランドプレート４３は、例えば、マイクロ金バンプ７Ａ、７ＢによってＬＳＩチップ２と電気的に接続され、また、例えば、マイクロ金バンプ８Ａ，８Ｂによって中継基板１と電気的に接続されている。
また、中継基板１の表面１１と裏面１２は、ソルダレジスト層３６によって保護されている。さらに、ＬＳＩチップ２と中継基板１の表面１１との間隙等は、周知のアンダーフィル樹脂（図示せず）によって充填されている。
２．半導体装置の製造方法
次に、図５から図１３を参照して半導体装置１０の製造方法を説明する。なお、図５から図１０、図１２および図１３は、図１とは上下関係を逆にして描いてある。また、図５から図８は、図３のＢ−Ｂ線に沿った断面図であり、図９から図１１は、図２のＡ−Ａ線に沿った断面図である。図１２は、図３のＣ−Ｃ線に沿った断面図であり、図１３は、図３のＤ−Ｄ線に沿った断面図である。
まず、図５に示されるように、ＬＳＩチップ２の実装面２Ｍの周辺部において、内外周に二列に配置された複数の周辺電極パッド（２１ｉｎ，２１ｏｕｔ）、電源電圧用パッド２３Ａ、およびグランド用パッド２３Ｂが形成され、各パッドの形成部を除いて、例えば１μｍの膜厚で、窒化膜等の保護膜２２が形成される。そして、電源電圧用パッド２３Ａ、およびグランド用パッド２３Ｂの形成境域を除いた保護膜２２上であって、電源電圧プレート４１が形成される領域の保護膜２２上に、例えば、厚みが５０μｍの第１ＢＴ（ビスマレ−イミド−トリアジン）レジン膜（「第１絶縁膜」の一例）２５が形成される。ここで用いられる第１ＢＴレジン膜２５の膜厚は、ＬＳＩ内部の配線の抵抗（特性インピーダンス）が、例えば１００〜１５０Ωとなる様、材料の特性（比誘電率等）によって、事前に実験等によって決定する事が望ましい。なお、第１絶縁膜は、ＢＴレジン膜に限られない。
その際、電源電圧用パッド２３Ａを含む領域に第１電源接続用開口２４Ａ、およびグランド用パッド２３Ｂを含む領域に第１グランド接続用開口２４Ｂが形成される。ここで、第１絶縁膜の誘電率（ε０）は、例えば、３．５から７までの間の値である。なお、第１絶縁膜は、いわゆる有機絶縁膜であることが好ましい。
次に、図６に示されるように、第１電源接続用開口２４Ａ内の電源電圧用パッド２３Ａ上、および周辺電源電圧用パッド２１Ａ上に、ＬＳＩチップ２と電源電圧プレート４１とを電気的に接続するための、例えば、マイクロ金バンプ７Ａが形成される。
次いで、内側電源プレート構造４０が、第１ＢＴレジン膜２５上に、ＬＳＩチップ２の実装面２Ｍの平面視において複数の内周電極パッド２１ｉｎの内側領域に形成される。詳しくは、図３に示されるように、内側電源プレート構造４０が、内周電極パッド２１ｉｎの内側領域に、当該内側領域をほぼ占めるように形成される。
内側電源プレート構造４０として、まず、図７に示されるように、第１グランド接続用開口２４Ｂを除いた第１ＢＴレジン膜２５上に電源電圧プレート４１が形成される。その際、電源電圧プレート４１は、電源電圧用パッド２３Ａ上に形成されたマイクロ金バンプ７Ａに接するとともに、電源電圧プレート４１の周辺電源電圧ターミナル４１Ａは、周辺電源電圧用パッド２１Ａ上に形成されたマイクロ金バンプ７Ａに接する。各マイクロ金バンプ７Ａは、例えば、超音波溶接によって、電源電圧プレート４１に接続される。これによって、電源電圧プレート４１とＬＳＩチップ２とが電気的に接続される。次いで、第１電源接続用開口２４Ａを除いた電源電圧プレート４１上に、絶縁膜である、例えば、ＳＴＯ膜４２が形成される。
次に、図８に示されるように、第１グランド接続用開口２４Ｂ内のグランド用パッド２３Ｂ上、および周辺グランド用パッド２１Ｂ上に、ＬＳＩチップ２とグランドプレート４３とを電気的に接続するための、例えば、マイクロ金バンプ７Ｂが形成される。
次いで、図９に示されるように、第２電源接続用開口４６Ａを除いたＳＴＯ膜４２上にグランドプレート４３が形成される。これによって内側電源プレート構造４０が完成する。その際、グランドプレート４３は、グランド用パッド２３Ｂ上に形成されたマイクロ金バンプ７Ｂに接する。また、グランドプレート４３の周辺グランドターミナル４３Ｂは、周辺グランド用パッド２１Ｂ上に形成されたマイクロ金バンプ７Ｂに接する。各マイクロ金バンプ７Ｂは、例えば、超音波溶接によって、グランドプレート４３に接続される。これによって、グランドプレート４３とＬＳＩチップ２とが電気的に接続される。
次いで、第２グランド接続用開口４６Ｂを除いたグランドプレート４３上に、例えば、厚みが２５μｍの第２ＢＴレジン膜４８が形成される。次いで、図１０に示されるように、外周電極パッド２１ｏｕｔ上に、マイクロ半田ボール６が形成される。
次いで、図１１に示されるように、ＬＳＩチップ２に形成されたマイクロ半田ボール６と、中継基板１の表面１１に形成されたチップ接続パッド５との位置合わせを行う。また、電源電圧プレート４１に形成された内側電源ターミナル４４Ａと、中継基板１に形成された、例えばマイクロ金バンプ８Ａとの位置合わせ、およびグランドプレート４３に形成された内側グランドターミナル４４Ｂと、中継基板１に形成された、例えばマイクロ金バンプ８Ｂとの位置合わせを行う。そして、マイクロ半田ボール６の加熱および加圧、並びにマイクロ金バンプ８Ａ、８Ｂの超音波溶接によって、ＬＳＩチップ２を中継基板１の表面１１に接着する。
図１２は、中継基板１とＬＳＩチップ２が接続された際の、ＬＳＩチップ２の実装面２Ｍの中央部における、中継基板１のマイクロ金バンプ８ＡとＬＳＩチップ２の電源電圧用パッド２３Ａとの電気接続態様を示す。図１２に示されるように、電源電圧プレート４１は、その中央部の異なる箇所で、マイクロ金バンプ８Ａを介して中継基板１に接続され、マイクロ金バンプ７Ａを介してＬＳＩチップ２に接続される。
同様に、図１３は、中継基板１のマイクロ金バンプ８ＢとＬＳＩチップ２のグランド用パッド２３Ｂとの電気接続態様を示す。図１３に示されるように、グランドプレート４３は、その中央部の異なる箇所で、マイクロ金バンプ８Ｂを介して中継基板１に接続され、マイクロ金バンプ７Ｂを介してＬＳＩチップ２に接続される。
その後、外部接続パッド３に外部接続の半田ボール４を形成することで、図１に示すような、半導体装置１０が完成する。なお、実施形態１において、内側電源プレート構造４０とＬＳＩチップ２との接続は、ＬＳＩチップ２の実装面２Ｍの中央部の、電源電圧用パッド２３Ａおよびグランド用パッド２３Ｂを介してのみ行われるようにしてもよい。あるいは、ＬＳＩチップ２の実装面２Ｍの周辺部の、周辺電源電圧用パッド２１Ａおよび周辺グランド用パッド２１Ｂを介してのみ行われるようにしてもよい。
また、半導体装置１０の製造順序は、上記した順序に限られず、適宜、変更されてもよい。
３．実施形態１の効果
本実施形態では、ＬＳＩチップ２へ電力を供給する電力供給路が、平面視において、ＬＳＩチップ２の実装面２Ｍに形成された周辺パッド２１の内側領域において、該内側領域をほぼ占めて、該内側領域とほぼ同一の面積を有する内側電源プレート構造４０として形成される。それによって、電力供給路の配線抵抗を降下させ、ＬＳＩチップ２の電力供給に係るＥＳＲを低下させることができる。
詳しくは、ＬＳＩチップ２の保護膜２２（厚み：約１μｍ）上に、厚みが例えば５０μｍの第１ＢＴレジン膜２５が形成され、第１ＢＴレジン膜２５上に、厚みが例えば３μｍ〜１０μｍで、面積が内周電極パッド２１ｉｎの内側領域に匹敵する電源電圧プレート４１が形成されている。半導体装置１０の電源配線構造に係るこの構成によって、ＬＳＩチップ２内のメッシュ電極構造の電源配線の特性インピーダンスおよびクロストークノイズを低減させること、また、ＬＳＩチップ２内の信号配線の特性インピーダンスおよびクロストークノイズを低減させることが、シミュレーションによって確認された。すなわち、第１ＢＴレジン膜２５を介した電源電圧プレート４１の構成によって、メッシュ電極構造を有するＬＳＩチップ２の内部配線の特性インピーダンスを下げ、ノイズの低減効果を向上させることが確認された。
また、電源配線構造に係る内側電源プレート構造４０を構成する、電源電圧プレート４１、絶縁膜（ＳＴＯ膜）４２、およびグランドプレート４３によって、電源ノイズ除去用キャパシタ（バイパスコンデンサ）が構成される。内側電源プレート構造４０によって構成されるバイパスコンデンサは、ＬＳＩチップ２の内部に形成されているメッシュ電極構造に寄生するキャパシタと同等又はそれ以上の大きな容量を有する。それによって、ＬＳＩチップ２の電源（バイパスコンデンサ）の、高周波動作（高周波領域：図４参照）に於ける低インピーダンス化を実現でき、電源ノイズの低減効果を向上させることができる。
その際、中継基板１からＬＳＩチップ２へ電力供給は、電源電圧用パッド２３Ａと内側電源ターミナル４４Ａ、およびグランド用パッド２３Ｂと内側グランドターミナル４４Ｂを介して行われる。すなわち、中継基板１からＬＳＩチップ２へ電力供給は、別途の電力供給路を介さずに直接、行われる。そのため、中継基板１とＬＳＩチップ２との間における電力供給路を最短に形成できる。それによって、さらに電力供給路の抵抗を低下させ、ＬＳＩチップ２の電力供給に係るＥＳＲを低下させることができる。また、内側電源プレート構造４０によって構成されるバイパスコンデンサは、ＬＳＩチップ２に対して配線路を介さずに直接、接続される。それによって、バイパスコンデンサによる電源ノイズ除去作用を向上させることができる。
また、中継基板１からＬＳＩチップ２へ電力供給は、周辺電源電圧用パッド２１Ａと周辺電源電圧ターミナル４１Ａ、および周辺グランド用パッド２１Ｂと周辺グランドターミナル４３Ｂを介して行われる。そのため、ＬＳＩチップ２が周辺電極パッド２１に電力供給用電極パッドを含む構成である場合に、中継基板１から内側電源プレート構造４０を介してＬＳＩチップ２へ電力を供給することができる。すなわち、内側電源プレート構造４０を有する構成において、ＬＳＩチップ２の複数の電力供給系に対して対応できる。
＜実施形態２＞
次に、実施形態２を図１４から図１６を参照して説明する。以下の説明では、説明の簡略化のため、実施形態１と同一部分には同一符号を付して詳細な説明を省略する。
実施形態２では、電源配線とバイパスコンデンサとを兼ねる電源プレート構造を、さらに、ＬＳＩチップ２の領域外にも備えている例が示される。すなわち、図１４に示されるように、実施形態２の半導体装置１０Ａは、内側電源プレート構造４０に加え、さらに、ＬＳＩチップ２の平面視において当該ＬＳＩチップ２の外側周辺部に、さらに、４個の外側電源プレート構造５０、６０、７０、および８０を備える。なお、外側電源プレート構造の数は、４個に限られない。例えば、１個であってもよいし、５個であってもよい。また、外側電源プレート構造の形成位置、平面形状も図１４に示さるものに限られない。
外側電源プレート構造５０は、第３周辺電源パッド２１Ｃに接続される第３周辺ターミナル５１Ａを有する第３電源プレート５１と、第４周辺電源パッド２１Ｄに接続される第４周辺ターミナル５３Ｂを有する第４電源プレート５３と、第３電源プレート５１と第４電源プレート５３との間において形成され、第３電源プレート５１と第４電源プレート５３とを絶縁する絶縁膜（「第３絶縁膜」の一例）、例えば、ＳＴＯ膜５２とを含む。なお、第３絶縁膜は、いわゆる常誘電体或いは高誘電体の絶縁膜であることが好ましい。
同様に、外側電源プレート構造６０は、第３周辺電源パッド２１Ｃに接続される第３周辺ターミナル６１Ａを有する第３電源プレート６１と、第４周辺電源パッド２１Ｄに接続される第４周辺ターミナル６３Ｂを有する第４電源プレート６３と、第３電源プレート６１と第４電源プレート６３との間において形成され、第３電源プレート６１と第４電源プレート６３とを絶縁する絶縁膜（「第３絶縁膜」の一例）６２とを含む。
同様に、外側電源プレート構造７０は、第３周辺電源パッド２１Ｃに接続される第３周辺ターミナル７１Ａを有する第３電源プレート７１と、第４周辺電源パッド２１Ｄに接続される第４周辺ターミナル７３Ｂを有する第４電源プレート７３と、第３電源プレート７１と第４電源プレート７３との間において形成され、第３電源プレート７１と第４電源プレート７３とを絶縁する絶縁膜（「第３絶縁膜」の一例）７２とを含む。
同様に、外側電源プレート構造８０は、第３周辺電源パッド２１Ｃに接続される第３周辺ターミナル８１Ａを有する第３電源プレート８１と、第４周辺電源パッド２１Ｄに接続される第４周辺ターミナル８３Ｂを有する第４電源プレート８３と、第３電源プレート８１と第４電源プレート８３との間において形成され、第３電源プレート８１と第４電源プレート８３とを絶縁する絶縁膜（「第３絶縁膜」の一例）８２とを含む。
また、図１４に示されるように、各第３電源プレート（５１，６１，７１，８１）は、中継基板１と接続される第１電源ランド（５４Ａ，６４Ａ，７４Ａ，８４Ａ）を含み、各第４電源プレート（５３，６３，７３，８３）は、中継基板１と接続される第２電源ランド（５４Ｂ，６４Ｂ，７４Ｂ，８４Ｂ）を含む。各第１電源ランドおよび各第２電源ランドによって、中継基板１から各外側電源プレート構造（５０，６０，７０，８０）に電力が供給される。
また、実施形態２では、各電源プレート構造において、第１電源プレート４１および第３電源プレート（５１、６１、７１、８１）、第２電源プレート４３および第４電源プレート（５３、６３、７３、８３）、並びに、絶縁膜４２および絶縁膜（５２、６２、７２、８２）は、それぞれ、同一の平面上に設けられている。すなわち、各電源プレートおよび各絶縁膜を、それぞれ同一の平面上に同時に一括形成することができる。言い換えれば、内側電源プレート構造４０および外側電源プレート構造（５０、６０、７０、８０）を同時に一括して製造できる。それによって、半導体装置１０Ａの製造工程数を低減できる。なお、各電源プレート構造の各プレート構成が同一の平面上に形成されることには、限られない。半導体装置１０Ａの構成に応じて、いずれかの電源プレート構造のプレート構成が、他の電源プレート構造のプレート構成の形成平面上とは異なる平面上に形成されるようにしてもよい。
４．実施形態２の効果
実施形態２によれば、ＬＳＩチップ２の外側周辺部からも、各外側電源プレート構造５０、６０、７０、８０を介して、中継基板１からＬＳＩチップ２に対して電力を供給できる。それによって、中継基板１からＬＳＩチップ２への電力供給態様の選択肢が増加する。例えば、ＬＳＩチップ２が複数の電力供給系を有する場合に、好適に対応できる。また、各外側電源プレート構造５０、６０、７０、８０によって、別個に形成された配線ライン等を介さずに直接、ＬＳＩチップ２に接続されるバイパスコンデンサを、ＬＳＩチップ２の外側周辺に近接して構成できる。
５．実施形態２の他の実施例
なお、外側電源プレート構造は、図１４に示されたものに限られない。例えば、図１５に示されたものでもよい。図１５に示された外側電源プレート構造９０は、第３周辺電源パッド２１Ｃに接続される第３周辺ターミナル９１Ａを有する第３電源プレート９１と、第４周辺電源パッド２１Ｄに接続される第４周辺ターミナル９３Ｂを有する第４電源プレート９３と、第３電源プレート９１と第４電源プレート９３との間において形成され、第３電源プレート９１と第４電源プレート９３とを絶縁する絶縁膜（「第３絶縁膜」の一例）、例えば、ＳＴＯ膜９２とを含む。
外側電源プレート構造９０は、矩形形状のＬＳＩチップ２の外側周辺部を囲むように設けられている。すなわち、第３電源プレート９１、絶縁膜９２、および第４電源プレート９３は、それぞれ、ＬＳＩチップ２の外側周辺部を囲むように、連続に形成されている。
また、第３電源プレート９１には、中継基板１に接続されるための複数の接続ランド９４Ａ（「第１電源ランド」の一例）が設けられており、第４電源プレート９３は、中継基板１に接続されるための複数の接続ランド９４Ｂ（「第２電源ランド」の一例）が設けられている。
さらに、図１５に示されるように、ＬＳＩチップ２の対角線に沿った四か所に、内側電源プレート構造４０と外側電源プレート構造９０とを接続する接続部９５が設けられている。接続部９５は、第３電源プレート９１と第１電源プレート４１とを電気的に接続する第１接続部９５Ａと、第４電源プレート９３と第２電源プレート４３とを電気的に接続する第２接続部９５Ｂと、絶縁膜４２と絶縁膜９２とを接続する第３接続部９５Ｃとを含む。なお、本実施例では、第１接続部９５Ａ、第２接続部９５Ｂ、および第３接続部９５Ｃは、同一箇所に同一形状で重なるように形成されているため、図１５では、第１接続部９５Ａのみが示される。
なお、第１接続部９５Ａ、第２接続部９５Ｂ、および第３接続部９５Ｃの形成態様は、図１５に示されるものに限られない。例えば、第１接続部９５Ａ、第２接続部９５Ｂ、および第３接続部９５Ｃは、ＬＳＩチップ２の一本の対角線に沿った二か所に形成されてもよい。また、第１接続部９５Ａ、第２接続部９５Ｂ、および第３接続部９５Ｃは、必ずしも同一箇所に重ねて形成されなくてもよい。
この実施例の場合、各第１および第２接続部９５Ａ、９５Ｂによって、内側電源プレート構造４０と外側電源プレート構造９０とが電気的に接続され、一体化される。それによって、中継基板１からＬＳＩチップ２への電力供給の態様の選択肢が増加する。例えば、この場合、ＬＳＩチップ２の実装面２Ｍの中央部からＬＳＩチップ２へ電力を供給する構成（第１および第２内側電源ターミナル（４４Ａ，４４Ｂ）、マイクロ金バンプ（８Ａ、８Ｂ）等）を省略することができる。
さらに、図１６に示されるように、各第１電源ランド９４Ａおよび記第２電源ランド９４Ｂは、矩形形状の対角線の延長線上の位置に設けられるようにしてもよい。この場合、第１電源ランド９４Ａおよび第２電源ランド９４Ｂを、ＬＳＩチップ２の対角線の延長線上の位置に設けることによって、ＬＳＩチップ２から中継基板１への信号配線の取り出しのためのスペースを確保しやすくなる。それによって、中継基板１への信号配線の取り出しの設計が容易となる。
なお、第１電源ランド９４Ａおよび第２電源ランド９４Ｂは、ＬＳＩチップ２の対角線の延長線上の位置に設けることに限られない。例えば、図１６に示される平面図において、ミラーイメージとして対峙する位置、あるいは分散する位置に設けられてもよい。
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記実施形態においては、電源電圧プレートを第１電源プレートとし、グランドプレートを第２電源プレートとする例を示したが、これに限られず、電源電圧プレートを第２電源プレートとし、グランドプレートを第１電源プレートとするようにしてもよい。第３電源プレートおよび第４電源プレートについても同様である。
（２）上記実施形態においては、半導体チップがフリップチップ実装される基板として中継基板（インターポーザ）１である例を示したが、基板は中継基板に限られない。基板は、例えば、両面回路基板であってもよい。
（３）上記実施形態においては、ＬＳＩチップ２の複数の電極パッド２１が内外周に二列に形成されている例を示したが、必ずしもこれに限られない。本発明は、例えば、ＬＳＩチップ２の複数の電極パッド２１が一列で形成されている場合、あるいは、三列で形成されている場合にも適用できる。
（４）上記実施形態においては、本願の各電源プレート構造を従来のメッシュ電源配線構造を有するＬＳＩチップに適用する例を示したが、必ずしもこれに限られない。すなわち、本願の各電源プレート構造は、従来のメッシュ電源配線構造を有さないＬＳＩチップにも適用できる。
１…中継基板、２…ＬＳＩチップ、２Ｍ…実装面、１０…半導体装置、２１…周辺電極パッド、２２…保護膜、２５…第１ＢＴレジン膜（第１絶縁膜）、４０…内側電源プレート構造、４１…電源電圧プレート、４２…ＳＴＯ膜（第２絶縁膜）、４３…グランドプレート、５０、６０、７０、８０、９０…外側電源プレート構造、５２、６２、７２、８２、９２…絶縁膜（第３絶縁膜）、９５…接続部

Claims (8)

  1. 基板と、前記基板上にフリップチップ実装された半導体チップとを備えた半導体装置であって、
    前記半導体チップは、
    前記基板に対向する実装面の周辺部に形成され、前記基板に接続される複数の周辺電極パッドと、
    前記複数の周辺電極パッドの形成部を除いた前記実装面上に形成された保護膜、を含み、
    当該半導体装置は、
    前記半導体チップの前記保護膜上に形成された第１絶縁膜と、
    前記第１絶縁膜上であって、前記実装面の平面視において前記複数の周辺電極パッドの内側領域に形成され、前記半導体チップへ電力供給する内側電源プレート構造と、を備え、
    前記内側電源プレート構造は、
    前記第１絶縁膜上に形成された第１電源プレートと、
    前記第１電源プレート上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された第２電源プレートと、
    を含む、半導体装置。
  2. 請求項１に記載された半導体装置において、
    前記半導体チップは、
    前記複数の周辺電極パッドの内側領域に、前記第１電源プレートと接続される第１内側電源パッドと、前記第２電源プレートと接続される第２内側電源パッドとを含み、
    前記第１電源プレートは、前記第１内側電源パッドおよび前記基板と接続される第１内側電源ターミナルを含み、
    前記第２電源プレートは、前記第２内側電源パッドおよび前記基板と接続される第２内側電源ターミナルを含み、
    前記半導体チップは、前記基板から前記第１内側電源ターミナルおよび前記第２内側電源ターミナルを介して電力が供給される、半導体装置。
  3. 請求項１または請求項２に記載された半導体装置において、
    前記複数の周辺電極パッドは、前記第１電源プレートと接続される第１周辺電源パッドと、前記第２電源プレートと接続される第２周辺電源パッドとを含み、
    前記第１電源プレートは、前記第１周辺電源パッドと接続される第１周辺電源ターミナルを含み、
    前記第２電源プレートは、前記第２周辺電源パッドと接続される第２周辺電源ターミナルを含み、
    前記半導体チップは、さらに、前記基板から前記第１周辺電源ターミナルおよび前記第２周辺電源ターミナルを介して電力が供給される、半導体装置。
  4. 請求項３に記載された半導体装置において、
    前記複数の周辺電極パッドは、内外周に二列に配置されており、
    前記第１周辺電源パッドおよび前記第２周辺電源パッドは、内周に配置されている周辺電極パッドであり、
    外周に配置されている周辺電極パッドは、第３周辺電源パッドおよび第４周辺電源パッドを含み、
    当該半導体装置は、
    前記半導体チップの平面視において当該半導体チップの外側周辺部に、前記半導体チップに近接して設けられた外側電源プレート構造を備え、
    前記外側電源プレート構造は、
    前記第３周辺電源パッドに接続される第３周辺ターミナルを有する第３電源プレートと、
    前記第３電源プレート上に形成された第３絶縁膜と
    前記第３絶縁膜上に形成され、前記第４周辺電源パッドに接続される第４周辺ターミナルを有する第４電源プレートと、を含む、半導体装置。
  5. 請求項４に記載された半導体装置において、
    前記内側電源プレート構造と前記外側電源プレート構造とを接続する接続部を備え、
    前記接続部は、
    前記第３電源プレートと前記第１電源プレートとを電気的に接続する第１接続部と、
    前記第４電源プレートと前記第２電源プレートとを電気的に接続する第２接続部と、
    前記第２絶縁膜と前記第３絶縁膜とを接続する第３接続部とを含む、半導体装置。
  6. 請求項４または請求項５に記載された半導体装置において、
    前記第３電源プレートは、前記基板と接続される第１電源ランドを含み、
    前記第４電源プレートは、前記基板と接続される第２電源ランドを含む、半導体装置。
  7. 請求項６に記載された半導体装置において、
    前記半導体チップは、平面視で矩形形状を有し、
    前記外側電源プレート構造は、矩形形状の前記半導体チップの外側周辺部を囲むように設けられ、
    前記第１電源ランドおよび前記第２電源ランドは、前記矩形形状の対角線の延長線上の位置に設けられている、半導体装置。
  8. 請求項４から請求項７のいずれか一項に記載された半導体装置において、
    前記第１電源プレートおよび前記第３電源プレート、前記第２電源プレートおよび前記第４電源プレート、並びに、前記第２絶縁膜および第３絶縁膜は、それぞれ、同一の平面上に設けられている、半導体装置。
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