[go: up one dir, main page]

TW201421629A - 具柱狀凸塊之晶片嵌埋封裝構造及其製造方法 - Google Patents

具柱狀凸塊之晶片嵌埋封裝構造及其製造方法 Download PDF

Info

Publication number
TW201421629A
TW201421629A TW101143152A TW101143152A TW201421629A TW 201421629 A TW201421629 A TW 201421629A TW 101143152 A TW101143152 A TW 101143152A TW 101143152 A TW101143152 A TW 101143152A TW 201421629 A TW201421629 A TW 201421629A
Authority
TW
Taiwan
Prior art keywords
substrate
wafer
bumps
columnar
package structure
Prior art date
Application number
TW101143152A
Other languages
English (en)
Inventor
Yen-Ju Chen
Original Assignee
Powertech Technology Inc
Mocrotech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc, Mocrotech Technology Inc filed Critical Powertech Technology Inc
Priority to TW101143152A priority Critical patent/TW201421629A/zh
Publication of TW201421629A publication Critical patent/TW201421629A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

揭示一種具柱狀凸塊之晶片嵌埋封裝構造及其製造方法，一基板具有貫穿上下表面之容晶穴與在容晶穴之側邊設有複數個導通孔。具有柱狀凸塊之晶片設置於基板之容晶穴內，而使柱狀凸塊突出於基板之上表面。封膠體形成於基板上表面並填入容晶穴內，以密封該晶片。一線路層形成於該封膠體上，以電性連接柱狀凸塊至對應之導通孔。外部端子設置於基板之下。藉以降低具柱狀凸塊之晶片之封裝厚度與封裝成本。

Description

具柱狀凸塊之晶片嵌埋封裝構造及其製造方法
本發明係有關於超薄型半導體封裝構造，特別係有關於一種具柱狀凸塊之晶片嵌埋封裝構造及其製造方法。
近來在3D積體電路(IC)封裝應用中，採用銅柱凸塊(Copper Pillar Bump,CPB)、矽穿孔(TSV)、晶圓級晶片尺寸封中(WLCSP)等技術已變成一主要半導體技術議題，以期能有更好的電性效能與更小的封裝尺寸。並且，晶片表面的凸塊電極紛紛由早期的銲球轉變為柱狀凸塊，例如圓柱狀銅柱凸塊，以符合使用微間距凸塊的覆晶接合。
如第1圖所示，一種習知具柱狀凸塊之晶片封裝構造300係包含一基板310、一具有柱狀凸塊321之晶片320、一底部填充膠體330以及複數個外部端子350。該晶片320係覆晶接合於該基板，以使在該些柱狀凸塊321之端部之銲料322焊接於對應之接墊311，該底部填充膠體330係以該基板310為封裝基準面而填充於該晶片320與該基板310之間，該些外部端子350係設置於該基板310之下方，故該晶片封裝構造300的厚度至少包含該基板310之厚度、該些外部端子350之高度、該晶片320之厚度與該底部填充膠體330之厚度。降低此一習知具柱狀凸塊之晶片封裝構造300的封裝厚度最簡單的方法是薄化該晶片320之厚度，然而該晶片320本身 在晶圓階段即設置有該些柱狀凸塊321，晶背研磨時易造成該些柱狀凸塊321之斷裂，同時當該晶片320過薄時會有晶圓破片、晶片翹曲等缺陷而導致難以進行覆晶接合作業的問題。
為了解決上述之問題，本發明之主要目的係在於一種具柱狀凸塊之晶片嵌埋封裝構造及其製造方法，可在不需要薄化具柱狀凸塊之晶片之條件下具體改善習知具柱狀凸塊之晶片以覆晶接合方式導致封裝厚度無法降低等問題並降低具柱狀凸塊之晶片之封裝成本。
本發明之次一目的係在於一種具柱狀凸塊之晶片嵌埋封裝構造及其製造方法，能以貫穿基板之容晶穴容納具柱狀凸塊之晶片並能降低在基板上封膠體之覆蓋厚度。此外，以封膠體表面之線路層電性連接晶片之柱狀凸塊與基板之導通孔，能在封裝製程中嵌埋晶片與封膠之後製作線路層，以提高封裝製程良率，並可增進封裝散熱性。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種具柱狀凸塊之晶片嵌埋封裝構造，包含一基板、一晶片、一封膠體、一第一線路層、以及複數個外部端子。該基板係具有一上表面、一下表面以及一由該上表面貫穿至該下表面之容晶穴，該基板並於該容晶穴之側邊係設有複數個導通孔。該晶片係具有複數個柱狀凸塊，該晶片係設置於該基板之該容 晶穴內，而使該些柱狀凸塊突出於該基板之該上表面。該封膠體係形成於該基板之該上表面上，並填入該基板之該容晶穴內，以密封該晶片。該第一線路層係形成於該封膠體上，以電性連接該些柱狀凸塊至對應之該些導通孔。該些外部端子係設置於該基板之該下表面。本發明另揭示該具柱狀凸塊之晶片嵌埋封裝構造之製造方法。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述之晶片嵌埋封裝構造中，該些導通孔係可更貫穿該封膠體，以直接連接至該第一線路層，故該封膠體內不需要連接至該基板之額外電性連接元件。
在前述之晶片嵌埋封裝構造中，該封膠體係可更形成於該基板之該下表面，以完全密封該晶片於該容晶穴內，使得該晶片嵌埋封裝構造具有一致化之平板狀外形與顏色。
在前述之晶片嵌埋封裝構造中，可另包含一第二線路層，係形成於該封膠體覆蓋於該下表面之外表面，該第二線路層係電性連接該些外部端子至對應之該些導通孔，藉以省略該基板內之線路結構。
在前述之晶片嵌埋封裝構造中，該些柱狀凸塊與該第一線路層之間係可為銅-銅接合界面，故該封膠體內不需要連接至該晶片之額外電性連接元件。
在前述之晶片嵌埋封裝構造中，該些柱狀凸塊之端面 係可設有複數個在該封膠體內之銲料，以焊接至該第一線路層，故能在封裝製程中以迴焊方式固定該晶片在一金屬箔上。
在前述之晶片嵌埋封裝構造中，可另包含複數個銲接凸塊，係設置於該些導通孔上並位於該封膠體內，以連接該第一線路層，故能在封裝製程中以迴焊方式固定該基板在一金屬箔上。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例，一種具柱狀凸塊之晶片嵌埋封裝構造舉例說明於第2圖之截面示意圖以及第3A至3F圖製程中元件截面示意圖。該晶片嵌埋封裝構造100係包含一基板110、一晶片120、一封膠體130、一第一線路層140、以及複數個外部端子150。
該基板110係具有一上表面111、一下表面112以及一由該上表面111貫穿至該下表面112之容晶穴113，該基板110並於該容晶穴113之側邊係設有複數個導通 孔114。在本實施例中，該基板110係可為一無線路連接之虛基板，例如僅有印刷電路板之核心層，其係為玻璃纖維布含浸樹脂。
該晶片120係具有複數個柱狀凸塊121，該晶片120係設置於該基板110之該容晶穴113內，而使該些柱狀凸塊121突出於該基板110之該上表面111。該晶片120之主動面係設有積體電路，其係電性導接至該些柱狀凸塊121。而該些柱狀凸塊121係可設置於該晶片120之主動面，亦可設置於該晶片120之背面。而該些柱狀凸塊121係可為銅柱凸塊。
該封膠體130係形成於該基板110之該上表面111上，並填入該基板110之該容晶穴113內，以密封該晶片120。該封膠體130係可為熱固性絕緣材質。在本較佳實施例中，該封膠體130係可更形成於該基板110之該下表面112，以完全密封該晶片120於該容晶穴113內，使得該晶片嵌埋封裝構造100具有一致化之平板狀外形與顏色。
該第一線路層140係形成於該封膠體130之上方外表面，以電性連接該些柱狀凸塊121至對應之該些導通孔114。該些外部端子150係設置於該基板110之該下表面112，該些外部端子150係電性連接至對應之該些導通孔114。該些外部端子150係可為銲球。
在本實施例中，該些柱狀凸塊121與該第一線路層140之間係可為銅-銅接合界面，故該封膠體130內不需 要連接至該晶片120之額外電性連接元件。此外，該些導通孔114係可更貫穿該封膠體130，以直接連接至該第一線路層140，故該封膠體130內不需要連接至該基板110之額外電性連接元件。
在本實施例中，該晶片嵌埋封裝構造100係可另包含一第二線路層160，係形成於該封膠體130覆蓋於該下表面112之下方外表面，該第二線路層160係電性連接該些外部端子150至對應之該些導通孔114，藉以省略該基板110內之線路結構。更具體地，一第一表面絕緣層171係可形成於該封膠體130之上方外表面，以覆蓋該第一線路層140；一第二表面絕緣層172係可形成於該封膠體130之下方外表面，以覆蓋該第二線路層160但不覆蓋該第二線路層160可供接合該些外部端子150之外接墊。該第一表面絕緣層171與該第二表面絕緣層172係可為一銲罩層(solder mask)。
因此，本發明提供一種具柱狀凸塊之晶片嵌埋封裝構造100，可在不需要薄化具柱狀凸塊之晶片120之條件下具體改善習知具柱狀凸塊之晶片以覆晶接合方式導致封裝厚度無法降低之問題並降低具柱狀凸塊之晶片之封裝成本。此外，該晶片嵌埋封裝構造100係能以貫穿該基板110之該容晶穴113容納該晶片120，並能降低在該基板110上封膠體130之覆蓋厚度。此外，該晶片120容納於該容晶穴113之型態可作為用以形成該封膠體130之逃料口與排氣通道，以有效降低該封膠體130在 該基板110之該上表面111上之厚度。此外，以位在該封膠體130表面之該第一線路層140電性連接該晶片120之該柱狀凸塊121與該基板110之該導通孔114，能在封裝製程中嵌埋該晶片120與封膠形成該封膠體130之後製作該第一線路層140，以提高封裝製程良率，並可增進封裝散熱性。
參閱第3A至3F圖，以下更說明該具柱狀凸塊之晶片嵌埋封裝構造100之製造方法。
如第3A圖所示，提供一基板110，該基板110之容晶穴113係貫穿該上表面111至該下表面112，該基板110並於該容晶穴113之側邊係可尚未設有上述之導通孔114。在本實施例中，該基板110之該上表面111係設有複數個定位基準墊115，以供形成該些導通孔114之定位。
如第3B圖所示，設置該晶片120於該基板110之該容晶穴113內，而該晶片120之側面至該基板110之該容晶穴113之鄰近側壁係保留有一間隙，該晶片120係具有複數個柱狀凸塊121，並依據設置該晶片120之一封裝基準面11，而使該些柱狀凸塊121突出於該基板110之該上表面111。其中，該封裝基準面11係由一暫時性黏性膠帶10所提供，該暫時性黏性膠帶10係可為一UV感光性黏性膠膜。利用該暫時性黏性膠帶10的可移除黏性黏附該些柱狀凸塊121之端面，由於該些柱狀凸塊121之端面係為平坦，故該晶片120可穩固黏附於該暫時性 黏性膠帶10並可準確地定義出該封裝基準面11；或者，在不同實施例中，該暫時性黏性膠帶10亦可黏貼於該基板110之該下表面與該晶片120之背面，利用一上模具壓觸該些柱狀凸塊121之端面，以提供該封裝基準面11(圖中未繪出)。該暫時性黏性膠帶10係可為一UV固化之藍膜。該基板110則可以利用一間隔物或一治具(圖中未繪出)的阻隔，藉以與該暫時性黏性膠帶10保持一間隙。
如第3C圖所示，可利用壓縮模封或是點膠填充方式形成一封膠體130於該基板110之該上表面111上，並填入該基板110之該容晶穴113內，以密封該晶片120。依據該封裝基準面11界定該封膠體130之厚度，該封膠體130係不會超過該些柱狀凸塊121之端面。在本實施例中，該封膠體130係更形成於該基板110之該下表面112。當該封膠體130固化之後，以UV光照射該暫時性黏性膠帶10使其失去黏性，便可輕易地撕離該暫時性黏性膠帶10。如第3D圖所示，該些柱狀凸塊121之端面係顯露於該封膠體130之上方，如有必要，可以略為研磨該封膠體130之上方表面，以確保該些柱狀凸塊121之端面顯露且無膠體殘留覆蓋。此外，在該些定位基準墊115之定位下，以雷射鑽孔方式形成複數個貫穿孔116，其係貫穿該基板110與該封膠體130。
如第3E圖所示，可藉由電鍍方法在該些貫穿孔116內形成孔內金屬，以構成該些導通孔114，並可利用圖 案化電鍍或是先沉積金屬再圖案化蝕刻之方式形成一第一線路層140於該封膠體130之上方外表面，以電性連接該些柱狀凸塊121至對應之該些導通孔114。此外，一第二線路層160係可形成於該封膠體130覆蓋於該下表面112之下方外表面，其係電性連接該些外部端子150並具有可供接合該些外部端子150之外接墊。
最後，如第2圖所示，當該第一表面絕緣層171與該第二表面絕緣層172形成之後，設置複數個外部端子150於該基板110之該下表面112，並切割單離出該晶片嵌埋封裝構造100。最終製得之該晶片嵌埋封裝構造100之厚度不要考慮該晶片120之厚度，其封裝厚度接近該基板110之厚度與該些外部端子150之高度兩者之和。
依據本發明之第二具體實施例，另一種具柱狀凸塊之晶片嵌埋封裝構造舉例說明於第4圖之截面示意圖以及第5A至5E圖製程中元件截面示意圖。該晶片嵌埋封裝構造200係包含一基板110、一晶片120、一封膠體130、一第一線路層140、以及複數個外部端子150。其中與第一實施例相同名稱之元件將沿用相同圖號，且不予贅述其細部結構。
該基板110係具有一上表面111、一下表面112以及一由該上表面111貫穿至該下表面112之容晶穴113，該基板110並於該容晶穴113之側邊係設有複數個導通孔114。該晶片120係具有複數個柱狀凸塊121，該晶片120係設置於該基板110之該容晶穴113內，而使該些 柱狀凸塊121突出於該基板110之該上表面111。該封膠體130係形成於該基板110之該上表面111上，並填入該基板110之該容晶穴113內，以密封該晶片120。該第一線路層140係形成於該封膠體130上，以電性連接該些柱狀凸塊121至對應之該些導通孔114。該些外部端子150係設置於該基板110之該下表面112。因此，可在不需要薄化具柱狀凸塊之晶片120之條件下具體改善習知具柱狀凸塊之晶片以覆晶接合方式導致封裝厚度無法降低等問題並降低具柱狀凸塊之晶片之封裝成本。
在本實施例中，該些柱狀凸塊121之端面係可設有複數個在該封膠體130內之銲料222，以焊接至該第一線路層140，故能在封裝製程中以迴焊方式固定該晶片120在一金屬箔片20上(如第5B圖所示)。更具體地，該晶片嵌埋封裝構造200係可另包含複數個銲接凸塊280，係設置於該些導通孔114上並位於該封膠體130內，以連接該第一線路層140，故能在封裝製程中亦以迴焊方式固定該基板110在一金屬箔片20上(如第5B圖所示)。
參閱第5A至5E圖，以下更說明該具柱狀凸塊之晶片嵌埋封裝構造200之製造方法。
如第5A圖所示，提供一基板110，係具有一上表面111、一下表面112以及一貫穿該上表面111至該下表面112之容晶穴113，該基板110並於該容晶穴113之側邊係設有複數個導通孔114。在本實施例中，該基板110之該下表面112係已形成有一第二線路層160與一第二 表面絕緣層172。此外，複數個銲接凸塊280係可設置於該些導通孔114上。
如第5B圖所示，設置一晶片120於該基板110之該容晶穴113內，該晶片120係具有複數個柱狀凸塊121，該些柱狀凸塊121之端面上係形成有銲料222，並依據設置該晶片120之一封裝基準面21，而使該些柱狀凸塊121突出於該基板110之該上表面111。其中，該封裝基準面21係由一用以形成該第一線路層140之金屬箔片20所提供，該金屬箔片20係可為一能被蝕刻出線路之銅箔。可利用在該些柱狀凸塊121之端面之銲料222焊接至該金屬箔片20，以固定該晶片120；並可利用該些銲接凸塊280焊接至該金屬箔片20，以固定該基板110。
如第5C圖所示，形成一封膠體130於該基板110之該上表面111上，並填入該基板110之該容晶穴113內，以密封該晶片120。依據該封裝基準面21界定該封膠體130之厚度，該封膠體130係不會超過該些柱狀凸塊121上之銲料222。
如第5D圖所示，藉由圖案化蝕刻該金屬箔片20之方式形成一第一線路層140於該封膠體130上，以電性連接該些柱狀凸塊121至對應之該些導通孔114。
如第5E圖所示，形成一第一表面絕緣層171於該封膠體130之上方外表面，以覆蓋該第一線路層140。最後，如第4圖所示，設置複數個外部端子150於該基板110之該下表面112，以接合至該第二線路層160之外接 墊，並切割單離出該晶片嵌埋封裝構造200。最終製得之該晶片嵌埋封裝構造200之厚度不要考慮該晶片120之厚度，其封裝厚度接近該基板110之厚度與該些外部端子150之高度兩者之和。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
10‧‧‧暫時性黏性膠帶
11‧‧‧封裝基準面
20‧‧‧金屬箔片
21‧‧‧封裝基準面
100‧‧‧具柱狀凸塊之晶片嵌埋封裝構造
110‧‧‧基板
111‧‧‧上表面
112‧‧‧下表面
113‧‧‧容晶穴
114‧‧‧導通孔
115‧‧‧定位基準墊
116‧‧‧貫穿孔
120‧‧‧晶片
121‧‧‧柱狀凸塊
130‧‧‧封膠體
140‧‧‧第一線路層
150‧‧‧外部端子
160‧‧‧第二線路層
171‧‧‧第一表面絕緣層
172‧‧‧第二表面絕緣層
200‧‧‧具柱狀凸塊之晶片嵌埋封裝構造
222‧‧‧銲料
280‧‧‧銲接凸塊
300‧‧‧具柱狀凸塊之晶片封裝構造
310‧‧‧基板
311‧‧‧接墊
312‧‧‧球墊
320‧‧‧晶片
321‧‧‧柱狀凸塊
322‧‧‧銲料
330‧‧‧底部填充膠體
350‧‧‧外部端子
第1圖：一種習知具柱狀凸塊之晶片封裝構造之截面示意圖。
第2圖：依據本發明之第一具體實施例，一種具柱狀凸塊之晶片嵌埋封裝構造之截面示意圖。
第3A至3F圖：依據本發明之第一具體實施例，在該具柱狀凸塊之晶片嵌埋封裝構造之製程中元件截面示意圖。
第4圖：依據本發明之第二具體實施例，另一種具柱狀凸塊之晶片嵌埋封裝構造之截面示意圖。
第5A至5E圖：依據本發明之第二具體實施例，在該具柱狀凸塊之晶片嵌埋封裝構造之製程中元件截面示意圖。
100‧‧‧具柱狀凸塊之晶片嵌埋封裝構造
110‧‧‧基板
111‧‧‧上表面
112‧‧‧下表面
113‧‧‧容晶穴
114‧‧‧導通孔
120‧‧‧晶片
121‧‧‧柱狀凸塊
130‧‧‧封膠體
140‧‧‧第一線路層
150‧‧‧外部端子
160‧‧‧第二線路層
171‧‧‧第一表面絕緣層
172‧‧‧第二表面絕緣層

Claims (10)

  1. 一種具柱狀凸塊之晶片嵌埋封裝構造，包含：一基板，係具有一上表面、一下表面以及一由該上表面貫穿至該下表面之容晶穴，該基板並於該容晶穴之側邊係設有複數個導通孔；一晶片，係具有複數個柱狀凸塊，該晶片係設置於該基板之該容晶穴內，而使該些柱狀凸塊突出於該基板之該上表面；一封膠體，係形成於該基板之該上表面上，並填入該基板之該容晶穴內，以密封該晶片；一第一線路層，係形成於該封膠體上，以電性連接該些柱狀凸塊至對應之該些導通孔；以及複數個外部端子，係設置於該基板之該下表面。
  2. 依據申請專利範圍第1項之具柱狀凸塊之晶片嵌埋封裝構造，其中該些導通孔係更貫穿該封膠體，以直接連接至該第一線路層。
  3. 依據申請專利範圍第1項之具柱狀凸塊之晶片嵌埋封裝構造，其中該封膠體係更形成於該基板之該下表面，以完全密封該晶片於該容晶穴內。
  4. 依據申請專利範圍第3項之具柱狀凸塊之晶片嵌埋封裝構造，另包含一第二線路層，係形成於該封膠體覆蓋於該下表面之外表面，該第二線路層係電性連接該些外部端子至對應之該些導通孔。
  5. 依據申請專利範圍第1項之具柱狀凸塊之晶片嵌埋 封裝構造，其中該些柱狀凸塊與該第一線路層之間係為銅-銅接合界面。
  6. 依據申請專利範圍第1項之具柱狀凸塊之晶片嵌埋封裝構造，其中該些柱狀凸塊之端面係設有複數個在該封膠體內之銲料，以焊接至該第一線路層。
  7. 依據申請專利範圍第1項之具柱狀凸塊之晶片嵌埋封裝構造，另包含複數個銲接凸塊，係設置於該些導通孔上並位於該封膠體內，以連接該第一線路層。
  8. 一種具柱狀凸塊之晶片嵌埋封裝構造之製造方法，包含：提供一基板，係具有一上表面、一下表面以及一貫穿該上表面至該下表面之容晶穴，該基板並於該容晶穴之側邊係設有複數個導通孔；設置一晶片於該基板之該容晶穴內，該晶片係具有複數個柱狀凸塊，並依據設置該晶片之一封裝基準面，而使該些柱狀凸塊突出於該基板之該上表面；形成一封膠體於該基板之該上表面上，並填入該基板之該容晶穴內，以密封該晶片；形成一第一線路層於該封膠體上，以電性連接該些柱狀凸塊至對應之該些導通孔；以及設置複數個外部端子於該基板之該下表面。
  9. 依據申請專利範圍第8項之具柱狀凸塊之晶片嵌埋 封裝構造之製造方法，其中該封裝基準面係由一暫時性黏性膠帶所提供。
  10. 依據申請專利範圍第8項之具柱狀凸塊之晶片嵌埋封裝構造之製造方法，其中該封裝基準面係由一用以形成該第一線路層之金屬箔片所提供。
TW101143152A 2012-11-19 2012-11-19 具柱狀凸塊之晶片嵌埋封裝構造及其製造方法 TW201421629A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW101143152A TW201421629A (zh) 2012-11-19 2012-11-19 具柱狀凸塊之晶片嵌埋封裝構造及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101143152A TW201421629A (zh) 2012-11-19 2012-11-19 具柱狀凸塊之晶片嵌埋封裝構造及其製造方法

Publications (1)

Publication Number Publication Date
TW201421629A true TW201421629A (zh) 2014-06-01

Family

ID=51393530

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101143152A TW201421629A (zh) 2012-11-19 2012-11-19 具柱狀凸塊之晶片嵌埋封裝構造及其製造方法

Country Status (1)

Country Link
TW (1) TW201421629A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI567905B (zh) * 2015-01-13 2017-01-21 Noda Screen Co Ltd 半導體裝置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI567905B (zh) * 2015-01-13 2017-01-21 Noda Screen Co Ltd 半導體裝置

Similar Documents

Publication Publication Date Title
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
CN102194804B (zh) 封装结构
TWI413223B (zh) 嵌埋有半導體元件之封裝基板及其製法
WO2014129351A1 (ja) 半導体装置とその製造方法
JP2008166373A (ja) 半導体装置およびその製造方法
JP2008277362A (ja) 半導体装置およびその製造方法
TW201318129A (zh) 嵌埋穿孔中介層之封裝基板及其製法
JP2010103244A (ja) 半導体装置及びその製造方法
KR20130059305A (ko) 반도체 디바이스 제조 방법
JP2014049476A (ja) 電子部品内蔵基板及び電子部品内蔵基板の製造方法
TW201926588A (zh) 電子封裝件及其製法
TWI774597B (zh) 電子封裝件及其製法
CN101794738A (zh) 半导体装置及其制造方法
US20120146242A1 (en) Semiconductor device and method of fabricating the same
CN116417356B (zh) 芯片封装方法、芯片封装模块和内埋衬底式芯片封装结构
JP2015177061A (ja) 半導体装置の製造方法および半導体装置
TW201448139A (zh) 嵌埋式基板封裝構造及其製造方法
JP2015153811A (ja) 半導体装置及びその製造方法
JP2013021058A (ja) 半導体装置の製造方法
CN101853835B (zh) 倒装芯片封装的制造方法
TWI814524B (zh) 電子封裝件及其製法與電子結構及其製法
TWI736859B (zh) 電子封裝件及其製法
TWI397164B (zh) 矽穿孔連通延伸之晶片封裝構造
JP5547703B2 (ja) 半導体装置の製造方法
TWI658544B (zh) 半導體裝置及半導體裝置之製造方法