[go: up one dir, main page]

JP2015177061A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP2015177061A
JP2015177061A JP2014052715A JP2014052715A JP2015177061A JP 2015177061 A JP2015177061 A JP 2015177061A JP 2014052715 A JP2014052715 A JP 2014052715A JP 2014052715 A JP2014052715 A JP 2014052715A JP 2015177061 A JP2015177061 A JP 2015177061A
Authority
JP
Japan
Prior art keywords
wiring board
metal plate
cutting
semiconductor device
laminate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014052715A
Other languages
English (en)
Inventor
雅敏 川戸
Masatoshi Kawato
雅敏 川戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014052715A priority Critical patent/JP2015177061A/ja
Priority to TW103122145A priority patent/TW201535541A/zh
Priority to US14/475,559 priority patent/US20150262975A1/en
Priority to CN201410447288.7A priority patent/CN104916592A/zh
Publication of JP2015177061A publication Critical patent/JP2015177061A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4878—Mechanical treatment, e.g. deforming
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Geometry (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Abstract

【課題】バリの発生を抑制する。
【解決手段】配線基板の第１の面側に半導体チップが位置するように、配線基板の第１の面上に対し、金属板と金属板の一部の上に積層された半導体チップとを備える積層体を搭載し、積層体を封止する封止樹脂層を形成し、第１のダイシングブレードを用いて金属板および配線基板の一方を切断しつつ封止樹脂層に到達する第１の切れ込みを、積層体を囲むように形成し、第２のダイシングブレードを用いて金属板および配線基板の他方を切断しつつ第１の切れ込みに到達する第２の切れ込みを、積層体を囲むように形成することにより、積層体に応じて配線基板を分離する。
【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
近年、通信技術や情報処理技術の発達に伴い、半導体装置の小型化および高速化の要求が高まっている。これに対応するため、半導体装置において、複数の半導体チップを積層させた３次元実装により、部品間の配線の長さを短くして動作周波数の増大に対応させ、かつ実装面積効率を高めることを目的とした半導体パッケージの開発が進められている。
例えば、ＮＡＮＤ型フラッシュメモリ等の半導体装置において、小型化および高速化の観点から同一の配線基板にメモリコントローラとメモリチップとを積層させる３次元実装構造が提案されている。３次元実装構造としては、例えば、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）方式による積層構造が検討されている。
ＴＳＶ方式による積層構造の半導体装置の製造では、金属板上に複数の半導体チップを積層し、半導体チップを貫通する貫通電極を用いて半導体チップ間の電気的接続を行うことにより積層体を形成する。その後、該金属板上の積層体を配線基板と貼り合わせる。さらに、半導体チップと配線基板との間に封止樹脂を充填することにより積層体を封止し、外部接続端子を配線基板に形成した後、ダイシングを行い積層体に応じて配線基板を分離する。
ダイシング工程では、例えばダイシングブレードを用いて配線基板を切断するが、このとき、バリと呼ばれる突起が発生する。バリは、切断対象物を切削する際に生じるものであり、パッケージの厚膜化やショート等を引き起こす可能性がある。このため、ダイシング工程において、バリの発生はできるだけ少ない方が好ましい。
米国特許出願公開２０１０／２５８９３３号明細書
実施形態の発明が解決しようとする課題は、バリの発生を抑制することである。
実施形態の半導体装置の製造方法は、配線基板の第１の面側に半導体チップが位置するように、配線基板の第１の面上に対し、金属板と該金属板の一部の上に積層された半導体チップとを備える積層体を搭載し、配線基板の第１の面上に積層体を封止する封止樹脂層を形成し、第１のダイシングブレードを用いて金属板および配線基板の一方を切断しつつ封止樹脂層に到達する第１の切れ込みを、積層体を囲むように形成し、第２のダイシングブレードを用いて金属板および配線基板の他方を切断しつつ第１の切れ込みに到達する第２の切れ込みを、積層体を囲むように形成することにより、積層体に応じて配線基板を分離するものである。
半導体装置の製造方法例を示すフローチャートである。 積層体の製造方法例を説明するための断面図である。 半導体装置の製造方法例を説明するための断面図である。 第１の切込工程を説明するための図である。 第２の切込工程を説明するための図である。 半導体装置の構造例を示す図である。 半導体装置の製造方法の他の例を説明するための断面図である。 半導体装置の製造方法の他の例を説明するための断面図である。 半導体装置の製造方法例を示すフローチャートである。 半導体装置の製造方法例を説明するための断面図である。
以下、実施形態について、図面を参照して説明する。なお、図面は模式的なものであり、例えば厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し、説明を省略する。
（第１の実施形態）
図１は、半導体装置の製造方法例を示すフローチャートである。図１に示す半導体装置の製造方法例は、準備工程（Ｓ１−１）と、搭載工程（Ｓ１−２）と、封止工程（Ｓ１−３）と、端子形成工程（Ｓ１−４）と、第１の切込工程（Ｓ１−５）と、第２の切込工程（Ｓ１−６）と、を少なくとも具備する。なお、本実施形態における半導体装置の製造方法例の工程内容および工程順は、必ずしも図１に示す工程に限定されない。
準備工程（Ｓ１−１）は、金属板と、金属板の一部の上に設けられた半導体チップと、を具備する積層体を準備する工程である。積層体は、例えばＴＳＶ方式の積層構造を有し、例えば金属板上に、複数の半導体チップを積層し、半導体チップを貫通する貫通電極により半導体チップ間を電気的に接続することにより形成される。
搭載工程（Ｓ１−２）は、上記積層体を配線基板に搭載する工程である。このとき、例えば積層体の上面に設けられたバンプ電極により配線基板と電気的に接続する。
封止工程（Ｓ１−３）は、上記積層体を封止する封止樹脂層を配線基板上に形成する工程である。例えば、トランスファモールド法、コンプレッションモールド法、インジェクションモールド法等のモールド法を用いて封止樹脂層を形成することができる。
端子形成工程（Ｓ１−４）は、外部接続端子を形成する工程である。例えば、配線基板に半田ボールを形成して外部接続端子を形成することができる。なお、ボンディングワイヤ等で上記半導体装置と他の電子部品とを電気的に接続する場合には必ずしも端子形成工程を設けなくてもよい。
第１の切込工程（Ｓ１−５）は、第１のダイシングブレードを用いて第１の切れ込みを形成する工程である。本工程では封止樹脂層の途中まで第１の切れ込みを形成し、配線基板を分離させない。
第２の切込工程（Ｓ１−６）は、第２のダイシングブレードを用いて第２の切れ込みを形成する工程である。本工程により、配線基板を分離する。なお、第１の切込工程（Ｓ１−５）と第２の切込工程（Ｓ１−６）とを合わせてダイシング工程としてもよい。
なお、上記工程に加え、製品名等の製品情報を刻印するマーキング工程や、熱処理工程、マーキングした半導体装置において、少なくとも封止樹脂層を覆うようにシールド層を形成するシールド層形成工程等を設けてもよい。
さらに、各工程について、図面を参照して説明する。準備工程（Ｓ１−１）で準備する積層体１１の製造方法例について図２を参照して説明する。図２は、積層体１１の製造方法例を説明するための断面図である。
まず、図２（Ａ）に示すように、金属板１２の一部の上に接着層２１を介して半導体チップ２２ａを貼り合わせる。金属板１２は、例えば半導体装置内部の熱を外部に逃がすための放熱板としての機能を有する。金属板１２としては、例えば銅、鉄、ニッケル等の金属またはこれらの合金等の金属板を用いることができる。例えば、銅板は、熱伝導性が高いため好ましい。接着層２１としては、例えばポリイミドやエポキシ等の樹脂フィルムを用いることができる。
次に、図２（Ｂ）に示すように、半導体チップ２２ｂを積層させる。さらに、最上層の半導体チップ２２ｂ上に配線層２６を形成する。さらに、配線層２６上に電極パッド２８を形成する。ここでは、一例として７段の半導体チップ２２ｂの積層を形成する。
半導体チップ２２ｂは、貫通電極２５を有する。複数の半導体チップ２２ｂは、接着層２４を介して互いに貼り合わされ、バンプ電極２３および貫通電極２５により、互いに電気的に接続される。さらに、最下層の半導体チップ２２ｂは、接着層２４を介して半導体チップ２２ａに貼り合わされ、バンプ電極２３および貫通電極２５により、半導体チップ２２ａに電気的に接続される。半導体チップ２２ａおよび半導体チップ２２ｂとしては、例えばメモリチップ等を用いることができる。メモリチップとしては、例えばＮＡＮＤ型フラッシュメモリ等の記憶素子を用いることができる。なお、メモリチップにデコーダ等の回路が設けられていてもよい。なお、半導体チップ２２ａに貫通電極を設け、貫通電極により半導体チップ２２ｂと電気的に接続させてもよい。
バンプ電極２３としては、例えば金バンプ、またははんだバンプを用いることができ、はんだバンプとしては、錫−銀系、錫−銀−銅系の鉛フリーはんだを用いることができる。
配線層２６の具体例としては、半導体チップ２２ｂにおける電極パッドを再配置する再配線層が挙げられる。配線層２６は、半導体チップ２２ｂ上に設けられた再配線層であり、接続配線２７を有する。接続配線２７は、最上層の半導体チップ２２ｂの貫通電極２５に電気的に接続される。
接続配線２７および電極パッド２８としては、例えば銅、チタン、窒化チタン、クロム、ニッケル、金、又はパラジウム等の層を用いることができる。
次に、図２（Ｃ）に示すように、配線層２６上に半導体チップ２９を配置する。さらに、半導体チップ２２ｂ間の隙間にアンダーフィル法等を用いて封止樹脂３０を充填する。以上により積層体１１が形成される。
半導体チップ２９としては、例えばフリップチップ型の半導体チップを用いることができ、半田ボール等の外部接続端子を介して接続配線２７に電気的に接続される。半導体チップ２９としては、例えばインターフェースチップやコントローラチップを用いることができる。例えば半導体チップ２２ｂがメモリチップの場合、半導体チップ２９にコントローラチップを用い、コントローラチップによりメモリチップに対する書き込みおよび読み出しを制御することができる。なお、半導体チップ２９は、半導体チップ２２ｂよりも小さいことが好ましい。すなわち、半導体チップ２９は、半導体チップ２２ｂの一部の上に設けられることが好ましい。
図２を参照して説明したように、積層体１１は、金属板１２と、金属板１２の一部の上に設けられた半導体チップ（半導体チップ２２ａおよび半導体チップ２２ｂ）と、半導体チップ２２ｂ上に設けられ、接続配線２７を有する配線層２６と、配線層２６上に設けられ、接続配線２７を介して半導体チップ２２ｂに電気的に接続された半導体チップ２９と、を具備する。半導体チップ２２ｂは、チップを貫通する貫通電極２５を有し、貫通電極２５によりチップ間が電気的に接続される。このように、ＴＳＶ方式の積層構造の積層体１１を用いることにより、チップ面積を小さくすることができ、接続端子数を多くすることができるため、接続不良等を抑制することができる。なお、１つの金属板１２に複数の積層体１１を形成し、積層体１１毎に金属板１２を分離することにより、１つの積層体１１を形成してもよい。
次に、搭載工程（Ｓ１−２）、封止工程（Ｓ１−３）、および端子形成工程（Ｓ１−４）について、図３を参照して説明する。図３は、半導体装置の製造方法例を説明するための断面図であり、図３（Ａ）は、搭載工程（Ｓ１−２）を説明するための図であり、図３（Ｂ）は封止工程（Ｓ１−３）を説明するための図であり、図３（Ｃ）は端子形成工程（Ｓ１−４）を説明するための図である。
搭載工程（Ｓ１−２）では、図３（Ａ）に示すように、配線基板１０の第１の面側に半導体チップが位置するように、配線基板１０の第１の面に積層体１１を搭載する。積層体１１は、半田材１３により配線基板１０と電気的に接続される。例えば、積層体１１と配線基板１０を仮接着した後、リフローにより本接着を行うことにより積層体１１を搭載することができる。
配線基板１０としては、例えば表面に設けられた配線層を有する、ガラスエポキシ等の樹脂基板等を用いることができる。なお、配線基板１０の第１の面は、図３（Ａ）における配線基板１０の上面に相当し、第２の面は、図３（Ａ）における配線基板１０の下面に相当しており、配線基板１０の第１の面および第２の面は、互いに対向している。
封止工程（Ｓ１−３）では、図３（Ｂ）に示すように、積層体１１を封止するように、配線基板１０の第１の面上に封止樹脂層１４を形成する。例えば、封止樹脂を充填することにより封止樹脂層を形成することができる。封止工程（Ｓ１−３）では、金属板１２の表面の少なくとも一部を露出させることが好ましい。なお、金属板１２上に封止樹脂が充填された場合、研磨等により金属板１２を露出させることにより、半導体装置の放熱性を高めることができる。
封止樹脂としては、ＳｉＯ２等の無機充填材を含有し、例えば無機充填材を絶縁性の有機樹脂材料等と混合したものを用いることができ、例えばエポキシ樹脂と混合したものを用いることができる。無機充填材は、全体の８０％〜９５％含有され、封止樹脂層の粘度や硬度等を調整する機能を有する。
端子形成工程（Ｓ１−４）では、図３（Ｃ）に示すように、配線基板１０の第２の面に外部接続端子１５を形成する。例えば、配線基板１０の第２の面上にフラックスを塗布後、半田ボールを搭載し、リフロー炉に入れて半田ボールを溶融させ、配線基板１０が有する接続パッドと接合させる。その後、溶剤や純水洗浄によりフラックスを除去することにより外部接続端子１５を形成することができる。
次に、第１の切込工程（Ｓ１−５）および第２の切込工程（Ｓ１−６）について、図４および図５を参照して説明する。ここでは一例として、複数の配線基板１０がマトリクス状に連設された構造の集合基板１を分離する場合について説明する。
図４は、第１の切込工程（Ｓ１−５）を説明するための図であり、図４（Ａ）は、集合基板１の透視上面図を示し、図４（Ｂ）は、図４（Ａ）における線分Ｘ−Ｙの断面図である。第１の切込工程（Ｓ１−５）では、積層体１１を囲むように、ダイシングブレードＢ１を用いて切れ込みＣ１を形成する。ここでは、金属板１２を切断しつつ、封止樹脂層１４に到達する切れ込みＣ１を形成する（図４（Ａ）および図４（Ｂ）参照）。例えば、ダイシングテープや固定治具等に配線基板１０を固定して第１の切込工程（Ｓ１−５）を行うことができる。
このとき、切れ込みＣ１の周辺部においてバリが発生する。バリは、ダイシングブレードで対象物を切削していく過程で対象物の一部が表面に押し出されることにより発生する突起である。特に、金属板１２は、ＳｉＯ２等の無機充填材を主成分とするため固い樹脂封止層１４と異なり延性がある。このため、金属板１２を切削しようとすると、金属板１２の一部が表面に押し出されるように切れ込みＣ１の周辺にバリが生じやすくなる。
本実施形態における半導体装置の製造方法では、第１の切込工程（Ｓ１−５）において、金属板１２側から金属板１２を切断しつつ封止樹脂層１４の途中までしか切れ込みを形成せず、配線基板１０を分離させない。これにより、硬度が高い無機充填材料を主成分とする封止樹脂層１４によって支えられた状態で、金属板１２を切削することができる。また、封止樹脂層１４の切削量を減らすことができる。よって、表面に押し出される切削物の量が少なくなるため、バリを減らすことができる。バリの高さは、例えば１００μｍ以下であることが好ましい。なお、配線基板１０にはエポキシ基板等の金属板１２よりも柔らかい材料を用いることができるため、切れ込みＣ２の周辺部では、バリが極端に少ないまたは発生しない。
図５は、第２の切込工程（Ｓ１−６）を説明するための図であり、図５（Ａ）は、集合基板１の透視上面図を示し、図５（Ｂ）は、図５（Ａ）における線分Ｘ−Ｙの断面図である。第２の切込工程（Ｓ１−６）では、積層体１１を囲むように、ダイシングブレードＢ２を用いて切れ込みＣ２を形成する。ここでは、配線基板１０を切断しつつ切れ込みＣ１に到達する切れ込みＣ２を形成する（図５（Ａ）および図５（Ｂ）参照）。第２の切込工程（Ｓ１−６）により、積層体１１に応じて配線基板１０を分離する。例えば、ダイシングテープまたは固定治具等に配線基板１０を固定して第２の切込工程（Ｓ１−６）を行うことができる。なお、例えば図５（Ａ）および図５（Ｂ）等では、便宜のため下方向からダイシングブレードＢ２を進入させているように図示しているが、第１の切込工程（Ｓ１−５）の後に、配線基板１０の面を反転させて固定して切れ込みＣ２を形成することが好ましい。
ダイシングブレードＢ１およびダイシングブレードＢ２としては、例えばダイヤモンドブレード等を用いることができる。回転させたダイヤモンドブレードを当接させた対象物を切削することにより切れ込みを形成することができる。このとき、ダイシングブレードＢ１の厚さＤ１は、例えば０．２ｍｍ以下、好ましくは０．１５ｍｍ以下であることが好ましく、ダイシングブレードＢ２の厚さＤ２は、０．３ｍｍ以上であることが好ましい。
切れ込みＣ１と切れ込みＣ２を重畳させなければ配線基板１０を分離することが困難であるが、切れ込みＣ１および切れ込みＣ２の位置合わせは難しい。そこで、ダイシングブレードＢ１およびダイシングブレードＢ２の一方が第１の厚さを有するとき、ダイシングブレードＢ１およびダイシングブレードＢ２の他方が第１の厚さよりも厚い第２の厚さを有する構成にすることにより、切れ込みＣ１と切れ込みＣ２が完全に重畳しない場合であっても切れ込みＣ１と切れ込みＣ２の少なくとも一部を重畳させやすくすることができるため、配線基板１０を分離しやすくすることができる。
切れ込みＣ１の深さおよび切れ込みＣ２の深さは、異なっていてもよい。例えば、配線基板１０を切断しつつ形成した切れ込み（図５（Ｂ）では切れ込みＣ２）が第１の深さを有するとき、金属板１２を切断しつつ形成した切れ込み（図５（Ｂ）では切れ込みＣ１）が第１の深さよりも浅い第２の深さを有することにより、バリが出やすい金属板１２を切削するときにおける樹脂封止層１４の切削量を減らすことができるため、バリを少なくことができる。なお、バリを少なくするとは、バリの高さを低くすることを含む。
上記第１の切込工程（Ｓ１−５）および第２の切込工程（Ｓ１−６）を経て形成された半導体装置の構造例を図６に示す。図６（Ａ）は、上面図であり、図６（Ｂ）は、図６（Ａ）における線分Ａ−Ｂの断面図である。図６（Ａ）および図６（Ｂ）に示す半導体装置は、互いに対向する第１の面および第２の面を有する配線基板１０と、金属板１２と、金属板１２上に積層された半導体チップ（半導体チップ２２ａ、２２ｂ、２９）とを備え、配線基板１０の第１の面側に半導体チップが位置するように、配線基板１０の第１の面に設けられた積層体１１と、配線基板１０の第１の面上に、金属板１２の第２の面を露出させつつ積層体１１を封止する封止樹脂層１４と、を具備する。
さらに、半導体装置は、積層体１１を囲むように金属板１２の側面から封止樹脂層１４の側面の一部まで一続きに連続して設けられた側面Ｆ１と、積層体１１を囲むように配線基板１０の側面から封止樹脂層１４の側面の一部まで一続きに連続して設けられた側面Ｆ２と、を有する。側面Ｆ１と側面Ｆ２との間には、段差Ｌが設けられる。なお、上述の通り第１の深さよりも第２の深さを浅くする方がバリを少なくすることができるため、段差Ｌと配線基板１０との距離よりも段差Ｌと金属板１２との距離を小さくする方がバリを少なくすることができる。また、半導体装置の厚さを例えば１．２〜１．５ｍｍ程度にすることができる。さらに、第２の切込工程（Ｓ１−６）の後工程において、研磨等によりバリを除去してもよい。
なお、第１の切込工程（Ｓ１−５）において、金属板１２側から切れ込みを形成し、その後第２の切込工程（Ｓ１−６）において、配線基板１０側から切れ込みを形成する例について説明したが、第１の切込工程（Ｓ１−５）および第２の切込工程（Ｓ１−６）において切れ込みを形成する箇所を逆にしてもよい。
例えば、図７は、半導体装置の製造方法の他の例を説明するための断面図であり、図７（Ａ）は第１の切込工程（Ｓ１−５）を説明するための断面図、図７（Ｂ）は第２の切込工程（Ｓ１−６）を説明するための断面図である。なお、図２ないし図５を参照して説明した半導体装置の製造方法と同じ部分については、該製造方法の説明を適宜援用することができる。
図７（Ａ）に示すように、第１の切込工程（Ｓ１−５）において、積層体１１を囲むように、ダイシングブレードＢ２を用いて切れ込みＣ２を形成する。ここでは、配線基板１０を切断しつつ封止樹脂層１４に到達する切れ込みＣ２を形成する。その後、図７（Ｂ）に示すように、第２の切込工程（Ｓ１−６）において、積層体１１を囲むように、ダイシングブレードＢ１を用いて切れ込みＣ１を形成することにより、積層体１１に応じて配線基板１０を分離する。ここでは、金属板１２を切断しつつ切れ込みＣ２に到達する切れ込みＣ１を形成する。このように、本実施形態における半導体装置の製造方法では、第１の切込工程（Ｓ１−５）および第２の切込工程（Ｓ１−６）において切れ込みを形成する箇所を逆にすることができる。
さらに、図４および図５では、第１の切込工程（Ｓ１−５）において、ダイシングブレードＢ１を用い、第２の切込工程（Ｓ１−６）において、ダイシングブレードＢ１よりも厚いダイシングブレードＢ２を用いる例について示したが、第１の切込工程（Ｓ１−５）および第２の切込工程（Ｓ１−６）において使用するダイシングブレードを逆にしてもよい。
例えば、図８は、半導体装置の製造方法の他の例を説明するための断面図であり、図８（Ａ）は第１の切込工程（Ｓ１−５）を説明するための断面図、図８（Ｂ）は第２の切込工程（Ｓ１−６）を説明するための断面図である。なお、図２ないし図５を参照して説明した半導体装置の製造方法例と同じ部分については、該製造方法例の説明を適宜援用することができる。
図８（Ａ）に示すように、第１の切込工程（Ｓ１−５）において、積層体１１を囲むように、ダイシングブレードＢ２を用いて切れ込みＣ１を形成する。ここでは、金属板１２を切断しつつ封止樹脂層１４に到達する切れ込みＣ１を形成する。その後、図８（Ｂ）に示すように、第２の切込工程（Ｓ１−６）において、積層体１１を囲むように、ダイシングブレードＢ１を用いて切れ込みＣ２を形成することにより、積層体１１に応じて配線基板１０を分離する。ここでは、配線基板１０を切断しつつ切れ込みＣ１に到達する切れ込みＣ２を形成する。このように、本実施形態における半導体装置の製造方法では、第１の切込工程（Ｓ１−５）および第２の切込工程（Ｓ１−６）において使用するダイシングブレードを逆にすることができる。
以上のように、本実施形態では、ダイシング工程を第１の切込工程および第２の切込工程に分けて行うことにより、金属板を切削する際に発生するバリを少なくすることができる。よって、例えば半導体パッケージの厚膜化やショート等の発生を抑制することができる。
（第２の実施形態）
本実施形態では、第１の実施形態と異なる工程順である半導体装置の製造方法について説明する。
図９は、半導体装置の製造方法例を示すフローチャートである。図９に示す半導体装置の製造方法例は、準備工程（Ｓ２−１）と、搭載工程（Ｓ２−２）と、封止工程（Ｓ２−３）と、第１の切込工程（Ｓ２−４）と、端子形成工程（Ｓ２−５）と、第２の切込工程（Ｓ２−６）と、を少なくとも具備する。なお、準備工程（Ｓ２−１）は図１における準備工程（Ｓ１−１）に対応し、搭載工程（Ｓ２−２）は図１における搭載工程（Ｓ１−２）に対応し、封止工程（Ｓ２−３）は図１における封止工程（Ｓ１−３）に対応する。よって、準備工程（Ｓ２−１）ないし封止工程（Ｓ２−３）については、第１の実施形態における半導体装置の製造方法の説明を適宜援用することができる。
さらに、第１の切込工程（Ｓ２−４）、端子形成工程（Ｓ２−５）、および第２の切込工程（Ｓ２−６）について、図１０を参照して説明する。
図１０は、本実施形態における半導体装置の製造方法を説明するための図であり、図１０（Ａ）は、第１の切込工程（Ｓ２−４）を説明するための断面図であり、図１０（Ｂ）は、端子形成工程（Ｓ２−５）を説明するための断面図であり、図１０（Ｃ）は、第２の切込工程（Ｓ２−６）を説明するための断面図である。
準備工程（Ｓ２−１）から封止工程（Ｓ２−３）までを経て形成される半導体装置の一例は、図１０（Ａ）および図１０（Ｂ）に示すように、互いに対向する第１の面および第２の面を有する配線基板１０と、金属板１２と、金属板１２の一部の上に積層された半導体チップとを備える積層体１１と、積層体１１を封止する封止樹脂層１４と、を具備する。なお、図２ないし図５を参照して説明した半導体装置の構造と同じ部分については該半導体装置の説明を適宜援用することができる。
第１の切込工程（Ｓ２−４）では、図１０（Ａ）に示すように、積層体１１を囲むように、ダイシングブレードＢ１を用いて切れ込みＣ１を形成する。ここでは、金属板１２を切断しつつ封止樹脂層１４に到達する切れ込みＣ１を形成する（図１０（Ａ）参照）。
端子形成工程（Ｓ２−５）では、図１０（Ｂ）に示すように、配線基板１０の第２の面に外部接続端子１５を形成する。外部接続端子１５については、第１の実施形態における外部接続端子１５の説明を適宜援用することができる。
第２の切込工程（Ｓ２−６）では、図１０（Ｃ）に示すように、積層体１１を囲むように、ダイシングブレードＢ２を用いて切れ込みＣ２を形成する。ここでは、配線基板１０を切断しつつ切れ込みＣ１に到達する切れ込みＣ２を形成する。第２の切込工程（Ｓ２−６）により、積層体１１に応じて配線基板１０を分離する。ダイシングブレードＢ１およびダイシングブレードＢ２については、図４および図５を参照して説明したダイシングブレードＢ１およびダイシングブレードＢ２の説明を適宜援用することができる。
本実施形態における半導体装置の製造方法では、端子形成工程（Ｓ２−５）を行う前に第１の切込工程を行っているため、第１の切込工程（Ｓ２−４）において、ダイシングテープまたは固定治具等に配線基板１０を固定する際に配線基板１０との設置面を大きくすることができる。また、第１の切込工程（Ｓ２−４）において、金属板１２を切断することにより、第２の切込工程（Ｓ２−６）において、固定面と反対側の面に外部接続端子１５が形成された面を配置することができるため、第１の切込工程（Ｓ２−５）と同じ固定治具等を用いることができる。
なお、第１の実施形態と同様に、第１の切込工程（Ｓ２−５）および第２の切込工程（Ｓ２−６）において使用するダイシングブレードを逆にしてもよい。また、第１の実施形態と同様に切れ込みＣ１と切れ込みＣ２の深さを異ならせてもよい。
以上のように、本実施形態では、配線基板に外部接続端子を形成する前にダイシング工程の一部（第１の切込工程）を行うことで、バリの抑制を加え、ダイシング時の安定性を高めることができ、その後ダイシング工程の残部（第２の切込工程）を行うことにより、ダイシング時にチップがダイシングテープ等から剥がれてしまうことを抑制することができる。
なお、各実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…集合基板、１０…配線基板、１１…積層体、１２…金属板、１２ａ…バリ、１３…外部接続端子、１４…封止樹脂層、１５…外部接続端子、２１…接着層、２２ａ…半導体チップ、２２ｂ…半導体チップ、２３…外部接続端子、２４…接着層、２５…貫通電極、２６…配線層、２７…接続配線、２８…電極パッド、２９…半導体チップ、３０…封止樹脂。

Claims (5)

  1. 配線基板の第１の面側に半導体チップが位置するように、前記配線基板の前記第１の面上に対し、金属板と前記金属板の一部の上に積層された半導体チップとを備える積層体を搭載し、
    前記配線基板の前記第１の面上に前記積層体を封止する封止樹脂層を形成し、
    第１のダイシングブレードを用いて前記金属板および前記配線基板の一方を切断しつつ前記封止樹脂層に到達する第１の切れ込みを、前記積層体を囲むように形成し、
    第２のダイシングブレードを用いて前記金属板および前記配線基板の他方を切断しつつ前記第１の切れ込みに到達する第２の切れ込みを、前記積層体を囲むように形成することにより、前記積層体に応じて前記配線基板を分離する半導体装置の製造方法。
  2. 少なくとも前記第２の切れ込みを形成する前に、前記配線基板の前記第１の面と対向する第２の面上に外部接続端子を形成する、請求項１に記載の半導体装置の製造方法。
  3. 前記第１のダイシングブレードおよび前記第２のダイシングブレードの一方は、第１の厚さを有し、
    前記第１のダイシングブレードおよび前記第２のダイシングブレードの他方は、前記第１の厚さよりも厚い第２の厚さを有する、請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記第１の切れ込みおよび前記第２の切れ込みのうち、前記配線基板を切断しつつ形成した切れ込みは、第１の深さを有し、
    前記第１の切れ込みおよび前記第２の切れ込みのうち、前記金属板を切断しつつ形成した切れ込みは、前記第１の深さよりも浅い第２の深さを有する、請求項１ないし請求項３のいずれか一項に記載の半導体装置の製造方法。
  5. 互いに対向する第１の面および第２の面を有する配線基板と、
    金属板と、前記金属板上に積層された半導体チップとを備え、前記配線基板の前記第１の面側に前記半導体チップが位置するように、前記配線基板の前記第１の面上に搭載された積層体と、
    前記配線基板の前記第１の面上に、前記金属板の少なくとも一部を露出させつつ前記積層体を封止するように設けられた封止樹脂層と、
    前記積層体を囲むように、前記金属板の側面から前記封止樹脂層の側面の一部まで一続きに連続して設けられた第１の側面と、
    前記積層体を囲むように、前記配線基板の側面から前記封止樹脂層の側面の一部まで一続きに連続して設けられた第２の側面と、を具備し、
    前記第１の側面と前記第２の側面との間に段差が設けられている半導体装置。
JP2014052715A 2014-03-14 2014-03-14 半導体装置の製造方法および半導体装置 Pending JP2015177061A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014052715A JP2015177061A (ja) 2014-03-14 2014-03-14 半導体装置の製造方法および半導体装置
TW103122145A TW201535541A (zh) 2014-03-14 2014-06-26 半導體裝置之製造方法及半導體裝置
US14/475,559 US20150262975A1 (en) 2014-03-14 2014-09-02 Manufacturing method of semiconductor device and semiconductor device
CN201410447288.7A CN104916592A (zh) 2014-03-14 2014-09-04 半导体装置的制造方法及半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014052715A JP2015177061A (ja) 2014-03-14 2014-03-14 半導体装置の製造方法および半導体装置

Publications (1)

Publication Number Publication Date
JP2015177061A true JP2015177061A (ja) 2015-10-05

Family

ID=54069725

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014052715A Pending JP2015177061A (ja) 2014-03-14 2014-03-14 半導体装置の製造方法および半導体装置

Country Status (4)

Country Link
US (1) US20150262975A1 (ja)
JP (1) JP2015177061A (ja)
CN (1) CN104916592A (ja)
TW (1) TW201535541A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020161757A (ja) * 2019-03-28 2020-10-01 株式会社ディスコ パッケージ基板の加工方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015056563A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置およびその製造方法
JP6276151B2 (ja) * 2014-09-17 2018-02-07 東芝メモリ株式会社 半導体装置
US10657116B2 (en) * 2015-10-19 2020-05-19 Oracle International Corporation Create table for exchange
US20170338184A1 (en) * 2016-05-19 2017-11-23 Texas Instruments Incorporated Method of dicing integrated circuit wafers
US9679913B1 (en) * 2016-11-04 2017-06-13 Macronix International Co., Ltd. Memory structure and method for manufacturing the same
JP6955918B2 (ja) * 2017-07-03 2021-10-27 株式会社ディスコ 基板の加工方法
US20190181095A1 (en) * 2017-12-08 2019-06-13 Unisem (M) Berhad Emi shielding for discrete integrated circuit packages
CN109686701B (zh) * 2018-12-27 2024-05-10 广东晶科电子股份有限公司 一种可粒式分离的陶瓷基板及其分离方法
KR20220032261A (ko) 2020-09-07 2022-03-15 삼성전자주식회사 반도체 패키지 및 그의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4822755A (en) * 1988-04-25 1989-04-18 Xerox Corporation Method of fabricating large area semiconductor arrays
US4966862A (en) * 1989-08-28 1990-10-30 Cree Research, Inc. Method of production of light emitting diodes
KR100462980B1 (ko) * 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
JP4553765B2 (ja) * 2005-03-25 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020161757A (ja) * 2019-03-28 2020-10-01 株式会社ディスコ パッケージ基板の加工方法
JP7242377B2 (ja) 2019-03-28 2023-03-20 株式会社ディスコ パッケージ基板の加工方法

Also Published As

Publication number Publication date
CN104916592A (zh) 2015-09-16
US20150262975A1 (en) 2015-09-17
TW201535541A (zh) 2015-09-16

Similar Documents

Publication Publication Date Title
JP5936968B2 (ja) 半導体装置とその製造方法
JP2015177061A (ja) 半導体装置の製造方法および半導体装置
JP5529371B2 (ja) 半導体装置及びその製造方法
JP2015176906A (ja) 半導体装置および半導体装置の製造方法
TWI550729B (zh) Semiconductor device manufacturing method and semiconductor device
TWI724744B (zh) 半導體裝置及半導體裝置之製造方法
JP2016062995A (ja) 半導体装置および半導体装置の製造方法
JP2008166373A (ja) 半導体装置およびその製造方法
TW201511209A (zh) 半導體裝置及半導體裝置之製造方法
JP2014007228A (ja) 半導体装置及びその製造方法
JP2012221989A (ja) 半導体装置製造装置、及び半導体装置の製造方法
JP6213554B2 (ja) 半導体装置
JP2012209449A (ja) 半導体装置の製造方法
JP4496241B2 (ja) 半導体素子とそれを用いた半導体パッケージ
TWI688067B (zh) 半導體裝置及其製造方法
JP5547703B2 (ja) 半導体装置の製造方法
JP2012009713A (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP2014192171A (ja) 半導体装置及びその製造方法
KR101494411B1 (ko) 반도체패키지 및 이의 제조방법
JP6486855B2 (ja) 半導体装置および半導体装置の製造方法
JP2014103244A (ja) 半導体装置および半導体チップ
JP2013069988A (ja) 半導体装置とその製造方法
JP2013069999A (ja) 半導体装置とその製造方法
CN115411001A (zh) 半导体装置及其制造方法
JP2014036096A (ja) 半導体装置とその製造方法