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KR101494411B1 - 반도체패키지 및 이의 제조방법 - Google Patents

반도체패키지 및 이의 제조방법 Download PDF

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KR101494411B1
KR101494411B1 KR20130030303A KR20130030303A KR101494411B1 KR 101494411 B1 KR101494411 B1 KR 101494411B1 KR 20130030303 A KR20130030303 A KR 20130030303A KR 20130030303 A KR20130030303 A KR 20130030303A KR 101494411 B1 KR101494411 B1 KR 101494411B1
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semiconductor
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Abstract

반도체패키지 및 이의 제조방법이 개시된다. 본 발명의 실시 예에 따른 반도체패키지는 제1반도체칩과, 제1반도체칩을 몰딩하는 제1몰드층을 포함하는 제1반도체패키지; 제1반도체칩과 전기적으로 연결되는 제2반도체칩과, 제2반도체칩을 몰딩하는 제2몰드층을 포함하는 제2반도체패키지; 및 제1반도체패키지와 제2반도체패키지 중 하나 이상을 몰딩하여 제1반도체패키지 및 제2반도체패키지를 결합시키는 몰드접합층;을 포함한다.

Description

반도체패키지 및 이의 제조방법{SEMICONDUCTOR PACKAGE, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체패키지 및 이의 제조방법에 관한 것이다.
최근 반도체 소자는 공정기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 전극 패드 피치는 점점 미세화되고 있다. 또, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다.
한편, 복수의 반도체칩을 적층하여 생산성을 높이고 제조 원가를 절감시키기 위한 적층형 반도체패키지(PoP, Package on Package)에 대한 연구 개발이 이루어지고 있다. 종래에는 개별 반도체패키지를 형성한 후, 이를 각각 적층하고, 1차 리플로우 공정을 수행하게 된다. 또, 적층된 반도체패키지를 기판에 실장하기 위해 2차 리플로우 공정을 수행하게 된다.
그러나, 이러한 리플로우 공정에 의해 적층된 각 반도체패키지, 및 반도체패키지와 기판 간에 열변형으로 인한 조립불량 등이 발생할 수 있다. 이와 관련하여 한국공개특허 제2004-0056437호(2004.07.01 공개)는 적층된 반도체패키지 사이에 언더필(Underfill)을 개재하는 기술을 공개한 바 있다.
특허문헌1: 한국공개특허 제2004-0056437호(2004.07.01 공개)
본 발명의 실시 예는 제1반도체패키지와 제2반도체패키지 사이의 공간에 침투 및 충진되도록 제1반도체패키지를 몰딩하는 몰드층을 형성하여, 반도체패키지의 신뢰성 및 안정성을 높일 수 있는 반도체패키지 및 이의 제조방법을 제공하고자 한다.
또, 개별화된 제1반도체패키지를 패널 단위의 제2반도체패키지에 적층시키고, 패널 상부에 안착된 제1반도체패키지를 커버하도록 몰드층을 형성함으로써, 열변형으로 인한 조립불량 등을 방지하고자 한다.
본 발명의 일 측면에 따르면, 제1반도체칩과, 상기 제1반도체칩을 몰딩하는 제1몰드층을 포함하는 제1반도체패키지; 상기 제1반도체칩과 전기적으로 연결되는 제2반도체칩과, 상기 제2반도체칩을 몰딩하는 제2몰드층을 포함하는 제2반도체패키지; 및 상기 제1반도체패키지와 상기 제2반도체패키지 중 하나 이상을 몰딩하여 상기 제1반도체패키지 및 상기 제2반도체패키지를 결합시키는 몰드접합층;을 포함하는 반도체패키지가 제공될 수 있다.
상기 몰드접합층은 상기 제1반도체패키지와 상기 제2반도체패키지 사이의 공간에 침투 및 충진되도록 형성될 수 있다.
상기 제1반도체패키지는 일측이 상기 제1반도체칩 일면의 신호패드에 연결되며, 타측이 상기 제1반도체칩 외측 바깥영역으로 연장 형성된 제1재배선패턴층을 더 포함하고, 상기 제1몰드층은 상기 제1반도체칩의 타면을 몰딩할 수 있다.
상기 제2반도체패키지는 상기 제2반도체칩이 안착되는 개구부가 형성된 지지프레임과, 상기 지지프레임의 관통구에 형성된 도전부와, 일측이 상기 제2반도체칩 일면의 신호패드에 연결되고, 타측이 상기 도전부의 일면에 연결되도록 상기 제2반도체칩 외측 바깥영역으로 연장 형성된 제2재배선패턴층을 더 포함하며, 상기 제2몰드층은 상기 도전부의 타면이 노출되도록 상기 제2반도체칩의 타면을 몰딩할 수 있다.
상기 제1반도체패키지는 상기 제1반도체칩이 안착되는 개구부가 형성된 지지프레임과, 상기 지지프레임의 관통구에 형성된 도전부와, 일측이 상기 제1반도체칩 일면의 신호패드에 연결되며, 타측이 상기 도전부의 일면에 전기적으로 연결되도록 상기 제1반도체칩 외측 바깥영역으로 연장 형성된 제1재배선패턴층을 더 포함하며, 상기 제1몰드층은 상기 도전부의 타면이 노출되도록 상기 제1반도체칩의 타면을 몰딩할 수 있다.
상기 제2반도체패키지는 일측이 상기 제2반도체칩 일면의 신호패드에 연결되고, 타측이 상기 제2반도체칩 외측 바깥영역으로 연장된 제2재배선패턴층을 더 포함하고, 상기 제2몰드층은 상기 제2반도체칩의 타면을 몰딩할 수 있다.
상기 제1몰드층은 상기 제2몰드층보다 작은 너비로 형성될 수 있다.
본 발명의 다른 측면에 따르면, (a) 제1반도체칩을 몰딩하는 제1몰드층을 형성한 제1반도체패키지를 상기 제1반도체칩과 전기적으로 연결되는 제2반도체칩을 몰딩하는 제2몰드층을 형성한 제2반도체패키지 상부에 적층시키는 단계; 및 (b) 상기 제1반도체패키지와 상기 제2반도체패키지 중 하나 이상을 몰딩하는 몰드접합층을 형성하는 단계;를 포함하는 반도체패키지 제조방법이 제공될 수 있다.
상기 몰드접합층은 상기 제1반도체패키지와 상기 제2반도체패키지 사이의 공간에 침투 및 충진되어 상기 제1반도체패키지와 상기 제2반도체패키지가 결합되도록 형성될 수 있다.
상기 (a) 단계 이전에, 상기 제1반도체패키지를 개별 반도체패키지로 제조하는 단계와, 상기 제2반도체패키지를 패널 단위로 제조하는 단계를 더 포함할 수 있다.
상기 제1반도체패키지를 개별 반도체패키지로 제조하는 단계는, 상기 제1반도체칩의 일면을 몰딩하는 상기 제1몰드층을 형성하는 단계와, 일측이 상기 제1반도체칩 타면의 신호패드에 연결되며, 타측이 상기 제1반도체칩 외측 바깥영역으로 연장 형성된 제1재배선패턴층을 형성하는 단계를 포함할 수 있다.
상기 재배선패턴층의 타측 일부에 연결단자를 형성하는 단계와, 상기 제1반도체칩을 반도체패키지 단위로 절단하는 단계를 더 포함할 수 있다.
상기 제2반도체패키지를 패널 단위로 제조하는 단계는, 지지프레임의 개구부에 상기 제2반도체칩을 안착시키는 단계와, 상기 지지프레임의 관통구에 도전부를 형성하는 단계와, 상기 도전부의 일면이 노출되도록 상기 제2반도체칩의 일면을 몰딩하는 상기 제2몰드층을 형성하는 단계와, 일측이 상기 제2반도체칩 타면의 신호패드에 연결되고, 타측이 상기 도전부의 타면에 연결되도록 상기 제2반도체칩 외측 바깥영역으로 제2재배선패턴층을 연장 형성하는 단계를 포함할 수 있다.
상기 (b) 단계 이후, 상기 제2재배선패턴층의 타측 일부에 외부단자를 형성하는 단계와, 상기 제1반도체패키지와 상기 제2반도체패키지의 적층물을 절단하여, 개별화된 반도체패키지 단위로 분리시키는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체패키지 및 이의 제조방법은 제1반도체패키지와 제2반도체패키지 사이의 공간에 침투 및 충진되도록 제1반도체패키지를 몰딩하는 몰드층을 형성하여, 반도체패키지의 신뢰성 및 안정성을 높일 수 있다.
또, 개별화된 제1반도체패키지를 패널 단위의 제2반도체패키지에 적층시키고, 패널 상부에 안착된 제1반도체패키지를 커버하도록 몰드층을 형성함으로써, 열변형으로 인한 조립불량 등을 방지할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 기판에 실장된 반도체패키지를 단면도로 도시한 것이다.
도 2a 내지 도 2f는 상기 도 1의 반도체패키지 중 상위의 반도체패키지를 개별화된 패키지 형태로 제작하는 공정을 단면도로 도시한 것이다.
도 3a 내지 도 3g는 상기 도 1의 반도체패키지 중 하위의 반도체패키지를 포함하는 패널 제조 공정을 단면도로 도시한 것이다.
도 4a 내지 도 4d는 상기 도 2a 내지 도 2f를 통해 제조된 개별 반도체패키지를 상기 도 3a 내지 도 3g를 통해 제조된 패널에 각각 적층시켜 결합시키는 공정을 단면도로 도시한 것이다.
도 5는 도 1의 반도체패키지의 활성면이 상측으로 배치된 예를 도시한 것이다.
이하에서는 본 발명의 실시 예들을 첨부 도면을 참조하여 상세히 설명한다. 이하에 소개되는 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한 이하의 도면들에 있어서, 막(층, 패턴) 및 영역들의 두께는 명확성을 기하기 위하여 과장될 수 있다. 또한, 막(층, 패턴)이 다른 막(층, 패턴)의 ‘상’, ‘상부’, ‘하’, ‘하부’, ‘일면’에 있다고 언급되는 경우에 그것은 다른 막(층, 패턴)에 일체로 형성될 수 있거나 또는 그들 사이에 다른 막(층, 패턴)이 개재될 수도 있다. 아울러, 공간적으로 상대적인 용어인 ‘아래’, ‘하부’, ‘위’, ‘상부’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용된 것이며, 실제 사용시의 상부, 하부를 의미하는 용어로 사용된 것은 아니다. 즉, 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 실제 사용시의 배향에 따라 해석될 수 있다. 또, ‘연결’은 직접 또는 중간 매개체에 의한 간접적인 연결을 모두 포함하는 의미로 정의될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 기판에 실장된 반도체패키지를 단면도로 도시한 것이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체패키지(100)는 제1반도체패키지(101), 그 하위의 제2반도체패키지(102) 및 제1반도체패키지(101)를 몰딩하는 몰드접합층(33)을 포함한다. 이러한 반도체패키지(100)는 기판(7)의 도전층(8)에 후술할 제2반도체패키지(102)의 외부단자(54)가 전기적으로 연결됨으로써 실장된다. 또, 반도체패키지(100)가 둘 이상 적층된 유닛 형태로 마련될 수도 있으며, 이하에서는 설명의 편의상 제1반도체패키지(101)와 제2반도체패키지(102)가 적층된 형태를 예로 들어 설명한다.
제1반도체패키지(101)는 제1반도체칩(21)과, 제1반도체칩(21)의 활성면(21a)이 하측을 향하도록 배치된 상태에서 제1반도체칩(21)의 비활성면(21b)을 몰딩하는 제1몰드층(31)과, 활성면(21a)의 신호패드(25)에 전기적으로 연결된 재배선패턴층과, 제1반도체칩(21) 외측 바깥영역으로 연장된 재배선패턴층의 노출 부위에 전기적으로 연결되도록 돌출 형성된 연결단자(52)를 포함한다.
여기서, 재배선패턴층은 제1반도체칩(21)의 신호패드(25)가 노출되도록 제1반도체칩(21) 내측영역의 활성면(21a)과 외측 바깥영역의 제1몰드층(31)에 형성된 제1절연층(41)과, 일측이 신호패드(25)와 전기적으로 연결되며, 타측이 제1반도체칩(21) 외측 바깥영역의 제1절연층(41) 하면으로 연장 형성된 재배선패턴(42)과, 재배선패턴(42)의 타측 일부가 노출되도록 제1절연층(41) 및 재배선패턴(42) 하면에 형성된 제2절연층(43)을 포함한다. 그리고, 연결단자(52)는 노출된 재배선패턴(42)의 타측 일부에 전기적으로 연결되도록 하측으로 돌출 형성된다.
제2반도체패키지(102)는 제2반도체칩(22)과, 제2반도체칩(22)이 안착되는 개구부(H1, 도 3a 참조)가 형성된 지지프레임(Support frame)(10)과, 지지프레임(10)의 관통구(H2, 도 3a 참조)에 형성된 도전부(80)와, 제2반도체칩(22)의 활성면(22a)이 하측을 향하도록 배치된 상태에서 도전부(80)의 일면이 노출되도록 제2반도체칩(22)의 비활성면(22b)을 몰딩하는 제2몰드층(32)과, 활성면(22a)의 신호패드(25)와 상기 도전부(80)의 타면에 전기적으로 연결된 재배선패턴층과, 제2반도체칩(22) 외측 바깥영역으로 연장된 재배선패턴층의 노출 부위에 전기적으로 연결되도록 돌출 형성된 외부단자(54)를 포함한다. 외부단자(54)는 기판 등의 외부장치와 전기적으로 연결되는 부위이다.
여기서, 재배선패턴층은 제2반도체칩(22)의 신호패드(25)와 도전부(80)의 타면이 노출되도록 제2반도체칩(22) 내측영역의 활성면(22a)과 외측 바깥영역의 제2몰드층(32) 하부에 형성된 제1절연층(41)과, 일측이 신호패드(25)와 전기적으로 연결되며, 타측이 제2반도체칩(22) 외측 바깥영역의 제1절연층(41) 하면으로 연장 형성되어 도전부(80)의 타면에 연결된 재배선패턴(42)과, 재배선패턴(42)의 타측 일부가 노출되도록 제1절연층(41) 및 재배선패턴(42) 하면에 형성된 제2절연층(43)과, 노출된 재배선패턴(42)의 타측 일부에 전기적으로 연결되도록 하측으로 돌출 형성된 외부단자(54)를 포함한다. 상술한 도전부(80)는 TSV(Through Silicon Via)와 같은 관통 전극을 포함할 수 있다. 도전부(80)는 연결단자(52) 및 외부단자(54)와 수직으로 동일 위치에 배치될 수 있다. 연결단자(50)는 노출된 도전부(80)의 일면에 전기적으로 수직 연결될 수 있다.
상술한 제1절연층(41), 재배선패턴(42) 및 제2절연층(43)을 포함하는 재배선패턴층에 의해 제1반도체칩패키지(101)와 제2반도체칩패키지(102)가 서로 연결됨으로써 팬-아웃 구조를 가질 수 있다. 재배선패턴층은 미리 제조된 기판으로 구성되거나, 압착, 접착, 리플로우 등에 의해 부착될 수 있다.
또, 각 반도체칩(21,22)의 활성면(21a,22a)은 회로부가 형성된 부분으로서 하측 방향으로 배치된다. 그리고, 각 반도체칩(21,22)의 크기와 두께는 서로 같거나 다르게 제조될 수 있다. 또, 각 반도체칩(21,22)은 메모리 칩, 로직 칩을 포함할 수 있다. 메모리 칩은 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 이러한 반도체패키지(100)는 기판(7)의 도전층(8)에 제2반도체패키지(102)의 외부단자(54)가 전기적으로 연결되도록 실장된다. 상술한 연결단자(52) 및 외부단자(54)는 솔더볼(Solder ball) 등을 포함하는 범프 구조로 형성될 수 있다.
몰드접합층(33)은 제1반도체패키지(101)와 제2반도체패키지(102) 사이의 공간에 침투 및 충진되도록 제1반도체패키지(101)를 몰딩하며, 유연성 있는 재질에 의해 형성될 수 있다. 이를 통해 제1반도체패키지(101)와 제2반도체패키지(102)가 일체화된다. 이때, 제1반도체패키지(101)의 제1몰드층(31)은 그 하위의 제2반도체패키지(102)의 제2몰드층(32)의 너비에 비해 작게 형성될 수 있으며, 두께는 같거나 다르게 형성될 수 있다.
또, 각 몰드층(31~33)은 동종 재질로 형성될 수 있다. 또, 예컨대 제1몰드층(31)과 제2몰드층(32)은 동종 재질로 형성되고, 몰드접합층(33)은 이종 재질로 형성될 수도 있다. 이러한 몰드층(31~33)은 예컨대, 에폭시 몰드 컴파운드(EMC, Epoxy Mold Compound) 등의 절연물을 포함할 수 있다. 또, 몰드층(31~33)은 예컨대, 인쇄 방식, 압축 몰딩 방식 등에 의해 형성될 수 있으며, 평탄화 공정에 의해 상면이 평탄화될 수 있다.
적층된 반도체패키지(101,102)는 몰드접합층(33)에 의해 효과적인 일체화된 구조를 형성할 수 있다. 또, 적층된 각 반도체패키지(101,102) 간, 및 반도체패키지(100)와 기판 간에 발생하였던 열변형으로 인한 조립불량 등을 방지하여, 반도체패키지100)의 신뢰성 및 안정성을 향상시킬 수 있다.
도 2a 내지 도 2f는 상기 도 1의 반도체패키지 중 상위의 반도체패키지를 개별화된 패키지 형태로 제작하는 공정을 단면도로 도시한 것이다.
도 2a를 참조하면, 제1캐리어기판(2)에 제1반도체칩(21)을 부착시킨다. 이때, 제1반도체칩(21)은 액상 접착제, 접착 테이프 등을 포함하는 접착부재(3)에 의해 제1캐리어기판(2)에 부착될 수 있다. 또, 제1반도체칩(21)은 회로부가 형성된 활성면(21a)이 하측을 향하도록 제1캐리어기판(2)에 고정될 수 있다. 활성면(21a)에 마련된 신호패드(25)는 제1캐리어기판(2)에 접촉된다. 제1캐리어기판(2)과 후술할 제2캐리어기판(4)은 실리콘(Silicon), 유리(Glass), 세라믹(Ceramic), 플라스틱(Plastic), 폴리머(Polymer) 등을 포함할 수 있다. 또, 고형(Rigid type) 재질의 소재를 포함할 수 있으며, 일 예로서 몰드 성형물 혹은 폴리이미드 테이프 등을 포함할 수 있다.
다음으로 도 2b를 참조하면, 제1반도체칩(21)을 몰딩하는 제1몰드층(31)을 형성한다. 즉, 제1몰드층(31)은 제1반도체칩(21)의 비활성면(21b)을 몰딩(밀봉)한다. 여기서, 제1몰드층(31)은 예컨대, 에폭시 몰드 컴파운드(EMC, Epoxy Mold Compound) 등의 절연물을 포함할 수 있다. 제1몰드층(31)은 예컨대, 인쇄 방식, 압축 몰딩 방식 등에 의해 형성될 수 있으며, 평탄화 공정에 의해 상면이 평탄화될 수 있다.
다음으로 도 2c를 참조하면, 제1캐리어기판(2)을 제거하고, 제1반도체칩(21)의 활성면(21a)이 상측을 향하도록 배치된 상태에서 제1몰드층(31) 하부에 제2캐리어기판(4)을 부착시킨다. 제1몰드층(31)은 접착부재(3)에 의해 제2캐리어기판(4)에 부착될 수 있다.
그리고, 제1반도체칩(21)의 신호패드(25) 상면이 노출되도록 제1반도체칩(21) 상부에 제1절연층(41)을 형성한다. 즉, 제1반도체칩(21) 내측영역의 활성면(21a)과 외측 바깥영역의 제1몰드층(31)에 제1절연층(41)이 형성된다.
다음으로, 도 2d에 도시한 바와 같이, 일측이 신호패드(25)와 전기적으로 연결되며, 타측이 제1반도체칩(21) 외측 바깥영역의 제1절연층(41) 상면으로 연장되도록 재배선패턴(42)을 형성한다. 여기서, 재배선패턴(42)은 예컨대, 증착, 도금 등 다양한 방법에 의해 형성될 수 있다. 또, 재배선패턴(42)은 예컨대 구리, 구리 합금, 알루미늄, 알루미늄 합금 등의 금속 소재에 의해 형성될 수 있다. 이러한 재배선패턴(42)은 제1반도체칩(21)의 입출력 단자를 미세화할 수 있고, 입출력 단자의 갯수를 증가시킬 수 있다. 또 팬-아웃 반도체패키지를 구현하는 수단이 되며, 단층 또는 다층으로 구성될 수 있다.
그리고, 재배선패턴(42)의 일부가 노출되도록 재배선패턴(42) 상면에 제2절연층(43)을 형성한다. 이때, 제1반도체칩(21) 외측 바깥영역의 제1절연층(41) 상면으로 연장된 재배선패턴(42)의 타측 일부가 노출되도록 제1절연층(41) 및 재배선패턴(42) 상부에 제2절연층(43)이 형성될 수 있다.
다음으로 도 2e를 참조하면, 노출된 재배선패턴(42)의 타측에 전기적으로 연결되도록 연결단자(52)를 형성된다. 연결단자(52)는 예컨대, 도전성 솔더볼(Solder ball) 등을 포함하는 범프 구조로 형성될 수 있다. 또, 연결단자(52)는 구리, 구리 합금, 알루미늄, 알루미늄 합금 등을 포함하는 금속 도전물, 도전성 물질을 포함하는 솔더 페이스트(Solder paste) 등을 포함할 수 있다. 또, 연결단자(52)의 표면에는 유기물 코팅, 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예컨대, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 실버(Ag) 등에 의해 도금처리될 수 있다.
다음으로 도 2f를 참조하면, 제2캐리어기판(4)을 제거한 후, 절단공정을 통해 제1반도체칩(21)을 반도체패키지(101) 단위로 절단한다. 여기서, 절단공정은 다이아몬드 재질의 블레이드, 펀치, 레이저 등을 이용하여 절단하는 싱귤레이션 공정을 포함할 수 있다.
도 3a 내지 도 3g는 상기 도 1의 반도체패키지 중 하위의 반도체패키지를 포함하는 패널 제조 공정을 단면도로 도시한 것이다.
도 3a를 참조하면, 지지프레임(10)의 관통구(H2)에 도전부(80)를 형성한다. 이때, 지지프레임(10)에는 제2반도체칩(22)의 안착을 위한 개구부(H1)와 도전부(80) 형성을 위한 관통구(H2)가 마련되어 있다. 개구부(H1) 및 관통구(H2) 중 하나 이상은 라우팅 공정, 금형절단 가공 공정, 식각 공정, 드릴링 공정, 레이저 제거 공정 등에 의해 형성될 수 있다. 지지프레임(10)에 개구부(H1) 및 관통구(H2)가 마련함으로써, 팬-아웃(Fan-out) 구조의 반도체패키지 제조의 효율성을 높일 수 있다. 또, 복수의 패키지를 적층하였을 경우, 적층된 상부와 하부의 패키지(301,302, 도 1 참조) 간의 열팽창계수(CTE) 차이로 인해 뒤틀림 발생을 줄일 수 있다. 지지프레임(10)은 플라스틱이나 고분자수지 등의 절연물질에 의해 제조될 수 있다. 절연물질은 예컨대 실리콘(Silicon), 유리(Glass), 세라믹(Ceramic), 플라스틱(Plastic), 폴리머(Polymer) 등을 포함할 수 있다. 또 지지프레임(10)은 평판, 원형, 다각형 등의 형상으로 마련될 수 있다. 또 지지프레임(10)은 예컨대 PCB 기판을 포함할 수 있다.
다음으로 도 3b를 참조하면, 지지프레임(10)의 하부에 제1캐리어기판(2)을 부착시키고, 개구부(H1)에 제2반도체칩(22)을 각각 안착시킨다. 이때, 제1캐리어기판(2)은 액상 접착제, 접착 테이프 등을 포함하는 접착부재(3)에 의해 지지프레임(10)에 부착될 수 있다. 또, 제2반도체칩(22)은 회로부가 형성된 활성면(22a)이 하측을 향하도록 제1캐리어기판(2)에 고정될 수 있다. 활성면(22a)에 마련된 신호패드(25)는 제1캐리어기판(2)에 접촉된다.
다음으로 도 3c를 참조하면, 도전부(80)의 일면이 노출되도록 지지프레임(10) 및 제2반도체칩(22)을 몰딩하는 제2몰드층(32)을 형성한다. 이때, 제2몰드층(32)은 제2반도체칩(22)의 비활성면(22b)을 몰딩(밀봉)하며, 제2반도체칩(22)과 지지프레임(10) 간에 형성된 공간(S1, 도 3b 참조)과, 지지프레임(10) 간에 형성된 공간(S2, 도 3b 참조)에 제2몰드층(32)(봉지재)이 침투 및 충진되어 제2반도체칩(22)과 지지프레임(10)이 일체화될 수 있다. 제2몰드층(32)은 예컨대, 에폭시 몰드 컴파운드(EMC, Epoxy Mold Compound) 등의 절연물을 포함할 수 있으며, 상술한 제1몰드층(31)과 동일 또는 이종 재질로 형성될 수 있다. 이후, 지지프레임(10)으로부터 제1캐리어기판(2)을 제거한다.
다음으로 도 3d를 참조하면, 제2반도체칩(22)의 활성면(22a)이 상측을 향하도록 배치된 상태에서 제2몰드층(32) 하부에 접착부재(3)에 의해 제2캐리어기판(4)을 부착시킨다. 그리고, 제2반도체칩(22) 활성면(22a)의 신호패드(25)와 도전부(80)의 타면이 노출되도록 제1절연층(41)을 형성한다.
다음으로 도 3e를 참조하면, 노출된 신호패드(25) 및 도전부(80)의 타면 에 전기적으로 연결되도록 재배선패턴(42)을 형성한다. 재배선패턴(42)의 일측은 신호패드(25)와 전기적으로 연결되며, 타측은 제2반도체칩(22) 외측 바깥영역의 제1절연층(41) 상면으로 연장되어 노출된 도전부(80)의 타면과 연결될 수 있다. 이러한 재배선패턴(42)은 제2반도체칩(22)의 입출력 단자를 미세화할 수 있고, 입출력 단자의 갯수를 증가시킬 수 있다. 또 팬-아웃 반도체패키지를 구현하는 수단이 되며, 단층 또는 다층으로 구성될 수 있다.
다음으로 도 3f를 참조하면, 재배선패턴(42)의 일부가 노출되도록 재배선패턴(42) 상면에 제2절연층(43)을 형성한다. 이때, 제2반도체칩(22) 외측 바깥영역의 제1절연층(41) 상면으로 연장된 도전부(80)의 타면과 전기적으로 연결된 재배선패턴(42) 타측 일부가 노출되도록 제1절연층(41) 및 재배선패턴(42) 상부에 제2절연층(43)이 형성될 수 있다.
다음으로 도 3g를 참조하면, 제2캐리어기판(4)을 제거하여 패널(90) 단위의 제2반도체패키지(102)를 제작한다. 이때, 도 3g에서는 이해를 돕기 위해, 각 제2반도체패키지(102)를 구분하는 구분선(D)을 도시하였다. 구분선(D)은 절단 공정에서 절단 부위에 해당할 수 있다.
도 4a 내지 도 4d는 도 2a 내지 도 2f를 통해 제조된 개별 반도체패키지를 도 3a 내지 도 3g를 통해 제조된 패널에 각각 적층시켜 결합시키는 공정을 단면도로 도시한 것이다.
도 4a를 참조하면, 도 2a 내지 도 2f를 통해 제조된 제1반도체패키지(101)를 3a 내지 도 3g를 통해 패널(90) 단위로 형성된 제2반도체패키지(102) 상부에 각각 대응되도록 수직 적층시킨다. 여기서, 제1반도체패키지(101)의 제1반도체칩(21) 각각은 활성면(21a)이 하측을 향하도록 배치되고, 연결단자(52)는 제2반도체패키지(102)에 포함된 도전부(80)의 일면에 전기적으로 연결된다. 연결단자(52)는 하위의 도전부(80)와 리플로우 공정을 통해 전기적으로 수직 연결될 수 있다. 이때, 제1반도체패키지(101)와 패널(90)의 제2반도체패키지(102) 간에는 공간(간격)이 형성된다.
다음으로 도 4b를 참조하면, 패널(90) 상부에 안착된 제1반도체패키지(101)를 커버하도록 몰드접합층(33)을 형성한다. 여기서, 몰드접합층(33)은 패널 단위로 형성되며, 제1반도체패키지(101)와 패널(90)의 제2반도체패키지(102) 간에 형성된 공간에 침투 및 충진되어 제1반도체패키지(101)와 패널(90)의 제2반도체패키지(102)가 일체화되도록 한다.
또 도 4b에 도시한 바와 같이, 몰드접합층(33)은 제1몰드층(31)의 상면을 커버하도록 형성될 수 있으나, 그러나 이에 한정하지는 않으며, 다른 예에서 제1몰드층(31)의 상면이 노출되도록 형성될 수도 있음은 당연하다. 또한, 또 다른 예로서 몰드접합층(33)과 제1몰드층(31)을 연마하여 제1반도체칩(21)이 노출되도록 할 수도 있다.
이와 같이, 패널 단위에서 상위와 하위의 반도체패키지(101,102)가 결합됨으로써, 열변형으로 인한 조립불량 등을 방지할 수 있다. 즉, 종래에는 반도체패키지 적층 및 적층된 반도체패키지를 기판에 실장시킬 경우, 1차, 2차에 거친 리플로우 공정을 수행하였으며, 이로 인해 적층된 각 반도체패키지, 및 반도체패키지와 기판 간에 열변형으로 인한 조립불량 등이 발생할 수 있었다. 상술한 본 발명의 실시 예를 통해, 제1반도체패키지(101)와 패널(90) 단위의 제2반도체패키지(102) 간에 형성된 공간에 침투 및 충진되도록 제1반도체패키지(101)를 몰딩하는 몰드접합층(33)을 형성함으로써, 열변형으로 인한 조립불량을 방지할 수 있다. 또 별도의 언더필(Underfill) 등의 에폭시 물질을 반도체패키지 사이에 개재시키지 않고도, 상위와 하위의 반도체패키지(101,102)가 몰드접합층(33)에 의해 효과적으로 결합될 수 있다. 그러나, 반드시 상술한 패널 단위의 제2반도체패키지(102)를 기반으로 제1 및 제2반도체패키지(101,102)가 결합(접합)되어야 하는 것은 아니다. 즉, 절단 공정을 통해 제2반도체패키지(102)를 개별 패키지로 각각 준비하고, 개별 제2반도체패키지(102)를 일정하게 캐리어기판에 배열 및 고정한 상태에서 상술한 제1반도체패키지(101)를 적층한 후, 몰드접합층(33)을 형성할 수도 있다.
다음으로 도 4c를 참조하면, 도전부(80)의 타면과 전기적으로 연결된 재배선패턴(42) 타측 일부에 외부단자(54)를 형성한다. 이때, 다른 예로서 외부단자(54)가 상술한 도 3f의 공정 이후에 수행될 수도 있다.
다음으로 도 4d를 참조하면, 제1반도체패키지(101)와 제2반도체패키지(102)의 적층물을 절단하여, 개별화된 반도체패키지(100) 단위로 분리시킨다. 이후 반도체패키지(100)는 기판에 실장될 수 있다.
한편, 상술한 실시 예에서는 팬-아웃 구조의 반도체패키지에 몰드접합층(33)이 적용된 형태를 예로 들어 설명하였으나 이에 한정되지는 않는다. 예컨대 적층된 반도체패키지가 본딩 와이어에 전기적으로 연결되는 형태에도 적용될 수 있다. 또, 상술한 실시 예에서는 제1반도체칩(21)의 활성면(21a)과 제2반도체칩(22)의 활성면(22a)이 각각 하측을 향하도록 배치된 상태를 예로 들어 설명하였으나, 도 5에 도시한 바와 같이, 제1반도체칩(21)의 활성면(21a)과 제2반도체칩(22)의 활성면(22a)이 상측을 향하도록 배치될 수도 있다. 이 경우, 제1반도체패키지(101)를 커버하는 몰드접합층(33)은 제1반도체패키지(101)의 제2절연층(43) 상면을 커버하거나 노출시키도록 형성될 수 있다. 또, 몰드접합층(33)은 제1반도체패키지(101)와 제2반도체패키지(102) 사이의 공간에 침투 및 충진될 수 있다. 여기서, 몰드접합층(33)은 제1반도체패키지(101)의 제1몰드층(31)과 제2반도체패키지(102)의 제2절연층(43) 사이에 침투 및 충진된다. 또한, 도시하지는 않았지만, 제1반도체칩(21)의 활성면(21a)과 제2반도체칩(22)의 활성면(22a)이 서로 반대되는 방향으로 배치될 수도 있음은 당연하다.
또, 도 5에서 지지프레임(10)과 도전부(80) 중 하나 이상은 생략 가능하며, 연결단자(52)가 직접 제1반도체패키지(101)의 재배선패턴(42)과 연결되도록 형성될 수도 있다.
또, 제2반도체패키지(102)에 지지프레임(10)이 마련된 상태에서 지지프레임(10)의 관통홀에 외부단자(54)가 형성될 수도 있다. 도 1과 도 5의 지지프레임(10)은 제1반도체패키지(101)와 제2반도체패키지(102) 중 하나 이상에 마련되거나, 모두 생략될 수 있다.
또, 연결단자(52) 및 외부단자(54)가 반드시 상술한 형태의 범프구조로 한정되는 것은 아니다. 예컨대, 적층되는 반도체패키지의 형태에 따라 LGA(Land Grid Array) 타입의 패키지의 경우, 솔더 페이스트 또는 도금 등을 통해 상대적으로 작은 두께로 형성될 수도 있다.
이상에서는 특정의 실시 예에 대하여 도시하고 설명하였다. 그러나, 본 발명은 상기한 실시 예에만 한정되지 않으며, 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 이하의 청구범위에 기재된 발명의 기술적 사상의 요지를 벗어남이 없이 얼마든지 다양하게 변경 실시할 수 있을 것이다.
10: 지지프레임 21,22: 반도체칩
31,32: 몰드층 33: 몰드접합층
41: 제1절연층 42: 재배선패턴
43: 제2절연층 52: 연결단자
54: 외부단자 80: 도전부
100: 반도체패키지
H1: 개구부 H2: 관통구

Claims (14)

  1. 제1반도체칩과, 상기 제1반도체칩을 몰딩하는 제1몰드층을 포함하는 제1반도체패키지;
    상기 제1반도체칩과 전기적으로 연결되는 제2반도체칩과, 상기 제2반도체칩을 몰딩하는 제2몰드층을 포함하는 제2반도체패키지; 및
    상기 제1반도체패키지와 상기 제2반도체패키지 사이의 공간에 충진되어 상기 제1반도체패키지와 상기 제2반도체패키지를 결합시키는 몰드접합층;을 포함하고,
    상기 제1몰드층은 상기 제2몰드층 보다 작은 너비로 마련되고, 상기 몰드접합층은 상기 제1반도체패키지의 측부를 둘러싸도록 마련되는 반도체패키지.
  2. 제1항에 있어서,
    상기 몰드접합층은 상기 제1반도체패키지의 외부면을 둘러싸도록 몰딩하되, 상기 제1반도체패키지와 상기 제2반도체패키지 사이를 전기적으로 연결하는 연결단자 주위를 몰딩하는 반도체패키지.
  3. 제1항에 있어서,
    상기 제1반도체패키지는 일측이 상기 제1반도체칩 일면의 신호패드에 연결되며, 타측이 상기 제1반도체칩 외측 바깥영역으로 연장 형성된 제1재배선패턴층을 더 포함하고,
    상기 제1몰드층은 상기 제1반도체칩의 타면을 몰딩하는 반도체패키지.
  4. 제1항에 있어서,
    상기 제2반도체패키지는 상기 제2반도체칩이 안착되는 개구부가 형성된 지지프레임과, 상기 지지프레임의 관통구에 형성된 도전부와, 일측이 상기 제2반도체칩 일면의 신호패드에 연결되고, 타측이 상기 도전부의 일면에 연결되도록 상기 제2반도체칩 외측 바깥영역으로 연장 형성된 제2재배선패턴층을 더 포함하며,
    상기 제2몰드층은 상기 도전부의 타면이 노출되도록 상기 제2반도체칩의 타면을 몰딩하는 반도체패키지.
  5. 제1항에 있어서,
    상기 제1반도체패키지는 상기 제1반도체칩이 안착되는 개구부가 형성된 지지프레임과, 상기 지지프레임의 관통구에 형성된 도전부와, 일측이 상기 제1반도체칩 일면의 신호패드에 연결되며, 타측이 상기 도전부의 일면에 전기적으로 연결되도록 상기 제1반도체칩 외측 바깥영역으로 연장 형성된 제1재배선패턴층을 더 포함하며,
    상기 제1몰드층은 상기 도전부의 타면이 노출되도록 상기 제1반도체칩의 타면을 몰딩하는 반도체패키지.
  6. 제1항에 있어서,
    상기 제2반도체패키지는 일측이 상기 제2반도체칩 일면의 신호패드에 연결되고, 타측이 상기 제2반도체칩 외측 바깥영역으로 연장된 제2재배선패턴층을 더 포함하고,
    상기 제2몰드층은 상기 제2반도체칩의 타면을 몰딩하는 반도체패키지.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 몰드접합층의 측면과 상기 제2몰드층의 측면은 서로 동일 평면상에 마련되는 반도체패키지.
  8. (a) 제1반도체칩을 몰딩하는 제1몰드층을 형성한 제1반도체패키지를 개별 반도체패키지로 제조하는 단계;
    (b) 상기 제1반도체칩과 전기적으로 연결되는 제2반도체칩을 몰딩하는 제2몰드층을 형성한 제2반도체패키지를 패널 단위로 제조하는 단계;
    (c) 상기 제2반도체패키지 상부에 상기 제1반도체패키지를 적층시키는 단계; 및
    (d) 상기 제1반도체패키지와 상기 제2반도체패키지 사이의 공간에 충진되어 상기 제1반도체패키지와 상기 제2반도체패키지를 결합시키고 인접하는 상기 제1반도체패키지의 사이에 충진되도록 몰딩되는 몰드접합층을 형성하는 단계;를 포함하는 반도체패키지 제조방법.
  9. 제8항에 있어서,
    상기 몰드접합층을 형성하는 단계는 상기 제1반도체패키지의 상면을 덮도록 상기 몰드접합층을 몰딩하는 반도체패키지 제조방법.
  10. 제8항에 있어서,
    상기 몰드접합층을 형성한 후에 상기 인접하는 제1반도체패키지 사이의 상기 몰드접합층과 상기 제2반도체패키지를 절단하여 개별화된 반도체패키지 단위로 분리시키는 단계를 더 포함하는 반도체패키지 제조방법.
  11. 제10항에 있어서,
    상기 제1반도체패키지를 개별 반도체패키지로 제조하는 단계는,
    상기 제1반도체칩의 일면을 몰딩하는 상기 제1몰드층을 형성하는 단계와,
    일측이 상기 제1반도체칩 타면의 신호패드에 연결되며, 타측이 상기 제1반도체칩 외측 바깥영역으로 연장 형성된 제1재배선패턴층을 형성하는 단계를 포함하는 반도체패키지 제조방법.
  12. 제11항에 있어서,
    상기 재배선패턴층의 타측 일부에 연결단자를 형성하는 단계와,
    상기 제1반도체칩을 반도체패키지 단위로 절단하는 단계를 더 포함하는 반도체패키지 제조방법.
  13. 제10항에 있어서,
    상기 제2반도체패키지를 패널 단위로 제조하는 단계는,
    지지프레임의 개구부에 상기 제2반도체칩을 안착시키는 단계와,
    상기 지지프레임의 관통구에 도전부를 형성하는 단계와,
    상기 도전부의 일면이 노출되도록 상기 제2반도체칩의 일면을 몰딩하는 상기 제2몰드층을 형성하는 단계와,
    일측이 상기 제2반도체칩 타면의 신호패드에 연결되고, 타측이 상기 도전부의 타면에 연결되도록 상기 제2반도체칩 외측 바깥영역으로 제2재배선패턴층을 연장 형성하는 단계를 포함하는 반도체패키지 제조방법.
  14. 제13항에 있어서,
    상기 (b) 단계 이후, 상기 제2재배선패턴층의 타측 일부에 외부단자를 형성하는 단계와,
    상기 제1반도체패키지와 상기 제2반도체패키지의 적층물을 절단하여, 개별화된 반도체패키지 단위로 분리시키는 단계를 더 포함하는 반도체패키지 제조방법.
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