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JP2010199286A - 半導体装置 - Google Patents

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JP2010199286A
JP2010199286A JP2009042309A JP2009042309A JP2010199286A JP 2010199286 A JP2010199286 A JP 2010199286A JP 2009042309 A JP2009042309 A JP 2009042309A JP 2009042309 A JP2009042309 A JP 2009042309A JP 2010199286 A JP2010199286 A JP 2010199286A
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JP
Japan
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semiconductor chip
chip
semiconductor
wiring board
conductor
Prior art date
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JP2009042309A
Other languages
English (en)
Inventor
Toshihiko Usami
俊彦 宇佐見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US12/693,921 priority patent/US8198718B2/en
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Priority to US13/462,499 priority patent/US9087710B2/en
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Abstract

【課題】高周波用チップとメモリチップ等とを同一パッケージ内に混載し、高周波ノイズによる影響及び電源変動ノイズによる影響を抑制した半導体装置を提供する。
【解決手段】配線基板２と、前記配線基板２に搭載された第１の半導体チップ６と、前記第１の半導体チップ６に積層された第２の半導体チップ９と、前記第１の半導体チップ６と前記第２の半導体チップ９との間に挿入された導体コートチップ２１と、前記第２の半導体チップ９と、前記導体コートチップ２１とを電気的に接続するワイヤ２３ｃと、を備えることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置に関する。
近年、ＩＴ化やモバイル機器の普及に伴い、半導体装置の高密度実装化の要望が強まり、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型半導体装置の小型化や複数の半導体チップを積層するＭＣＰ（マルチチップパッケージ）化が進んでいる。
図４は、このようなＢＧＡ型半導体装置の一例を示すものである。
図４に示すように、ＢＧＡ型半導体装置１は、一面２ａに複数の接続パッド３ａ、３ｂ、３ｃを有し、他面２ｂに各接続パッド３ａ、３ｂ、３ｃと電気的に接続された複数のランド４とを有する配線基板２と、配線基板２の一面２ａに搭載された第１の半導体チップ６と、第１の半導体チップ６に積層されたスペーサ７と、スペーサ７に積層された第３の半導体チップ８と、第３の半導体チップ８に積層された第２の半導体チップ９と、ワイヤ１１ａ、１１ｂ、１１ｃと、少なくとも半導体チップ６、８、９とワイヤ１１ａ、１１ｂ、１１ｃとを覆う絶縁性樹脂からなる封止体１２と、ランド４に設けられた半田ボール等の外部端子５とから構成されてきた。
配線基板２は、平面視略矩形で、例えば０．２５ｍｍ厚のガラスエポキシ基板であり、ガラスエポキシ基材の両面に所定の図示略の配線が形成されている。また、この配線は、複数の図示略の開口部が設けられた絶縁膜であるソルダーレジスト１４によって覆われている。
配線基板２の一面２ａに設けられた配線で、ソルダーレジスト１４の開口部から露出された部位には、複数の接続パッド３ａ、３ｂ、３ｃが形成されている。
また、配線基板２の他面２ｂ上に設けられた配線で、ソルダーレジスト１４の開口部から露出された部位には、複数のランド４が形成されている。ランド４は、例えばＣｕ素材とＮｉやＡｕメッキから構成されている。
接続パッド３ａ、３ｂ、３ｃとこれに対応するランド４とは、配線基板２の内部配線１５や貫通ビア等によりそれぞれ電気的に接続されている。
なお、複数のランド４は、配線基板２の他面２ｂ上に所定の間隔、例えば１ｍｍ間隔で格子状に配置されている。
また、配線基板２の一面２ａの略中央部位の上方には、第１の半導体チップ６が絶縁性の接着剤或いはＤＡＦ（Ｄｉｅ Ａｔｔａｃｈｅｄ Ｆｉｌｍ）等の固定部材１３を介して接着固定されている。
第１の半導体チップ６は、平面視略矩形の板状で、一面６ａに所望の回路、例えば論理回路や記憶回路が形成されている。
第１の半導体チップ６の一面６ａの周辺近傍位置には、複数の第１の電極パッド１０ａが形成されている。また、第１の電極パッド１０ａを除く第１の半導体チップ６の一面６ａには、図示略のパッシベーション膜が形成されており、回路形成面を保護している。
第１の半導体チップ６の第１の電極パッド１０ａは、それぞれ対応する配線基板２の接続パッド３ａと、導電性のワイヤ１１ａにより結線されることで電気的に接続されている。ワイヤ１１ａには、例えばＡｕ、Ｃｕ等が用いられている。
このようにして、ワイヤ１１ａ、接続パッド３ａ及び内部配線１５を介して第１の半導体チップ６とランド４とが電気的に接続されている。
また、第１の半導体チップ６には、絶縁性の固定部材１３を介してスペーサ７が積層されており、スペーサ７には、絶縁性の固定部材１３を介して第３の半導体チップ８が積層されている。
第３の半導体チップ８の一面８ａの周辺近傍位置には、複数の第３の電極パッド１０ｃが形成されている。また、第３の電極パッド１０ｃを除く第３の半導体チップ８の一面８ａには、図示略のパッシベーション膜が形成されており、回路形成面を保護している。
第３の半導体チップ８の第３の電極パッド１０ｃは、それぞれ対応する配線基板２の接続パッド３ｃと、導電性のワイヤ１１ｃにより結線されることで電気的に接続されている。
また、第３の半導体チップ８には、絶縁性の固定部材１３を介して第２の半導体チップ９が積層されている。
第２の半導体チップ９の一面９ａの周辺近傍位置には、複数の第２の電極パッド１０ｂが形成されている。また、第２の電極パッド１０ｂを除く第２の半導体チップ９の一面９ａには、図示略のパッシベーション膜が形成されており、回路形成面を保護している。
第２の半導体チップ９の第２の電極パッド１０ｂは、それぞれ対応する配線基板２の接続パッド３ｂと、導電性のワイヤ１１ｂにより結線されることで電気的に接続されている。
配線基板２の一面２ａには、半導体チップ６、８、９及びワイヤ１１ａ、１１ｂ、１１ｃを覆うように、略全面に封止体１２が形成されている。封止体１２には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられており、その厚さは、例えば４００μｍ程度に構成される。
また、配線基板２の他面２ｂに設けられた複数のランド４上には、それぞれバンプである半田ボールが外部端子５として所定の間隔で略格子状に搭載されている。
特開２００７−２２７４１４号公報 特開２００４−１１１６５６号公報
ところで、ＢＧＡ型半導体装置のマルチパッケージ化が進む中で、高周波（ＲＦ）用チップをメモリチップやロジック用チップと同一パッケージに混載する要求が出てきている。
高周波用チップは、他の種類の半導体チップと比べて高周波ノイズをチップ外に発生し易く、また、高周波用チップ自身は、チップ外部からの高周波ノイズや電源変動ノイズの影響を受けて誤動作し易い傾向にある。
また、メモリチップは、書込み動作時に大電流を消費するために電源変動ノイズが発生し易い。図３は、メモリチップの電源及びグラウンドの電圧変動説明図である。
図３に示すように、メモリチップ内部の電源やグラウンドの電位は実動作時には各配線位置により安定しておらず、メモリ書込みや出力スイッチング動作などのときに大きな電流が流れると、電圧変動が発生する。
電圧変動を平坦化し、誤動作を抑制するためには電源やグラウンドのインピーダンスを下げることが有効であり、一般には、電源やグラウンドの配線幅を広くして容量を増やしたり、複数の配線経路にして距離を短縮し抵抗Ｒを減らしたり、電源ノイズ抑制用のデッカリングコンデンサを挿入するなどの対策を採るが、高密度実装化された半導体装置では、これらの対策が採れない。
よって、高周波用チップとメモリチップ等とを同一パッケージ内に混載するためには、高周波ノイズによる影響を抑制するために、チップ間距離の拡大やシールド、基板配線の設計・試作など、特性不良を生じさせないための種々の施策をする必要があり、また、電源変動ノイズを抑制するためにインピーダンスを下げるための施策をする必要があるが、有効適切なものが提供されてこなかった。
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置は、配線基板と、前記配線基板に搭載された第１の半導体チップと、前記第１の半導体チップに積層された第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップとの間に挿入された導体コートチップと、前記第２の半導体チップと、前記導体コートチップとを電気的に接続するワイヤと、を備えることを特徴とする。
本発明では、第１の半導体チップと、第２の半導体チップとの間に導体コートチップが挿入されており、該導体コートチップが高周波ノイズを遮断するシールドとして機能する。その結果、第１の半導体チップと第２の半導体チップとから発生する高周波ノイズが相互に影響し合うことを抑制することができる。
また、電圧変動源となる第２の半導体チップに近い位置に導体コートチップが配置され、該導体コートチップと第２の半導体チップとがワイヤによって電気的に接続されることで、電圧変動抑制手段として機能する。これにより、インピーダンスを下げることができ、電圧変動ノイズを抑制することができる。
図１は、本発明の実施形態である半導体装置を示す断面図である。 図２は、本発明の導体コートチップを示す斜視図である。 図３は、メモリチップの電源及びグラウンドの電圧変動を示す図である。 図４は、従来のＢＧＡ型半導体装置の断面図である。
以下、本発明の実施形態である半導体装置について、図面を参照して説明する。
図１は、本発明の実施形態である半導体装置を示す断面図であり、図２は、導体コートチップを示す斜視図である。
図１に示すように、半導体装置１Ａは、一面２ａに複数の接続パッド２４ａ、２４ｂ、２４ｃ、２４ｄを有し、他面２ｂに接続パッド２４ａ、２４ｂ、２４ｄと電気的に接続された複数のランド４とを有する配線基板２と、配線基板２の一面２ａに搭載された第１の半導体チップ６と、第１の半導体チップ６に積層されたスペーサ７と、スペーサ７に積層された導体コートチップ２１と、導体コートチップ２１に積層された第３の半導体チップ８と、第３の半導体チップ８に積層された第２の半導体チップ９と、ワイヤ２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅと、少なくとも半導体チップ６、８、９と導体コートチップ２１とワイヤ２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅとを覆う絶縁性樹脂からなる封止体１２と、ランド４に設けられた半田ボール等の外部端子５とから構成されてきた。
なお、後述するように接続パッド２４ｃとランド４とは電気的に接続されていない。
配線基板２は、平面視略矩形で、例えば０．２５ｍｍ厚のガラスエポキシ基板であり、ガラスエポキシ基材の両面２ａ、２ｂに所定の図示略の配線が形成されている。また、この配線は、複数の図示略の開口部が設けられた絶縁膜であるソルダーレジスト１４によって覆われている。
配線基板２の一面２ａに設けられた配線で、ソルダーレジスト１４の開口部から露出された部位には、複数の接続パッド２４ａ、２４ｂ、２４ｃ、２４ｄが形成されている。
また、配線基板２の他面２ｂ上に設けられた配線で、ソルダーレジスト１４の開口部から露出された部位には、複数のランド４が形成されている。ランド４は、例えばＣｕ素材とＮｉやＡｕメッキから構成されている。
接続パッド２４ａ、２４ｂ、２４ｄとこれに対応するランド４とは、配線基板２の内部配線１５ａや貫通ビア等によりそれぞれ電気的に接続されている。
また、接続パッド２４ｃ同士は、配線基板２の内部配線１５ｂにより電気的に接続されている。
なお、複数のランド４は、配線基板２の他面２ｂ上に所定の間隔、例えば１ｍｍ間隔で格子状に配置されている。
また、配線基板２の一面２ａの略中央部位の上方には、第１の半導体チップ６が絶縁性の接着剤或いはＤＡＦ（Ｄｉｅ Ａｔｔａｃｈｅｄ Ｆｉｌｍ）等の固定部材１３を介して接着固定されている。
第１の半導体チップ６は、平面視略矩形の板状で、一面６ａに所望の回路、例えば論理回路や記憶回路が形成されている。
第１の半導体チップ６の一面６ａの周辺近傍位置には、複数の第１の電極パッド２２ａが形成されている。また、第１の電極パッド２２ａを除く半導体チップ６の一面６ａには、図示略のパッシベーション膜が形成されており、回路形成面を保護している。
第１の半導体チップ６の第１の電極パッド２２ａは、それぞれ対応する配線基板２の第１の接続パッド２４ａと、導電性の第１のワイヤ２３ａにより結線されることで電気的に接続されている。第１のワイヤ２３ａには、例えばＡｕ、Ｃｕ等が用いられている。
このようにして、第１のワイヤ２３ａ、第１の接続パッド２４ａ及び内部配線１５ａを介して第１の半導体チップ６とランド４とが電気的に接続されている。なお、本実施形態では、第１の半導体チップ６には、高周波用チップを用いる。
また、第１の半導体チップ６には、絶縁性の固定部材１３を介してスペーサ７が積層されており、スペーサ７には、絶縁性の固定部材１３を介して導体コートチップ２１が積層されている。
導体コートチップ２１は、後述する第２の半導体チップ９と対向する側から見たときに、第１の半導体チップ６、第２の半導体チップ９及び第３の半導体チップ８よりも面積が大きくなるように構成されている。
また、第２の半導体チップ９と対向する側から見たときに、第１の半導体チップ６は、導体コートチップ２１によって隠され、第２の半導体チップ９及び第３の半導体チップ８は、導体コートチップ２１の外側にはみ出さないように構成されている。
このように構成することで、導体コートチップ２１がシールドとして機能し、第１の半導体チップ６と他の半導体チップ８、９との間の直線的な強い高周波ノイズや電磁ノイズを遮断することができる。
導体コートチップ２１は、図２に示すように、主にシリコンチップ２６から構成されており、一面２１ａがＡｌ等の導体２５によってコーティングされた構成をしている。
また、導体コートチップ２１の一面２１ａの周辺近傍位置には、複数の第４の電極パッド２２ｄが形成されており、第４の電極パッド２２ｄには、第３のワイヤ２３ｃと第４のワイヤ２３ｄがそれぞれ複数接続されている。
導体コートチップ２１には、絶縁性の固定部材１３を介して第３の半導体チップ８が積層されている。
第３の半導体チップ８の一面８ａの周辺近傍位置には、複数の第５の電極パッド２２ｅが形成されている。また、第５の電極パッド２２ｅを除く半導体チップ８の一面８ａには、図示略のパッシベーション膜が形成されており、回路形成面を保護している。
第３の半導体チップ８の第５の電極パッド２２ｅは、それぞれ対応する配線基板２の第４の接続パッド２４ｄと、導電性の第５のワイヤ２３ｅにより結線されることで電気的に接続されている。
このようにして、第５のワイヤ２３ｅ、第４の接続パッド２４ｄ及び内部配線１５ａを介して第３の半導体チップ８とランド４とが電気的に接続されている。なお、本実施形態では、第３の半導体チップ８には、ＤＲＡＭメモリチップを用いる。
また、第３の半導体チップ８には、絶縁性の固定部材１３を介して第２の半導体チップ９が積層されている。
第２の半導体チップ９の一面９ａの周辺近傍位置には、複数の第２の電極パッド２２ｂ及び複数の第３の電極パッド２２ｃが形成されている。また、各電極パッド２２ｂ、２２ｃを除く半導体チップ９の一面９ａには、図示略のパッシベーション膜が形成されており、回路形成面を保護している。
第２の半導体チップ９の第２の電極パッド２２ｂは、それぞれ対応する配線基板２の第２の接続パッド２４ｂと、導電性の第２のワイヤ２３ｂにより結線されることで電気的に接続されている。
このようにして、第２のワイヤ２３ｂ、第２の接続パッド２４ｂ及び内部配線１５ａを介して第２の半導体チップ９とランド４とが電気的に接続されている。なお、本実施形態では、第２の半導体チップ９には、ロジックチップを用いる。
また、第２の半導体チップ９の第３の電極パッド２２ｃは、それぞれ対応する導体コートチップ２１の第４の電極パッド２２ｄと複数の第３のワイヤ２３ｃによって接続されている。また、導体コート２１の第４の電極パッド２２ｄと配線基板２の第３の接続パッド２４ｃとは、複数の第４のワイヤ２３ｄによって電気的に接続されている。
このように、導体コートチップ２１と、電圧変動源である第２の半導体チップ９と、グラウンドである配線基板２とを複数の短いワイヤ２３ｃ、２３ｄによって接続することで、インピーダンスを低下させることができる。また、導体コートチップ２１の一面２１ａを導体２５によってコーティングするので、導体コートチップ２１の電気容量が増し、インピーダンスが低下する。これにより、電圧変動ノイズを抑制することができる。
配線基板２の一面２ｂには、各半導体チップ６、８、９と導体コートチップ２１とワイヤ２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅとを覆うように、略全面に封止体１２が形成されている。封止体１２には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられており、その厚さは、例えば４００μｍ程度に構成される。
また、配線基板２の他面２ｂに設けられた複数のランド４上には、それぞれバンプである半田ボールが外部端子５として所定の間隔で略格子状に搭載されている。
本実施形態では、高周波用チップである第１の半導体チップ６と、第２の半導体チップ９及び第３の半導体チップ８との間に導体コートチップ２１が設けられている。
これにより、導体コートチップ２１がシールドとして機能するので、高周波用チップである第１の半導体チップ６と他の半導体チップ８、９との間の直線的な強い高周波ノイズや電磁ノイズを遮断することができる。その結果、第１の半導体チップ６から発生する高周波ノイズと、他の半導体チップ８、９とから発生する高周波ノイズとが相互に影響し合うことを抑制することができる。
また、本実施形態では、導体コートチップ２１が各半導体チップ６、８、９よりも面積が大きく構成されている。これにより、導体コートチップ２１のシールドとしての機能がより増し、第１の半導体チップ６から発生する高周波ノイズと、他の半導体チップ８、９とから発生する高周波ノイズとが直線的に相互に影響し合うことを、より抑制することができる。
また、本実施形態では、電圧変動源となるメモリチップである第２の半導体チップ９に近い位置に導体コートチップ２１が配置され、導体コートチップ２１と第２の半導体チップ９とがワイヤ２３ｃによって電気的に接続されることで、電圧変動抑制手段として機能する。これにより、インピーダンスを下げることができ、電圧変動ノイズを抑制することができる。
また、導体コートチップ２１と第２の半導体チップ９とが、複数のワイヤ２３ｃによって電気的に接続されている。これにより、インピーダンスをより下げることができ、電圧変動ノイズをより抑制することができる。また、導体コートチップ２１と配線基板２とが複数のワイヤ２３ｄによって接続されているので、よりインピーダンスを下げることができ、電圧変動ノイズをより抑制することができる。
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、本実施形態では、半導体チップを３つ搭載したが、更に半導体チップを搭載しても構わず、スペーサも更に複数搭載しても構わない。
本発明は、半導体装置に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
１、１Ａ・・・半導体装置、２・・・配線基板、２ａ・・・配線基板の一面、２ｂ・・・配線基板の他面、４・・・ランド、６・・・第１の半導体チップ、９・・・第２の半導体チップ、１２・・・封止体、２１・・・導体コートチップ、２２ａ、２２ｂ、２２ｃ、２２ｄ・・・電極パッド、２３ａ、２３ｂ、２３ｃ、２３ｄ・・・ワイヤ、２４ａ、２４ｂ、２４ｃ・・・接続パッド

Claims (8)

  1. 配線基板と、
    前記配線基板に搭載された第１の半導体チップと、
    前記第１の半導体チップに積層された第２の半導体チップと、
    前記第１の半導体チップと前記第２の半導体チップとの間に挿入された導体コートチップと、
    前記第２の半導体チップと、前記導体コートチップとを電気的に接続するワイヤと、を備えることを特徴とする半導体装置。
  2. 前記第２の半導体チップと、前記導体コートチップとが、複数のワイヤによって電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の半導体チップと対向する側から見たときに、前記導体コートチップの面積が、前記第１の半導体チップの面積及び前記第２の半導体チップの面積よりも大きいことを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 一面に第１の接続パッドと、第２の接続パッドと、第３の接続パッドとを有し、他面に前記各接続パッドと電気的に接続された複数のランドを有する配線基板と、
    前記配線基板の一面に搭載された第１の半導体チップと、
    前記第１の半導体チップに設けられた第１の電極パッドと、
    前記第１の電極パッドと前記第１の接続パッドとを電気的に接続する第１のワイヤと、
    前記第１の半導体チップに積層された第２の半導体チップと、
    前記第２の半導体チップに設けられた第２の電極パッド及び第３の電極パッドと、
    前記第２の電極パッドと前記第２の接続パッドとを電気的に接続する第２のワイヤと、
    前記第１の半導体チップと前記第２の半導体チップとの間に挿入された導体コートチップと、
    前記導体コートチップに設けられた第４の電極パッドと、
    前記第３の電極パッドと前記第４の電極パッドとを電気的に接続する第３のワイヤと、
    前記第４の電極パッドと前記第３の接続パッドとを電気的に接続する第４のワイヤと、
    少なくとも前記第１の半導体チップと、第２の半導体チップと、前記導体コートチップと、前記配線基板の一面とを覆う絶縁性樹脂からなる封止体と、を備えることを特徴とする半導体装置。
  5. 前記第３の電極パッドと前記第４の電極パッドとが、複数の第３のワイヤによって電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第２の半導体チップと対向する側から見たときに、前記導体コートチップの面積が、前記第１の半導体チップの面積及び前記第２の半導体チップの面積よりも大きいことを特徴とする請求項４又は請求項５に記載の半導体装置。
  7. 前記第１の半導体チップが、高周波用チップであり、前記第２の半導体チップがメモリチップであることを特徴とする請求項１ないし請求項６の何れか１項に記載の半導体装置。
  8. 前記配線基板に前記第１の半導体チップ及び前記第２の半導体チップの他に半導体チップが積層されていることを特徴とする請求項１ないし請求項７の何れか１項に記載の半導体装置。
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