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JP2023015234A - 半導体装置及びチューナ装置 - Google Patents

半導体装置及びチューナ装置 Download PDF

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Abstract

【課題】複数の半導体チップを、スペーサを挟んで縦型に配置する際、半導体チップから発生する電磁界放射の影響が抑えられた半導体装置を提供する。【解決手段】基板２上に固定され、テレビジョン放送受信用のチューナ部を構成する第１の半導体チップ３ａと、第１の半導体チップ上に積層されたスペーサ５と、スペーサの上面に形成された金属製の薄膜からなるシールド層７と、シールド層の上に積層され、テレビジョン放送受信用のチューナ部を構成する第２の半導体チップ３ｂを備えた半導体装置３０であって、第１の半導体チップ及び第２の半導体チップの夫々がＬＣ共振器のインダクタを同一の位置に有し、シールド層の領域の面積が第１の半導体チップの面積及び第２の半導体チップの面積よりも小であり、且つ、第１の半導体チップのＬＣ共振器のインダクタ直上からスペーサの配置による電磁界放射の広がり分に対応する領域を覆う。【選択図】図２

Description

本技術は、例えばテレビジョン放送を受信するチューナに適用できる半導体装置及びチューナ装置に関する。
複数の半導体チップを１つのパッケージに実装する半導体装置の場合、複数の半導体チップを横に並べて配置した構成が採用される。かかる従来の半導体装置では、半導体装置の面積が大きくなるという問題がある。また、複数の半導体チップを縦に重ねて配置した半導体装置では、上下の半導体チップが近接配置されていることに伴う、半導体チップ間の電磁界干渉により影響されて半導体チップの特性劣化を招くという問題があった。
例えばテレビジョン放送（地上波放送、衛星放送、ケーブルテレビ等）の受信のために使用されるチューナ装置の場合、ＰＬＬ回路がＬＣ共振型発振回路によって構成される。例えばダイバーシティ受信のために、二つのチューナ部が使用される。縦に重ねられた二つの半導体チップのそれぞれによってチューナ部を構成する場合、各半導体チップ上でＬＣ共振型発振回路のコイルの形成されている位置が同一位置となる。したがって、一方の発振器のコイルから発生した磁束が他方のコイルに対して交差し、他方の発振器の発振周波数が揺らぐ問題が生じる。
また、下記特許文献１には、半導体積層パッケージにおける撓み回避の技術として、半導体チップの間に面積の異なる２層以上のスペーサを挟む技術が提案されている。
特開２００５－２４３７５４号公報
特許文献１に記載の技術は、撓みの防止とボイドの抑制に主眼が置かれており、上述したような上下の半導体チップの電磁的結合の抑制を行うものではない。引用文献１は、例えば、金属膜厚が薄い場合やノイズ源の周波数が低い場合は、ノイズの金属膜内での十分な吸収損が得られずに、十分なノイズ抑制効果を得られない場合がある。また、金属膜はアースに電気的に接地されておらず、シールド効果としては限定的なものとなる。
したがって、本技術の目的は、半導体チップを縦に重ねて配置した半導体装置において、互いの電磁界干渉の影響を受けないようにした半導体装置及びチューナ装置を提供することにある。
本技術は、基板上に固定され、テレビジョン放送受信用チューナを構成する第１の半導体チップと、第１の半導体チップ上に積層されたスペーサと、スペーサの上面に形成された金属製の薄膜からなるシールド層と、シールド層の上に積層され、テレビジョン放送受信用チューナを構成する第２の半導体チップを備えた半導体装置であって、
第１の半導体チップ及び第２の半導体チップのそれぞれがＬＣ共振器のインダクタを同一の位置に有し、
シールド層の領域の面積が第１の半導体チップの面積及び第２の半導体チップの面積よりも小であり、且つ第１の半導体チップのＬＣ共振器のインダクタ直上からスペーサの配置による電磁界放射の広がり分に対応する領域を覆うものとされた半導体装置である。
また、本技術は、基板上に固定された第１の半導体チップからなる第１のチューナ部と、第１の半導体チップ上に積層されたスペーサと、スペーサの上面に形成された金属製の薄膜からなるシールド層と、シールド層の上に積層された第２の半導体チップからなる第２のチューナ部を備えたチューナ装置であって、
第１のチューナ部及び第２のチューナ部のそれぞれがＬＣ共振器のインダクタを同一の位置に有し、
シールド層の領域の面積が第１の半導体チップの面積及び第２の半導体チップの面積よりも小であり、且つ第１の半導体チップのＬＣ共振器のインダクタ直上からスペーサの配置による電磁界放射の広がり分に対応する領域を覆うものとされたチューナ装置である。
少なくとも一つの実施形態によれば、簡易な構造でありながら、上下の半導体チップ同士の電磁界干渉を軽減することが可能になり、２つ以上の半導体チップを重ねた小型の半導体装置を提供することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本技術中に記載されたいずれかの効果又はそれらと異質な効果であっても良い。また、以下の説明における例示された効果により本技術の内容が限定して解釈されるものではない。
図１は、本技術を適用できる半導体装置の一例の断面図である。 図２は、本技術の一実施の形態の断面図である。
以下に説明する実施の形態は、本技術の好適な具体例であり、技術的に好ましい種々の限定が付されている。しかしながら、本技術の範囲は、以下の説明において、特に本技術を限定する旨の記載がない限り、これらの実施の形態に限定されないものとする。
なお、本技術の説明は、下記の順序にしたがってなされる。
＜１．問題点の説明＞
＜２．本技術を適用できる半導体装置＞
＜３．本技術の一実施の形態＞
＜４．応用例＞
＜５．変形例＞
＜１．問題点の説明＞
本技術の説明に先立って従来の半導体装置の問題点について説明する。従来の半導体装置は、共通の基板上に同一構成の二つの半導体チップを配置したものである。各半導体チップには、発振器、増幅器、メモリ、ロジックなど様々な回路（集積回路ＩＣ）が含まれている。縦型の配置と異なり、平面的に二つの半導体チップを配置する構成は、半導体装置の形状（面積）が大きくなる問題がある。
また、従来の半導体装置として、二つの半導体チップを縦方向に重ねて配置するものが知られている。一方の半導体チップが基板に配置され、この半導体チップの上に接着剤によってスペーサが接着される。スペーサの上に他方の半導体チップが接着剤によって接着される。一方の半導体チップと基板の間がワイヤによって接続され、他方の半導体チップと基板の間がワイヤによって接続される。
半導体チップに含まれる回路が生じる磁界放射による相互干渉について説明する。一方の半導体チップに含まれるＬＣ共振型発振器のインダクタの位置と、他方の半導体チップに含まれるＬＣ共振型発振器のインダクタの位置がほぼ同一である。一方の半導体チップのインダクタに交流電流が流れ、交流電流により磁束が生じる。この磁束が他方の半導体チップのインダクタを通過することで交流電流が生じ、他方の半導体チップの発振器の動作に悪影響を与える場合がある。本技術は、かかる問題点を解決するものである。
＜２．本技術を適用できる半導体装置＞
図１は、本技術を適用できる半導体装置１０の断面図である。基板２上に半導体チップ３ａが接着剤又は銀ペースト等で固定されている。この半導体チップ３ａには、発振器、増幅器、メモリ、ロジックなど様々な回路が含まれ、例えば、テレビジョン受信装置のチューナ部が構成される。半導体チップ３ｂも同様である。なお、半導体チップ３ａ及び３ｂのそれぞれは、複数のＩＣやチップ部品からなる構成に限らず、１個のチップ上にこれらの機能を取り込んだ構成（ＳｏＣ(System on a Chip)）も可能である。
半導体チップ３ａの上面にはスペーサ５が接着剤４ａを介して固定されている。スペーサ５は、例えばシリコンウェハをダイシングしたチップにより構成される。スペーサ５を設ける第１の目的は、基板２のワイヤ６ａを半導体チップ３ａに接続するための空間を確保することである。そのため、スペーサ５の面積は半導体チップ３ａよりも小さく設計されている。
スペーサ５が設置される第２の目的は例えば、半導体チップ３ａが発振器や増幅器などのアナログ回路や高速ロジック回路を持ち、且つ、半導体チップ３ｂに比較的低抵抗な基材が使用された際に、半導体チップ３ａの回路（例えばＬＣ回路）の動作に影響を与えないように絶縁性を確保することである。そのため、スペーサ５は、半導体チップ３ａの基材よりも十分に高抵抗であることと、十分な厚みが必要である。第１の実施形態ではスペーサ５として、抵抗率が１００Ω・ｃｍで厚さが２００μｍのシリコンチップを使用した。また、上述のシリコンと同様に抵抗率が＞１０１４Ω・ｃｍの窒化珪素（Ｓｉ３Ｎ４）、抵抗率が１０５Ω ・ｃｍの炭化珪素（ＳｉＣ） 、抵抗率が＞１０１４Ω・ｃｍのアルミナ（Ａｌ２Ｏ３）、抵抗率が＞１０１３Ω・ｃｍのジルコニア（ＺｒＯ２）および抵抗率が＞１０１４Ω・ｃｍのチッ化ア ルミニウム（ＡｌＮ）もスペーサ に適用できる。
スペーサ５の上面には、シールド層７が形成されている。シールド層７の上面には半導体チップ３ｂが接着剤４ｂにより固定される。シールド層７は、半導体チップ３ａのインダクタにより生じた磁束を遮断することを目的としている。接着剤４ａ及び４ｂも、スペーサ５と同様に、絶縁性の材料で構成される必要がある。例えば、接着剤４ａ及び４ｂは両面が粘着性のある薄いテープであっても良い。具体的には接着剤４ａ及び４ｂは、エポキシ系接着剤を使用した。上述の接着剤と同様にシリコン系接着剤、フェノール系接着剤及びシアノアクリル系も適用できる。
一例として、シールド層７は、スペーサ５の上にアルミニウムをスパッタリングすることによって作製したアルミニウム薄膜である。アルミニウムと同程度に高い導電率が得られる金属であれば同様の効果が得られる。シールド層７は、必ずしも接地されている必要は無い。周辺の誘電材料（本実施例ではスペーサ５のシリコン）とシールド材（本実施例ではアルミニウムのシールド層７）のインピーダンスの違いによる電磁界の反射損の他に、特に防ぎたい電磁界の周波数が数ＧＨｚという高周波帯である場合には、シールド層７の厚みが数μｍ程度であっても、シールド層７内での吸収損が期待できる。さらに、スペーサ５の上に銅 （Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）および銀（Ａｇ）をそれぞれスパッタリングすることによって金属薄膜を作製することができる。また、上述の金属材料を真空蒸着法で形成することで薄膜を作製し同様な効果が得られる。
磁界を遮る形で挿入されたシールド層７には、逆向きの磁界を生じさせる渦電流が流れ、吸収損が生じることが知られている。この電磁波の吸収によって電磁波エネルギーを滅衰させることができる。電磁波を減衰させることにより、電子機器、電子デバイスへの影響が回避される。この吸収損は、次式で表される。
２０ｌｏｇ｛ｅ＾ｔ／δ｝［ｄＢ］
ここで、δは表皮深さであり、シールド層７の材質と電磁界の周波数で決まり、次式で表される。
δ＝√（π×周波数×導電率×透磁率）〔ｍ〕
ｔはシールド層７の厚さである。
シールド層７としてアルミニウムを用いた例では、電磁界の周波数が１ＧＨｚにおける表皮深さδは、２．６μｍである。さらに、（シールド層の厚さｔ＝２．６μｍ）としたとき、吸収損の計算値は８．７ｄＢとなる。
例えば、半導体チップ３ａ及び３ｂが共にテレビジョン放送受信用のチューナ部である場合には、テレビジョンの周波数という類似の周波数の信号を２つの半導体チップ３ａ及び３ｂで受けることがあるため、類似の周波数を持つ電磁界が半導体チップ３ａから放射される。
半導体チップ３ａ及び３ｂの中には、それぞれＰＬＬ（Phase Locked Loop）回路（位相同期回路）があり、外部の電磁界に敏感なコイルなどが含まれている。この場合、反射損と吸収損を合わせて５０ｄＢ程度となるようにスペーサ５やシールド層７などを設計することが好適である。設計するシールド層７の厚さを、上述した吸収損の計算値（８．７ｄＢ）に用いたシールドの厚さｔ（２．６μｍ）よりも大きくすれば、半導体チップ３ａのインダクタから放射される電磁界をより吸収できる。銅（Ｃｕ）、ニッケル（Ｎｉ）および銀（Ａｇ）においてもアルミニウムと同様の効果が得られる。
上述した半導体装置１０は、半導体チップ３ａに設けられているインダクタから発生した磁束が半導体チップ３ｂに設けられているインダクタを通過することを抑圧することができ、半導体チップ３ｂの発振器の動作に悪影響が与えられることを防止することができる。
＜３．本技術の一実施の形態＞
図２は、本技術の一実施の形態による半導体装置３０を示す断面図である。一実施の形態は、スペーサ５の上面に形成するシールド層７の領域を限定したものである。シールド層として、広範な面積のアルミニウム層を形成する場合に、アルミスライドと呼ばれるアルミニウム層の割れが生じる場合がある。そこで、アルミニウム層のアルミスライドを回避するため、シールド層７のシールド領域を最小化するようになされることで半導体チップのインダクタから放射される電磁界を減衰させる効果が得られる。
具体的には、シールド層７は、半導体チップ３ａ、３ｂの妨害源回路（例えばＬＣ共振型発振器）を覆うことができる領域（面積及び位置）に限定して形成されている。放射ノイズが等方的に拡散するので、シールド層７の被覆範囲としては、妨害源回路の直上からスペーサの厚さ分を足した範囲を覆う必要がある。シールド層７の被覆範囲以外の構成については、基本的に上述した半導体装置１０と同様の構成にすることで半導体チップのインダクタから放射される電磁界を減衰させる効果が得られる。
なお、下側の半導体チップ３ａをフリップチップ実装とし、基板２及び半導体チップ３ａ間のワイヤ接続を省略するようにしてもよい。
＜４．応用例＞
上述した本技術による半導体装置は、例えば地上デジタル放送又はデジタル衛星放送を受信する受信装置のチューナ部に適用することができる。チューナ部の構成として、フェージングに対する有効な対策の一つであるダイバーシティ受信技術がある。通信での電波は建物や樹木、地形の起伏など障害物や反射物の影響を受けて反射や回折、散乱を起こす。その結果、さまざまな経路を通った多数の電波が互いに干渉し合って、電波の強さが激しく変化する。これをフェージングと呼ぶ。ダイバーシティ技術（Diversity ）とは、複数のアンテナで受信した同一の無線信号について、電波状況の優れたアンテナの信号を優先的に用いたり、受信した信号を合成してノイズを除去したりすることによって、通信の質や信頼性の向上を図る技術のことである。電波は物体にあたると反射するため、たとえば大きなビルのそばで通信機を使うと、直接とどく電波と、ビルに反射してとどく電波があり、2つの電波はわずかに到達時間に差が生じ（マルチパス）、2つの電波が干渉して通信の質が落ちる。これを防止するため、２本以上のアンテナを使って複数の電波を受信し、最も強い電波を選択するあるいは合成する技術をダイバーシティと呼ぶ。ダイバーシティ受信は、複数のアンテナを空間的に離したり、方向、偏波を変えたりして設置することによって得られる複数の受信系の出力を合成したり、切り替えたりすることで、受信電波のレベル変動を極力少なくする技術である。ダイバーシティ受信系における出力の合成方法としては、主に最大比合成受信法、選択合成受信法、等利得合成受信法がある。
例えば２本のアンテナを使用するダイバーシティ受信する場合には、各アンテナの出力がそれぞれチューナ部に供給される。各チューナ部がそれぞれ上述した本技術による半導体装置として構成される。各チューナ部は、アンテナの出力を増幅するＲＦアンプとミキサと発振器とＡ／Ｄ変換器を有する。ミキサ及び発振器によって受信チャンネルが選択される。発振器がＬＣ発振器の構成とされており、それぞれコイルを有する。チューナ部の出力が復調及びダイバーシティ合成部に供給され、ＯＦＤＭ復調の処理などがなされ、トランスポートストリームが形成される。さらに、復調及びダイバーシティ合成部では、二つのチューナ部の出力をそれぞれ復調した後に、合成するようになされる。例えば二つのアンテナの出力を選択するセレクタを設け、復調及びダイバーシティ合成部において形成されたアンテナ制御信号によって、一方のアンテナの出力が選択される。選択処理以外に二つのアンテナＡＴ１及びＡＴ２の出力を最大比合成する処理も可能である。
かかるダイバーシティ受信系の二つのチューナ部を上述した本技術の形態の半導体装置のふたつの半導体チップとすることで半導体チップのインダクタから放射される電磁界を減衰させる効果が得られる。
＜５．変形例＞
以上、本技術の実施の形態について具体的に説明したが、上述の各実施の形態に限定されるものではなく、本技術の技術的思想に基づく各種の変形が可能である。また、上述の実施の形態の構成、方法、工程、形状、材料及び数値などは、本技術の主旨を逸脱しない限り、互いに組み合わせることが可能である。
例えば上述した各実施の形態では、スペーサ５にシリコンチップを使用した例を説明したが、これに限らず、スペーサ５は高抵抗でかつ低誘電率の材料、例えばガラスエポキシ基板（ＦＲ－４）基板等で構成しても同様の効果が得られる。ＦＲ－４は、（Flame Retardant Type 4）の略で、ガラス繊維の布にエポキシ樹脂をしみ込ませ熱硬化処理を施し板状にしたもので、難燃性と低導電率を両立した素材である。このＦＲ－４の板を基材として、これに銅箔を貼付けたものが「ガラスエポキシ基板」で、プリント基板の材料として多用される。またシールド層７についても、アルミニウムによる実施例を説明したが、これに限らず、金や銅などアルミニウムと同程度の導電率が得られる材料を用いても同様の効果が得られる。
１０，３０・・・半導体装置
２・・・基板、
３ａ，３ｂ・・・半導体チップ
４ａ，４ｂ・・・接着剤
５・・・スペーサ、
６ａ，６ｂ・・・ワイヤ
７・・・シールド層

Claims (8)

  1. 基板上に固定され、テレビジョン放送受信用チューナを構成する第１の半導体チップと、前記第１の半導体チップ上に積層されたスペーサと、前記スペーサの上面に形成された金属製の薄膜からなるシールド層と、前記シールド層の上に積層され、テレビジョン放送受信用チューナを構成する第２の半導体チップを備えた半導体装置であって、
    前記第１の半導体チップ及び前記第２の半導体チップのそれぞれがＬＣ共振器のインダクタを同一の位置に有し、
    前記シールド層の領域の面積が前記第１の半導体チップの面積及び前記第２の半導体チップの面積よりも小であり、且つ前記第１の半導体チップの前記ＬＣ共振器のインダクタ直上から前記スペーサの配置による電磁界放射の広がり分に対応する領域を覆うものとされた半導体装置。
  2. 前記テレビジョン放送受信用チューナがＰＬＬを含む請求項１に記載の半導体装置。
  3. 前記スペーサは、シリコン、アルミナ、ジルコニアおよびチッ化アルミニウムのいずれか一つを含む請求項１に記載の半導体装置。
  4. 前記シールド層の金属製の薄膜は、アルミニウム、銅、ニッケルおよび銀のいずれか一つを含む請求項１に記載の半導体装置。
  5. 基板上に固定された第１の半導体チップからなる第１のチューナ部と、前記第１の半導体チップ上に積層されたスペーサと、前記スペーサの上面に形成された金属製の薄膜からなるシールド層と、前記シールド層の上に積層された第２の半導体チップからなる第２のチューナ部を備えたチューナ装置であって、
    前記第１のチューナ部及び前記第２のチューナ部のそれぞれがＬＣ共振器のインダクタを同一の位置に有し、
    前記シールド層の領域の面積が前記第１の半導体チップの面積及び前記第２の半導体チップの面積よりも小であり、且つ前記第１の半導体チップの前記ＬＣ共振器のインダクタ直上から前記スペーサの配置による電磁界放射の広がり分に対応する領域を覆うものとされたチューナ装置。
  6. 前記第１及び第２のチューナ部がＰＬＬを含む請求項５に記載のチューナ装置。
  7. 前記スペーサは、シリコン、アルミナ、ジルコニアおよびチッ化アルミニウムのいずれか一つを含む請求項５に記載のチューナ装置。
  8. 前記シールド層の金属製の薄膜は、アルミニウム、銅、ニッケルおよび銀のいずれか一つを含む請求項５に記載のチューナ装置。
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