JP4734282B2 - 半導体チップおよび半導体装置 - Google Patents

Description

本発明は、半導体チップおよびこれを搭載した半導体装置の技術に関し、特に、デカップリングコンデンサを搭載した半導体チップにおいて、例えば、パソコン・サーバ・ルータ・ストレージなどの情報処理機器、情報車載端末やテレビ、カメラなどの情報家電に組み込まれるプロセッサやメモリなど、機能回路を搭載する半導体装置とその応用製品に適用して有効な技術に関する。

半導体装置（ＬＳＩ）のプロセスの深耕、高速化、高機能化により、ＬＳＩの電源ノイズは大きくなっている。これは、半導体製造プロセスが進むに連れて電源電圧が下がるため、同じ消費電力なら流れる電流が多くなるからである。すなわち、ＬＳＩの電源電流をＩ、消費電力をＷ、電源電圧をＶとすると、Ｗ＝ＩＶの関係から、消費電力Ｗが同じなら、一方を下げれば、他方が上がることになる。

さらに、半導体製造プロセスの進化に伴い、クロック周波数が上昇し、このため誘導起電力（Ｖ）は、
Ｖ＝Ｌ（ｄＩ／ｄｔ） （数１）
となる。

ここで、Ｌは電源系のインダクタンス、Ｉは給電系の電流波形、ｄ／ｄｔは時間微分である。（数１）の関係より、高速化するＬＳＩでは信号の切替え時間が短くなり、そのため、電源電流（Ｉ）の変動時間も短くなる。このため、電源系の小さなインダクタンス成分（Ｌ）でも大きな電源ノイズが発生することになる。

この電源ノイズの発生に対応するために、例えば特許文献１，２に記載のように、半導体装置内の半導体チップで回路配線層の表面にデカップリングコンデンサを配置する技術がある。また、例えば特許文献３に記載のように、パッケージの半田ボールと同一層にデカップリングコンデンサを搭載する技術がある。
特開２００２−１７０９２０号公報 特開２００３−３３２５１５号公報 特開２００６−１７３４０７号公報

ところで、前述した特許文献１〜３の技術に関して、本発明者が検討した結果、以下のようなことが明らかとなった。図１７〜図１９を用いて説明する。図１７は特許文献１，２の概要（従来技術１）を説明するための図、図１８は特許文献３の概要（従来技術２）を説明するための図、図１９は特許文献１〜３の概要の等価回路を説明するための図である。

図１７に示す従来技術１の半導体装置は、この半導体装置９内の半導体チップ（単にチップとも記す）２０で回路配線層の表面にデカップリングコンデンサ（単にコンデンサとも記す）４２ａを配置した例である。半導体装置９は半導体チップ２０を含み、半導体チップ２０上には回路の配線層６０が形成されている。この回路の配線層６０上に設けられた電極５１は半導体インターポーザである半導体パッケージ（単にパッケージとも記す）１０上の電極５２まで、Ｃ４半田ボール３０を介して接続される。

また、半導体チップ２０の回路の配線層６０と同一面にデカップリングコンデンサ４２ａが搭載されている。このコンデンサ４２ａの効果は、半導体チップ２０に印加される給電の電源系インピーダンスを低減させることで電源電流変動に伴うノイズ発生を抑制することにある。半導体チップ２０の回路の配線層６０にデカップリングコンデンサ４２ａを搭載するため、半導体チップ２０からコンデンサ４２ａまでは最短距離で接続できるため、給電系のインダクタンスを低くでき、（数１）に掛かる電源ノイズ（Ｖ）を大幅に低減できる効果がある。

しかしながら、半導体チップ２０の配線層６０にはコンデンサ搭載のために広い面積が必要である。半導体チップ２０をパッケージ１０にＣ４半田ボール３０で接続する場合、例えば、バンプ（電極）ピッチは０．２ｍｍピッチの正方形が一面に広がっている（正方面心）構造であるとすると、縦が０．６ｍｍ、横が０．３ｍｍサイズのコンデンサを搭載するのであれば、バンプピッチは１列余白を設けたとしても４×２列の計８個のバンプを半導体チップ２０の配線層６０から取らなければならない。これは搭載するコンデンサが増えれば増えるほど、この削除すべきバンプ数は増加する。

第１の課題として、コンデンサをパッケージに搭載することでパッケージに接続できる信号バンプ、あるいは電源用バンプの個数が大幅に削減される、または、チップ回路面に搭載することでそれに伴うＣ４半田ボールの個数が大幅に削減されるという課題がある。これはもし、コンデンサを載せたため、必要なＣ４パッド数が確保できなければ、半導体チップ２０それ自身の面積を大きくすることで解決できるが、これはコストアップを招くことに繋がる。

図１９（Ａ）は、図１７の半導体チップ回路面にコンデンサを搭載した従来技術１の等価回路を示す図である。半導体チップ２０の等価回路を１２０で示す。それは、半導体チップ２０の持つオンチップキャパシタンス（Ｃ０１）とこれに接続される電流源（Ｉ１）を持つ。半導体チップ２０内の動作するトランジスタがこの電流源で表される交流電流を生じさせ、静止トランジスタがキャパシタンスとして働くことはよく知られている。

半導体チップ２０の等価回路１２０とプリント基板１の等価回路１０１との接続は、コンデンサ４２ａの等価回路１４２ａ、パッケージ１０の等価回路１１０、半田ボール８０の等価回路１８０を介してなされ、また一般的にプリント基板１に実装された大容量のコンデンサ４９に接続される。コンデンサ４９の等価回路１４９は、キャパシタンス（Ｃ０４）と寄生インダクタンス（ＥＳＬ０４）、寄生抵抗（ＥＳＲ０４）の直列接続回路で表される。

ここで、電流源（Ｉ１）が変動することで誘起される電源ノイズは、各部のインダクタンスに変動電流が流れるために起こるものであり、ノイズが生成される部位の等価回路を誘導起電力の元となるインダクタンスで表す。また、コンデンサ４２ａの寄生インダクタンスをＥＳＬ０２で抵抗成分をＥＳＲ０２で、コンデンサ４９の寄生インダクタンスをＥＳＬ０４で抵抗成分をＥＳＲ０４で示す。なお、実際は様々な部位に小さなキャパシタンスや小さな抵抗があり得るが、説明の簡単化のために省略する。

一般的に、インダクタンス（Ｌ）は、
Ｌ＝φ／Ｉ （数２）
（数２）のように電流（Ｉ）と空間に蓄えられる磁束（φ）の比例係数として定義される。

このため、磁束（φ）が存在する空間が大きいほどインダクタンス（Ｌ）も大きくなり、（数１）の電源ノイズも大きくなる。図１９（Ａ）のインダクタンスを図１７の実際の半導体装置に対比して考えると、半導体チップ２０内の配線層６０及び電極５１に掛かるインダクタンスＬ０１，Ｌ０２は回路から低インピーダンスのコンデンサ４２ａまでの小さい空間でほぼ全ての電流が閉じている（電流ループ２００）。それに対して、パッケージ１０上の電極５２からプリント基板１上の電極５４までに電流が流れるループ２０４の空間は遙かに大きく、それ故インダクタンスも大きくなる。そしてそれは、
Ｌ０１〜Ｌ０２＜Ｌ１〜Ｌ２＜Ｌ７〜Ｌ８ （数３）
（数３）のような関係を持つこととなる。

ここで、記号“〜”は同程度の意味に用いた。Ｌ０１とＬ０２は半導体チップ２０内の配線インダクタンス、Ｌ１，Ｌ２はパッケージ１０のインダクタンス、Ｌ７，Ｌ８はプリント基板１の大容量コンデンサ（Ｃ０４）までのインダクタンスである。また各部の容量（キャパシタンス）は一般的に、
Ｃ０１＜Ｃ０２＜Ｃ０４ （数４）
（数４）の大小関係を持つ。

ここで、オンチップキャパシタンスＣ０１は半導体チップ２０の容量成分である。Ｃ０２はコンデンサ４２ａの容量、Ｃ０４はプリント基板１に搭載されるコンデンサ４９の容量である。

なお抵抗成分は、コンデンサ４２ａ，４９も、半導体チップ２０もパッケージ１０も金属でできており、かなり小さく、インダクタンスの関係と異なり、明かな大小関係は無い。つまり半導体装置を用いるシステム毎に異なる。

ここで、最も効果的なノイズ低減は、大容量のオンチップキャパシタンスＣ０１を半導体チップ２０に搭載することである。しかしながら半導体チップ２０の値段はチップ面積に比例するので、低コスト化のためには大きなＣ０１を載せることはできない。

インダクタンスの大小関係（数３）とキャパシタンスの大小関係（数４）から、ループ２０４を形成するプリント基板１に実装された大容量コンデンサ４９のキャパシタンスＣ０４は、半導体チップ２０の電流源（Ｉ１）の発生させる高周波電流変化を抑えられない。これはキャパシタンスＣ０４と電流源（Ｉ１）との間にあるインダクタンス（Ｌ７，Ｌ８やＬ１，Ｌ２）が大きいためで、電流源（Ｉ１）への共振周波数が低く、電荷供給が間に合わないためである。また、オンチップキャパシタンスＣ０１とコンデンサ４２ａの容量Ｃ０２はそのインダクタンスＬ０１，Ｌ０２が小さいゆえ、高周波電流変化には対応できるが、電荷はあまりないので低周波の電源ノイズを抑えることはできない。

次に、コンデンサ４２ａのキャパシタンスＣ０２の制約を見てみる。コンデンサ４２ａは通常、高誘電体の絶縁層を複数搭載するため、ある程度の高さを持つ。すなわち、コンデンサは高誘電体を積層して作成されるので、このコンデンサの高さとコンデンサの持つ容量値（Ｃ０２）にはおおよそ比例関係がある。電源ノイズ抑制のためには基板容量Ｃ０４並みの大容量が必要であるが、図１７からも分かるように、コンデンサ４２ａ実装後の高さは、半導体チップ２０をパッケージ１０に実装する時の熔融したＣ４半田ボール３０の高さよりも余裕を持って低くなければならない。この余裕とは、半導体チップ２０とパッケージ１０は材料が異なるので熱膨張係数も異なるが、このために温度サイクルで反りができ、パッケージ１０が反ったとしてもＣ０２のキャパシタンスを持つコンデンサ４２ａはこの反り以上をマージンとした高さとしなければならない。例えば０．２ｍｍピッチのバンプピッチではＣ４半田ボールは熔融後０．０７ｍｍ程度であり、コンデンサの高さは、０．０５ｍｍ程度に抑える必要があることになる。すなわち、コンデンサ４２ａの容量値はＣ４半田ボール３０の熔融後の高さに律速されることになる。第２の課題は、この高さの制限でコンデンサを大容量化できないことにある。

また、図１８に示す従来技術２の半導体装置は、パッケージ１０の半田ボール８０と同一層にデカップリングコンデンサ４２ｂを搭載した例である。デカップリングコンデンサ４２ｂはパッケージ１０の裏面である半田ボール８０と同一面上に搭載されている。このため、デカップリングコンデンサ４２ｂの高さの制限は、半田ボール８０の熔融後の高さに余裕度を持たせた程度であるので、従来技術１より半田ボールが大きくなった分、コンデンサ４２ｂの高さを高くでき、大容量化できる。例えば、１．０ｍｍピッチの半田ボールでは熔融後の０．５ｍｍ程度となるが、基板反り０．１ｍｍを考慮しても０．４ｍｍの高さまで許容でき、従来技術１に比べて大容量化が可能である。

しかしながら、従来技術１よりはパッケージ１０の半田ボール８０から半導体チップ２０までの寄生インダクタンス成分が増加するという課題がある。今、インダクタンス（Ｌ）とキャパシタンス（Ｃ）が接続されている系での共振周波数（ω０）は、
共振周波数［ラジアン］（ω０）＝１／√（Ｌ・Ｃ） （数５）
時間遅れ［秒］Ｔｄ＝√（Ｌ・Ｃ）＝１／ω０ （数６）
の関係がある。

ここで、Ｌは回路のインダクタンス、Ｃは回路のキャパシタンスであり、回路論から知られているように、ＬＣＲ回路のステップ応答はこの共振周波数の逆数であるＴｄ＝（１／ω０）の時間遅れが生ずる。すなわち、キャパシタンス（Ｃ）を持つ給電系にインダクタンス（Ｌ）が寄生としてあれば、トランジスタの動作に伴う電流変動を補う電荷の供給にはＴｄ時間かかることになり、この時間Ｔｄはインダクタンス（Ｌ）の平方根に比例して長くなる。

図１９（Ｂ）では、デカップリングコンデンサ４２ｂがパッケージ１０に搭載されているので、半導体チップ２０の電極からコンデンサ４２ｂのキャパシタンスＣ０３までに寄生インダクタンスＬ１，Ｌ２，Ｌ３，Ｌ４，ＥＳＬ０３がついてしまい、これが大容量のコンデンサ４２ｂの電荷供給を阻止してしまうように働く。

また、パッケージ１０に搭載できる信号用あるいは電源用・グランド用の半田ボール８０の数が減ってしまうという従来技術１と同様な課題もある。これはボールの信号本数と電源本数をコンデンサ４２ｂ搭載前と同じに保つには、コンデンサを搭載したエリアに相当する半田ボールの追加が必要であり、これによりパッケージ面積の増加及び、プリント基板の実装面積も増大を招くことになる。すなわち、パッケージも基板もコストアップに繋がっている。

第３の課題として、信号送受インタフェース用ブロックの低ノイズ化のため、コンデンサ搭載位置に制約がある。一般に大規模ＬＳＩには、複数の機能ブロックを持ち、互いが必要に応じて外部と信号接続されている。必要とする電源もブロック毎に異なる場合があり、それぞれ異なる電圧が給電されるように回路配線されている。例えば、９０ｎｍのＣＭＯＳ回路で構成する場合、コア電圧は１．０Ｖとすることが多いが、３．３Ｖの外部信号送受のためには入出力回路ブロックには３．３Ｖの印加が必要である。この場合、１．０Ｖと３．３Ｖが同じチップに給電されていることになる。同様に、異種インタフェースに対する異種電源の他、フェーズロックループ（ＰＬＬ）やディレーロックループ（ＤＬＬ）のクロック生成用アナログ回路用電源や、無線信号などの微弱信号を扱う回路の電源は、たとえ同じ電圧であってもエリアとして電源を他のディジタル回路とは切り離すことはよく行われている。

従来技術１の半導体チップ２０の回路形成面と同じ面にコンデンサ４２ａを搭載し、さらにこのコンデンサ４２ａを半導体チップ２０の端に搭載する場合、当然この場所には外部と接続する信号用電極形成並びに半田ボールは搭載できない。特に、半導体チップの端のブロックはその位置の優位性であるパッケージの信号配線引き出しのしやすさから外部信号との送受を行う入出力回路ブロックが置かれることが多い。このため、半導体チップ２０の端の回路ブロックが必要とする電荷を供給するためのコンデンサ配置と信号用の半田ボールを配置することには、相反する関係（トレードオフ）がある。

半導体チップ２０の信号用端子が多いほどコンデンサが搭載できないエリアが広がるので、逆に入出力ブロックに必要なコンデンサを遠くに搭載しなければならず、このためインダクタンスが大きくなっている。これは、このコンデンサが低ノイズ化にあまり寄与しなくなることを意味する。第３の課題として、信号送受インタフェース用ブロックの低ノイズ用コンデンサをチップ端部に置けないという制約がある。

第４の課題として、抵抗成分が小さいことによる共振が発生している。図１９のように、従来技術１であっても従来技術２であっても、半導体チップ２０に給電する電源系では、インダクタンス（Ｌ）、キャパシタンス（Ｃ）及び、抵抗成分（Ｒ）が電流ループ２００，２０３を形成するが、これは回路論で言うＬＣＲの共振系を構成し（数５）の共振周波数で共振が生じる。この共振の大きさは良さの因子（Ｑファクタ）で表され、
Ｑ＝（ω０・Ｌ）／Ｒ （数７）
（数７）のようになる。

ここで、ω０は（数６）の共振周波数であり、図１９（Ａ）ではＬは、ＬＣＲ回路のインダクタンスであり、半導体チップ２０の容量（Ｃ０１）と電流源（Ｉ１）から外部のコンデンサ４２ａのキャパシタンス（Ｃ０２）までの電流ループ２００のインダクタンス（ＥＳＬ０２＋Ｌ０１＋Ｌ０２）であり、Ｒはその電流ループのＥＳＲ０２を含む抵抗成分である。また、この（数７）には陽には現れていないがω０に含まれるＣは半導体チップ２０のオンチップ容量（Ｃ０１）と外部コンデンサ４２ａのキャパシタンス（Ｃ０２）の和（Ｃ０１＋Ｃ０２）である。図１９（Ｂ）ではインダクタンスの和は（Ｌ０１＋Ｌ１＋Ｌ３＋ＥＳＬ０３＋Ｌ４＋Ｌ２＋Ｌ０２）であり、容量は（Ｃ０１＋Ｃ０３）である。ループの抵抗は各部が金属配線であるので小さいがＥＳＲ０３を含む。

抵抗（Ｒ）がω０とＬの積に比べて小さい場合、すなわち（数７）のＱが１以上である場合、半導体チップ２０への印加電圧よりも大きな共振電圧を生じることが知られている。半導体チップ２０の安定動作のためには給電系電流ループのＱ値を小さくする必要があるが、従来技術１，２では電流ループを形成する配線が銅やアルミニウムなどの金属でできているので、かつその電源配線も太いのでＲは小さい。このため、Ｑ値が大きくなり、共振周波数での給電電圧が大きくノイズを生成するという課題がある。すなわちこれは、半導体チップ２０への印加電圧がＬＣＲループにより共振周波数で変動してしまうと言う課題である。

そこで、本発明の目的は、以上の第１〜第４の課題を解決して、パッケージの信号バンプあるいは電源用バンプ、半導体チップのＣ４半田ボールの個数が削減されることがなく、コンデンサを大容量化することができ、信号送受インタフェース用ブロックの低ノイズ化のためのコンデンサ搭載位置の制約がなく、共振周波数での電源の変動を抑えて電源安定化を実現することができる半導体チップおよびこれを搭載した半導体装置の技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、前記目的を達成するために、半導体チップにビアホールを設け、これに接続した電源用の電極を半導体チップの裏面に設け、この裏面の電極にコンデンサを実装する。また、半導体チップの内部の電源用ビアホールの材料として高抵抗材を用いることで、抵抗を上げ、Ｑ値を下げる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）コンデンサがチップ裏面に搭載されるため、第１の課題であるコンデンサをパッケージに搭載することでパッケージに接続できる信号バンプ、あるいは電源用バンプの個数が大幅に削減される、または、チップ回路面に搭載することでそれに伴うＣ４半田ボールの個数が大幅に削減されるという課題を解決することができる。

（２）コンデンサ高さの制約は、Ｃ４半田ボール、半田ボールの高さに制約されることがない。そのため、第２の課題である、高さ制限でコンデンサを大容量化できないという課題を解決することができる。

（３）大容量のコンデンサが半導体チップの裏面に搭載されるので、チップ表面の回路形成に障害を与えない。このため、第３の課題の信号送受インタフェース用ブロックの低ノイズ化のため、コンデンサ搭載位置に制約があるという課題を解決できる。

（４）第４の課題である電流ループのＱ値が大きいことによる電源の変動は、半導体チップの内のビアホールを高抵抗の材料で構成することで抵抗成分を大きくし、電流ループ共振のＱ値を下げることで解決することができる。これにより、共振周波数であっても、その電源の変動を抑えることができ、電源安定化を実現できるという効果がある。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（第１の実施の形態）
本発明の第１の実施の形態を、図１〜図６を用いて説明する。

本実施の形態では、半導体装置内の半導体チップに影響を及ぼす電源ノイズについて述べたものであり、信号や信号配線の図面上の記載は見やすさのために省略されているが、実製品ではこれを有する。また必要に応じてこれを説明する。

また、以下の説明においては、半導体チップをチップと記載したり、デカップリングコンデンサをコンデンサ、チップコンデンサと記載したり、半導体パッケージをパッケージ、半導体インターポーザ、インターポーザと記載する場合もある。さらに、電極をパッドと記載したり、Ｃ４半田ボールを半田ボール、バンプと記載する場合もある。

図１に、本実施の形態の半導体装置の断面図を示す。半導体装置（ＬＳＩ）９には、情報処理用の回路機能が搭載されている。半導体装置９は、主に半導体チップ２０と半導体パッケージ（半導体インターポーザ）１０、及び接続のためのＣ４半田ボール３０、半田ボール８０、大容量のデカップリングコンデンサ４０，４１からなる。パッケージ１０にはチップ側の電極５２と基板側の電極５３が形成され、それぞれの信号電極間に配線がある。同様に電源もそれぞれの電源電極間で配線されている。

基板側の電極５３は半田ボール８０を介して、プリント基板に接続される。チップ側の電極５２はＣ４半田ボール３０を介して半導体チップ２０に接続されている。半導体チップ２０には情報処理用の回路が形成されているが、その回路は多層の配線層６０からなる。配線層６０の表面にはＣ４半田ボール３０の電極（パッド）５１が形成されている。

また、半導体チップ２０には、配線層６０と半導体チップ２０の裏面を接続するビアホール７０が形成されている。半導体チップ２０の裏面には、ビアホール７０に接続したキャパシタンス用の電極５０が形成されており、この電極５０間に大容量のコンデンサ４０が実装されている。

本実施の形態では、半導体パッケージ１０にもコンデンサ４１が実装されているが、これの有無は実際のアプリケーションによる。すなわち、チップ裏面に搭載されたコンデンサ４０でも容量が不足する場合に、このコンデンサ４１を追加してパッケージに搭載することができる。また、半導体チップ２０、コンデンサ４０の接続信頼性を向上する目的で樹脂材料でモールド９０されているが、これの有無も同様に実際のアプリケーションに依存する。

コンデンサ４０は高誘電体絶縁層を有し、半導体チップ２０の裏面に搭載されているため、従来技術の課題であった半田ボールの高さに対する制限が無い。そのため、背の高いコンデンサであっても搭載することができ、大容量のコンデンサを搭載でき、かつ半導体チップ２０の配線層６０にビアホール７０程度の距離で間近に搭載できるという効果がある。なお、半導体チップ２０内のビアホール７０の形成手法は、特開２００５ー１９７５６８号公報のような工法がある。

図２に、図１の半導体装置９がプリント基板に実装された状態の断面図を示す。破線で囲まれた半導体装置９は図１のそれに同じであり、この半導体装置９が多層の電源層を有するプリント基板１に電気的に、機械的に接続されている。１ａ，１ｂはそれぞれプリント基板１内に設けられた電源層（ＶＤＤ）とグランド層（ＧＮＤ）である。電源層１ａとグランド層１ｂはビアホール７１でプリント基板１上面の電極５４を介して、半導体装置９の半田ボール８０に接続される。これにより、半導体装置９はプリント基板１の図には記載されていない電源回路から電圧が印加されている。

またアプリケージョンにもよるが、プリント基板１上にもコンデンサ４９が実装され、図では裏面に搭載されている。或いは、図示していないアルミ電解コンデンサやタンタルコンデンサなどの大容量コンデンサも基板に搭載されてていてもよい。

図３に、図２の鳥瞰図を示す。半導体チップ２０の回路面が下向きにＣ４半田ボール３０でパッケージ１０に搭載され、回路面とは反対の半導体チップ２０の裏面（上面）にコンデンサ４０が搭載され、モールド９０で封止されている。パッケージ１０にはコンデンサ４１が搭載されている。この半導体装置９は半田ボール８０を有し、これがプリント基板１に形成された電極５４に熔融して接続される。

プリント基板１にはコンデンサ４９の他、ここには図示されていない、他の半導体装置などの機能部品、電源回路、フィルタなどの受動部品も搭載され、システムを構成している。

図４に、半導体装置９に内蔵される半導体チップ２０の電極の構成を示す。図４（Ａ）の半導体チップ２０は回路の配線層側（表面）の電極の配置を示しており、回路の配線層６０の最上層にはＣ４半田ボール用の電極５１が格子状に形成されている。ここの電極５１を介して半導体チップ２０の回路に信号の伝達と電源の印加がなされている。

図４（Ｂ）には、半導体チップ２０の裏面の電極５０が形成されている。この電極５０は半導体チップ２０に形成されたビアホール７０に接続されている。図では分かり易さのために図中に凡例を示す。すなわち、ビアホール７０の電源（ＶＤＤ）用のビアホール７１は丸印（○）に×が入っている記号で、グランド（ＶＳＳ）用のビアホール７２には丸印（○）に＋の記号で示す。この他に信号用のビアホールがあってもよい。

半導体チップ２０の裏面層のビアホール７１，７２は、コンデンサ４０接続用の電極５０に接続されている。この電極５０の配置は、コンデンサ４０にプラス（＋）とマイナス（−）のような異なる電源電圧が印加されるように並んでいる。今、半導体チップ２０に印加される電源電圧がＶＤＤとＶＳＳのペアの場合、電極５０はこのＶＤＤとＶＳＳが交互に配置されており、これらに接続されるビアホール７１とビアホール７２も交互に配置される。そして、ビアホール７１，７２は複数の電極５０に接続されているため、少ないビアホールで多数のデカップリングコンデンサ４０をチップ２０に搭載することができる。また、このように隣接するデカップリングコンデンサ４０の電源電極５０が交互に並んでいることで隣接のコンデンサ４０を流れる電流が反平行に流れるので、この隣接のコンデンサ４０を含む電流経路がインダクタンスを減ずるという効果がある。また、ビアホール７０を１つの電極５０に対して複数用意することでインダクタンスを低減させることもできる。

図５に、図４の半導体チップ２０の裏面にコンデンサ４０を搭載した状態の下面図を示す。図５のコンデンサ４０は２端子であり、図４（Ｂ）と同じくそれぞれの端子が異種の電源電圧にビアホール７１，７２を介して接続された電極５０にそれぞれ接続されている。この図５では全面にコンデンサ４０を配置した図であるが、これは必要に応じて半導体チップ２０が必要とする容量を、少なく搭載しても多く搭載しても、そのコンデンサ４０が与える効果は同じである。

以上のようにコンデンサ４０が半導体チップ２０の裏面に搭載されるため、半導体チップ２０それ自身の面積増加を伴わず、コンデンサ４０をチップ２０間近に実装できるので、第１の課題であるコンデンサをパッケージに搭載することでパッケージに接続できる信号バンプ、あるいは電源用バンプの個数が大幅に削減される、または、チップ回路面に搭載することでそれに伴うＣ４半田ボールの個数が大幅に削減されるという課題を解決することができる。

また、本実施の形態において、コンデンサ４０の高さの制約は、Ｃ４半田ボール、半田ボールの高さに制約されることがない。そのため、第２の課題である、高さ制限でコンデンサを大容量化できないという課題を解決することができる。

次に、図６に第１の実施の形態の等価回路を示し、その電気的効果を説明する。図６では半導体チップ２０の等価回路を１２０で示す。それは、半導体チップ２０が持つオンチップキャパシタンス（Ｃ０１）とこれに接続される電流源（Ｉ１）であり、半導体チップ２０内の動作するトランジスタが、この交流電流を生じさせ、静止トランジスタがキャパシタンスとして働く。ここで、キャパシタンスとは容量成分を表し、コンデンサと区別している。コンデンサ４０には、内部に抵抗（ＥＳＲ１１）やインダクタンス（ＥＳＬ１１）を含む。効果に寄与する成分のみ等価回路として用いている。

半導体チップ２０の等価回路１２０は、パッケージ１０の等価回路１１０、半田ボール８０の等価回路１８０及びプリント基板１の等価回路１０１を介して、プリント基板１に実装された大容量のコンデンサ４９（Ｃ０４）に接続される。ここで、電源ノイズはインダクタンスで誘起される誘導ノイズに起因するので、それぞれの等価回路はインダクタンスで表す。例えば、パッケージ１０の等価回路はＬ１，Ｌ２で、半田ボール８０の等価回路はＬ５，Ｌ６で、プリント基板１の等価回路はＬ７，Ｌ８というようにである。

また、半導体チップ２０の裏面に搭載されたコンデンサ４０の等価回路をＣ１１で、また、半導体チップ２０内のビアホール７１，７２の等価回路をインダクタンスＬ１１，Ｌ１２で表す。インダクタンスＬ１１，Ｌ１２は（数２）で表されるように、これに流れる電流（Ｉ）とこれに誘起された磁束（φ）の比例係数である。

まず、本実施の形態と従来技術１との効果を比べる。図１９（Ａ）の電流ループ２００で、回路の配線層６０の直上にコンデンサ４２ａがあるので、半導体チップ２０の回路からコンデンサ４２ａまでの距離は電極５１の厚み程度で、この厚みは数μｍである。コンデンサ４２ａが持つ寄生インダクタンス（ＥＳＬ０２）であるが、回路とコンデンサ４２ａ間のインダクタンスＬ０１，Ｌ０２は、ＥＳＬ０２に比べてかなり小さい。コンデンサのサイズが、例えば１．０×０．５ｍｍ^２の場合で電流が流れる距離が１ｍｍなら、チップ２０の回路からコンデンサ４２ａまでの距離が数μｍなので、インダクタンス（ＥＳＬ０２）はインダクタンス（Ｌ０１，Ｌ０２）に対して二桁大きいことになる。

本実施の形態（図６）では、従来技術１に比べて電流ループ２１１のインダクタンスが若干大きくなる。これは半導体チップ２０の厚み程度のビアホール７０のインダクタンスＬ１１，Ｌ１２が従来技術１のＬ０１，Ｌ０２に比べて大きいためであるが、コンデンサ４２ａとコンデンサ４０が同じ大きさとすると、それらの寄生インダクタンスが図１９（Ａ）のＥＳＬ０２は図６のＥＳＬ１１と同じなので、先に説明したとおりこのＥＳＬ０２に対して従来技術１のＬ０１，Ｌ０２は１／１００倍、本実施の形態のＬ１１，Ｌ１２は１／１０倍程度であり、Ｌ１１，Ｌ１２の増加による影響は実質的に無い。つまり、各電流ループ２００と２１１はコンデンサ４２ａ、ならびにコンデンサ４０の寄生インダクタンス（ＥＳＬ０２）とインダクタンス（ＥＳＬ１１）が同じであるので、コンデンサ容量の大小が電気的効果を決定することになる。本実施の形態はこの容量Ｃ１１を高さの制限無く大きくできるので、この点でも本実施の形態の方が大きなノイズ低減の効果がある。

次に、従来技術２（図１８）のオンパッケージコンデンサ４２ｂの場合と比べると、本実施の形態（図６）の電流ループ２１１と図１９（Ｂ）の電流ループ２０３とでは、インダクタンスが大きく異なる。すなわち、従来技術２ではコンデンサ４２ｂまでの経路で基板厚が厚い。例えば、本実施の形態の半導体チップ２０の厚みは０．１〜０．２ｍｍであり、従来技術２のパッケージ１０の厚みは構造的強度確保の観点から１〜２ｍｍ程度あるので、高さは一桁小さく、それゆえに図６のインダクタンスＬ１１，Ｌ１２は図１９のインダクタンスＬ３，Ｌ４に比べて一桁小さい。大きさが１ｍｍ程度なので、このインダクタンスＬ３，Ｌ４はコンデンサ４２ｂの寄生インダクタンスＥＳＬ０３と同じ程度であり、本実施の形態が１／１０程度のインダクタンスになっている。そのため、本実施の形態の従来技術２に対する効果は、インダクタンスＬ１１，Ｌ１２の小ささとコンデンサ４０の大容量化が可能なためであり、本実施の形態の方が大きなノイズ低減の効果があることが分かる。

また、副次的な効果として（数６）の遅延時間Ｔｄから分かるように、本実施の形態の方が従来技術２に比べて、半導体チップ２０からパッケージ１０の外に高周波ノイズが漏れにくいという効果がある。なぜならば、半導体チップ２０内のトランジスタの動作に伴う電流変動を補う電荷は短時間で該トランジスタに供給され、そして、逆にオンパッケージコンデンサ４２ｂまでの大きなインダクタンスの（Ｌ０１＋Ｌ１＋Ｌ３）あるいは、プリント基板のインダクタンスＬ７，Ｌ８が、高周波では外部の給電系と切り離しである、いわゆるデカップリングとして働くので、高周波ノイズが外部に漏洩しない。これは、無線機能を有するシステムでは決定的に重要になる。これは、無線（ＲＦ）帯域のノイズが小さくなればそれだけ信号ノイズ比（Ｓ／Ｎ）を高く保てるので、アンテナの小型化、ローノイズアンプ（ＬＮＡ）の低電力化に貢献できるためである。すなわち無線システムへの応用も可能である。

また本実施の形態では、半導体チップ２０内のビアホール７０の材料を高抵抗材に変えること、ならびにビアホール７０の半数を減らすことで、図６の電流ループ２１１の抵抗（Ｒ１１，Ｒ１２）値を上げることができ、Ｑ値を下げることができる。すなわち、共振周波数でのＱ値、Ｑ＝（ω０・Ｌ）／ＲのＲ分を大きくすることで、共振周波数であっても減衰させることができる。このため、第４の課題であるＱ値が大きいという課題をインダクタンス／抵抗の比を制御することで小さく抑えることができる。これにより、電源ノイズの共振周波数でのリップルを抑えることができる。

（第２の実施の形態）
本発明の第２の実施の形態を、図７を用いて説明する。

本実施の形態は、第１の実施の形態と同じく、半導体チップ２０の裏面にコンデンサ４０を搭載した例である。第１の実施の形態との差は、コンデンサ４０の印加電圧を電源種で分けている点にある。

図７（Ａ）は、半導体チップ２０の配線層６０側（表面）の上面図で、半導体チップ２０上に形成された回路のブロック（エリア）を２１〜２５で表示している。図７では５つの異なる電源給電される機能ブロックが描かれているが、それよりも多くても少なくてもよい。

半導体チップ２０の上面には、Ｃ４半田ボール３０用の電極５１−１〜５１−５が格子状に配列している。エリア２１〜２５は、信号の異なる入出力インタフェース回路機能を持つブロックであり、エリア２１には半導体チップ２０の回路配線側の上面に信号および電源が電極５１ー１を介して供給される。同様に、エリア２２には電極５１−２が、エリア２３には電極５１−３が、エリア２４には電極５１−４が、エリア２５には電極５１−５が配置されている。

図７（Ｂ）は、半導体チップ２０の裏面を示す下面図で、このエリア２１には、半導体チップ２０の配線層６０の回路に給電される電源配線にビアホール７０を介して接続された電極５０−１と、電極５０−１に接続されたコンデンサ４０−１が配置されている。エリア２２〜２５に対しても同様に、電極５０−２〜５０−５とコンデンサ４０−２〜４０−５が配置されている。

コンデンサ４０−１は、図７（Ａ）のエリア２１に配置されている信号入出力インタフェース回路機能ブロックの電源とグランドにのみ接続されている。このため、信号入出力用の電極５１−１を半導体チップ２０の上面に多数配置してもコンデンサ４０−１は空間的に重なることが無く、かつチップ２０裏面にコンデンサ４０−１を複数搭載できるので、第３の課題である信号送受インタフェース用ブロックの低ノイズ化のためコンデンサ搭載位置に制約が生じない。このため、十分な大きさのコンデンサを搭載しながら必要な信号の本数の電極５１−１をエリア２１に設けることができる。

同様に、エリア２２，２３，２４に対しても同じ構成であるので、信号送受インタフェース用ブロックの低ノイズ化のためコンデンサ搭載位置に制約が生じないという効果を持たせることができる。

また、コンデンサ４０−１は、これが搭載されているエリア２１以外のエリア２２〜２５に搭載されているコンデンサ４０−２〜４０−５の電極では電源電圧が異なっているが、グランド側の電極は共通とする配線で接続させることも可能である。

また、同一の電圧であっても、コンデンサ４０−１と異種エリアのコンデンサの電圧が異なっているため、エリア間でノイズの伝搬を無くすことができる。これは、無線信号のように微弱な信号を処理するエリアの回路には特に重要なことである。すなわち、ディジタル部で高速信号処理しながら微弱信号の受信も可能になるためである。

（第３の実施の形態）
本発明の第３の実施の形態を、図８を用いて説明する。

本実施の形態は、第２の実施の形態と同じく、半導体チップ２０の裏面にエリア毎にコンデンサを搭載した例であるが、それに加えてコンデンサと同程度の大きさの抵抗（Ｒ）４０−６を半導体チップ２０の裏面に搭載してフィルタを構成した例である。

図８（Ａ）で、エリア２６は半導体チップ２０の回路の配線層６０に構成された、例えばＰＬＬなどのアナログ回路部である。このエリア２６の電源は配線層６０内の電源配線にビアホールで接続され、このビアホールがこれと半導体チップ２０の裏面の電極５０−６を接続する。そして、抵抗（Ｒ）４０−６とコンデンサ（Ｃ）４０−７は、この電極５０−６に接続され、ローパスフィルタ（ＬＰＦ）を構成する。図示していないが、エリア２５にもコンデンサは搭載されている。このように、エリアの中に別の機能ブロックがあった場合であっても、パッケージを介することなく、かつ、Ｃ４半田ボールを使うことなくＬＰＦを構成することができるので、Ｃ４半田ボールを他の目的に使うことができる。また、プリント基板に設けられたＬＰＦに比べて、寄生インダクタンスを小さくできるので、共振周波数を高域に移行させるばかりでなく、ＬＰＦの構成部品数を低減することもできる。このため、プリント基板上のＬＰＦのエリアを無くすことができる。

これは図８（Ｂ）の等価回路では、エリア２６のチップ内ビアホール７０のインダクタンスＬ１１，Ｌ１２を介して、抵抗４０−６とコンデンサ４０−７でＬＰＦを構成していることが分かる。なお、寄生成分（ＥＳＬ，ＥＳＲ）は略した。このように構成することでアナログ回路のエリア２６がたとえノイズの大きなエリア２５に囲まれている場合であっても、エリア２５の電源ノイズをカットできるばかりでなく、Ｃ４半田ボールの接続のため、パッケージの半田ボールの、それぞれのボール数を減らすことができ、これにかかるチップ面積を減らせる。また、プリント基板に形成されていたＬＰＦをチップ裏面に構成することができるので、プリント基板の面積も減らせる。

（第４の実施の形態）
本発明の第４の実施の形態を、図９〜図１１を用いて説明する。

本実施の形態は、半導体装置９内の半導体回路の信号処理に掛かるコア論理用給電をボンディングワイヤによりチップ裏面を介して行われ、チップとパッケージを接続するＣ４半田ボールは信号の送受用と、その信号のリターン電流に掛かる電流経路用に用いたものである。

図９に、本実施の形態の半導体装置の断面図を示す。８１はボンディングワイヤである。５５は半導体パッケージ１０の半導体チップ２０側に設けられたボンディングワイヤ用電極である。このボンディングワイヤ８１は、パッケージ１０の電源電極５５と半導体チップ２０の裏面に設けられた電極５０間を接続する。

より詳細に、図１０を用いて説明する。図１０は図９の上面図である。半導体チップ２０を搭載するパッケージ１０にはコンデンサ４１とチップ２０を搭載し、ＶＤＤとグランドなど、異なる電源種の電源電極（ＶＤＤ）５５−１と電源電極（ＶＳＳ）５５−２がチップ２０を囲むように配置され、それぞれの電源電極５５−１，５５−２からチップ２０上の電源電極５０−１，５０−２にボンディングワイヤ８１と８２で接続されている。チップ２０上の電源電極５０−１，５０−２間にはコンデンサ４０が接続されている。そして、電源電極５０−１，５０−２はそれぞれビアホール７１と７２でチップ２０表面の回路に接続されている。

もし、半導体チップ２０がエリア２１，２２，２３，２４，２５に分かれており、それぞれが異なる電源種を持つならば、当然それらに接続されるビアホール７１の電源種、電極５０−１、ボンディングワイヤ８１の電源種も異なる。これはチップ２０が用いられるアプリケーションによる。また、チップ２０の裏面のコンデンサ４０を接続する電源５０−１，５０−２は同じ電源電圧ならば、接続してもよいし、接続しなくてもよい。

次に、図１１を用いてその効果を説明する。なお、この図では、コンデンサ４０，４１，４９に掛かる寄生インダクタンス（ＥＳＬ）はそれぞれＥＳＬ１１，ＥＳＬ０３，ＥＳＬ０４とする。また、寄生抵抗（ＥＳＲ）をそれぞれＥＳＲ１１，ＥＳＲ０３，ＥＳＲ０４とする。

半導体チップ２０の等価回路は１２０であり、ボンディングワイヤ８１，８２の等価回路は、インダクタンスＬＷ１，ＬＷ２と抵抗ＲＷ１，ＲＷ２で表す。そして、等価回路のインダクタンスＬＷ１，ＬＷ２、抵抗ＲＷ１，ＲＷ２は、パッケージ１０の等価回路１１０内のグランド（ＶＳＳ）と電源（ＶＤＤ）に直列に接続されている。この接続先をインダクタンスＬ１とＬ２として表す。これはパッケージ１０のビアホールの等価回路である。このため、ボンディングワイヤ８１，８２はチップの厚み以上に比較的長くでき、大きなインダクタンスを持たすことができる。もちろんボンディングワイヤの本数も加減することで実効的なインダクタンスを調整できる。これはパッケージ１０からコンデンサ４０までの電流ループ２８０のインダクタンスＬＷ１，ＬＷ２を共振周波数（ω０）とＱ値で制御できることを意味する。

コンデンサ４０の等価回路はキャパシタンスＣ１１で表し、これを介して半導体チップ２０内のコア回路に給電される。このコア回路は、半導体チップ２０のコア論理の動作に伴うノイズ生成電流源（Ｉ１）とオンチップキャパシタンスＣ０１で表している。コア回路の動作に伴う電流変動は電流源（Ｉ１）で表されているが、これが変動した場合でも、共振周波数であっても電流ループ２１１のＱ値を下げることでノイズレベルを小さくできる。すなわち、コンデンサ４０を大容量化し、ビアホール７１，７２の抵抗Ｒ１１，Ｒ１２を大きくすることである。この電流ループ２１１，２８０，２０３，２０４の共振周波数をそれぞれω２１１，ω２８０，ω２０３，ω２０４とすると、半導体チップ２０の安定動作には、
ω２８０＜ω２１１＜ω２０３＜ω２０４ （数８）
の条件が望ましく、それぞれ１桁以上の周波数がずれているのが望ましい。これにより、半導体チップ２０の負荷変動に対してどの周波数帯においてもノイズ最小となるようにバランスの取れた給電系を実現できる。このためにも、各電流ループでのインダクタンス、抵抗値の設計が重要であり、特にボンディングワイヤ８１，８２では長さを変えることで調整が簡単であり、設計が容易である。

さらに、半導体チップ２０とパッケージ１０を電気的に接続する他方の機構であるＣ４半田ボールは、図１１ではインダクタンスＬＧ１，ＬＳ１で等価回路が表現されている。これはそれぞれグランド用と信号用の半田ボールの等価回路である。そして、半導体チップ２０内にある信号送信用の出力回路（ドライバ）は等価回路１３０で表わされている。ドライバはインダクタンスＬＳ１を介して、信号をパッケージ等価回路１１０のインダクタンスＬＳ２、半田ボール等価回路１８０のインダクタンスＬＳ３、プリント基板等価回路１０１のインダクタンスＬＳ４へと出力するが、その信号帰還（リターン）電流は、半導体チップ等価回路１２０内のインダクタンスＬＧ１、パッケージ等価回路１１０内のインダクタンスＬＧ２、半田ボール等価回路１８０のインダクタンスＬＧ３、プリント基板等価回路１０１のインダクタンスＬＧ４を流れる。そして、その向きは信号用の電流とは反対である。そして、信号とグランドのペアはここには記載されていない他のＬＳＩの信号やコネクタなどの電子デバイスに接続されている。半導体チップ２０の等価回路１２０では、ドライバ（等価回路１３０）の出力の接続と動作を説明したが、当然半導体装置９以外からの信号入力もある。半導体チップ２０に信号が入力される場合も、信号電流はそれとペアになる帰還電流がグランドを流れる。すなわち、入力にしろ出力にしろ信号電流とその帰還電流の大部分はＣ４半田ボールを流れ、ボンディングワイヤを流れるわけではない。

このように、図１１の電気接続関係にある図９，図１０で説明される本実施の形態では、半導体チップ２０内の論理回路の電源はボンディングワイヤ８１，８２を介して給電されるので、ボンディングワイヤ８１，８２のインダクタンスＬＷ１，ＬＷ２と大容量コンデンサ４０により電流ループ２８０はＬＰＦを構成する。これは、Ｃ４半田ボールによって給電されていた従来技術の場合に比べて、コア回路給電のためにＬＰＦを構成することができる。これにより、半導体チップ２０とパッケージ１０間のＣ４半田ボールを電源用に用いる必要が無くなるため、半導体チップ２０のＣ４半田ボール用の電極５１をすべて信号とその信号帰還電流用のグランドに用いることができる。このため、チップ面積増加なしに、あるいはＣ４半田ボールのバンプピッチを狭めることなく、半導体チップが接続できる信号本数を増加させることができる。これは、第１の課題の、コンデンサのために信号バンプ、あるいは電源用バンプの個数が大幅に制約されるという課題に対して、さらに給電用に必要であったＣ４バンプを信号用に使えるという効果がある。

また、ボンディングワイヤのインダクタンスＬＷ１，ＬＷ２とコンデンサ４０がＬＰＦを構成するため、パッケージ１０、プリント基板１から伝搬してくる高周波電源ノイズを遮蔽することができる。逆に、半導体チップ２０内の論理回路が動作することにより生成される高周波電源ノイズをパッケージ１０以下に伝搬するのを防ぐ役割も併せ持つ。これが実現できたのはコンデンサ４０が高さの制限なしにチップ裏面に搭載することができるためであり、ボンディングワイヤ８１，８２の大きなインダクタンスのためである。これは、第３の実施の形態と同じく、無線システムに応用した場合に大きな効果を生じる。

（第５の実施の形態）
本発明の第５の実施の形態を、図１２〜図１５を用いて説明する。

本実施の形態は、第１〜第４の実施の形態で説明した半導体装置の半導体チップを積層構造にして、ビアホールを設けた半導体チップを多段に接続し、最上層の半導体チップの裏面にコンデンサを搭載した各例である。

図１２に、本実施の形態の半導体装置の断面図を示す。図１２に示す半導体装置は、ビアホールを設けたチップ２０−ａ〜２０−ｄを多段（４段の例）に接続し、最上層のチップ２０−ｄの裏面にコンデンサ４０を搭載した例である。最上層のチップ２０−ｄには信号用ビアホールが必要ない。

パッケージ１０に対してＣ４半田ボール３０を介してチップ２０の電極５１−ａが接続されている。このチップ２０−ａにはビアホール７０−ａが形成されており、このビアホールはチップ裏面の電極５０−ａに電気的に接続されている。このチップ２０−ａでは、電極５０−ａは電源用ばかりでなく信号用もある。この電極５０−ａ上にさらに半田ボール３１を介して第２のチップ２０−ｂが接続されている。このチップ２０−ｂもビアホールを有し、さらに半田ボール３２を介して第３のチップ２０−ｃ、半田ボール３３を介して第４のチップ２０−ｄがそれぞれ接続される。

このような３次元のスタック構造を持つ半導体装置９で、最上層のチップを２０−ｄで表す。このチップ２０−ｄにもビアホール７０−ｄとチップ裏面の電極５０−ｄが形成され、電極５０−ｄにコンデンサ４０が搭載される。

３次元積層構造の半導体装置では、最上層のチップ２０−ｄの電源環境が一番条件が悪い。この理由として一つ目は、チップ２０−ａ〜２０−ｄ内の配線とビアホールには抵抗成分があり、これによるｉＲドロップがある。二つ目は、各チップ内の電源配線およびビアホールによるインダクタンスによる誘導ノイズがある。これは例えパッケージ１０上のコンデンサ４１を搭載していても最上層のチップ２０−ｄには電気的には遠すぎ、電荷を充分供給できないという課題である。

このチップ２０−ｄの裏面に搭載されたコンデンサ４０は、このノイズのうちｉＲドロップには効果がないものの、誘導ノイズの低減には効果がある。これは、第１〜第４の実施の形態までの議論と同じく、高さに制約を受けない大容量のコンデンサ４０を電気的にパッケージ１０のコンデンサ４１から最も遠いチップ２０−ｄであっても、この最も近い部位に搭載できるためであり、これがＬＰＦを形成するためである。

また、図１３に示す半導体装置のように、ビアホールの抵抗値を変えることでＱ値を制御することも可能である。図１３の７０−ａと７０−ａ１はチップ２０−ａのビアホールであるが、ビアホール７０−ａは信号用であり、低抵抗材料でできている。また、ビアホール７０−ａ１は高抵抗材料でできており、ビアホール７０−ａより抵抗値が大きい。また、同様にチップ２０−ｄのビアホール７０−ｄ１とビアホール７０−ｄとはその抵抗値が異なる。

コンデンサ４０を搭載しないチップ２０−ａ，２０−ｂ，２０−ｃでは、信号用は低抵抗のビアホールを形成し、給電用のビアホールには、高抵抗のビアホールを形成してもよい。この場合、ビアホール（例えば７０−ｄ１）が高抵抗であるのでチップ２０−ｄの電流ループのＱ値を低減でき、共振周波数のノイズを低減できるという効果がある。そして、そのＱ値を適切に制御するために、信号用ビアホール７０−ｄとは異なる抵抗値を持たせること、あるいは電源用ビアホール７０−ｄ１の本数を加減することで、Ｑ値制御が可能となる。

同様に、図１４に示す半導体装置のような３次元チップ積層実装であっても、同様な効果を得ることができる。すなわち、チップ２０−ａ，２０−ｂには一つのチップに一つのチップを積層実装するが、チップ２０−ｃ上には２つのチップ２０−ｄとチップ２０−ｅを搭載する。このチップ２０−ｄと２０−ｅにはビアホールを介して裏面にコンデンサ４０−ｄと４０−ｅが搭載されている。またチップ２０−ｃにはビアホールを介してコンデンサ４０−ｃが搭載されている。このコンデンサ４０−ｃはチップ２０−ｄとチップ２０−ｅの間隙に搭載されており、コンデンサ４０−ｃも高さによる制限を受けない。

このようにチップの間にコンデンサを実装することで、最上層のチップ２０−ｄ，２０−ｅばかりでなく、それよりも下のチップ裏面にコンデンサを搭載することができる。これは、当然パッケージ１０上のコンデンサ４１のみを搭載した場合に比べて、チップ２０−ｃ，２０−ｄ，２０−ｅの給電ノイズを低減できる効果がある。この場合であっても、Ｃ４半田ボールと同じ場所に搭載されるわけではないので、チップ回路面のＣ４パッド数に制約を与えるものではないのは明らかである。

さらに、図１５に示す半導体装置のように、第１〜第４の実施の形態を組み合わせることも可能である。すなわち、パッケージ１０に対してＣ４半田ボール３０を介してチップ２０−ａが接続されている。このチップ２０−ａにはビアホール７０−ａが形成されており、このビアホールはチップ裏面の電極５０−ａに接続されている。ここで、電極５０−ａは電源ばかりでなく信号用もある。この電極５０−ａ上にさらに半田ボール３１を介して第２のチップ２０−ｂが接続されている。このチップ２０−ｂもビアホールを有し、さらに第３のチップ２−ｃが接続される。

チップ２０−ｃにもビアホールが形成され、チップ裏面に電極５０−ｃが形成されている。この電極５０−ｃとＣ４半田ボール３０−ｄを介してチップ２０−ｄの信号と信号電流帰還用のグランドが接続されている。チップ２０−ｄの電源はボンディングワイヤ８０−ｄでパッケージ１０から直接給電されている。また、コンデンサ４０−ｄとボンディングワイヤ８０−ｄとはＬＰＦを構成し、チップ２０−ｄへのあるいはチップ２０−ｄから外部への高周波電源ノイズを低減させている。

また、必要に応じてチップ２０−ｄの裏面の電極５０−ｄ’にボンディングワイヤ８０−ｄ１で電源を接続することで、チップ２０−ｃの電源安定化も可能である。すなわち、信号とその帰還電流はＣ４半田ボール３０−ｄを流し、ボンディングワイヤ８０−ｄとコンデンサ４０−ｄとでＬＰＦが形成された電源は、さらにボンディングワイヤ８０−ｄ１でチップ２０−ｃへと給電され、チップ２０−ｃ上に搭載されるコンデンサ４０−ｃがＬＰＦを構成し、安定化した電源供給が可能である。

また、チップ２０−ｅは、回路の配線層６０−ｅが図面上面を向いており、この図には記載されていないシートやモールドなどの材料で固定されている。この固定材料は本実施の形態には大きな影響を与えない。このチップ２０−ｅの配線層６０−ｅの表面には電極５１−ｅが形成され、これとパッケージ１０とがボンディングワイヤ８０−ｅで接続されている。このチップ２０−ｅは、Ｃ４半田ボールでは接続されておらず、信号も電源もボンディングワイヤ８０−ｅでパッケージ１０に接続されている。また、チップ２０−ｅにはビアホールが形成されており、チップ裏面に電極が形成され、コンデンサ４０−ｅが実装されている。これにより、ボンディングワイヤ８０−ｅがチップ２０−ｅの配線層６０−ｅと同じ表面にボンディング接続されることで、信号と電源が供給される場合であっても、ビアホール接続されたコンデンサ４０−ｅは同一平面にないので、ボンディングワイヤ用の電極の配置に制限を与えないというこれまでの実施の形態と同じ効果を有する。

また、必要に応じてチップ２０−ｃの裏面の電極５０−ｃにボンディングワイヤ８０−ｅ１でチップ２０−ｅの信号並びに電源を接続することも可能である。これにより、ボンディングワイヤ８０−ｅばかりでなく、ボンディングワイヤ８０−ｅ１も使えるので、チップ２０−ｅに搭載されるこれらコンデンサ４０−ｅ，４０−ｃの高さは、Ｃ４半田ボールの高さに制限されるわけではないので、大容量化が可能である。

そしてさらなる効果として、ビアホールとボンディングワイヤと、コンデンサを自在に組み合わせて用いることで、大容量コンデンサを用いたＬＰＦを半導体装置９内のチップ内の様々な場所に作ることができ、各チップでの低電源ノイズを実現できる。さらなる効果としてパッケージ１０あるいはＣ４半田ボール３０で給電用のボールを削減できるので、低コストに信号線本数を増加できるという効果もある。

第４の課題を解決する方法として、チップ２０内の電源用のビアホール７０に抵抗成分が大きい材料を用いることで、Ｑ値を小さくすることができる。しかし、信号用には低抵抗の材料を用いたビアホールにすることで信号の信号振幅の低下を防ぐことができる。このように、電源コンデンサ用には高抵抗のビアホールと、信号用には低抵抗のビアホールの２種類を用意することで、給電系のＬＰＦと低Ｑ値設計で安定した電源を印加することができ、かつ低抵抗のビアホールで信号を接続するので信号の劣化が少ないという効果がある。これは、以下の議論にも同じである。

（第６の実施の形態）
本発明の第６の実施の形態を、図１６を用いて説明する。

本実施の形態は、第１〜第５の実施の形態の半導体装置を応用して情報処理システムを構成した例である。

図１６に、本実施の形態の情報処理システムの構成を示す。情報処理システム３００には、半導体装置９と、記憶装置３１０、入力デバイス３５０、表示デバイス３４０、アンテナ３２０、バッテリを含む電源回路３６０を有している。半導体装置９には、演算処理回路（ＭＰＵ）のチップ２０−ａと、メモリ回路のチップ２０−ｂ，２０−ｃと、アナログ回路のチップ２０−ｄと、無線回路（ＲＦ）のチップ２０−ｅが搭載されている。これらのチップ２０−ａ〜２０−ｅには、チップ内にビアホールを有し、チップ裏面にここには示していないコンデンサを搭載している。そして、これらのチップ２０−ａ〜２０−ｅには電源回路３６０から半導体装置９内のパッケージを介して給電されている。

半導体装置９は、記憶装置３１０、表示デバイス３４０、アンテナ３２０、入力デバイス３５０と信号を送受信するように配線で接続されている。情報処理システム３００は、入力デバイス３５０やアンテナ３２０を介したデータにより、記憶装置３１０に格納されている命令により情報処理を行い、これをアンテナ３２０を通じて送信し、あるいは表示デバイス３４０に表示する。

この半導体装置９は、第１〜第５の実施の形態のように構成されているので、それぞれのチップ２０−ａ〜２０−ｅの回路表面に形成された接続用電極を少なくできるので、チップ２０−ａ〜２０−ｅ自身の大きさを小さくでき、低コスト化できるという効果がある。また、チップ２０−ａ〜２０−ｅに搭載されているコンデンサ４０がＬＰＦを構成するので、電源回路３６０に安定化のための容量をより少なく搭載することができるという効果もある。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体チップおよびこれを搭載した半導体装置は、例えば、パソコン・サーバ・ルータ・ストレージなどの情報処理機器、情報車載端末やテレビ、カメラなどの情報家電に組み込まれるプロセッサやメモリなど、機能回路を搭載する半導体装置とその応用製品に利用可能である。特に、本発明の半導体装置では、チップ裏面にコンデンサを搭載しているので、チップの電極数を増やすばかりでなく、チップに給電する電源の安定化が図れ、これはまた、３次元スタック型の多チップ搭載半導体装置においても同じ効果を有するため、実装面積が限られる携帯機器に好適である。

本発明の第１の実施の形態の半導体装置を示す断面図である。 本発明の第１の実施の形態の半導体装置がプリント基板に実装された状態を示す断面図である。 本発明の第１の実施の形態の半導体装置を示す鳥瞰図である。 本発明の第１の実施の形態の半導体装置において、半導体チップを示す上面図（Ａ）と下面図（Ｂ）である。 本発明の第１の実施の形態の半導体装置において、半導体チップの裏面にコンデンサを搭載した状態を示す下面図である。 本発明の第１の実施の形態の半導体装置がプリント基板に実装された状態を示す等価回路図である。 本発明の第２の実施の形態の半導体装置において、異種電源の複数ブロックを有する半導体チップを示す上面図（Ａ）と下面図（Ｂ：コンデンサ実装後）である。 本発明の第３の実施の形態の半導体装置において、抵抗とコンデンサを搭載する半導体チップを示す下面図（Ａ：コンデンサ実装後）と、半導体装置がプリント基板に実装された状態を示す等価回路図（Ｂ）である。 本発明の第４の実施の形態の半導体装置を示す断面図である。 本発明の第４の実施の形態の半導体装置を示す上面図である。 本発明の第４の実施の形態の半導体装置がプリント基板に実装された状態を示す等価回路図である。 本発明の第５の実施の形態の半導体装置を示す断面図である。 本発明の第５の実施の形態の別の半導体装置を示す断面図である。 本発明の第５の実施の形態のさらに別の半導体装置を示す断面図である。 本発明の第５の実施の形態のさらにまた別の半導体装置を示す断面図である。 本発明の第６の実施の形態の半導体装置を応用して構成した情報処理システムを示す構成図である。 本発明に対する従来技術１の半導体装置を示す断面図である。 本発明に対する従来技術２の半導体装置を示す断面図である。 本発明に対する従来技術の半導体装置がプリント基板に実装された状態を示す等価回路図（（Ａ）：従来技術１、（Ｂ）：従来技術２）である。

符号の説明

１…プリント基板、１ａ…電源層、１ｂ…グランド層、９…半導体装置、１０…半導体パッケージ、２０…半導体チップ、２１，２２，２３，２４，２５，２６…エリア、３０…Ｃ４半田ボール、４０，４１，４２ａ，４２ｂ，４９…コンデンサ、５０，５１，５２，５３，５４，５５…電極、６０…配線層、７０，７１，７２…ビアホール、８０…半田ボール、８１，８２…ボンディングワイヤ、９０…モールド、
３００…情報処理システム、３１０…記憶装置、３２０…アンテナ、３４０…表示デバイス、３５０…入力デバイス、３６０…電源回路。

Claims (4)

1. 情報処理機能を構成する回路と電極とを有する半導体チップであって、
   前記半導体チップの表面に前記回路の多層の配線パターンが形成され、
   前記半導体チップの表面の前記回路の所定の層に複数の電極である第一の複数の電極が形成され、
   前記半導体チップの裏面に複数の電極である第二の複数の電極が形成され、
   前記第一の複数の電極の各々と、前記第二の複数の電極の各々とは、前記半導体チップの内部に設けられた複数のビアホールのうちいずれか一のビアホールを介して電気的に接続され、
   前記第二の複数の電極上に高誘電体絶縁層を有する複数のコンデンサが接続され、前記複数のコンデンサの各コンデンサの端子に異種の電源電圧が印加されるように、前記各コンデンサに対して前記第二の複数の電極のうちの任意の２つの電極がそれぞれ接続され、
   前記第二の複数の電極は電源用電極とグランド用電極とがあり、前記複数のコンデンサに印加される電源電圧が異種となるように前記電源用電極と前記グランド用電極とが交互に配置されており、
   前記複数のビアホールは前記電源用電極と接続される電源用ビアホールと前記グランド用電極と接続されるグランド用ビアホールとがあり、前記複数のコンデンサのうち隣接するコンデンサを流れる電流が逆向きになるように、前記電源用電極と前記グランド用電極とが交互に配置されており、
   前記第二の複数の電極は４個以上の偶数個設けられており、
   前記回路は電源種の異なる複数の機能ブロックを持ち、
   前記半導体チップの表面の第１の領域である第１の機能ブロックには、前記第１の機能ブロックの領域に対応する前記半導体チップの裏面の領域に配置された前記第二の複数の電極と電気的に接続された第１の電源電極が形成され、
   前記半導体チップの表面の第２の領域である第２の機能ブロックには、前記第２の機能ブロックの領域に対応する前記半導体チップの裏面の領域に配置された前記第二の複数の電極と電気的に接続された第２の電源電極が形成され、
   前記第１の電源電極と前記第二の複数の電極とは前記複数のビアホールのうちいずれか一のビアホールを経由して電気的に接続され、
   前記第２の電源電極と前記第二の複数の電極とは前記複数のビアホールのうちいずれか一のビアホールを経由して電気的に接続され、
   前記第二の複数の電極のうち、前記第１の電源電極に接続された電極と、前記第２の電源電極に接続された電極とが、前記半導体チップの裏面では電気的に絶縁されるように配線されていることを特徴とする半導体チップ。
2. 請求項１記載の半導体チップにおいて、
   前記第二の複数の電極のグランド用電極のうち、前記第１の機能ブロックの領域に配置された前記第１の電源電極と電気的に接続されるグランド用電極と、前記第２の機能ブロックの領域に配置された前記第２の電源電極と電気的に接続されるグランド用電極とが、電気的に短絡されるように配線されていることを特徴とする半導体チップ。
3. 請求項１記載の半導体チップにおいて、
   前記第二の複数の電極に接続された電源用電極に、高誘電体絶縁層を有するコンデンサと抵抗器が接続されてローパスフィルタが構成されていることを特徴とする半導体チップ。
4. 請求項１〜３のいずれか１項記載の半導体チップと、前記半導体チップを搭載する半導体インターポーザを有する半導体装置であって、
   前記半導体チップの表面に設けられた信号電極は、前記半導体インターポーザに形成された信号電極に半田で接続され、
   前記第一の複数の電極は、前記半導体インターポーザに形成された電源電極に半田で接続されていることを特徴とする半導体装置。

Images