[go: up one dir, main page]

KR101982905B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR101982905B1
KR101982905B1 KR1020150137695A KR20150137695A KR101982905B1 KR 101982905 B1 KR101982905 B1 KR 101982905B1 KR 1020150137695 A KR1020150137695 A KR 1020150137695A KR 20150137695 A KR20150137695 A KR 20150137695A KR 101982905 B1 KR101982905 B1 KR 101982905B1
Authority
KR
South Korea
Prior art keywords
block
semiconductor die
layer
die
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020150137695A
Other languages
English (en)
Other versions
KR20170019298A (ko
Inventor
마이클 켈리
데이비드 하이너
로날드 휴모엘러
로저 세인트 아만드
Original Assignee
앰코 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/823,689 external-priority patent/US9543242B1/en
Application filed by 앰코 테크놀로지 인코포레이티드 filed Critical 앰코 테크놀로지 인코포레이티드
Publication of KR20170019298A publication Critical patent/KR20170019298A/ko
Priority to KR1020190058964A priority Critical patent/KR102425720B1/ko
Application granted granted Critical
Publication of KR101982905B1 publication Critical patent/KR101982905B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 디바이스 구조 및 반도체 디바이스를 제조하기 위한 방법. 비제한적인 예로서, 본 발명의 다양한 양태들은 얇고 미세한 피치의 재배선 구조를 포함하는 다양한 반도체 패키지 구조들, 및 이를 제조하기 위한 방법들을 제공한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF}
본 출원은 2013년 1월 29일에 출원되고, "반도체 디바이스 및 반도체 디바이스의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 13/753,120; 2013년 4월 16일에 출원되고, "반도체 디바이스 및 그의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 13/863,457; 2013년11월19일에 출원되고, "관통 실리콘 비아가 없는 깊은 웰들을 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/083,779; 2014년 3월 18일에 출원되고, "반도체 디바이스 및 그의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 14/218,265; 2014년6월24일에 출원되고, "반도체 디바이스 및 그의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 14/313,724; 2014년7월28일에 출원되고, "얇은 재배선층들을 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/444,450; 2014년10월27일에 출원되고, "감소된 두께를 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/524,443; 2014년11월4일에 출원되고, "인터포저, 그의 제조 방법, 이를 이용한 반도체 패키지, 및 반도체 패키지의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 14/532,532; 2014년11월18일에 출원되고, "감소된 휨(warpage)을 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/546,484; 및 2015년3월27일에 출원되고, "반도체 디바이스 및 그 제조 방법"의 명칭을 갖는 미국 특허 출원 번호 14/671,095에 관련된 것이며; 여기에 있는 각각의 내용 전체가 본원에 참고로 인용된다.
현재 반도체 패키지들 및 반도체 패키지들을 형성하기 위한 방법들은, 예를 들면, 과도한 비용, 감소된 신뢰성, 또는 너무 큰 패키지 사이즈 등을 초래하여 부적합하다. 추가적인 한계점들 및 통상의 그리고 전통적인 접근법들의 단점들이 도면을 참조하여 본 출원의 나머지 부분에 기재된 바와 같이 본 발명과 그와 같은 접근법들의 비교를 통하여, 당업자들에게 명확해질 것이다.
본 발명의 다양한 양태들은 반도체 디바이스 구조 및 반도체 디바이스를 제조하기 위한 방법을 제공한다. 비제한적인 예들로서, 본 발명의 다양한 양태들이 얇고 가는 피치의 재배선 구조(thin fine-pitch redistribution structure)를 포함하는 다양한 반도체 패키지 구조들, 및 이의 제조를 위한 방법들을 제공한다.
첨부 도면은 본 발명의 추가적인 이해를 제공하기 위해 포함되며, 본 명세서의 일부에 통합되고 구성한다. 도면은 본 발명의 실시예를 예시하며, 상세한 설명과 함께, 본 발명의 다양한 원리들을 설명하는 역할을 한다.
도 1a-1j는, 본 발명의 다양한 양태들에 따른, 예시적 반도체 패키지 및 반도체 패키지를 제조하는 예시적 방법을 도시한 단면도들이다.
도 2는, 본 발명의 다양한 양태들에 따른, 반도체 패키지를 제조하는 예시적인 방법의 흐름도이다.
도 3a 및 도 3b는, 본 발명의 다양한 양태들에 따른, 예시적 반도체 패키지 및 반도체 패키지를 제조하는 예시적 방법을 도시한 단면도들이다.
도 4a-4d는, 본 발명의 다양한 양태들에 따른, 예시적 반도체 패키지 및 반도체 패키지를 제조하는 예시적 방법을 도시한 단면도들이다.
도 5a-5f는, 본 발명의 다양한 양태들에 따른, 예시적 반도체 패키지 및 반도체 패키지를 제조하는 예시적 방법을 도시한 단면도들이다.
도 6a 내지 도 6d는, 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적인 방법을 도시한 단면도들이다.
도 7a 내지 도 7l은, 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적인 방법을 도시한 단면도들이다.
도 8은, 본 발명의 다양한 양태들에 따른, 반도체 패키지를 제조하는 예시적인 방법의 흐름도이다.
도 9는, 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적인 방법을 도시한 단면도이다.
도 10a-10b, 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적인 방법을 도시한 단면도이다.
도 11a-11d는, 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적인 방법을 도시한 단면도이다.
도 12a-12b는, 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적인 방법을 도시한 단면도이다.
도 13은, 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적인 방법을 도시한 단면도이다.
도 14는, 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적인 방법을 도시한 단면도이다.
도 15는, 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적인 방법을 도시한 단면도이다.
도 16은, 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적인 방법을 도시한 단면도이다.
다음의 논의는 이들의 예를 제공함에 의해 본 발명의 다양한 양태들을 제공한다. 이러한 예는 비제한적이며, 따라서, 본 발명의 다양한 양태들의 범위는 제공된 예들의 임의의 특정한 특징들에 의해 제한될 필요는 없다. 이하의 설명에서, 어구 "예", "예(e.g.)" 및 "예시적인"은 "예로서 그리고 비제한적인", "예를 들면 그리고 비제한적인", 등과 함께 일반적으로 동의어이다.
여기에 사용 된 바와 같이, "및/또는"은 "및/또는"에 연결된 리스트 중 하나 이상을 의미한다. 예를 들어, "x 및/또는 y"는 세 요소 세트{(x), (y), (x, y)중 임의의 요소를 의미한다. 다른 말로, "x 및/또는 y"는 "x 및 y의 하나 또는 둘 다"를 의미한다. 다른 예로서, "x, y, 및/또는 z"는 일곱 요소 세트{(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}중 임의의 요소를 의미한다. 다른 말로, "x, y 및/또는 z"는 "x, y 및 z 중 하나 이상을 의미한다.
여기에 사용된 용어는 단지 특정한 실시예를 설명하기 위한 것이며 본 발명을 한정하려는 의도가 아니다. 여기에 사용된 바와 같이, 단수 형태는, 내용상 명백히 다르게 제시하지 않는 한, 복수의 형태를 포함하도록 의도된다. 본 명세서에서 사용할 때, "포함한다(comprises)", "포함한다(includes)," "포함하는(comprising), "포함하는(including)", "갖는다(has)", "갖는다(have)", "갖는(having)" 등은 특징들, 정수들, 단계들, 동작들, 구성 요소들, 및/또는 부품들을 지칭하며, 특징들, 정수들, 단계들, 동작들, 구성 요소들, 부품들 및/또는 이들의 그룹들 중 하나 이상의 존재 또는 추가를 배재하지 않음이 이해될 것이다.
비록 용어 제1, 제2, 등이 다양한 구성 요소들을 여기서 설명하는데 이용될 수 있으나, 이러한 구성 요소들은 이러한 용어들로 한정되어서는 안됨이 이해될 것이다. 이러한 용어들은 한 구성 요소를 다른 구성 요소와 구별하기 위해 사용된다. 따라서, 예를 들어, 이하에서 설명될 제1구성 요소, 제1부품 또는 제1섹션은 본 발명의 교시로부터 벗어나지 않고 제2구성 요소, 제2부품 또는 제2섹션으로 지칭될 수 있다. 유사하게, "상부(upper)", "하부(lower)", "측부(side)" 등과 같은 다양한 공간적 용어는 상대적인 방식으로 한 구성 요소로부터 다른 구성 요소를 구분하는데 사용될 수 있다. 그러나, 부품들은 다른 방식으로 위치될 수 있는데, 예를 들면, 본 발명의 교시를 벗어나지 않고, "상부(top)" 면이 수평으로 바라보고 그리고 그것의 "측부(side)" 면이 수직으로 바라보도록 반도체 디바이스가 옆으로 위치될 수 있다는 것이 이해되어야 한다.
본 발명의 다양한 양태들은 반도체 디바이스 또는 패키지 및 그의 형성(또는 제조) 방법을 제공하며, 이는 비용을 줄이고, 신뢰성을 증가시키며, 그리고/또는 반도체 디바이스의 제조 성능을 증가시킨다.
본 발명의 상기 및 다른 양태들이 다양한 예시적 실시예의 다음 설명으로부터 기술되거나 또는 명백해질 것이다. 당업자들이 다양한 양태들을 용이하게 실시할 수 있도록, 본 발명의 다양한 양태들이 첨부된 도면들을 참조하여 이제 설명될 것이다.
도 1a-1j는, 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적 방법을 도시한 단면도들이다. 도 1a-1j에 도시된 구조들은 도 3a-3b, 4a-4d, 5a-5f, 6a-6d, 7a-7l, 9, 10a-10b, 11a-11d, 12a-12b, 13, 14, 15, 및 16에 도시된 유사한 구조들과 함께 임의의 또는 모든 특징들을 공유할 수 있다. 도 2는, 본 발명의 다양한 양태들에 따른, 반도체 패키지를 제조하는 예시적인 방법(200)의 흐름도이다. 도 1a-1j는, 예를 들면, 도 2의 방법(200)의 다양한 단계들(또는 블록들)에서 예시적인 반도체 패키지를 도시한다. 도 1a-1j 및 도 2가 함께 논의된다. 방법(200)의 예시적 블록들의 순서가 본 발명의 범위를 벗어나지 않고 변할 수 있음을 주목해야 한다.
예시적 방법(200)은, 블록(block)(205)에서, 공정을 위한(e.g., 패키징을 위한) 로직 웨이퍼 준비 단계를 포함할 수 있다. 블록(205)은, 본 발명에서 제시되는 비제한적인 방식으로, 임의의 다양한 방식들로의 공정을 위한 로직 웨이퍼 준비 단계를 포함할 수 있다.
예를 들면, 블록(205)은, 예를 들어 배송 공급 업체로부터, 제조 현장의 상류 공정 등으로부터, 로직 웨이퍼를 수신하는 단계를 포함할 수 있다. 로직 웨이퍼는, 예를 들면, 다수의 능동 반도체 다이를 포함하는 반도체 웨이퍼를 포함할 수 있다. 반도체 다이는, 예를 들면, 프로세서 다이, 메모리 다이, 프로그램어블 로직 다이, 주문형 집적 회로 다이(ASIC), 일반 다이 등을 포함할 수 있다.
블록(205)은, 예를 들면, 로직 웨이퍼 위에 도전성 상호 연결 구조들을 형성하는 단계를 포함할 수 있다. 이러한 도전성 상호 연결 구조들은, 예를 들면, 도전성 패드들, 랜드들, 범프들 또는 볼들, 도전성 필라들 등을 포함할 수 있다. 형성 단계는, 예를 들면, 로직 웨이퍼에 미리 형성된 상호 연결 구조들을 부착하거나, 로직 웨이퍼 상에 상호 연결 구조들을 도금하는 등의 공정을 포함할 수 있다.
예시적인 실시예로서, 도전성 구조들은 구리 및/또는 니켈을 포함하는 도전성 필라들을 포함할 수 있고, 그리고 솔더 캡(e.g., 주석 및/또는 실버)을 포함할 수 있다. 예를 들면, 도전성 구조들은 도전성 필라들을 포함할 수 있으며, 도전성 필라들은 다음을 포함할 수 있다. (a)(i) 스퍼터링("시드층"으로 지칭될 수 있음)에 의해 형성된 티타늄-텅스텐(TiW) 층, 그리고 (ii) 스퍼터링에 의해 형성된 티타늄-텅스텐 층 상의 카파(Cu) 층을 포함하는 언더 범프 메탈("UBM"), (b) 전해 도금에 의한 UBM 상에 형성된 카파 필라, 그리고 (c) 카파 필라 상에 형성된 솔더 층 또는 니켈 층 상에 형성된 솔더 층을 갖는 카파 필라 상에 형성된 니켈 층.
또한, 예시적인 실시예로서, 도전성 구조들은 납 및/또는 납없는 웨이퍼 범프를 포함할 수 있다. 예를 들어, 납없는 웨이퍼 범프들(또는 상호 연결 구조들)은 적어도 부분적으로 다음과 같은 공정에 의해 형성될 수 있다. (a)(i) 스퍼터링에 의한 티타늄(Ti) 또는 티타늄-텅스텐(TiW)의 형성, (ii) 스퍼터링에 의한 티타늄 또는 티타늄-텅스텐 상의 카파(Cu) 층의 형성, (iii) 그리고 전해 도금에 의한 카파 층 상에 니켈(Ni)을 형성함에 의한 언더범프메탈(UBM)의 형성, 및 (b) 전해 도금에 의한 UBM 구조의 니켈 층 상에 납없는 솔더 재료를 형성하되, 납없는 솔더 재료는 1 중량% ~ 내지 4 중량%를 갖는 실버(Ag)의 조성과 중량에 의한 조성의 나머지가 주석(Sn)인 것.
블록(205)은, 예를 들면, 로직 웨이퍼의 부분 또는 전체 박형화(e.g., 그라인딩, 식각 등) 수행 단계를 포함할 수 있다. 블록(205)은 또한, 예를 들면, 로직 웨이퍼를 분리된 다이로 또는 측부 부착을 위한 다이 셋트들로 절단(dicing)하는 단계를 포함할 수 있다. 블록(205)은 또한 제조 설비에서 근접하거나 상류 제조 스테이션으로부터, 또는 다른 지리적 위치 등으로부터 로직 웨이퍼를 수신하는 단계를 포함할 수 있다. 로직 웨이퍼가, 예를 들면, 이미 준비되거나 또는 추가적인 준비 단계들이 수행될 수 있다.
일반적으로, 블록(205)은 공정을 위한(e.g., 패키징을 위한) 로직 웨이퍼 준비 단계를 포함할 수 있다. 따라서, 본 발명의 범위는 특정한 형태의 로직 웨이퍼 및/또는 다이 공정의 특징들에 의해 제한되어서는 안 된다.
예시적인 방법(200)은, 블록(210)에서, 캐리어, 서브스트레이트, 또는 웨이퍼를 준비하는 단계를 포함한다. 준비된(또는 수신된) 웨이퍼는 재배선 구조 웨이퍼(redistribution structure wafer) 또는 RD 웨이퍼로 지칭될 수 있다.
RD 웨이퍼는, 예를 들면, 인터포저 웨이퍼, 패키지 서브스트레이트의 웨이퍼 등을 포함할 수 있다. RD 웨이퍼는, 예를 들면, 반도체(e.g., 실리콘) 웨이퍼 상에(e.g., 다이-바이-다이 기초(die-by-die basis) 상에) 형성된 재배선 구조를 포함할 수 있다. RD 웨이퍼는, 예를 들면, 전기 경로들뿐만 아니라 전자 장치들(e.g., 반도체 디바이스들)을 포함할 수 있다. RD 웨이퍼는 또한, 예를 들면, 수동 전자 디바이스들뿐만 아니라 능동 반도체 디바이스들을 포함할 수 있다. 예를 들면, RD 웨이퍼는 서브스트레이트 또는 캐리어 상에 (e.g., 직접 또는 간접적으로) 형성되거나 또는 연결된 하나 이상의 도전성 층들 또는 트레이스들을 포함할 수 있다. 캐리어 또는 서브스트레이트의 예들은 반도체(e.g., 실리콘) 웨이퍼 또는 글래스 서브스트레이트를 포함할 수 있다. 반도체 웨이퍼 상에 도전성 층들(e.g., 카파, 알루미늄, 텅스텐 등)을 형성하는데 이용된 공정들의 예들은 반도체 웨이퍼 제조 공정들을 이용하는 단계를 포함하고, 이는 또한 여기서 백앤드오브라인(back end of line:BEOL) 공정으로 지칭될 수 있다. 예시적인 실시예로서, 도전성 층들은 스퍼터링 및/또는 전해 도금 공정을 이용하여 서브스트레이트 상에 또는 서브스트레이트를 따라 증착될 수 있다. 도전성 층들은 재배선층들로 지칭될 수 있다. 재배선층들은 두개 이상의 전기적 연결 구조들 사이에 전기적 신호를 라우팅(routing)하거나 또는 넓거나 좁은 피치에 전기적 연결 구조들을 라우팅(routing)하는데 이용될 수 있다.
예시적인 실시예로서, (전자 디바이스들)에 부착될 수 있는 재배선 구조(e.g., 상호 연결 구조들(e.g., 랜드들, 트레이스들 등))의 다양한 영역들이 서브-마이크론 피치(또는 중심과 중심 사이의 간격) 및/또는 2마이크론보다 작은 피치를 가지며 형성될 수 있다. 다양한 다른 실시예로서, 2-5 마이크론의 피치가 이용될 수 있다.
예시적인 실시예로서, 재배선 구조가 형성된 실리콘 웨이퍼는 궁극적으로 재배선 구조에 부착되는 반도체 다이를 형성하는데 적절하게 이용될 수 있는 것보다 더 낮은 등급의 실리콘을 포함할 수 있다. 다른 실시예로서, 실리콘 웨이퍼는 실패한 반도체 디바이스 웨이퍼 제조 공정에서 회수된 실리콘 웨이퍼일 수 있다. 추가적인 예시적 실시예로서, 실리콘 웨이퍼는 궁극적으로 재배선 구조에 부착되는 반도체 다이를 형성하는데 적절하게 이용될 수 있는 것보다 더 얇은 실리콘층을 포함할 수 있다. 블록(210)은 또한 제조 설비에서 근접하거나 상류 제조 스테이션으로부터, 또는 다른 지리적 위치 등으로부터 RD 웨이퍼를 수신하는 단계를 포함할 수 있다. RD 웨이퍼가, 예를 들면, 이미 준비되거나 또는 추가적인 준비 단계들이 수행될 수 있다.
도 1a는 블록(210)의 다양한 양태들의 예시적 도면을 제공한다. 도 1a를 참조하면, RD 웨이퍼(100A)는, 예를 들면, 지지층(105)(e.g., 실리콘 또는 다른 반도체 층, 글래스 층 등)을 포함한다. 재배선(RD) 구조(110)는 지지층(105) 위에 형성될 수 있다. RD 구조(110)는, 예를 들면, 베이스 유전층(111), 제1유전층(113), 제1도전성 트레이스들(112), 제2유전층(116), 제2도전성 트레이스들(115), 및 상호 연결 구조들(117)을 포함할 수 있다.
베이스 유전층(111)은, 예를 들면, 지지층(105) 위에 있을 수 있다. 베이스 유전층(111)은, 예를 들면, 산화막, 질화막 등을 포함할 수 있다. 베이스 유전층(111)은, 예를 들면, 기본 사양으로 형성될 수 있고 그리고/또는 자연적인 것일 수 있다. 유전층(111)은 패시베이션층으로 지칭될 수 있다. 유전층(111)은, 예를 들면, 저압 화학 기상 증착(LPCVD) 공정을 이용하여 형성된 실리콘 이산화물층이거나 이를 포함할 수 있다.
RD 웨이퍼(100A)는 또한, 예를 들면, 제1도전성 트레이스들(112) 및 제1유전층(113)을 포함할 수 있다. 제1도전성 트레이스들(112)은, 예를 들면, 증착된 도전성 메탈(e.g., 카파, 알루미늄, 텅스텐 등)을 포함할 수 있다. 도전성 트레이스들(112)은 스퍼터링 및/또는 전해 도금에 의해 형성될 수 있다. 도전성 트레이스들(112)은, 예를 들면, 서브 마이크론 또는 서브 투 마이크론 피치(sub-two-micron pitch)(또는 중심과 중심 사이의 간격)으로 형성될 수 있다. 제1유전층(113)은, 예를 들면, 무기 유전 재료(e.g., 실리콘 산화물, 실리콘 질화물 등)를 포함할 수 있다. 다양한 실시예에서, 유전층(113)은 제1도전성 트레이스들(112) 이전에 형성될 수 있는데, 예를 들면, 개구들과 함께 형성되며, 개구들에는 제1도전성 트레이스들(112) 또는 그의 일부 영역이 채워짐을 주목하라. 예시적인 실시예로서, 예를 들면 카파 도전성 트레이스들, 듀얼 다마신 공정은 그 트레이스들을 증착하는데 이용될 수 있다.
다른 조립체로서, 제1유전층(113)은 유기 유전 재료를 포함할 수 있다. 예를 들어, 제1유전층(113)은 비스말레이미드트리아진(BT), 페놀 수지, 폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤즈옥사졸(PBO), 에폭시 및 이들의 균등물 및 이들의 화합물을 포함할 수 있지만, 본 발명의 양태들이 이로서 제한되지 않는다. 유기 유전 재료는 임의의 다양한 방식들, 예를 들면, 화학 기상 증착(CVD)으로 형성될 수 있다. 이러한 다른 조립체로서, 제1도전성 트레이스들(112)은, 예를 들면, 2-5 마이크론 피치(또는 중심과 중심 사이의 간격)일 수 있다.
RD 웨이퍼(100A)는 또한, 예를 들면, 제2도전성 트레이스들(115) 및 제2유전층(116)을 포함할 수 있다. 제2도전성 트레이스들(115)은, 예를 들면, 증착된 도전성 재료(e.g., 카파 등)를 포함할 수 있다. 제2도전성 트레이스들(115)은, 예를 들면, 각각의 도전성 비아들(114)(e.g., 제1유전층(113)에 있는)을 통하여 각각의 제1도전성 트레이스들(112)에 연결될 수 있다. 제2유전층(116)은, 예를 들면, 무기 유전 재료(e.g., 실리콘 산화물, 실리콘 질화물 등)을 포함할 수 있다. 다른 조립체로서, 제2유전층(116)은 유기 유전 재료를 포함할 수 있다. 예를 들면, 제2유전층(116)은 비스말레이미드트리아진(BT), 페놀 수지, 폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤즈옥사졸(PBO), 에폭시 및 이들의 균등물 및 이들의 화합물을 포함할 수 있지만, 본 발명의 양태들이 이로서 제한되지 않는다. 제2유전층(116)은, 예를 들면, CVD 공정을 이용하여 형성될 수 있으나, 본 발명의 범위가 이것으로 제한되지 않는다.
비록 두셋트의 유전층들 및 도전성 트레이스들이 도 1a에 도시되어 있으나, RD 웨이퍼(100A)의 RD 구조(110)는 그와 같은 층들 및 트레이스들의 임의의 개수를 포함할 수 있음을 이해하여야 한다. 예를 들면, RD 구조(110)는 오직 하나의 유전층만을 그리고/또는 한 셋트의 도전성 트레이스들, 세 셋트의 유전층들 및/또는 도전성 트레이스들 등을 포함할 수 있다.
블록(205)에서 로직 웨이퍼 준비 단계와 함께, 블록(210)은 RD 구조(110)의 표면 상에 상호 연결 구조들(e.g., 도전성 범프들, 도전성 볼들, 도전성 필라들, 도전성 랜드들 또는 패드들 등)을 형성하는 단계를 포함할 수 있다. RD 구조(110)가 상호 연결 구조들(117)을 포함하는, 이러한 상호 연결 구조들(117)의 예가 도 1a에 도시되어 있고, 이는 RD 구조(110)의 전방(또는 상부) 측 상에 형성되고 그리고 제2유전층(116)에 있는 도전성 비아들을 통하여 각각의 제2도전성 트레이스들(115)에 전기적으로 연결됨을 보이고 있다. 이러한 상호 연결 구조들(117)은, 예를 들면, RD 구조(110)를 다양한 전자 부품들(e.g., 능동 반도체 부품들 또는 다이, 수동 부품들 등)에 연결하는데 이용될 수 있다.
상호 연결 구조들(117)은, 예를 들면, 임의의 다양한 도전성 재료들(e.g., 카파, 니켈, 골드 등의 하나 또는 조합)을 포함할 수 있다. 상호 연결 구조들(117)은 또한, 예를 들면, 솔더를 포함할 수 있다.
일반적으로, 블록(210)은 재배선 구조 웨이퍼(RD 웨이퍼)를 준비하는 단계를 포함한다. 따라서, 본 발명의 범위가 이러한 준비를 수행하는 임의의 특정한 방식의 특징으로 제한되지 않아야 한다.
예시적 방법(200)은, 블록(215)에서, RD 웨이퍼 상에 상호 연결 구조들(e.g., 관통 몰드 비아(TMV) 상호 연결 구조들)을 형성하는 단계를 포함한다. 블록(215)은 임의의 다양한 방식으로 그와 같은 상호 연결 구조들을 형성하는 단계를 포함한다.
상호 연결 구조들은 임의의 다양한 특징들을 포함할 수 있다. 예를 들면, 상호 연결 구조들은 솔더 볼들 또는 범프들, 멀티 볼 솔더 컬럼들, 신장된 솔더 볼들, 메탈 코어를 따라 솔더 층이 형성된 메탈(e.g., 카파) 코어 볼들, 도금된 필라 구조들(e.g., 카파 필라들 등), 와이어 구조들(e.g., 와이어 본딩 와이어들) 등을 포함할 수 있다.
상호 연결 구조들은 임의의 다양한 치수를 가질 수 있다. 예를 들면, 상호 연결 구조들은 RD 웨이퍼로부터 RD 웨이퍼(e.g., 블록(220)에서)에 연결된 전자 부품들의 높이보다 작은 높이까지 연장될 수 있다. 또한 예를 들면, 상호 연결 구조들은 RD 웨이퍼로부터 RD 웨이퍼에 연결된 전자 부품들의 높이 이상의 높이까지 연장될 수 있다. 이러한 상대적 높이들의 중요성은 여기의 논의에서 명백하게 될 것이다(e.g., 몰드 박형화, 패키지 스택킹, 상부 서브스트레이트 부착, 상부 재배선 구조 형성 등의 논의에서). 상호 연결 구조들은 또한, 예를 들면, 다양한 피치들(중심과 중심 사이의 간격)로 형성될 수 있다. 예를 들면, 상호 연결 구조들(e.g., 도전성 포스트들 또는 필라들)은 150-250 마이크론 피치 이하로 도금되거나 그리고/또는 본딩될 수 있다. 또한 예를 들면, 상호 연결 구조들(e.g., 신장되거나 그리고/또는 메탈 충진 솔더 구조들)은 250-350 마이크론 피치 이하로 부착될 수 있다. 추가적으로, 예를 들면, 상호 연결 구조들(e.g., 솔더 볼들)은 350-450 마이크론 피치 이하로 부착될 수 있다.
블록(215)은 임의의 다양한 방식으로 상호 연결 구조들을 부착하는 단계를 포함한다. 예를 들면, 블록(215)은 RD 웨이퍼 상에 상호 연결 구조들을 리플로우하여 부착하는 단계, RD 웨이퍼 상에 상호 연결 구조들을 도금하는 단계, RD 웨이퍼 상에 상호 연결 구조들을 와이어 본딩하는 단계, 도전성 에폭시로 RD 웨이퍼에 수행된 상호 연결 구조들을 부착하는 단계 등을 포함할 수 있다.
도 1b는 블록(215)의 다양한 양태들, 예를 들면 상호 연결 구조 형성 양태들을 제공한다. 예시적인 조립체(100B)로서, 상호 연결 구조들(121)(e.g., 솔더 볼들)이 RD 웨이퍼(100A)의 RD 구조(110)에 접속된다(e.g., 리플로우 부착, 솔더 볼 드랍(drop) 공정을 이용한 부착 등).
비록 두열의 상호 연결 구조들(121)이 도시되었지만, 다양한 실시예들은 단독 열, 세개의 열들, 또는 임의 개수의 열들을 포함할 수 있다. 여기서 논의된 바와 같이, 다양한 예시적 실시예들이 그러한 상호 연결 구조들(121)을 갖지 않을 수 있고 따라서 블록(215)은 예시적 방법(200)으로 포함될 수 있다.
비록 예시적 방법(200)에서, 블록(215)이 블록(230)에서 웨이퍼 몰딩 동작 이후에 수행되지만, 상호 연결 구조들은 대신 웨이퍼 몰딩 동작 이후에 형성될 수 있음을 주목하라(e.g., 몰드 재료에서 개구 비아를 형성하고 난 후 그와 같은 개구들에 도전성 재료들을 채움). 또한 블록(215)이, 예를 들면 다이 부착 이전인 대신에, 도 2에 도시된 바와 같이 다이 부착 동작 이후인 블록(220)에서 수행될 수 있음을 주목하라.
일반적으로, 블록(215)은 RD 웨이퍼 상에 상호 연결 구조들을 형성하는 단계를 포함한다. 따라서, 본 발명의 범위는 특정한 타입의 상호 연결 구조들의 특징에 의해 또는 그러한 상호 연결 구조들을 형성하는 임의의 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(220)에서, RD 구조(e.g., RD 웨이퍼의)에 하나 이상의 반도체 다이를 부착하는 단계를 포함할 수 있다. 블록(220)은, 임의의 다양한 방식으로, 여기에 제공된 비제한적인 예들로, RD 구조에 다이를 부착하는 단계를 포함한다.
반도체 다이는 임의의 다양한 타입의 반도체 다이의 특징들을 포함할 수 있다. 예를 들면, 반도체 다이는 프로세서 다이, 메모리 다이, 주문형 집적회로 다이, 일반 로직 다이, 능동 반도체 부품들 등을 포함한다. 수동 부품들이 또한 블록(220)에서 부착될 수 있음을 주목하라.
블록(220)은 임의의 다양한 방식들로 반도체 다이(e.g., 블록(205)에서 준비된 바와 같이)를 부착하는 단계를 포함할 수 있다. 예를 들면, 블록(220)은 매스 리플로우, 열압착 본딩(TCB), 도전성 에폭시 등을 이용하여 반도체 다이를 부착하는 단계를 포함할 수 있다.
도 1b는 블록(220)의 다양한 양태들, 예를 들면, 다이 부착 양태들의 예시적 도면을 제공한다. 예를 들면, 제1다이(125)(e.g., 블록(205)에서 준비된 로직 웨이퍼로부터 절단된 것일 수 있음)가 재배선 구조(110)에 전기적 및 기계적으로 부착된다. 유사하게, 제2다이(126)(e.g., 블록(205)에서 준비된 로직 웨이퍼로부터 절단된 것일 수 있음)가 재배선 구조(110)에 전기적 및 기계적으로 부착된다. 예를 들면, 블록(205)에서 설명한 바와 같이, 로직 웨이퍼(또는 그것의 다이)는 그 표면에 형성된 다양한 상호 연결 구조들(e.g., 도전성 패드들, 랜드들, 범프들, 볼들, 웨이퍼 범프들, 도전성 필라들 등)과 함께 준비될 수 있다. 이러한 구조들이 일반적으로 도 1b에서 부호 119로 도시되어 있다. 블록(220)은, 예를 들면, 임의의 다양한 부착 공정들(e.g., 매스 리플로우, 열압착 본딩(TCB), 도전성 에폭시 등)을 이용하여 그와 같은 상호 연결 구조들을 재배선 구조(110)에 전기적 및 기계적으로 부착하는 단계를 포함할 수 있다.
제1다이(125) 및 제2다이(126)는 임의의 다양한 다이 특성들을 포함한다. 예시적 시나리오로서, 제1다이(125)는 프로세서 다이를 포함할 수 있고, 제2다이(126)는 메모리 다이를 포함할 수 있다. 다른 예시적 시나리오로서, 제1다이(125)는 프르세서 다이를 포함할 수 있고, 그리고 제2다이(126)는 코-프로세서 다이(co-process die)를 포함할 수 있다. 또다른 예시적 시나리오로서, 제1다이(125)는 센서 다이를 포함할 수 있고, 그리고 제2다이(126)는 센서 프로세싱 다이를 포함할 수 있다. 비록 도 1b에서 조립체(100B)가 두개의 다이(125,126)로 도시되었으나, 임의 개수의 다이도 가능하다. 예를 들면, 오직 하나의 다이, 세개의 다이, 네개의 다이, 또는 네개 이상의 다이일 수도 있다.
추가적으로, 비록 제1다이(125) 및 제2다이(126)가 상호간 상대적으로 측부 방향으로 재배선 구조(110)에 부착된 것으로 도시되어 있으나, 그들은 또한 수직 조립체로 배열될 수도 있다. 이러한 구조들의 다양한 비제한적 예들이 도시되고 그리고 여기서 논의된다(e.g., 다이 온 다이 스택킹(die-on-die stacking), 대향 서브스트레이트 측들에의 다이 부착 등). 또한, 비록 제1다이(125) 및 제2다이(126)가 일반적으로 유사한 치수로 도시되었으나, 그러한 다이(125,126)는 다른 각각의 특징들(e.g., 다이 높이, 풋 프린트, 연결 피치 등)을 포함할 수 있다.
제1다이(125) 및 제2다이(126)가 일반적으로 일정한 피치로 도시되어 있지만, 이러한 경우일 필요는 없다. 예를 들면, 제2다이(126)에 바로 인접한 제1다이 풋 프린트의 영역에서 제1다이(125) 중 대부분 또는 모든 컨택들(119) 및/또는 제1다이(125)에 바로 인접한 제2다이 풋 프린트의 영역에서 제2다이(126) 중 대부분은 대부분의 또는 모든 다른 컨택들(119)보다 실질적으로 더 가는 피치를 가질 수 있다. 예를 들면, 제2다이(및/또는 제1다이(125)에 가장 가까운 제2다이(126))에 가장 가까운 제1다이(125)의 첫번째 5, 10 또는 n 열들은 30 마이크론 피치를 가질 수 있는 반면, 다른 컨택들(119)은 일반적으로 80 마이크론 및/또는 200 마이크론 피치를 가질 수 있다. RD 구조(110)는 따라서 대응 피치에서 대응 컨택 구조들 및/또는 트레이스들을 가질 수 있다.
일반적으로, 블록(220)은 하나 이상의 반도체 다이를 재배선 구조(e.g., 재배선 웨이퍼)에 부착하는 단계를 포함한다. 따라서, 본 발명의 범위는 임의의 특정한 다이의 특징들에 의해, 또는 임의의 특정한 멀티 다이 레이아웃의 특징들에 의해, 또는 그러한 다이를 부착하는 임의의 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(225)에서, 반도체 다이 및/또는 블록(220)에서 RD 구조에 부착된 다른 부품들을 언더필링하는 단계를 포함할 수 있다. 블록(225)은 임의의 다양한 방식들, 여기에서 설명되는 비제한적인 예들로서 그러한 언더필링을 수행하는 단계를 포함할 수 있다.
예를 들면, 블록(220)에서 다이 부착 단계 이후, 블록(225)은 캐필러리 언더필을 이용하여 반도체 다이를 언더필링하는 단계를 포함할 수 있다. 예를 들면, 언더필은 모세관 작용에 의해 미리 부착된 다이와 RD 웨이퍼 사이를 충분히 흐를 수 있는 점착성 강화 폴리머 재료를 포함할 수 있다.
또한 예를 들면, 블록(225)은, 다이가 블록(220)(e.g., 열압착 본딩 공정을 이용함)에서 부착된 반면, 비도전성 페이스트(NCP) 및/또는 비도전성 필름(NCF) 또는 테이프를 이용하여 반도체 다이를 언더필링하는 단계를 포함할 수 있다. 예를 들면, 그러한 언더필 재료는 반도체 다이의 부착 전에 증착(e.g., 인쇄, 스프레이 등)될 수 있다.
예시적 방법(200)에 도시된 모든 블록들과 마찬가지로, 블록(225)은 다이와 재배선 구조 사이의 공간에 접근할 수 있는 한, 방법(200) 플로우의 임의의 위치에서 수행될 수 있다.
언더필링은 또한 예시적 방법(200)의 다른 블록에서 일어날 수 있다. 예를 들면, 언더필링은 웨이퍼 몰딩 블록(230)(e.g., 몰디드 언더필을 이용함)의 부분으로서 수행될 수 있다.
도 1b는 블록(225)의 다양한 양태들, 예를 들면 언더필링 양태들의 예시적 도면을 제공한다. 언더필(128)은 제1반도체 다이(125)와 재배선 구조(110) 사이 그리고 제2반도체 다이(126)와 재배선 구조(110) 사이, 예를 들면, 컨택들(119)을 둘러싸면서 위치된다.
비록 언더필(128)이 일반적으로 평평하게 도시되어 있으나, 언더필은 솟아 오르고 그리고 반도체 다이 및/또는 다른 부품들의 측면 상에 필렛(fillet)을 형성할 수 있다. 하나의 예시적 시나리오로서, 다이 측부 표면의 적어도 1/4 또는 적어도 1/2이 언더필 재료로 덮일 수 있다. 다른 예시적 시나리오로서, 하나 이상 또는 모든 측부 표면들이 언더필 재료로 덮일 수 있다. 또한 예를 들면, 반도체 다이 사이, 반도체 다이와 다른 부품들 사이, 및/또는 다른 부품들 사이에 직접 공간의 상당 부분이 언더필 재료로 채워질 수 있다. 예를 들면, 측부 방향으로 인접한 반도체 다이 사이, 다이와 다른 부품들 사이, 및/또는 다른 부품들 사이의 공간의 적어도 1/2 또는 공간의 모두가 언더필 재료로 채워질 수 있다. 하나의 예시적 실시예로서, 언더필(128)이 RD 웨이퍼의 전체 재배선 구조(110)를 덮을 수 있다. 그러한 예시적 실시예로서, RD 웨이퍼가 추후에 절단될 경우, 그러한 절단이 언더필(128)을 관통하여 자를 수 있다.
일반적으로, 블록(225)은 반도체 다이 및/또는 블록(220)에서 RD 구조에 부착된 다른 부품들을 언더필링하는 단계를 포함한다. 따라서, 본 발명의 범위가 임의의 특정한 타입의 언더필의 특징들 또는 그러한 언더필링을 수행하는 임의의 특정한 방식으로 제한되어서는 안 된다.
예시적 방법(200)은, 블록(230)에서, RD 웨이퍼(e.g., 또는 RD 구조)를 몰딩하는 단계를 포함한다. 블록(230)은 임의의 다양한 방식으로, 여기에 설명되는 비제한적인 예들로 RD 웨이퍼를 몰딩하는 단계를 포함한다.
예를 들면, 블록(230)은 RD 웨이퍼의 상면을 따라, 블록(220)에서 부착된 다이 및/또는 다른 부품들을 따르는, 블록(215)에서 형성된 상호 연결 구조들을 따르는(e.g., 도전성 볼들, 타원체들, 칼럼들 또는 필라들(e.g., 도금된 필라들, 와이어들 또는 외어어 본딩 와이어들 등) 등), 블록(225)에서 형성된 언더필 등을 따르는 몰딩 단계를 포함할 수 있다.
블록(230)은, 예를 들면, 컴프레션 몰딩(e.g., 액체, 파우더 및/또는 필름을 이용함) 또는 배큠 몰딩(vacuum molding)을 이용하는 단계를 포함할 수 있다. 또한, 예를 들면, 블록(230)은 트랜스퍼 몰딩 공정(e.g., 웨이퍼 레벨 트랜스퍼 몰딩 공정)을 이용하는 단계를 포함할 수 있다.
몰딩 재료는, 예를 들면, 임의의 다양한 특징들을 포함할 수 있다. 예를 들면, 몰딩 재료(e.g., 에폭시 몰딩 컴파운드(EMC), 에폭시 레진 몰딩 컴파운드 등)는, 예를 들면, 후속 공정에서 웨이퍼 지지를 제공하기 위해, 상대적으로 높은 모듈러스(modulus)를 포함할 수 있다. 또한, 예를 들면, 몰딩 재료는, 후속 공정에서 웨이퍼 유연성을 제공하기 위해, 상대적으로 낮은 모듈러스를 포함할 수 있다.
여기에 설명된 바와 같이, 예를 들면 블록(225)와 관련하여, 블록(230)의 몰딩 공정은 다이와 RD 웨이퍼 사이의 언더필을 제공할 수 있다. 이러한 예로서, 반도체 다이를 몰딩하는 몰디드 언더필 재료 및 몰드 재료 사이에 재료의 균일성이 있을 수 있다.
도 1c는 블록(230)의 다양한 양태들, 예를 들면 몰딩 공정의 예시적 도면을 제공한다. 예를 들면, 몰딩된 조립체(100C)가 상호 연결 구조들(121), 제1반도체 다이(125), 제2반도체 다이(126), 언더필(128), 및 재배선 구조(110)의 상부 표면을 덮는 몰드 재료(130)와 함께 도시되어 있다. 여기서 인캡슐란트로 또한 지칭되는, 비록 몰드 재료(130)가 제1반도체 다이(125) 및 제2반도체 다이(126)의 측부들 및 상부들을 완전히 덮는 것으로 도시되어 있으나, 이러한 경우일 필요는 없다. 예를 들면, 블록(230)은 다이 상부가 몰드 재료로부터 노출되도록 필름 어시스트(film assist) 또는 다이 시일 몰딩(die seal molding) 기술을 이용하는 단계를 포함할 수 있다.
몰딩 재료(130)는 일반적으로, 예를 들면, 언더필(128)로 덮이지 않은 다이(125,126)의 영역들에 직접 접촉하거나 이들을 덮는다. 다이(125,126)의 측부의 적어도 제1영역이 언더필(128)에 의해 덮이는 하나의 예시적 시나리로서, 몰드 재료(130)는 다이(125,126)의 측부들의 제2영역에 직접 접촉하거나 이를 덮을 수 있다. 몰드 재료(130)는, 예를 들면, 다이(125,126)(e.g., 언더필(128)로 이미 충진되지 않은 공간의 적어도 한 영역) 사이의 공간을 채운다.
일반적으로, 블록(230)은 RD 웨이퍼를 몰딩하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위가 임의의 특정한 몰딩 재료, 구조 및/또는 기술의 특징들로 제한되어서는 안 된다.
예시적 방법(200)은, 블록(235)에서, 블록(230)에서 적용된 몰드 재료를 그라인딩(또는 박형화)하는 단계를 포함할 수 있다. 블록(235)은 임의의 다양한 방식들, 여기에 설명되는 비제한적인 예들로, 몰드 재료를 그라인딩(또는 박형화)하는 단계를 포함할 수 있다.
블록(235)은, 예를 들면, 몰드 재료를 얇게 하기 위해 몰드 재료를 기계적으로 그라인딩하는 단계를 포함할 수 있다. 이러한 박형화는, 예를 들면, 오버 몰딩(over molding)된 다이 및/또는 상호 연결 구조들을 남겨 놓거나, 또는 이러한 박형화는 하나 이상의 다이 및/또는 하나 이상의 상호 연결 구조들을 노출시킬 수 있다.
블록(235)는, 예를 들면, 몰드 컴파운드 이외에 다른 부품들을 그라인딩하는 단계를 포함할 수 있다. 예를 들면, 블록(235)은 블록(220)에서 부착된 다이의 상부 측들(e.g., 백사이드들 또는 비활성 측부들)을 그라인딩하는 단계를 포함할 수 있다. 블록(235)은 또한, 예를 들면, 블록(215)에서 형성된 상호 연결 구조들을 그라인딩하는 단계를 포함할 수 있다. 또한, 블록(225) 또는 블록(230)에서 제공된 언더필이 충분히 상부로 연장되는 시나리오에서, 블록(235)은 또한 그러한 언더필 재료를 그라인딩하는 단계를 포함할 수 있다. 이러한 그라인딩은, 예를 들면, 그라인딩된 재료의 상부에서 평평한 평면을 초래할 수 있다.
블록(235)은, 예를 들면, 몰드 재료의 높이가 원하는 두께로 원래 형성된 시나리오에서, 스킵될 수 있다.
도 1d는 블록(235)의 다양한 양태들, 예를 들면, 몰드 그라인딩 양태들의 예시적 도면을 제공한다. 조립체(100D)가 다이(125,126)의 상부 면들을 드러내도록 박형화된 몰드 재료(130)(e.g., 도 1c에 도시된 몰드 재료(130)에 대하여)와 함께 도시되어 있다. 이러한 예에서, 다이(125,126)는 또한 그라인딩(또는 박형화) 되어 있을 수 있다.
비록 도 1d에 도시된 바와 같이, 몰드 재료의 상부 면이 상호 연결 구조(121) 위에 있고, 그리고 따라서 상호 연결 구조(121)가 그라인딩되지 않았지만, 상호 연결 구조(121) 역시 그라인딩될 수 있다. 이러한 예시적 실시예는, 예를 들면, 다이(125,126)의 상부 면, 몰드 재료(130)의 상부 면, 및 상호 연결 구조들(121)의 상부 면을 포함하는 이러한 스테이지에서 모두 공통적으로 평평한 상면을 만든다.
여기서 설명된 바와 같이, 몰드 재료(130)는 오버 몰드 형상으로 다이(125,126)를 덮으며 잔존할 수 있다. 예를 들면, 몰드 재료(130)는 그라인딩되지 않거나, 또는 몰드 재료(130)는 다이(125,126)를 노출시키는 높이까지는 그라인딩되지 않을 수 있다.
일반적으로, 블록(235)은 블록(230)에서 적용된 몰드 재료를 그라인딩(또는 박형화)하는 단계를 포함한다. 따라서, 본 발명의 범위가 임의의 특정한 양 또는 타입의 그라인딩(또는 박형화)의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(240)에서, 블록(230)에서 적용된 몰드 재료를 제거하는 단계를 포함할 수 있다. 블록(240)은 임의의 다양한 방식들로, 여기에 설명된 비제한적 예들로, 몰드 재료를 제거하는 단계를 포함할 수 있다.
여기서 논의된 바와 같이, 몰드 재료는 블록(215)에서 형성된 상호 연결 구조들을 덮을 수 있다. 몰드 재료가 상호 연결 구조들을 덮고 그리고 상호 연결 구조들이 드러날 필요가 있다면(e.g., 후속 패키지 부착, 상부측 재배선층 형성, 상부측 라미네이트 서브스트레이트 부착, 전기적 연결, 히트싱크 연결, 전자기 쉴드 연결 등을 위해), 블록(240)은 연결 구조들을 드러내기 위해 몰드 재료를 제거하는 단계를 포함할 수 있다.
블록(240)은, 예를 들면, 레이저 제거 기술을 이용하여 몰드 재료를 통해 상호 연결 구조들을 노출하는 단계를 포함할 수 있다. 또한 예를 들면, 블록(240)은 소프트 빔 드릴링, 기계적 드릴링, 화학적 드릴링 등을 이용하는 단계를 포함할 수 있다.
도 1D는 블록(240)의 다양한 양태들, 예를 들면 제거 양태들의 예시적 도면을 제공한다. 예를 들면, 조립체(100D)가 몰드 재료(130)를 통하여 상호 연결 구조들(121)에까지 연장된 제거된 비아들(140)을 포함하여 도시되어 있다. 제거된 비아들(140)이 수직 측벽들과 함께 도시되어 있지만, 비아들(140)이 임의의 다양한 형태들을 포함할 수 있음을 이해하여야 한다. 예를 들어 측벽들은 경사질 수 있다(e.g., 상호 연결 구조(121)에서보다 몰드 재료(130)의 상부 면에서의 더 큰 오프닝을 가짐).
비록 블록(240)이 블록(230)에서 웨이퍼 몰딩 및 블록(235)에서 몰드 그라인딩 이후에 즉각적으로 있는 것으로 도 2에 도시되어 있으나, 블록(240)은 방법(200)의 임의의 포인트 이후에서 수행될 수 있다.
일반적으로, 블록(240)은 블록(230)에서 몰드 재료를 제거하는 단계를 포함할 수 있다(e.g., 블록(215)에서 형성된 상호 연결 구조들을 노출시키기 위해). 따라서, 본 발명의 범위는 그와 같은 제거를 수행하는 임의의 특정한 방식의 특징들에 의해 또는 임의의 특정한 제거된 비아 구조들의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(245)에서, 몰딩된 RD 웨이퍼(e.g., 상부 또는 그의 몰드 측부)를 웨이퍼 지지 구조에 부착하는 단계를 포함할 수 있다. 블록(245)은 임의의 다양한 방식들로, 여기에 설명된 비제한적인 예들로, 몰딩된 RD 웨이퍼를 웨이퍼 지지 구조에 부착하는 단계를 포함할 수 있다.
웨이퍼 지지 구조는, 예를 들면, 실리콘, 글래스, 또는 다양한 다른 재료들(e.g., 유전 재료들)로 형성된 웨이퍼 또는 픽스처를 포함할 수 있다. 블록(245)은, 예를 들면, 접착제, 배큠 픽스처(vacuum fixture) 등을 이용하여 몰딩된 RD 웨이퍼를 웨이퍼 지지 구조에 부착하는 단계를 포함할 수 있다. 여기서 도시되고 설명된 바와 같이, 재배선 구조는 웨이퍼 지지 구조의 부착 이전에 다이 및 몰드 재료의 상부 측(또는 백사이드)에 형성됨을 주목하라.
도 1e는 블록(245)의 다양한 양태들, 예를 들면 웨이퍼 지지 부착 양태들의 예시적 도면을 제공한다. 웨이퍼 지지 구조(150)가 몰드 재료(130) 및 다이(125,126)의 상부 측에 부착된다. 웨이퍼 지지 구조(150)는, 예를 들면, 접착제로 접착될 수 있고, 그러한 접착제는 또한 비아들(140) 및 상호 연결 구조들(121)과의 접촉면에 형성될 수 있다. 다이(125,126)의 상부가 몰딩 재료(130)로 덮인 조립체에서, 웨이퍼 지지 구조(150)는 몰드 재료(130)의 상부에만 오직 직접 연결됨을 주목하라.
일반적으로, 블록(245)은 몰딩된 RD 웨이퍼(e.g., 상부 또는 그의 몰드 측부)를 웨이퍼 지지 구조에 부착하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위가 임의의 특정한 형태의 웨이퍼 지지 구조의 특징들에 의해 또는 웨이퍼 지지 구조를 부착하는 임의의 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(250)에서, RD 웨이퍼로부터 지지층을 제거하는 단계를 포함할 수 있다. 블록(250)은 임의의 다양한 방식으로, 여기에 설명된 비제한적인 예들로 지지층을 제거하는 단계를 포함할 수 있다.
여기에서 논의된 바와 같이, RD 웨이퍼는 RD 구조가 형성 및/또는 옮겨진 지지층을 포함할 수 있다. 지지층은, 예를 들면, 반도체 재료(e.g., 실리콘)를 포함할 수 있다. 지지층이 실리콘 웨이퍼 층을 포함하는 예시적 시나리오로서, 블록(250)은 실리콘(e.g., RD 웨이퍼로부터 모든 실리콘을 제거, RD 웨이퍼로부터, 예를 들면, 적어도 90% 또는 95%의 실리콘 대부분을 제거 등)을 제거하는 단계를 포함할 수 있다. 예를 들면, 블록(250)은 실리콘의 대부분을 기계적으로 그라인딩하는 단계를 포함하고, 이어서 잔존 부분(또는 잔존 부분의 대부분)을 제거하기 위해 건식 또는 습식 화학적 식각이 수행된다. 지지층이 그것 위에 형성된(또는 옮겨진) RD 구조에 느슨하게 부착된 예시적 시나리오로서, 블록(250)은 RD 구조로부터 지지층을 분리하기 위해 분리하거나 박리하는 단계를 포함한다.
도 1f는 블록(250)의 다양한 양태들, 예를 들면 지지층 제거 양태들의 예시적 도면을 제공한다. 예를 들면, 지지층(105)(도 1e에 도시된)이 RD 구조(110)로부터 제거된다. 도시된 예로서, RD 구조(110)는 여전히 여기서 논의된 바와 같이 베이스 유전층(111)(e.g., 산화막, 질화막 등)을 포함할 수 있다.
일반적으로, 블록(250)은 RD 웨이퍼로부터 지지층을 제거하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위는 웨이퍼 재료의 임의의 특정한 타입의 특징들로 또는 웨이퍼 재료 제거의 임의의 특정한 방식의 특징들로 제한되어서는 안 된다.
예시적 방법(200)은, 블록(255)에서, RD 구조의 산화막을 식각하기 위해 제1재배선층(RDL) 유전층을 형성하거나 패터닝하는 단계를 포함할 수 있다. 블록(255)은 임의의 다양한 방식들, 여기에 설명된 비제한적인 예들로 제1RDL 유전층을 형성하고 패터닝하는 단계를 포함한다.
여기서 일반적으로 논의된 예들로서, RD 웨이퍼의 RD 구조는 일반적으로 산화막(또는 질화막 또는 다른 유전체) 위에 형성된다. 메탈 투 메탈(metal-to-metal) 부착 구조를 RD 구조의 트레이스들(또는 패드들 또는 랜드들)을 덮는 산화막의 RD 구조 영역들에 형성하기 위해, 산화막은 예를 들면 식각에 의해 제거될 수 있다. 산화막은 그것이 허용 가능한 도전성을 갖는 한 제거되거나 또는 완전히 제거될 필요가 없음을 주목하라.
제1RDL 유전층은, 예를 들면, 폴리이미드 또는 폴리벤즈옥사졸(PBO)을 포함할 수 있다. 제1RDL 유전층은, 예를 들면, 라미네이트 필름 또는 다른 재료들을 포함할 수 있다. 제1RDL 유전층은, 예를 들면, 유기 재료를 포함할 수 있다. 그러나, 다양한 예시적 실시예로서, 제1RDL 유전층은 무기 재료를 포함할 수 있다.
예시적 실시예로서, 제1RDL 유전층은 RD 구조의 베이스 유전층의 제1측부 상에 형성된 유기 재료(e.g., 폴리이미드, PBO 등)를 포함할 수 있고, 이는 산화막 또는 질화막 또는 다른 유전 재료를 포함할 수 있다.
예를 들면 제1RDL 유전층은, 예를 들면, 산화막 또는 질화막(e.g., 블록(260)에서)과 같은 베이스 유전층을 식각하기 위한 마스크로 이용될 수 있다. 또한, 예를 들면, 식각 이후, 제1RDL 유전층은, 예를 들면 그것 위에 도전성 RDL을 형성하는데 이용하도록 잔존할 수 있다.
다른 예시적 시나리오(도시되지 않음)로서, 임시 마스크층(e.g., 임시 포토레지스트층)이 이용될 수 있다. 예를 들면, 식각 이후, 임시 마스크층이 제거될 수 있고 영구적인 RDL 유전층으로 대체될 수 있다.
도 1g는 블록(255)의 다양한 양태의 예시적 도면을 제공한다. 예를 들면, 제1RDL 유전층(171)이 베이스 유전층(111) 위에 형성되고 패터닝된다. 패터닝된 제1RDL 유전층(171)은, 예를 들면, 베이스 유전층(111)이 식각(e.g., 블록(260)에서)될 수 있음에 의해, 그리고 제1트레이스들(또는 그의 영역들)이 형성될 수 있는(e.g., 블록(265)에서), 제1RDL 유전층(171)을 관통하는 비아들(172)을 포함할 수 있다..
일반적으로, 블록(255)는, 예를 들면, 베이스 유전층 위에, 제1유전층(e.g., 제1RDL 유전층)을 형성하고 패터닝하는 단계를 포함한다. 따라서, 본 발명의 범위는 특정한 유전층의 특징들에 의해 또는 유전층을 형성하는 특정한 방법의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(260)에서, 예를 들면, RD 구조로부터, 그것의 마스킹되지 않은 영역들과 같은, 베이스 유전층(e.g., 산화막, 질화막 등)을 식각하는 단계를 포함한다. 블록(260)은 임의의 다양한 방식들로, 여기에 설명된 비제한적인 예들로 식각을 수행하는 단계를 포함할 수 있다.
예를 들면, 블록(260)은, 식각을 위한 마스크로서의 기능을 갖는, 제1유전층을 통한 비아들에 의해 노출된 베이스 유전층(e.g., 산화막, 질화막 등)의 관통 영역들을 식각하기 위해 건식 식각 공정(또는 대안으로서 습식 식각 공정)을 수행하는 단계를 포함할 수 있다.
도 1g 는 블록(260)의 다양한 양태들, 예를 들면, 유전층 식각 양태의 예시적 도면을 제공한다. 예를 들면, 도 1f에서 제1도전성 트레이스들(112)의 아래에 도시된 베이스 유전층(111)의 영역들이 도 1g로부터 제거된다. 이것은, 예를 들면, 블록(265)에서 제1도전성 트레이스들(112)과 제1RDL 트레이스들 사이의 메탈-투-메탈 컨택(metal-to-metal contact)을 가능하게 한다.
일반적으로, 블록(260), 예를 들면, 베이스 유전층을 식각하는 단계를 포함한다. 따라서, 본 발명의 범위는 그러한 식각을 수행하는 임의의 특정한 방식에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(265)에서, 제1재배선층(RDL) 트레이스들을 형성하는 단계를 포함할 수 있다. 블록(265)은 임의의 다양한 방식들로, 여기에 설명된 비제한적 예들로, 제1RDL 트레이스들을 형성하는 단계를 포함할 수 있다.
여기에서 논의된 바와 같이, 제1RDL 유전층(e.g., 블록(255)에서 형성됨)은 식각(e.g., 블록(260)에서)을 위해 이용될 수 있고 그런 후 제1RDL 트레이스들의 형성을 위해 잔존할 수 있다. 대안으로서, 제1RDL 유전층은 식각 공정 이후 형성되고 패터닝될 수 있다. 여기에서 논의된 또다른 대안적 실시예로서, 베이스 유전층을 위한 식각 공정은 스킵될 수 있다(e.g., 베이스 유전층(e.g., 얇은 산화막 또는 질화막)이 메탈 트레이스들 사이의 도전성 경로로서 적절한 역할을 하는데 충분한 도전성을 갖는 실시예에서).
블록(265)은, 패터닝된 제1RDL 유전층을 관통하여 노출된 RD 구조의 제1도전성 트레이스들에 부착된 제1RDL 트레이스들을 형성하는 단계를 포함한다. 제1RDL 트레이스들은 또한 제1RDL 유전층 위에 형성될 수 있다. 블록(265)은 임의의 다양한 방식으로, 예를 들면 도금 방식으로, 제1RDL 트레이스들을 형성하는 단계를 포함할 수 있으나, 본 발명의 범위는 그러한 트레이스들을 형성하는 임의의 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
제1RDL 트레이스들은 임의의 다양한 재료들(e.g., 카파, 골드, 니켈 등)을 포함할 수 있다. 제1RDL 트레이스들은, 예를 들면, 임의의 다양한 치수 특징들을 포함할 수 있다. 예를 들면, RDL 트레이스들을 위한 전형적인 피치는, 예를 들면, 5 마이크론일 수 있다. 예시적인 실시예로서, 제1RDL 트레이스들은, 예를 들면, RD 웨이퍼의 RD 구조의 다양한 트레이스들이 형성되는(e.g., 서브 마이크론 피치, 대략 0.5 마이크론 피치 등에서) 피치보다 대략 또는 적어도 큰 크기의 차수인 중심 대 중심 피치로 형성될 수 있다.
도 1g 및 도 1h는 블록(265)의 다양한 양태들, 예를 들면 RDL 트레이스 형성 양태들의 예시적 도면을 제공한다. 예를 들면, 제1RDL 트레이스들의 제1영역(181)은 제1RDL 유전층(171)의 비아들(172)에 형성될 수 있고 그리고 그러한 비아들(172)에 의해 노출된 RD 구조(110)의 제1도전성 트레이스들(112)과 접촉한다. 또한, 예를 들면, 제1RDL 트레이스들의 제2영역(182)은 제1RDL 유전층(171) 위에 형성될 수 있다.
일반적으로, 블록(265)은 제1재배선층(RDL) 트레이스들을 형성하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위는 임의의 특정한 RDL 트레이스들의 특징들 또는 그와 같은 RDL 트레이스들을 형성하는 임의의 특정한 방식의 특징들로 제한되어서는 안 된다.
예시적 방법(200)은, 블록(270)에서, 제1RDL 트레이스들(e.g., 블록(265)에서 형성된) 및 제1RDL 유전층(e.g., 블록(255)에서 형성된)에 걸쳐 제2RDL 유전층을 형성하고 패터닝하는 단계를 포함할 수 있다. 블록(270)은 임의의 다양한 방식들로, 여기에 설명된 비제한적인 예들로, 제2유전층을 형성하고 패터닝하는 단계를 포함할 수 있다.
예를 들면, 블록(270)은 블록(255)의 임의의 또는 모든 특징들을 공유할 수 있다. 제2RDL 유전층은, 예를 들면, 블록(255)에서 형성된 제1RDL 유전층과 같은 재료를 이용하여 형성될 수 있다.
제2RDL 유전층은, 예를 들면, 폴리이미드 또는 폴리벤즈옥사졸(PBO) 재료를 포함할 수 있다. 제2RDL유전층은, 예를 들면, 일반적으로 유기 재료를 포함할 수 있다. 다양한 예시적 실시예들로서, 그러나, 제1RDL 유전층은 무기 재료를 포함할 수 있다.
도 1h는 블록(270)의 다양한 양태들의 예시적 도면을 제공한다. 예를 들면, 제2RDL 유전층(183)은 제1RDL 트레이스들(181,182) 위에 그리고 제1RDL 유전층(171) 위에 형성된다. 도 1h에 도시된 바와 같이, 비아들(184)이, 도전성 컨택이 그러한 비아들(184)에 의해 노출된 제1RDL 트레이스들(182)과 함께 만들어질 수 있음을 통하여, 제2RDL유전층(183)에 형성된다.
일반적으로, 블록(270)은 제2RDL 유전층을 형성 및/또는 패터닝하는 단계를 포함한다. 따라서, 본 발명의 범위는 임의의 유전층의 특징들에 의해 또는 유전층을 형성하는 임의의 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(275)에서, 제2재배선층(RDL) 트레이스들을 형성하는 단계를 포함한다. 블록(275)은 임의의 다양한 방식들로, 여기서 설명된 비제한적 예들로, 제2RDL 트레이스들을 형성하는 단계를 포함한다. 블록(275)은, 예를 들면, 블록(265)의 임의의 또는 모든 특징들을 공유할 수 있다.
블록(275)은 패터닝된 제2RDL 유전층(e.g., 블록(270)에서 형성된)에서 비아들을 통하여 노출된 제1RDL 트레이스들(e.g., 블록(265)에서 형성된)에 부착된 제2RDL 트레이스들을 형성하는 단계를 포함한다. 제2RDL 트레이스들은 또한 제2RDL 유전층 위에 형성될 수 있다. 블록(275)은 임의의 다양한 방식들로, 예를 들면 도금에 의해, 제2RDL 트레이스들을 형성하는 단계를 포함할 수 있으나, 본 발명의 범위는 임의의 특정한 방식의 특징들로 제한되어서는 안 된다.
제1RDL 트레이스들과 함께, 제2RDL 트레이스들은 임의의 다양한 재료(e.g., 카파 등)를 포함할 수 있다. 또한, 제2RDL 트레이스들은, 예를 들면, 임의의 다양한 치수 특징들을 포함할 수 있다.
도 1h 및 1i는 블록(275)의 다양한 양태들의 예시적 도면을 제공한다. 예를 들면, 제2RDL 트레이스들(191)은, 비아들(184)을 통해 노출된 제1RDL 트레이스들(181)에 접촉하도록 제2RDL유전층(183)에 있는 그러한 비아들(184)에 형성될 수 있다. 또한, 제2RDL 트레이스들(191)은 제2RDL 유전층(183) 위에 형성될 수 있다.
일반적으로, 블록(275)은 제2재배선층(RDL) 트레이스들을 형성하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위는 임의의 특정한 RDL 트레이스들의 특징들에 의해 또는 그러한 RDL 트레이스들을 형성하는 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(280)에서, 제2RDL 트레이스들(e.g., 블록(275)에서 형성됨) 및 제2RDL 유전층(e.g., 블록(270)에서 형성됨)에 걸쳐 제3RDL 유전층을 형성하고 패터닝하는 단계를 포함할 수 있다. 블록(280)은 임의의 방식들로, 여기서 설명된 비제한적인 예들로, 제3유전층을 형성하고 패터닝하는 단계를 포함할 수 있다.
예를 들면, 블록(280)은 블록(270 및 255)의 임의의 또는 모든 특징들을 공유할 수 있다. 제3RDL 유전층은, 예를 들면, 블록(255)(및/또는 블록(260)에서 식각 그리고 임시 마스크층을 제거한 이후)에서 형성된 제1RDL 유전층과 동일한 재료를 이용하여, 그리고/또는 블록(270)에서 형성된 제2RDL 유전층과 동일한 재료를 이용하여, 형성될 수 있다.
제3RDL 유전층은, 예를 들면, 폴리이미드 또는 폴리벤즈옥사졸(PBO)를 포함할 수 있다. 제3RDL유전층은, 예를 들면, 일반적으로 유기 재료를 포함할 수 있다. 다양한 예시적 실시예들로서, 그러나, 제3RDL 유전층은 무기 재료를 포함할 수 있다.
도 1i는 블록(280)의 다양한 양태들의 예시적 도면을 제공한다. 예를 들면, 제3RDL유전층(185)은 제2RDL 트레이스들(191) 위에 그리고 제2RDL유전층(183) 위에 형성될 수 있다. 도 1i에 도시된 바와 같이, 비아들이, 도전성 컨택이 그러한 비아들에 의해 노출된 제2RDL트레이스들(191)과 함께 만들어짐에 의해, 제3RDL 유전층(185)에 형성될 수 있다.
일반적으로, 블록(280)은 제3RDL 유전층을 형성 및/또는 패터닝하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위는 임의의 특정한 유전층의 특징들에 의해 또는 유전층을 만드는 임의의 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(285)에서, 제2RDL 트레이스들 위에 및/또는 제3RDL 유전층 위에 상호 연결 구조들을 형성하는 단계를 포함할 수 있다. 블록(285)은 임의의 다양한 방식들로, 여기에 설명된 비제한적인 예들로, 상호 연결 구조들을 형성하는 단계를 포함할 수 있다.
블록(285)은, 예를 들면, 제3유전층에서 비아들을 통하여 노출된 제2RDL 트레이스들의 영역들 상에 언더범프 메탈을 형성하는 단계를 포함할 수 있다. 블록(285)은 그런 후, 예를 들면, 그 언더범프 메탈에 도전성 범프들 또는 볼들을 부착하는 단계를 포함할 수 있다. 다른 상호 연결 구조들이 물론 이용될 수 있으며, 그러한 예들이 여기에 설명된다(e.g., 도전성 포스트들 또는 필라들, 솔더 볼들, 솔더 범프들 등등).
도 1i는 블록(285)의 다양한 양태들, 예를 들면 상호 연결 구조 형성 양태들의 예시적 도면을 제공한다. 예를 들면, 상호 연결 구조들(192)은 제3RDL 유전층(185)에 형성된 비아들을 통하여 제2RDL 트레이스들(191)에 부착된다. 비록 상호 연결 구조들(192)이 상호 연결 구조들(121)보다 작게 도시되어 있으나, 본 발명은 이렇게 제한되지 않음을 주목하라. 예를 들면, 상호 연결 구조들(192)은 상호 연결 구조들(121)과 동일한 크기일 수 있거나 또는 상호 연결 구조들(121)보다 클 수 있다. 또한, 상호 연결 구조들(192)은 상호 연결 구조들(121)과 동일한 타입의 상호 연결 구조이거나 또는 다른 타입일 수 있다.
또한 프론트사이드(front side) 재배선층(RDL)으로 지칭될 수 있는 블록(225-285)에서 형성된 재배선층(들)이, 일반적으로 팬-아웃(fan-out) 조립체(e.g., 다이(125,126)의 풋프린트의 외측으로 연장함)로 도 1에 도시되어 있지만, 이는 예를 들면 상호 연결 구조(192)가 일반적으로 다이(125,126)의 풋프린트의 외측으로 연장하지 않는 팬-인(fan-in) 조립체로 형성될 수도 있다. 그러한 조립체의 비제한적인 예들이 여기에서 설명된다.
일반적으로, 블록(285)은 예를 들면 제2RDL 트레이스들 위에 그리고/또는 제3RDL 유전층 위에 상호 연결 구조들을 형성하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위는 임의의 특정한 상호 연결 구조들의 특징들에 의해 또는 상호 연결 구조들을 형성하는 임의의 특정한 방식에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(290)에서, 블록(245)에서 부착된 웨이퍼 지지 구조를 디본딩(debonding)(또는 분리)하는 단계를 포함할 수 있다. 블록(290)은 임의의 다양한 방식들로, 여기에 설명된 비제한적인 양태들로, 그와 같은 디본딩을 수행하는 단계를 포함할 수 있다.
예를 들면, 웨이퍼 지지 구조가 접착제로 부착된 예시적인 시나리오로서, 접착제가 분리될 수 있다(e.g., 열 및/또는 힘을 이용하여). 또한 예를 들면, 화학적 분리제가 이용될 수 있다. 웨이퍼 지지 구조가 배큠 포스(vacuum force)를 이용하여 부착된 다른 예시적인 시나리오로서, 배큠 포스가 해제될 수 있다. 웨이퍼 지지 부착 구조를 위해 접착제들 또는 다른 부재들을 포함하는 시나리오로서, 블록(285)이 디본딩 이후 전기적 조립체로부터 그리고/또는 웨이퍼 지지 구조로부터 잔존물을 클리닝하는 단계를 포함할 수 있음을 주목하라.
도 1i 및 1j는 블록(290)의 다양한 양태들의 예시적 도면을 제공한다. 예를 들어, 도 1i에 도시된 웨이퍼 지지 구조(150)가 도 1j에서 제거된다.
일반적으로, 블록(290)은 웨이퍼 지지 구조를 디본딩하는 단계를 포함한다. 따라서, 본 발명의 범위는 웨이퍼 지지 구조의 임의의 특정한 타입의 특징들에 의해 또는 웨이퍼 지지 구조를 디본딩하는 임의의 특정한 방식에 의해 제한되어서는 안 된다.
예시적 방법(200)은, 블록(295)에서, 웨이퍼를 절단하는 단계를 포함한다. 블록(295)은 임의의 다양한 방식으로, 여기서 설명되는 비제한적 예들로, 웨이퍼를 절단하는 단계를 포함한다.
여기서 논의는 일반적으로 RD 웨이퍼의 단독 다이의 공정에 대하여 초점을 맞춰왔다. RD 웨이퍼의 단독 다이에 대한 그러한 초점은 오직 명료성을 위한 것이다. 여기에 논의된 모든 공정 단계들은 전체 웨이퍼 위에서 수행될 수 있음으로 이해되어야 한다. 예를 들면, 여기서 도 1a-1j에 제공된 도면들의 각각 및 다른 도면들은 단독 웨이퍼 상에서 수십 또는 수백번 복제될 수 있다. 예를 들면, 분리 전까지, 도시된 조립체들의 하나와 웨이퍼의 인접한 조립체 사이에 분리가 없을 수도 있다.
블록(295)은, 예를 들면, 웨이퍼로부터 개별적인 패키지로 절단(e.g., 기계적 펀치-컷팅, 기계적 소우-컷팅, 레이저 컷팅, 소프트 빔 컷팅, 플라즈마 컷팅 등)하는 단계를 포함할 수 있다. 그러한 절단의 결과가, 예를 들면, 도 1j에 도시된 패키지일 수 있다. 예를 들면, 절단은 패키지의 다수의 부품들의 동일한 평면을 갖는 측부 표면들을 포함하는 패키지의 측부 표면들을 포함할 수 있다. 예를 들면, 몰드 재료(130), RD 구조(110) 유전층들, 다양한 RDL 유전층들, 언더필(128) 등의 임의의 또는 전체 측부 표면이 동일 평면을 이룰 수 있다.
일반적으로, 블록(295)은 웨이퍼를 절단하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위가 웨이퍼를 절단하는 임의의 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
도 1 및 도 2는 다양한 예시적 방법 양태들 및 그의 변형들을 나타낸다. 다른 예시적 방법 양태들이 추가적인 도면들을 참조하여 설명될 것이다.
도 1 및 2의 논의에서 여기서 의논된 바와 같이, 블록(235)은 하나 이상의 다이(125,126)를 노출시키기 위해 몰드 재료(130)를 그라인딩(또는 그렇치 않으면 박형화)하는 단계를 포함할 수 있다.
또한 논의된 바와 같이, 블록(235)에서 몰드 그라인딩(또는 박형화)은 수행될 필요가 없거나 또는 몰드 재료(130)로 덮여진 다이(125,126)의 상부들이 여전히 잔존하는 정도까지 수행될 수 있다. 예가 도 3에 제공된다. 도 3a에 도시된 바와 같이, 몰드 재료(130)는 반도체 다이(125,126)의 상부를 덮는다. 상호 연결 구조들(121)은 다이(125,126)보다 짧거나 클 수 있음을 주목하라. 비교를 계속하면, 도 1j에 도시된 바와 같은 외형을 갖는 결과적인 패키지(100J)보다는, 결과적인 패키지(300B)가 도 3b에 도시된 바와 같이 나타날 수 있다.
또한, 도 1 및 2의 논의에서 여기서 의논된 바와 같이, TMV 상호 연결 구조들을 형성하는 블록(215), 및 TMV 몰드를 제거하는 블록(240)은 스킵될 수 있다. 예가 도 4에 제공된다. 도 4a에 도시된 바와 같이, 블록(215) 및 도 1b와 반대로, 형성된 TMV 상호 연결 구조들(121)이 없다. 도 4b에 도시된 바와 같이, 블록(230) 및 도 1c와 반대로, 몰드 재료(130)는 상호 연결 구조들을 덮지 않는다.
비교를 계속하면, 여기에서 설명된 바와 같이, 블록(235)에서 몰드 그라인딩(또는 박형화)이 몰드 재료(130)로부터 하나 이상의 반도체 다이(125,126)의 상부를 노출시키는 정도까지 수행될 수 있다. 도 4c는 그러한 공정의 예시적 도면을 제공한다. 일반적으로, 도 4c의 조립체(400C)는 상호 연결 구조들(121)과 몰드 재료(130)를 통하여 상호 연결 구조들을 노출시키는 제거된 비아들을 빼고, 도 1j의 조립체(100J)와 유사하다.
또한, 예를 들면, 여기서 설명된 바와 같이, 블록(235)에서 몰드 그라인딩(또는 박형화)는 스킵되거나 또는 몰드 재료(130)로 덮인 다이(125,126)의 상부를 남기는 정도까지 수행될 수 있다. 도 4d는 그러한 공정의 예시적 도면을 제공한다. 일반적으로, 도 4d의 조립체(400D)는 상호 연결 구조들(121)과 몰드 재료(130)를 통하여 상호 연결 구조들을 노출시키는 제거된 비아들을 빼고, 몰드 재료(130)가 다이(125,126)을 덮는 도 1j의 조립체(100J)와 유사하다.
다른 예로서, 블록(215)의 논의에서 여기서 설명된 바와 같이, TMV 상호 연결 구조들은 임의의 다양한 구조들, 예를 들면 도전성 필라들(e.g., 도금된 포스트 또는 필라, 수직 와이어 등)을 포함할 수 있다. 도 5a는 RD 구조(110)에 부착된 도전성 필라들(521)의 예시적 도면을 제공한다. 도전성 필라들(521)은, 예를 들면, RD 구조(110) 위에 도금될 수 있다. 도전성 필라들(521)은 또한, 예를 들면, RD 구조(110)에 부착되고(e.g., 와이어-본드 부착, 솔더링 등) 그리고 수직 방향으로 연장된 와이어들(e.g., 와이어 본드 와이어들)을 포함할 수 있다. 도전성 필라들(521)은, 예를 들면, RD 구조(110)로부터 다이(125,126)의 높이보다 높은, 하나 이상의 다이(125,126)의 높이와 같은, 또는 다이(125,126)의 높이보다 작은 높이로 RD 구조(110)로부터 연장될 수 있다. 예시적 실시예로서, 필라들은 중심 대 중심 사이의 피치가 100-150 마이크론인 상태에서 200 마이크론 이상의 높이를 가질 수 있다. 임의의 필라들(521)의 열의 개수가 형성될 수 있음을 주목하라. 일반적으로, 도 5a의 조립체(500A)는 도전성 볼들(121) 대신 상호 연결 구조들로서 도전성 필라들(521)을 갖는 도 1b의 조립체(100B)와 유사하다.
예를 계속 들면, 도 5b는 몰드 재료(130)로 덮인 RD 구조(110), 도전성 필라들(521), 반도체 다이(125,126), 및 언더필(128)을 도시한다. 몰딩은, 예를 들면, 예시적 방법(200)의 블록(230)에 따라 수행될 수 있다. 일반적으로, 도 5b의 조립체(500B)는 도전성 볼들(121) 대신 상호 연결 구조들로서 도전성 필라들(521)을 갖는 도 1c의 조립체(100C)와 유사하다.
예를 계속해서 설명하면, 도 5c는 원하는 두께로 박형화 된(e.g., 그라인딩된) 몰드 재료(130)를 도시한 것이다. 박형화는, 예를 들면, 예시적 방법(200)의 블록(235)에 따라 수행될 수 있다. 예를 들면, 도전성 필라들(521) 및/또는 반도체 다이(125,126) 또한 박형화될 수 있음을 주목하라. 일반적으로 도 5d의 조립체(500D)는 도전성 볼들(121) 대신 상호 연결 구조들로서 도전성 필라들(521)을 갖고, 그리고 또한 도 1d에서 제거된 비아들(140)을 갖지 않는 도 1d의 조립체(100D)와 유사하다. 예를 들면, 몰드 재료(130)의 박형화는 도전성 필라들(521)의 상단부들을 노출시킬 수 있다. 그러나, 몰드 재료(130)의 박형화가 도전성 필라들(521)의 상단부를 노출시키지 않는다면, 몰드 제거 동작(e.g., 블록(240)에 따라)이 수행될 수 있다. 비록 조립체로서 노출되어 있는 반도체 다이(125,126)의 상부가 도시되어 있으나, 상부는 노출될 필요는 없다. 예를 들면, 필라들(521)은 반도체 다이(125,126)보다 크게 세워질 수 있다. 이러한 예시적 구성은, 예를 들면, 몰드 재료(130)가 반도체 다이(125,126)의 백사이드 표면들을 덮도록 하는 반면, 필라들(521)은 몰드 재료(130)로부터 노출되거나 그리고/또는 돌출하도록 하며, 이는, 예를 들면, 반도체 다이(125,126)를 보호하고, 워페이지(warpage) 등을 방지하거나 감소시킬 수 있다.
필라들(521)이 다이(125,126)보다 작은 높이를 가지며 형성된 예시적 실시예에서, 박형화는 먼저 몰드 재료(130)를 그라인딩하고, 그런 후 필라들(521)이 노출될 때까지 몰드 재료(130) 및 다이(125,126)의 백(또는 비활성) 사이드들 둘다 그라인딩함을 포함할 수 있다. 여기서, 박형화는, 예를 들면, 몰드 재료(130), 다이(125,126) 및 필라들(521)의 그라인딩을 정지하거나 계속할 수 있다.
예를 계속 설명하면, 도 5c에 도시된 조립체(500C)는 몰드 재료(130) 및 다이(125,126)에 걸쳐 재배선층(RDL)(532)을 형성함에 위해 추가 공정이 수행될 수 있다. 도 5d는 그러한 공정의 일례를 도시한다. 재배선층(532)은 또한 여기서 백사이드 재배선(RDL)층(532)으로서 지칭될 수 있다. 비록 그러한 백사이드 RDL 형성이 예시적 방법(200)의 블록 중 하나에 명확하게 도시된 것은 아니지만, 그러한 동작은, 예를 들면 몰드 그라인딩 동작인 블록(235) 이후, 그리고 웨이퍼 지지 구조 부착(e.g., 블록(235)에서, 블록(240)에서, 블록(245)에서, 또는 임의의 그러한 블록들 사이에서)인 블록(245) 이전 중 임의의 블록들에서 수행될 수 있다.
도 5d에 도시된 바와 같이, 제1백사이드 유전층(533)이 몰드 재료(130) 및 다이(125,126)의 상부에 형성되고 패터닝될 수 있다. 제1백사이드 유전층(533)은, 예를 들면, 비록 다른 표면이긴 하지만, 블록(260)에서 형성된 제1RDL 유전층(171)과 동일하거나 유사한 방식으로 형성 및 패터닝될 수 있다. 예를 들면, 제1백사이드 유전층(533)은 몰드 재료(130) 위에 그리고 반도체 다이(125,126)(e.g., 다이(125,126)의 노출된 백사이드 표면들 위에 직접, 다이(125,126)의 백사이드 표면들을 덮는 몰드 재료(130) 위에)위에 형성될 수 있고, 비아(534)들이 적어도 도전성 필라들(521)의 상부를 노출하도록 제1백사이드 유전층(533)에서 형성(e.g., 식각, 제거 등에 의해)될 수 있다. 몰드 재료(130)가 반도체 다이(125,126)의 백사이드 표면들을 덮는 예시적 구성에서, 제1백사이드 유전층(533)이 여전히 형성될 수 있으나, 그럴 필요는 없음(e.g., 아래에서 논의될 백사이드 트레이스들(535)이 제1 백사이드 유전층(533)의 상부가 아닌 아닌 몰드 재료(130)의 상부에 직접 형성될 수 있다)을 주목하라.
백사이드 트레이스들(535)이 제1백사이드 유전층(533) 상에 그리고 제1백사이드 유전층(533)의 비아들(534)의 내측에 형성될 수 있다. 백사이드 트레이스들(535)은 따라서 도전성 필라들(521)에 전기적으로 연결될 수 있다. 백사이드 트레이스들(535)은, 예를 들면, 블록(265)에서 형성된 제1RDL 트레이스들과 같거나 유사한 방식으로 형성될 수 있다. 백사이드 트레이스들(535)의 적어도 몇몇은, 모두 그런 것은 아니지만, 예를 들면, 도전성 필라들(521)로부터 반도체 다이(125,126)의 바로 상부에 있는 위치까지 연장될 수 있다. 백사이드 트레이스들(535)의 적어도 몇몇은 또한, 예를 들면, 도전성 필라들(521)로부터 반도체 다이(125,126)의 바로 상부가 아닌 영역까지 연장될 수 있다.
제2백사이드 유전층(536)이 제1백사이드 유전층(533) 및 백사이드 트레이스들(535) 위에 형성되고 패터닝될 수 있다. 제2백사이드 유전층(536)은, 예를 들면, 비록 다른 표면이기는 하지만, 블록(270)에서 형성된 제2RDL 유전층(183)과 같거나 유사한 방식으로 형성되고 패터닝될 수 있다. 예를 들면, 제2백사이드 유전층(536)은 제1백사이드 유전층(533)에 걸쳐서 그리고 백사이드 트레이스들(535)에 걸쳐서 형성될 수 있고 비아들(537)이 백사이드 트레이스들(535)의 컨택 영역들을 노출하도록 제2백사이드 유전층(536)에 형성(e.g., 식각, 제거 등에 의해)될 수 있다.
백사이드 상호 연결 패드들(538)(e.g., 볼 컨택 패드들)이 제2백사이드 유전층(536) 위에 그리고/또는 제2백사이드 유전층(536)의 비아들(537) 내측에 형성될 수 있다. 백사이드 상호 연결 패드들(538)은 따라서 백사이드 트레이스들(535)에 전기적으로 연결된다. 백사이드 상호 연결 패드들(538)은, 예를 들면, 블록(275)에서 형성된 제2RDL 트레이스들과 같거나 유사한 방식으로 형성될 수 있다. 백사이드 상호 연결 패드들(538)은, 예를 들면, 메탈 컨택 패드들의 형성 및/또는 언더 범프 메탈(e.g., 상호 연결 구조들에 의해 백사이드 트레이스들(535)에 후속하는 부착성을 향상시키기 위해)의 형성에 의해 형성될 수 있다.
비록 백사이드 RDL 층(532)이 두개의 백사이드 유전층들(533,536)과 백사이드 트레이스들(535)의 한층으로 도시되어 있으나, 임의 개수의 유전층 및/또는 트레이스 층들이 형성될 수 있음을 이해하여야 한다.
도 5e에 예로 도시된 바와 같이, 백사이드 RDL층(532)이 형성된 이후, 웨이퍼 지지 구조(150)가 백사이드 RDL층(532)(e.g., 직접, 중간에 개재된 접착층과 함께, 배큠 포스를 이용하는 것등)에 부착될 수 있다. 웨이퍼 지지 구조(150)는, 예를 들면, 블록(245)에서 부착된 웨이퍼 지지 구조(150)와 같거나 유사한 방식으로 부착될 수 있다. 예를 들면, 도 5e는, 비록 몰드층(130) 및 반도체 다이(125,126)에 부착되는 것이 아니라 RDL층(532)에 부착되기는 하지만, 도 1e의 그것과 유사한 방식의 웨이퍼 지지 구조(150)의 부착을 보여준다.
도 5f에서 예로 도시된 바와 같이, 지지층(105)(도 5e에 도시됨)은 RD 웨이퍼로부터 제거될 수 있고, 프론트사이드 재배선층이 다이(125,126)에 대향하는 RD 구조(110)의 측부상에 형성될 수 있고, 상호 연결 구조(192)가 형성될 수 있고, 그리고 웨이퍼 지지 구조(150)가 제거될 수 있다.
예를 들면, 지지층(105)은 블록(250) 및 도 1e-1f에 관하여 여기서 논의된 것과 같거나 유사한 방식으로 제거될 수 있다. 또한 예를 들면, 프론트사이드 재배선층이 블록들(255-280) 및 도 1g-1h에 관하여 여기서 논의된 것과 같거나 유사한 방식으로 형성될 수 있다. 또한, 예를 들면, 상호 연결 구조들(192)이 블록(285) 및 도 1i에 관하여 여기서 논의된 것과 같거나 유사한 방식으로 형성될 수 있다. 또한, 예를 들면, 웨이퍼 지지 구조(150)가 블록(290) 및 도 1j에 관하여 여기서 논의된 것과 같거나 유사한 방식으로 제거될 수 있다.
또 다른 예시적 실시예로서, 서브스트레이트(e.g., 라미네이트 서브스트레이트, 패키지 서브스트레이트 등)가, 예를 들면, 도 5에 관하여 여기서 논의된 백사이드 RDL 대신 또는 외에, 반도체 다이(125,126) 위에 부착될 수 있다. 예를 들면, 도 6a에 도시된 바와 같이, 상호 연결 구조들(621)이 다이(125,126)의 높이 정도까지 연장될 높이에서 형성될 수 있다. 예를 들면, 백사이드 서브스트레이트가 그 자신의 상호 연결 구조들을 갖거나 또는 추가적인 상호 연결 구조들이 상호 연결 구조들(621)과 백사이드 서브스트레이트 사이에 이용되는 예시적 시나리오에서, 이러한 높이가 반드시 존재할 필요는 없음을 주목하라. 상호 연결 구조들(621)이, 예를 들면, 블록(215) 및 도 1b에 관하여 여기서 논의된 것과 같거나 유사한 방식으로 부착될 수 있다.
예를 계속 설명하면, 도 6b에 도시된 바와 같이, 조립체(600B)는 몰딩될 수 있고 그리고 그 몰드는 필요하다면 박형화될 수 있다. 그와 같은 몰딩 및/또는 박형화는, 예를 들면, 블록들(230 및 235), 그리고 도 1c 및 1d에 관하여 여기서 논의된 것과 같거나 유사한 방식으로 수행될 수 있다.
도 6c에 도시된 바와 같이, 웨이퍼 지지 구조(150)가 부착될 수 있고, 지지층(105)이 제거될 수 있으며, 그리고 프론트사이드 RDL이 형성될 수 있다. 예를 들면, 웨이퍼 지지 구조(150)가 블록(245) 및 도 1e에 관하여 여기서 논의된 것과 같거나 유사한 방식으로 부착될 수 있다. 또한, 예를 들면, 지지층(105)이 블록(250) 및 도 1f에 관하여 여기서 논의된 것과 같거나 유사한 방식으로 제거될 수 있다. 또한, 예를 들면, 프론트사이드 RDL이 블록들(225-280) 및 도 1g-1h에 관하여 여기서 논의된 것과 같거나 유사한 방식으로 형성될 수 있다.
도 6d에 도시된 바와 같이, 상호 연결 구조(192)가 부착될 수 있고, 웨이퍼 지지 구조(150)가 제거될 수 있으며, 백사이드 서브스트레이트(632)가 부착될 수 있다. 예를 들면, 상호 연결 구조들(192)이 블록(285) 및 도 1i에 관하여 여기서 논의된 것과 같거나 유사한 방식으로 부착될 수 있다. 또한, 예를 들면, 웨이퍼 지지 구조(150)가 블록(290) 및 도 1j에 관하여 여기서 논의된 것과 같거나 유사한 방식으로 제거될 수 있다. 또한 예를 들면, 백사이드 서브스트레이트(632)가 상호 연결 구조들(621)에 전기적으로 부착되거나 그리고/또는 몰드 재료(130) 및/또는 다이(125,126)에 기계적으로 부착될 수 있다. 백사이드 서브스트레이트(632)는, 예를 들면, 웨이퍼(또는 패널) 형태 및/또는 단독 패키지 형태로 부착될 수 있고, 그리고 예를 들면 절단 공정(e.g., 블록(295)에서 논의된 바와 같이) 이전 또는 이후에 부착될 수 있다.
도 1-7에 도시되고 여기에서 논의된 예시적 방법들 및 조립체들은 단순히 본 발명의 다양한 양태들을 설명하기 위해 비제한적인 예들로 설명된 것이다. 그러한 방법들 및 조립체들은 또한 다음의 공통으로 계류중인 미국특허출원들에서 도시되고 논의된 방법들 및 조립체들과 함께 임의의 또는 모든 특징들을 공유할 수 있다: 2013년 1월 29일을 출원되고, "반도체 디바이스 및 반도체 디바이스의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 13/753,120; 2013년 4월 16일에 출원되고, "반도체 디바이스 및 그의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 13/863,457; 2013년11월19일에 출원되고, "관통 실리콘 비아가 없는 깊은 웰들을 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/083,779; 2014년 3월 18일에 출원되고, "반도체 디바이스 및 그의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 14/218,265; 2014년6월24일에 출원되고, "반도체 디바이스 및 그의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 14/313,724; 2014년7월28일에 출원되고, "얇은 재배선층들을 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/444,450; 2014년10월27일에 출원되고, "감소된 두께를 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/524,443; 2014년11월4일에 출원되고, "인터포저, 그의 제조 방법, 이를 이용한 반도체 패키지, 및 반도체 패키지의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 14/532,532; 2014년11월18일에 출원되고, "감소된 휨을 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/546,484; 및 2015년3월27일에 출원되고, "반도체 디바이스 및 그 제조 방법"의 명칭을 갖는 미국 특허 출원 번호 14/671,095; 여기에 있는 각각의 내용 전체가 본원에 참고로 인용된다.
여기에 논의된 반도체 패키지들의 임의의 또는 모든 것은, 그럴 필요는 없지만, 패키지 서브스트레이트에 부착될 수 있다. 그러한 반도체 디바이스 패키지들 및 그들의 방법들의 다양한 비제한적 예들이 이제 논의될 것이다.
도 7a-7l은 본 발명의 다양한 양태들에 따른, 예시적인 반도체 패키지 및 반도체 패키지를 제조하는 예시적인 방법을 도시한 단면도들이다. 도 7a-7l에 도시된 구조들은, 예를 들면, 도 1a-1j, 3a-3b, 4a-4d, 5a-5f, 6a-6d, 9, 10a-10b, 11a-11d, 12a-12b, 13, 및 14에 도시된 유사한 구조들의 임의의 또는 모든 특징들을 공유할 수 있다. 도 8은, 본 발명의 다양한 양태들에 따른, 반도체 패키지를 제조하는 예시적인 방법(800)의 흐름도이다. 예시적인 방법(800)은, 예를 들면, 도 2에 도시되고 여기에서 의논된 예시적 방법(200) 그리고 여기에서 논의된 임의의 방법들이 갖는 임의의 또는 모든 특징들을 공유할 수 있다. 도 7a-7l은, 예를 들면, 도 8의 생산 방법(800)의 다양한 단계들(또는 블록들)에서 예시적 반도체 패키지를 도시할 수 있다. 도 7a-7l 및 도 8이 이제 함께 논의될 것이다.
예시적 방법(800)은, 블록(805)에서, 공정(e.g., 패키징을 위한)을 위한 로직 웨이퍼 준비 단계를 포함할 수 있다. 블록(805)은 임의의 다양한 방식으로, 여기에서 설명된 비제한적 예들로, 공정을 위한 로직 웨이퍼를 준비하는 단계를 포함할 수 있다. 블록(805)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(205)의 임의의 또는 모든 특징들을 공유할 수 있다.
예시적 방법(800)은, 블록(810)에서, 재배선 구조 웨이퍼(RD 웨이퍼)를 준비하는 단계를 포함할 수 있다. 블록(810)은 다양한 방식들의, 여기에서 제공된 비제한적인 예들로, 공정을 위한 RD 웨이퍼를 준비하는 단계를 포함한다. 블록(810)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(210)의 임의의 또는 모든 특징들을 공유할 수 있다.
도 7a는 블록(810)의 다양한 양태들의 예시적 도면을 제공한다. 도 7a를 참조하면, RD 웨이퍼(700A)는, 예를 들면, 지지층(705)(e.g., 실리콘층)을 포함할 수 있다. 재배선(RD) 구조(710)는 지지층(105) 위에 형성될 수 있다. RD 구조(710)는, 예를 들면, 베이스 유전층(711), 제1유전층(713), 제1도전성 트레이스들(712), 제2유전층(716), 제2도전성 트레이스들(715), 및 상호 연결 구조들(717)을 포함할 수 있다.
베이스 유전층(711)은, 예를 들면, 지지층(705) 위에 있을 수 있다. 베이스 유전층(711)은, 예를 들면, 산화막, 질화막 등을 포함할 수 있다. 베이스 유전층(711)은, 예를 들면, 기본 사양으로 형성될 수 있고 그리고/또는 자연적인 것일 수 있다.
RD 웨이퍼(700A)는, 또한, 제1도전성 트레이스들(712) 및 제1유전층(713)을 포함할 수 있다. 제1도전성 트레이스들(712)은, 예를 들면, 증착된 도전성 메탈(e.g., 카파 등)을 포함할 수 있다. 제1유전층(713)은, 예를 들면, 무기 유전 재료(e.g., 실리콘 산화막, 실리콘 질화막 등)를 포함할 수 있다. 다른 조립체로서, 제1유전층(713)은 유기 유전 재료를 포함할 수 있다.
RD 웨이퍼(700A)는 또한, 예를 들면, 제2도전성 트레이스들(715) 및 제2유전층(716)을 포함할 수 있다. 제2도전성 트레이스들(715)은, 예를 들면, 증착된 도전성 메탈(e.g., 카파 등)을 포함할 수 있다. 제2도전성 트레이스들(715)은, 예를 들면, 각각의 도전성 비아들(714)(e.g., 제1유전층(713) 내에서)을 통하여 각각의 제1도전성 트레이스들(712)에 연결될 수 있다. 제2유전층(716)은, 예를 들면, 무기 재료(e.g., 실리콘 산화막, 실리콘 질화막 등)을 포함할 수 있다. 다른 조립체로서, 제2유전층(716)은 유기 유전 재료를 포함할 수 있다.
비록 두셋트의 유전층들 및 도전성 트레이스들이 도 7a에 도시되어 있으나, RD 웨이퍼(700A)의 RD 구조(710)는 그와 같은 층들 및 트레이스들의 임의의 개수를 포함할 수 있음을 이해하여야 한다. 예를 들면, RD 구조(710)는 오직 하나의 유전층만을 그리고/또는 한 셋트의 도전성 트레이스들, 세 셋트의 유전층들 및/또는 도전성 트레이스들 등을 포함할 수 있다.
블록(205)에서 로직 웨이퍼 준비 단계와 함께, 블록(210)은 RD 구조(710)의 표면 상에 상호 연결 구조들(e.g., 도전성 범프들, 도전성 볼들, 도전성 필라들, 도전성 랜드들 또는 패드들 등)을 형성하는 단계를 포함할 수 있다. RD 구조(710)가 상호 연결 구조들(717)을 포함하는, 이러한 상호 연결 구조들(717)의 예가 도 7a에 도시되어 있고, 이는 RD 구조(710)의 전방(또는 상부) 측 상에 형성되고 그리고 제2유전층(716)에 있는 도전성 비아들을 통하여 각각의 제2도전성 트레이스들(715)에 전기적으로 연결됨을 보이고 있다. 이러한 상호 연결 구조들(717)은, 예를 들면, RD 구조(710)를 다양한 전자 부품들(e.g., 능동 반도체 부품들 또는 다이, 수동 부품들 등)에 연결하는데 이용될 수 있다.
상호 연결 구조들(717)은, 예를 들면, 임의의 다양한 도전성 재료들(e.g., 카파, 니켈, 골드 등의 하나 또는 조합)을 포함할 수 있다. 상호 연결 구조들(717)은 또한, 예를 들면, 솔더를 포함할 수 있다.
일반적으로, 블록(810)은 재배선 구조 웨이퍼(RD 웨이퍼)를 준비하는 단계를 포함한다. 따라서, 본 발명의 범위가 이러한 준비를 수행하는 임의의 특정한 방식의 특징으로 제한되면 안 된다.
예시적 방법(800)은, 블록(820)에서, RD 구조(e.g., RD 웨이퍼의)에 하나 이상의 반도체 다이를 부착하는 단계를 포함할 수 있다. 블록(820)은 임의의 다양한 방식으로, 여기에서 제공된 비제한적인 예들로, 다이를 RD 구조에 부착하는 단계를 포함할 수 있다. 블록(820)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 임의의 또는 모든 특징들을 공유할 수 있다.
도 7b는 블록(820)의 다양한 양태들, 예를 들면 다이 부착 구조의 예시적 도면을 제공한다. 예를 들면, 제1다이(725)(e.g., 블록(805)에서 준비된 로직 웨이퍼로부터 절단되어 있을 수 있음)가 재배선 구조(710)에 전기적 및 기계적으로 부착될 수 있다. 유사하게, 제2다이(726)(e.g., 블록(805)에서 준비된 로직 웨이퍼로부터 절단되어 있을 수 있음)가 재배선 구조(710)에 전기적 및 기계적으로 부착될 수 있다.
제1다이(725) 및 제2다이(726)는 임의의 다양한 다이 특징들을 포함할 수 있다. 예시적 시나리오로서, 제1다이(725)는 프로세서 다이를 포함할 수 있고, 제2다이(726)는 메모리 다이를 포함할 수 있다. 다른 예시적 시나리로서, 제1다이(725)는 프로세서 다이를 포함할 수 있고, 그리고 제2다이(726)는 코-프로세서 다이를 포함할 수 있다. 다른 예시적 시나리오로서, 제1다이(725)는 센서 다이를 포함할 수 있고, 그리고 제2다이(726)는 센서 프로세싱 다이를 포함할 수 있다. 비록 도 7b에서 조립체(700B)가 두개의 다이(725,726)로 도시되어 있으나, 임의 개수의 다이일 수 있다. 예를 들면, 오직 하나의 다이, 세개의 다이, 네개의 다이, 또는 네개 이상의 다이일 수 있다.
추가적으로, 비록 제1다이(725) 및 제2다이(726)가 상호간 상대적으로 측부 방향으로 재배선 구조(710)에 부착된 것으로 도시되어 있으나, 그들은 또한 수직 조립체로 배열될 수도 있다. 이러한 구조들의 다양한 비제한적 예들이 도시되고 그리고 여기서 논의된다(e.g., 다이 온 다이 스택킹(die-on-die stacking), 대향 서브스트레이트 측에의 다이 부착 등). 또한, 비록 제1다이(725) 및 제2다이(726)가 일반적으로 유사한 치수로 도시되었으나, 그러한 다이(725,726)는 다른 각각의 특징들(e.g., 다이 높이, 풋 프린트, 연결 피치 등)을 포함할 수 있다.
제1다이(725) 및 제2다이(726)가 일반적으로 일정한 피치로 도시되어 있지만, 이러한 경우일 필요는 없다. 예를 들면, 제2다이(726)에 바로 인접한 제1다이 풋 프린트의 영역에서 제1다이(725) 중 대부분 또는 모든 컨택들 및/또는 제1다이(125)에 바로 인접한 제2다이 풋 프린트의 영역에서 제2다이(126) 중 대부분은 대부분의 또는 모든 다른 컨택들보다 실질적으로 더 가는 피치를 가질 수 있다. 예를 들면, 제2다이(및/또는 제1다이(725)에 가장 가까운 제2다이(726))에 가장 가까운 제1다이(725)의 첫번째 5, 10 또는 n 열들은 30 마이크론 피치를 가질 수 있는 반면, 다른 컨택들은 일반적으로 80 마이크론 및/또는 200 마이크론 피치를 가질 수 있다. RD 구조(710)는 따라서 대응 피치에서 대응 컨택 구조들 및/또는 트레이스들을 가질 수 있다.
일반적으로, 블록(820)은 하나 이상의 반도체 다이를 재배선 구조(e.g., 재배선 웨이퍼)에 부착하는 단계를 포함한다. 따라서, 본 발명의 범위는 임의의 특정한 다이의 특징들에 의해, 또는 임의의 특정한 멀티 다이 레이아웃의 특징들에 의해, 또는 그러한 다이를 부착하는 임의의 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(800)은, 블록(825)에서, 반도체 다이 및/또는 블록(820)에서 RD 구조에 부착된 다른 부품들을 언더필링하는 단계를 포함할 수 있다. 블록(825)은 임의의 다양한 방식들, 여기에서 설명되는 비제한적인 예들로서 그러한 언더필링을 수행하는 단계를 포함할 수 있다. 블록(825)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(225)의 임의의 또는 모든 특징들을 공유할 수 있다.
도 7b는 블록(825)의 다양한 양태들, 예를 들면 언더필링 양태들의 예시적 도면을 제공한다. 언더필(728)은 제1반도체 다이(725)와 재배선 구조(710) 사이 그리고 제2반도체 다이(726)와 재배선 구조(710) 사이에 위치된다.
비록 언더필(728)이 일반적으로 평평하게 도시되어 있으나, 언더필은 솟아 오르고 그리고 반도체 다이 및/또는 다른 부품들의 측면 상에 필렛(fillet)을 형성할 수 있다. 하나의 예시적 시나리오로서, 다이 측부 표면의 적어도 1/4 또는 적어도 1/2이 언더필 재료로 덮일 수 있다. 다른 예시적 시나리오로서, 하나 이상 또는 모든 측부 표면들이 언더필 재료로 덮일 수 있다. 또한 예를 들면, 반도체 다이 사이, 반도체 다이와 다른 부품들 사이, 및/또는 다른 부품들 사이의 직접적인 공간의 상당 부분이 언더필 재료로 채워질 수 있다. 예를 들면, 측부 방향으로 인접한 반도체 다이 사이, 다이와 다른 부품들 사이, 및/또는 다른 부품들 사이의 공간의 적어도 1/2 또는 공간의 모두가 언더필 재료로 채워질 수 있다. 하나의 예시적 실시예로서, 언더필(728)이 RD 웨이퍼의 전체 재배선 구조(710)를 덮을 수 있다. 그러한 예시적 실시예로서, RD 웨이퍼가 추후에 절단될 경우, 그러한 절단이 언더필(728)을 관통하여 자를 수 있다.
일반적으로, 블록(825)은 반도체 다이 및/또는 블록(820)에서 RD 구조에 부착된 다른 부품들을 언더필링하는 단계를 포함한다. 따라서, 본 발명의 범위가 임의의 특정한 타입의 언더필의 특징들 또는 그러한 언더필링을 수행하는 임의의 특정한 방식으로 제한되어서는 안 된다.
예시적 방법(800)은, 블록(830)에서, RD 웨이퍼(e.g., 또는 RD 구조)를 몰딩하는 단계를 포함한다. 블록(830)은 임의의 다양한 방식으로, 여기에 설명되는 비제한적인 예들로 RD 웨이퍼를 몰딩하는 단계를 포함한다. 블록(830)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(230)의 임의의 또는 모든 특징들을 공유할 수 있다.
도 7c는 블록(830)의 다양한 양태들, 예를 들면 몰딩 공정의 예시적 도면을 제공한다. 예를 들면, 몰딩된 조립체(700C)가 제1반도체 다이(725), 제2반도체 다이(726), 언더필(728), 및 재배선 구조(710)의 상부 표면을 덮는 몰드 재료(730)와 함께 도시되어 있다. 여기서 인캡슐란트로 또한 지칭되는, 비록 몰드 재료(730)가 제1반도체 다이(725) 및 제2반도체 다이(726)의 측부들 및 상부들을 완전히 덮는 것으로 도시되어 있으나, 이러한 경우일 필요는 없다. 예를 들면, 블록(830)은 다이 상부가 몰드 재료로부터 노출되도록 필름 어시스트 또는 다이 시일 몰딩 기술을 이용하는 단계를 포함할 수 있다.
몰딩 재료(730)는 일반적으로, 예를 들면, 언더필(728)로 덮이지 않은 다이(725,726)의 영역들에 직접 접촉하거나 덮는다. 다이(725,726)의 측부의 적어도 제1영역이 언더필(728)에 의해 덮이는 하나의 예시적 시나리로서, 몰드 재료(730)는 다이(725,726)의 측부들의 제2영역에 직접 접촉하거나 이를 덮을 수 있다. 몰드 재료(730)는, 예를 들면, 다이(725,726)(e.g., 언더필(728)로 이미 충진되지 않은 공간의 적어도 한 영역) 사이의 공간을 채운다.
일반적으로, 블록(830)은 RD 웨이퍼를 몰딩하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위가 임의의 특정한 몰딩 재료, 구조 및/또는 기술의 특징들로 제한되어서는 안 된다.
예시적 방법(800)은, 블록(835)에서, 블록(830)에서 적용된 몰드 재료를 그라인딩(또는 박형화)하는 단계를 포함할 수 있다. 블록(835)은 임의의 다양한 방식들, 여기에 설명되는 비제한적인 예들로, 몰드 재료를 그라인딩(또는 박형화)하는 단계를 포함할 수 있다. 블록(835)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(235)의 임의의 또는 모든 특징들을 공유할 수 있다.
도 7d는 블록(835)의 다양한 양태들, 예를 들면, 몰드 그라인딩 양태들의 예시적 도면을 제공한다. 조립체(700D)가 다이(725,726)의 상부 면들을 드러내도록 박형화된 몰드 재료(730)(e.g., 도 7c에 도시된 몰드 재료(730)에 대하여)와 함께 도시되어 있다. 이러한 예에서, 다이(725,726)는 또한 그라인딩(또는 박형화) 되어 있을 수 있다.
여기서 설명된 바와 같이, 몰드 재료(730)는 오버 몰드 조립체로 다이(725,726)를 덮으며 잔존할 수 있다. 예를 들면, 몰드 재료(730)는 그라인딩되지 않거나, 또는 몰드 재료(730)는 다이(725,726)를 노출시키는 높이까지는 그라인딩되지 않을 수 있다
일반적으로, 블록(835)은 블록(830)에서 적용된 몰드 재료를 그라인딩(또는 박형화)하는 단계를 포함한다. 따라서, 본 발명의 범위가 임의의 특정한 양 또는 타입의 그라인딩(또는 박형화)의 특징들에 의해 제한되어서는 안 된다
예시적 방법(800)은, 블록(845)에서, 몰딩된 RD 웨이퍼(e.g., 상부 또는 그의 몰드 측부)를 웨이퍼 지지 구조에 부착하는 단계를 포함할 수 있다. 블록(845)은 임의의 다양한 방식으로, 여기에서 제공된 비제한적인 예들로, 몰딩된 RD 웨이퍼를 웨이퍼 지지 구조에 부착하는 단계를 포함할 수 있다. 블록(845)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(245)의 임의의 또는 모든 특징들을 공유할 수 있다.
도 7e는 블록(845)의 다양한 양태들, 예를 들면 웨이퍼 지지 부착 양태들의 예시적 도면을 제공한다. 웨이퍼 지지 구조(750)가 몰드 재료(730) 및 다이(725,726)의 상부 측에 부착된다. 웨이퍼 지지 구조(750)는, 예를 들면, 접착제로 접착될 수 있다. 다이(725,726)의 상부가 몰딩 재료(730)로 덮인 조립체에서, 웨이퍼 지지 구조(750)는 몰드 재료(730)의 상부에만 오직 직접 연결됨을 주목하라.
일반적으로, 블록(845)은 몰딩된 RD 웨이퍼(e.g., 상부 또는 그의 몰드 측부)를 웨이퍼 지지 구조에 부착하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위가 임의의 특정한 형태의 웨이퍼 지지 구조의 특징들에 의해 또는 웨이퍼 지지 구조를 부착하는 임의의 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(800)은, 블록(850)에서, RD 웨이퍼로부터 지지층을 제거하는 단계를 포함할 수 있다. 블록(850)은 임의의 다양한 방식으로, 여기에 설명된 비제한적인 예들로 지지층을 제거하는 단계를 포함할 수 있다. 블록(850)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(250)의 임의의 또는 모든 특징들을 공유할 수 있다.
여기에서 논의된 바와 같이, RD 웨이퍼는 RD 구조가 형성 및/또는 옮겨진 지지층을 포함할 수 있다. 지지층은, 예를 들면, 반도체 재료(e.g., 실리콘)를 포함할 수 있다. 지지층이 실리콘 웨이퍼 층을 포함하는 예시적 시나리오로서, 블록(850)은 실리콘(e.g., RD 웨이퍼로부터 모든 실리콘을 제거, RD 웨이퍼로부터, 예를 들면, 적어도 90% 또는 95%의 실리콘 대부분을 제거 등)을 제거하는 단계를 포함할 수 있다. 예를 들면, 블록(850)은 실리콘의 대부분을 기계적으로 그라인딩하는 단계를 포함하고, 이어서 잔존 부분(또는 잔존 부분의 대부분)을 제거하기 위해 건식 또는 습식 화학적 식각이 수행된다. 지지층이 그것 위에 형성된(또는 옮겨진) RD 구조에 느슨하게 부착된 예시적 시나리오로서, 블록(850)은 RD 구조로부터 지지층을 분리하기 위해 분리하거나 박리하는 단계를 포함한다.
도 7f는 블록(850)의 다양한 양태들, 예를 들면 지지층 제거 양태들의 예시적 도면을 제공한다. 예를 들면, 지지층(705)(도 7e에 도시된)이 RD 구조(710)로부터 제거된다. 도시된 예로서, RD 구조(710)는 여전히 여기서 논의된 바와 같이 베이스 유전층(711)(e.g., 산화막, 질화막 등)을 포함할 수 있다.
일반적으로, 블록(850)은 RD 웨이퍼로부터 지지층을 제거하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위는 웨이퍼 재료의 임의의 특정한 타입의 특징들로 또는 웨이퍼 재료 제거의 임의의 특정한 방식의 특징들로 제한되어서는 안 된다.
예시적 방법(800)은, 블록(855)에서, RD 구조의 산화막을 식각하기 위해 제1재배선층(RDL) 유전층을 형성하거나 패터닝하는 단계를 포함할 수 있다. 블록(855)은 임의의 다양한 방식들, 여기에 설명된 비제한적인 예들로 제1RDL 유전층을 형성하고 패터닝하는 단계를 포함한다. 블록(855)은, 예를 들면, 도 2에 도시되고 여기에서 설명된 예시적 방법(200)의 블록(255)의 임의의 또는 모든 특징들을 공유할 수 있다.
도 7g는 블록(855)의 다양한 양태의 예시적 도면을 제공한다. 예를 들면, 제1RDL 유전층(771)이 베이스 유전층(711) 위에 형성되고 패터닝된다. 패터닝된 제1RDL 유전층(771)은, 예를 들면, 베이스 유전층(711)이 식각(e.g., 블록(860)에서)될 수 있음에 의해, 그리고 제1트레이스들(또는 그의 영역들)이 형성될 수 있는(e.g., 블록(865)에서), 제1RDL 유전층(771)을 관통하는 비아들(772)을 포함할 수 있다.
일반적으로, 블록(855)은, 예를 들면, 베이스 유전층 위에, 제1유전층(e.g., 제1RDL 유전층)을 형성하고 패터닝하는 단계를 포함한다. 따라서, 본 발명의 범위는 특정한 유전층의 특징들에 의해 또는 유전층을 형성하는 특정한 방법의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(800)은, 블록(860)에서, 예를 들면, RD 구조로부터, 그것의 마스킹되지 않은 영역들과 같은, 베이스 유전층(e.g., 산화막, 질화막 등)을 식각하는 단계를 포함한다. 블록(860)은 임의의 다양한 방식들로, 여기에 설명된 비제한적인 예들로 식각을 수행하는 단계를 포함할 수 있다. 블록(860)은, 예를 들면, 도 2에서 도시되고 여기에서 논의된 예시적 방법(200)의 블록(260)의 임의의 또는 모든 특징들을 공유할 수 있다.
도 7g 는 블록(860)의 다양한 양태들의 예시적 도면을 제공한다. 예를 들면, 도 7f에서 제1도전성 트레이스들(712)의 아래에 도시된 베이스 유전층(711)의 영역들이 도 7g로부터 제거된다. 이것은, 예를 들면, 블록(865)에서 제1도전성 트레이스들(712)과 제1RDL 트레이스들 사이의 메탈-투-메탈 컨택(metal-to-metal contact)을 가능하게 한다.
일반적으로, 블록(860)은, 예를 들면, 베이스 유전층을 식각하는 단계를 포함한다. 따라서, 본 발명의 범위는 그러한 식각을 수행하는 임의의 특정한 방식에 의해 제한되어서는 안 된다.
예시적 방법(800)은, 블록(865)에서, 재배선층(RDL) 트레이스들을 형성하는 단계를 포함할 수 있다. 블록(865)은 임의의 다양한 방식들로, 여기에 설명된 비제한적 예들로, RDL 트레이스들을 형성하는 단계를 포함할 수 있다. 블록(865)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(265)의 임의의 또는 모든 특징들을 공유할 수 있다.
도 7g 및 도 7h는 블록(865)의 다양한 양태들, 예를 들면 RDL 트레이스 형성 양태들의 예시적 도면을 제공한다. 예를 들면, RDL 트레이스들의 제1영역(781)은 RDL 유전층(771)의 비아들(772)에 형성될 수 있고 그리고 그러한 비아들(772)에 의해 노출된 RD 구조(710)의 제1도전성 트레이스들(712)과 접촉한다. 또한, 예를 들면, 제1RDL 트레이스들의 제2영역(782)은 제1RDL 유전층(771) 위에 형성될 수 있다.
일반적으로, 블록(865)은 재배선층(RDL) 트레이스들을 형성하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위는 임의의 특정한 RDL 트레이스들의 특징들 또는 그와 같은 RDL 트레이스들을 형성하는 임의의 특정한 방식의 특징들로 제한되어서는 안 된다.
비록 예시적 방법(800)이 블록(855)에서 하나의 RDL 유전층 및 블록(865)에서 하나의 RDL 트레이스층의 형성을 도시하였으나, 이러한 블록들은 원하는 만큼 여러 번 반복될 수 있음을 주목하라.
예시적 방법(800)은, 블록(885)에서, RDL 트레이스들 위에 상호 연결 구조들을 형성하는 단계를 포함할 수 있다. 블록(885)은 임의의 다양한 방식으로, 여기에서 설명된 비제한적인 예들로 상호 연결 구조들을 형성하는 단계를 포함할 수 있다. 예를 들면, 블록(885)은 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(285)의 임의의 또는 모든 특징들을 공유할 수 있다.
블록(885)은, 예를 들면, RDL트레이스들 위에 도전성 필라들(e.g., 메탈 필라들, 카파 필라들, 솔더 뚜껑이 덮여진 필라들 등) 및/또는 도전성 범프들(e.g., 솔더 범프들 등)을 형성하는 단계를 포함할 수 있다. 예를 들면, 블록(885)은 도전성 필라들을 도금하거나, 도전성 범프들을 위치시키거나 또는 페이스팅하는 단계를 포함할 수 있다.
도 7i는 블록(885)의 다양한 양태들, 예를 들면 범프 형성 양태들의 예시적 도면을 제공한다. 예를 들면, 상호 연결 구조들(792)(e.g., 솔더 뚜껑이 덮여진 메탈 필라들, 예를 들면 카파 필라들로 도시됨)이 RDL 트레이스들(782)에 부착된다.
또한 프론트사이드(front side) 재배선층(RDL)으로 지칭될 수 있는 블록(855-885)에서 형성된 재배선층(들)이, 일반적으로 팬-인(fan-in) 조립체(e.g., 일반적으로 다이(725,726)의 풋프린트의 내측으로 연장함)로 도 7에 도시되어 있지만, 이는 예를 들면 상호 연결 구조(792)의 적어도 일부 영역이 일반적으로 다이(725,726)의 풋프린트의 외측으로 연장하는 팬-아웃(fan-out) 조립체로 형성될 수도 있다. 그러한 조립체의 비 한정적인 예들이 여기에서 설명된다.
일반적으로, 블록(885)은 예를 들면 RDL 트레이스들 위에 그리고/또는 RDL 유전층 위에 상호 연결 구조들을 형성하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위는 임의의 특정한 상호 연결 구조들의 특징들에 의해 또는 상호 연결 구조들을 형성하는 임의의 특정한 방식에 의해 제한되어서는 안 된다.
예시적 방법(800)은, 블록(890)에서, 블록(845)에서 부착된 웨이퍼 지지 구조를 디본딩(debonding)(또는 분리)하는 단계를 포함할 수 있다. 블록(890)은 임의의 다양한 방식들로, 여기에 설명된 비제한적인 양태들로, 그와 같은 디본딩을 수행하는 단계를 포함할 수 있다. 예를 들면, 블록(890)은 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(290)의 임의의 또는 모든 특징들을 공유할 수 있다..
도 7h 및 7i는 블록(890)의 다양한 양태들의 예시적 도면을 제공한다. 예를 들어, 도 7h에 도시된 웨이퍼 지지 구조(750)가 도 7i에서 제거된다.
일반적으로, 블록(890)은 웨이퍼 지지 구조를 디본딩하는 단계를 포함한다. 따라서, 본 발명의 범위가 웨이퍼 지지 구조의 임의의 특정한 타입의 특징들에 의해 또는 웨이퍼 지지 구조를 디본딩하는 임의의 특정한 방식으로 제한되어서는 안 된다.
예시적 방법(800)은, 블록(895)에서, 웨이퍼를 절단하는 단계를 포함한다. 블록(895)은 임의의 다양한 방식으로, 여기서 설명되는 비제한적 예들로, 웨이퍼를 절단하는 단계를 포함한다. 블록(895)은 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(295)의 임의의 또는 모든 특징들을 공유할 수 있다..
여기서 논의는 일반적으로 RD 웨이퍼의 단독 다이의 협의 공정(discussing processing)에 대하여 초점을 맞춰왔다. RD 웨이퍼의 단독 다이에 대한 그러한 초점은 오직 명료성을 위한 것이다. 여기에 논의된 모든 공정 단계들(블록들)은 전체 웨이퍼 위에서 수행될 수 있음으로 이해되어야 한다. 예를 들면, 여기서 도 7a-7l에 제공된 도면들의 각각 및 다른 도면들은 단독 웨이퍼 상에서 수십 또는 수백번 복제될 수 있다. 예를 들면, 분리 전까지, 도시된 디바이스 조립체들의 하나와 웨이퍼의 인접한 디바이스 조립체 사이에 분리가 없을 수도 있다.
블록(895)은, 예를 들면, 웨이퍼로부터 개별적인 패키지로 절단(e.g., 기계적 펀치-컷팅, 기계적 소우-컷팅, 레이저 컷팅, 소프트 빔 컷팅, 플라즈마 컷팅 등)하는 단계를 포함할 수 있다. 그러한 절단의 결과가, 예를 들면, 도 7i에 도시된 패키지일 수 있다. 예를 들면, 절단은 패키지의 다수의 부품들의 동일한 평면을 갖는 측부 표면들을 포함하는 패키지의 측부 표면들을 포함할 수 있다. 예를 들면, 몰드 재료(730), RD 구조(710) 유전층들, RDL 유전층들(771), 언더필(728) 등의 임의의 또는 전체 측부 표면이 동일 평면을 이룰 수 있다.
일반적으로, 블록(895)은 웨이퍼를 절단하는 단계를 포함할 수 있다. 따라서, 본 발명의 범위가 웨이퍼를 절단하는 임의의 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(800)은, 블록(896)에서, 조립체(700I)의 부착을 위한 서브스트레이트, 또는 웨이퍼 또는 그의 패널을 준비하는 단계를 포함한다. 블록(896)은 임의의 다양한 방식들로, 여기에서 설명된 비제한적인 예들로, 서브스트레이트를 준비하는 단계를 포함할 수 있다. 블록(896)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록들(205 및 210)의 임의의 또는 모든 특징들을 공유할 수 있다.
서브스트레이트는, 예를 들면, 임의의 다양한 서브스트레이트의 특징들을 포함할 수 있다. 예를 들면, 서브스트레이트는 패키지 서브스트레이트, 마더보드 서브스트레이트, 라미네이트 서브스트레이트, 몰딩된 서브스트레이트, 반도체 서브스트레이트, 글래스 서브스트레이트 등을 포함할 수 있다. 블록(896)은, 예를 들면, 전기적 및/또는 기계적 부착을 위한 프론트 사이드 및/또는 백사이드 표면들을 포함할 수 있다. 블록(896)은, 예를 들면, 이러한 단계에서 패널 형태의 서브스트레이트 등의 패널을 남기고 그리고 후에 개별 패키지들을 절단하거나, 또는 이러한 단계에서 패널로부터 개별 서브스트레이트를 절단할 수 있다.
블록(896)은 또한 제조 시설에서 인접하거나 또는 상류의 제조 스테이션으로부터, 다른 지리적 위치 등으로부터 서브스트레이트를 수신하는 단계를 포함할 수 있다.
도 7j는 블록(896)의 다양한 양태들의 예시적 도면을 제공한다. 예를 들면, 조립체(700J)는 부착을 위해 준비된 예시적 서브스트레이트(793)를 포함한다.
일반적으로, 블록(896)은 조립체(700I)의 부착을 위한 서브스트레이트, 또는 웨이퍼 또는 그의 패널을 준비하는 단계를 포함할 수 있다. 따라서, 본 발명의 다양한 양태들의 범위가 특정한 서브스트레이트의 특징들에 의해 또는 서브스트레이트를 준비하는 임의의 특정한 방식의 특징들에 의해 제한되어서는 안 된다.
예시적 방법(800)은, 블록(897)에서, 조립체를 서브스트레이트에 부착하는 단계를 포함한다. 블록(897)은 임의의 다양한 방식들로, 여기에서 설명된 비제한적인 예들로, 조립체(e.g., 도 7i에서 과장된 조립체(700I) 또는 다른 조립체)를 부착하는 단계를 포함할 수 있다. 블록(897)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(220)의 임의의 또는 모든 특징들을 공유할 수 있다.
조립체는 임의의 다양한 조립체들, 여기에서 설명된 비제한적인 예들, 예를 들면 모든 도면들 및/또는 여기에서의 관련된 논의들의 특징들을 포함할 수 있다. 블록(897)은 임의의 다양한 방식들로 조립체를 부착하는 단계를 포함할 수 있다. 예를 들면, 블록(897)은 매스 리플로우, 열압착본딩(TCB), 도전성 에폭시 등을 이용하여 조립체를 서브스트레이트에 부착하는 단계를 포함할 수 있다.
도 7j는 블록(897)의 다양한 양태들, 예를 들면, 조립체 부착 양태들의 예시적 도면을 제공한다. 예를 들면, 도 7i에 도시된 조립체(700I)는 서브스트레이트(793)에 부착된다.
비록 도 7j에 도시되어 있지는 않지만, 다양한 예시적 실시예들(e.g., 도 7k 및 7l에 도시된 바와 같이)에서, 상호 연결 구조들, 예를 들면 관통 몰드 상호 연결 구조들은, 서브스트레이트(793) 위에 형성될 수 있다. 이러한 예시적 실시예들에서, 서브스트레이트(793) 위의 상호 연결 구조들을 형성하는 것에 관한 것이기는 하지만, 블록(897)은 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(215)의 임의의 또는 모든 특징들을 공유할 수 있다. 그러한 상호 연결 구조들은 조립체의 부착 이전 또는 이후에 수행되거나, 또는 블록(898)에서 언더필링 이전 또는 이후에 수행될 수 있음을 주목하라.
일반적으로, 블록(897)은 조립체를 서브스트레이트에 부착하는 단계를 포함한다. 따라서, 본 발명의 범위는 임의의 특정한 조립체, 서브스트레이트의 특징들, 또는 조립체를 서브스트레이트에 부착하는 방식으로 제한되어서는 안 된다.
예시적 방법(800)은, 블록(898)에서, 서브스트레이트 위에 조립체를 언더필링하는 단계를 포함할 수 있다. 블록(898)은 언더필링하는 임의의 다양한 방식들, 여기에서 설명되는 비제한적인 예들을 포함할 수 있다. 블록(898)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(825) 및/또는 블록(225)의 임의의 또는 모든 특징들을 공유할 수 있다.
예를 들면, 블록(897)에서 조립체 부착 단계 이후, 블록(898)은 캐필러리 언더필을 이용하여 조립체를 언더필링하는 단계를 포함할 수 있다. 예를 들면, 언더필은 모세관 작용에 의해 조립체와 서브스트레이트 사이로 충분히 흐를 수 있는 점착성 강화 폴리머 재료를 포함할 수 있다.
또한 예를 들면, 블록(897)은, 조립체가 블록(897)(e.g., 열압착 본딩 공정을 이용함)에서 부착된 반면, 비도전성 페이스트(NCP) 및/또는 비도전성 필름(NCF) 또는 테이프를 이용하여 반도체 다이를 언더필링하는 단계를 포함할 수 있다. 예를 들면, 그러한 언더필 재료는 조립체의 부착 전에 증착(e.g., 인쇄, 스프레이 등)될 수 있다.
예시적 방법(800)에 도시된 모든 블록들과 마찬가지로, 블록(898)은 조립체와 서브스트레이트 사이의 공간에 접근할 수 있는 한 임의의 방법(800) 플로우에서 수행될 수 있다.
언더필링은 또한 예시적 방법(800)의 다른 블록에서 일어날 수 있다. 예를 들면, 언더필링은 서브스트레이트 몰딩 블록(899)(e.g., 몰디드 언더필을 이용함)의 부분으로서 수행될 수 있다.
도 7k는 블록(898)의 다양한 양태들, 예를 들면 언더필링 양태들의 예시적 도면을 제공한다. 언더필(794)은 조립체(700I)와 서브스트레이트(793)의 사이에 위치된다.
비록 언더필(794)이 일반적으로 평평하게 도시되어 있으나, 언더필은 솟아 오르고 그리고 조립체(700I) 및/또는 다른 부품들의 측면 상에 필렛(fillet)을 형성할 수 있다. 하나의 예시적 시나리오로서, 조립체(700I) 측부 표면의 적어도 1/4 또는 적어도 1/2이 언더필 재료로 덮일 수 있다. 다른 예시적 시나리오로서, 조립체(700I)의 하나 이상 또는 모든 측부 표면들이 언더필 재료로 덮일 수 있다. 또한 예를 들면, 조립체(700I)와 다른 부품들 사이 및/또는 다른 부품들(다양한 도면들에 도시됨) 사이에 직접 공간의 상당 부분이 언더필 재료(794)로 채워질 수 있다. 예를 들면, 조립체(700I)와 측부 방향으로 인접한 부품들 사이에 공간의 적어도 1/2 또는 공간의 전부가 언더필 재료로 채워질 수 있다.
도 7j에 도시된 바와 같이, 조립체(700J)는 다이(725,726)와 RDL 구조(710) 사이의 제1언더필(728), 그리고 RD 구조(710)와 서브스트레이트(793) 사이의 제2언더필(794)을 포함할 수 있다. 그러한 언더필(728,794)은, 예를 들면, 다를 수 있다. 예를 들면, 다이(725,726)와 RD 구조(710) 사이의 거리가 RD 구조(710)와 서브스트레이트(793) 사이의 거리에 보다 작은 예시적 시나리오에서, 제1언더필(728)은 제2언더필(794)보다 작은 필러 사이즈(filler size)(또는 높은 점도)를 일반적으로 포함할 수 있다. 다른 말로, 제2언더필(794)이 제1언더필(728)보다 덜 비싸다.
또한, 블록(898 및 825)에서 수행된 각각의 언더필링 공정들은 다를 수 있다. 예를 들면, 블록(898)은 비-전도성 페이스트(NCP) 언더필 방식의 이용을 포함할 수 있으나, 블록(825)은 캐필러리 언더필 방식의 이용을 포함할 수 있다.
다른 예로, 블록(825 및 898)은, 예를 들면 블록(897) 이후에, 같은 언더필링 공정에서 동시에 수행됨을 포함할 수 있다. 또한, 여기에서 논의된 바와 같이, 몰디드 언더필이 또한 이용될 수 있다. 그러한 예시적 시나리오로서, 서브스트레이트 몰딩 공정 동안 블록들(825 및/또는 898)의 어느 한쪽 또는 두군데에서 모두 언더필링을 수행하는 단계를 포함할 수 있다. 예를 들면, 블록(898)이 몰드 언더필 공정으로서 블록(899)에서 수행되는 반면, 블록(825)은 캐필러리 언더필을 수행하는 단계를 포함할 수 있다.
일반적으로, 블록(898)은 블록(897)에서 서브스트레이트에 부착된 조립체 및/또는 부품들을 언더필링하는 단계를 포함할 수 있다. 또한, 본 발명의 범위는 언더필의 임의의 특정한 타입으로 또는 언더필링을 수행하는 임의의 특정한 방식에 의해 제한되어서는 안 된다.
예시적 방법(800)이, 블록(899)에서, 서브스트레이트를 몰딩하는 단계를 포함할 수 있다. 블록(899)은 임의의 다양한 방식들로, 여기에서 설명된 비제한적인 예들로, 그와 같은 몰딩을 수행하는 단계를 포함할 수 있다. 블록(899)은, 예를 들면, 도 2에 도시되고 여기에서 논의된 예시적 방법(200)의 블록(830) 및/또는 블록(230)의 임의의 또는 모든 특징들을 공유할 수 있다.
예를 들면, 블록(899)은 만약 서브스트레이트 위에 형성된다면(e.g., 도전성 볼들, 타원체들, 컬럼들 또는 필라들(e.g., 도금된 필라들, 와이어들 또는 와이어 본드 와이어들 등) 등), 서브스트레이트의 상부 표면을 따라, 블록(897)에서 부착된 조립체를 따라서, TMV 상호 연결 구조들을 따라서 몰딩하는 단계를 포함할 수 있다.
블록(899)은, 예를 들면, 트랜스퍼 몰딩, 컴프레션 몰딩 등을 이용하는 단계를 포함할 수 있다. 블록(899)은, 예를 들면, 다수의 서브스트레이트가 패널 형태로 연결되고 함께 몰딩된 패널-몰딩 공정을 이용하는 단계를 포함할 수 있거나, 또는 블록(899)은 개별적으로 서브스트레이트를 몰딩하는 단계를 포함할 수 있다. 패널-몰딩 시나리오에서, 패널 몰딩 이후, 블록(899)이 개별 서브스트레이트가 서브스트레이트로부터 분리되는 절단 공정을 수행하는 단계를 포함할 수 있다.
몰딩 재료는, 예를 들면, 임의의 다양한 특징들을 포함할 수 있다. 예를 들면, 몰딩 재료(e.g., 에폭시 몰딩 컴파운드(EMC), 에폭시 레진 몰딩 컴파운드 등)는 예를 들면, 후속 공정에서 패키지 지지를 제공하기 위해, 상대적으로 높은 모듈러스를 포함할 수 있다. 또한, 예를 들면, 몰딩 재료는, 후속 공정에서 패키지 유연성을 제공하기 위해, 상대적으로 낮은 모듈러스를 포함할 수 있다.
블록(899)은, 예를 들면, 블록(830)에서 이용된 몰드 재료와 다른 몰드 재료를 이용하는 단계를 포함할 수 있다. 예를 들면, 블록(899)은 블록(830)에서 이용된 몰드 재료보다 낮은 모듈러스를 갖는 몰드 재료를 이용할 수 있다. 그와 같은 시나리오로서, 조립체의 더욱 강건한 영역들에 다양한 힘들의 흡수를 위한 것이라면, 조립체의 주변 영역들보다 상대적으로 더 강할 수 있다.
조립체(700K)의 몰드 재료(735) 및 조립체(700I)의 몰드 재료(730)가 다르고 그리고/또는 다른 스테이지에서 형성되고 그리고/또는 다른 타입들의 공정들을 이용하여 형성되는 예시적 시나리오로서, 블록(899)(또는 다른 블록)은 몰드 재료(735)에 대한 접착을 위한 몰드 재료(730)를 준비하는 단계를 포함할 수 있다. 예를 들면, 몰드 재료(730)는 물리적으로 또는 화학적으로 식각될 수 있다. 몰드 재료(730)는, 예를 들면, 플라즈마로 식각될 수 있다. 또한 예를 들면, 그르브들(grooves), 홈들(indentations), 돌기들(protrusions), 또는 다른 물리적 특징들이 몰드 재료(730)에 형성될 수 있다. 또한, 예를 들면, 접착제가 몰드 재료(730) 상에 위치될 수 있다.
블록(899)은, 예를 들면, 블록(830)에서 이용된 것과 다른 타입의 몰딩 공정을 이용할 수 있다. 예시적인 시나리오로서, 블록(899)이 트랜스퍼 몰딩 공정을 이용하는 반면, 블록(830)은 컴프레션 몰딩 공정을 이용할 수 있다. 이와 같은 예시적 시나리오로서, 블록(830)은 컴프레션 몰딩에 특별히 적응된 몰드 재료를 이용할 수 있고, 블록(899)은 트랜스퍼 몰딩에 특별히 적응된 몰드 재료를 이용할 수 있다. 이러한 몰드 재료들은, 예를 들면, 분명히 다른 재료 특성들(흐름 특성들, 경화 특성들, 경도 특성들, 입자 크기 특징들, 화학적 화합물 특징들)을 가질 수 있다.
여기서 설명된 바와 같이, 예를 들면, 블록(898)에 관련하여, 블록(899)의 몰딩 공정이 조립체(700I)와 서브스트레이트(793)의 사이에 언더필을 제공할 수 있고 그리고/또는 다이(725,726)와 RD 구조(710) 사이에 언더필을 제공할 수 있다. 그러한 예로서, 서브스트레이트(793) 및 조립체(700I)를 인캡슐레이팅하는 몰디드 언더필 재료 및/또는 RD 구조(710)와 반도체 다이(725,726)를 인캡슐레이팅하는 몰드 재료 사이에 재료 균일성이 있을 수 있다.
도 7k는 블록(899)의 다양한 양태들, 예를 들면 몰딩 양태들의 예시적 도면을 제공한다. 예를 들면, 몰딩된 조립체(700K)가 상호 연결 구조들(795) 및 조립체(700I)를 덮는 몰드 재료(735)와 함께 도시되어 있다. 여기서 인캡슐란트로 지칭될 수 있는 몰드 재료(735)가 노출된 조립체(700I)의 상부를 남겨 놓는 것으로 도시되어 있으나, 이러한 경우일 필요는 없다. 예를 들면, 블록(899)은 조립체(700I)를 완전히 덮고 이후 조립체(700I)의 상부를 노출시키도록 박형화(또는 그라인딩) 동작을 할 필요가 없다.
몰드 재료(735)는 일반적으로, 예를 들면, 언더필(794)로 덮이지 않은 조립체(700I)의 영역들에 직접 접촉하고 이를 덮을 수 있다. 예를 들면 조립체(700I)의 측부들의 적어도 제1영역이 언더필(794)로 덮인 시나리오에서, 몰드 재료(735)는 조립체(700I)의 측부들의 제2영역에 직접 접촉하고 이를 덮을 수 있다. 또한, 몰드 재료(735)는 측부 방향으로 서브스트레이트(793)의 엣지로 확장될 수 있고 따라서 서브스트레이트(793)와 동일 평면인 측부 표면을 포함할 수 있다. 그러한 조립체는, 예를 들면, 패널-몰딩 방식으로 형성될 수 있으며, 이후 패널로부터 패키지들을 분리하는 싱귤레이션이 수행될 수 있다.
일반적으로, 블록(899)은 서브스트레이트를 몰딩하는 단계를 포함한다. 따라서, 본 발명의 범위는 임의의 특정한 몰딩 재료, 구조 및/또는 기술로 제한되어서는 안 된다.
예시적 방법(800)은, 블록(886)에서 예를 들면 조립체가 블록(897)에서 부착된 대향되는 측부의 서브스트레이트의 측부 상에, 서브스트레이트 상에 상호 연결 구조들을 형성하는 단계를 포함한다. 상호 연결 구조들은 상호 연결 구조들의 임의의 다양한 타입들의 특징들, 예를 들면 반도체 패키지를 다른 패키지 또는 마더보드에 연결하기 위해 이용되는 구조들을 포함할 수 있다. 예를 들면, 상호 연결 구조들은 도전성 볼들(e.g., 솔더 볼들) 또는 범프들, 도전성 포스트들 등을 포함할 수 있다.
도 7k는 블록(886)의 다양한 양태들, 예를 들면 상호 연결 형성 양태들의 예시적 도면을 제공한다. 예를 들면, 상호 연결 구조들(792)은 서브스트레이트(793)의 랜드(791)에 부착되어 도시되어 있다.
일반적으로, 블록(886)은 서브스트레이트 상의 상호 연결 구조들을 형성하는 단계를 포함한다. 따라서, 본 발명의 범위는 특정한 상호 연결 구조들의 특징들에 의해 또는 그러한 구조들을 형성하는 임의의 특정한 방식으로 제한되어서는 안 된다.
여기에서 논의된 바와 같이, 언더필(728)은 다이(725,726)의 측부들 중 적어도 일 영역을 덮을 수 있고, 그리고/또는 언더필(794)은 조립체(700I)의 측부들 중 적어도 일 영역을 덮을 수 있다. 도 7l은 그러한 적용의 예시적 예를 제공한다. 예를 들면, 조립체(700I)가 다이(725,726)의 측부들 중 일 영역에 접촉하는 언더필(728)과 함께 도시되어 있다. 여기서 논의된 바와 같이, 절단 공정 중, 언더필(728)이 절단될 수 있고, RDL 구조(710)의 측부 표면, 몰드 재료(730)의 측부 표면 그리고 언더필(728)의 측부 표면을 포함하는 평평한 측부 표면을 포함하는 조립체(700I)를 형성한다.
또한 패키지로 지칭될 수 있는 조립체(700L)가 조립체(700I)의 측부들 중 한 영역(e.g., RD 구조(710)의 측부들, 언더필(728)의 측부들, 및 몰드 재료(730)의 측부들)에 접촉하는 언더필(794)과 함께 도시되어 있다. 여기에서 논의된 바와 같이, 언더필(794)은, 다양한 실시예들에서, 몰드 재료(735)와 동일한 재료인 몰디드 언더필을 포함할 수 있음을 주목하라. 몰드 재료(735)가 서브스트레이트(793), 상호 연결 구조들(795), 언더필(794), 및 조립체(700I)를 인캡슐레이션하는 것으로 도시되어 있다. 비록 예시적 실시예에서, 조립체(700I) 및 상호 연결 구조들(795)의 상부들이 몰드 재료(735)로부터 노출되어 있으나, 이러한 경우일 필요는 없다.
도 7 및 8은 다양한 예시적 방법 양태들과 그들의 변형들을 도시하고 있다. 다른 예시적 방법 양태들이 이제 추가적인 도면을 참조하여 설명될 것이다.
도 7 및 8의 논의에서 여기서 논의된 바와 같이, 블록(835)은 하나 이상의 다이(725,726)를 노출시키기 위해 몰드 재료(730)를 그라인딩(또는 다른 박형화)하는 단계를 포함할 수 있다. 예가 도 7d에 제공된다.
또한 논의된 바와 같이, 블록(835)에서 몰드 그라인딩(또는 박형화)이 수행될 필요 없거나 또는 몰드 재료(730)로 덮인 다이(725,726)의 상부들을 여전히 남겨 놓는 정도까지 수행될 수 있다. 예가 도 9에 제공되며, 이는 몰드 재료(735)가 조립체(700I)의 다이(725,726)의 상부들을 덮는다.
또한, 여기에서 논의된 바와 같이, 예를 들면 다양한 예시적 실시예들에서, 블록(897) 및 도 7k 및 7l에 관하여, 상호 연결 구조들이 서브스트레이트 위에 형성될 수 있다. 예가 도 9에 제공된다. 예를 들면, 비록 상호 연결 구조들(795)의 상부들이 초기에 몰드 재료(735)에 의해 덮이지만, 비아들(940)이 상호 연결 구조들(795)을 드러내도록 몰드 재료(735)에서 제거되어 형성된다.
또한, 다양한 예시적 실시예들에서, 도 7 및 8의 논의에서 여기에서 논의된 바와 같이, TMV 상호 연결 구조들이 서브스트레이트 위에 형성될 필요는 없다. 예가 도 10a에 제공된다. 도 10a에 도시된 바와 같이, 도 7k와 반대로, 형성된 TMV 상호 연결 구조들(795)이 없다. 또한, 도 10a에 도시된 바와 같이, 도 1k의 블록과 반대로, 몰드 재료(735)가 상호 연결 구조들을 덮지 않는다.
또한, 예를 들면, 여기에서 설명된 바와 같이, 블록(899)의 몰드 그라인딩(또는 박형화)이 스킵되거나 또는 몰드 재료(735)로 덮인 조립체(700I) 및/또는 적어도 하나의 다이(725,726)의 상부를 남겨 놓는 정도까지 수행될 수 있다. 도 10a는 이러한 공정의 예시적 도면을 제공한다. 일반적으로, 도 10a의 조립체(1000A)는 상호 연결 구조들(795) 없이 조립체(700I)를 덮는 몰드 재료(735)와 함께, 도 7k의 조립체(700K)와 유사하다.
또한, 여기에서 설명된 바와 같이, 블록(899)에서의 몰드 그라인딩(또는 박형화)이, 몰드 재료(735)(및/또는 몰드 재료(730))로부터 조립체(700I) 및/또는 조립체 중 다이(725,726)의 하나 이상의 상부들을 노출시키는 정도로 수행될 수 있다. 도 10b가 그러한 공정의 예시적 도면을 제공한다. 일반적으로, 도 10b의 조립체(1000B)는, 상호 연결 구조들(795)을 제외하고, 도 7k의 조립체(700K)와 유사하다.
다른 예로, 블록(897)의 논의에서 여기에서 설명된 바와 같이, TMV 상호 연결 구조들은 임의의 다양한 구조들, 예를 들면, 도전성 필라(e.g., 도금된 포스트 또는 필라, 수직 와이어 등)을 포함할 수 있다. 도 11a는 기판(793)에 부착된 도전성 필라들(1121)의 예시적 도면을 제공한다. 도전성 필라들(1121)은, 예를 들면, 서브스트레이트(793) 위에 도금되어 형성될 수 있다. 도전성 필라들(1121)은 또한, 예를 들면, 서브스트레이트(793)에 부착되고(e.g., 와이어-본드 부착, 솔더링 등) 수직 방향으로 연장된 와이어들(e.g., 와이어-본드 와이어들)을 포함할 수 있다. 도전성 필라들(1121)은, 예를 들면, 서브스트레이트(793)로부터 다이(725,726)의 높이보다 크거나, 하나 이상의 다이(725,726)의 높이와 같거나, 다이(725,726)의 높이보다 작은 높이로 연장될 수 있다. 임의의 필라들(1121)의 열의 개수가 형성될 수 있음을 주목하라. 일반적으로, 도 11a의 조립체(1100A)는 상호 연결 구조들로서 연장된 도전성 볼들(795) 대신 도전성 필라들(1121)을 갖는 도 7k의 조립체(700K)(몰드 컴파운드(735)를 제외하고)와 유사하다.
예를 계속해서 설명하면, 도11b는 몰드 재료(735)로 덮여진 서브스트레이트(793), 도전성 필라들(1121), 조립체(700I)(e.g., 반도체 다이(725,726)), 및 언더필(794)을 도시한다. 몰딩은, 예를 들면, 예시적 방법(800)의 블록(899)에 따라 수행될 수 있다. 일반적으로, 도 11b 의 조립체(1100B)는 상호 연결 구조들로서 연장된 도전성 볼들(795) 대신 도전성 필라들(1121)과, 그리고 박형화가 되지 않거나 또는 조립체(700I)를 노출시킬 정도로 충분히 박형화되지 않은 몰드 재료(735)를 갖는 도 7k의 조립체(700K)와 유사하다.
예를 여전히 계속해서 설명하면, 도 11c는 원하는 두께만큼 박형화된(e.g., 그라인딩된) 몰드 재료(735)를 도시한다. 박형화는, 예를 들면, 예시적 방법(800)의 블록(899)에 따라 수행될 수 있다. 예를 들어, 도전성 필라들(1121) 및/또는 조립체(700I)(e.g., 몰드 재료(730) 및/또는 반도체 다이(725,726)를 포함)가 박형화될 수 있음을 주목하라. 예를 들면, 몰드 재료(735)의 박형화가 도전성 필라들(1121)의 상부 단부들을 노출시킬 수 있다. 그러나, 만약 몰드 재료(735)가 도전성 필라들(1121)의 상부 단부들을 노출시키지 않는 대신, 몰드 제거 동작이 수행될 수 있다. 비록 조립체(1100C)가 노출된 조립체(700I)의 반도체 다이(725,726)의 상부들로 도시되어 있지만, 상부들이 노출될 필요는 없음을 주목하라.
일반적으로, 도 11c 의 조립체(1100C)는 상호 연결 구조들로서 연장된 도전성 볼들(795) 대신 도전성 필라들(1121)을 갖는 도 7k의 조립체(700K)와 유사하다.
예를 계속 설명하면, 도 11c에 도시된 조립체(1100C)는 몰드 재료(735) 및 조립체(700I)(e.g., 몰드 재료(730) 및/또는 반도체 다이(725,726)를 포함하여)를 따라 재배선층(RDL)(1132)을 형성하는 추가적인 공정이 수행될 수 있다. 도 11d는 그와 같은 공정의 예를 도시한다. 재배선층(1132)은 여기서 백사이드 재배선(RDL)층(1132)으로 또한 지칭될 수 있다. 비록 이러한 백사이드 RDL 형성이 예시적 방법(800)의 블록들 중의 하나에 명시적으로 도시되어 있지는 않지만, 그와 같은 동작이, 예를 들면 몰드 그라인딩 동작(만약 수행된다면) 블록(899) 이후인, 임의의 블록들에서 수행될 수 있다.
도 11D에 도시된 바와 같이, 제1백사이드 유전층(1133)이 몰드 재료(735) 및 조립체(700I)(e.g., 몰드 재료(730) 및/또는 반도체 다이(725,726)를 포함) 위에 형성되고 패터닝될 수 있다. 제1백사이드 유전층(1133)이, 예를 들면, 비록 다른 표면 상이기는 하지만, 블록(855)에서 형성된 RDL 유전층(771)과 같거나 유사한 방식으로 형성되고 패터닝될 수 있다. 예를 들면, 제1백사이드 유전층(1133)이 몰드 재료(735) 위에 그리고/또는 조립체(700I)(e.g., 몰드 재료(730) 및/또는 반도체 다이(725,726)을 포함) 위에, 예를 들면 다이(725,726)의 노출된 백사이드 표면들 위에 직접, 다이(725,726)의 백사이드 표면들을 덮는 몰드 재료(730 또는 735) 위에 형성될 수 있고, 그리고 비아들(1134)이 도전성 필라들(1121)의 적어도 상부들을 노출시키기 위해 제1백사이드 유전층(1133)에 형성될 수 있다(e.g., 식각, 제거에 의해).
백사이드 트레이스들(1135)이 제1백사이드 유전층(1133) 위에 그리고 제1백사이드 유전층(1133)의 비아들(1134) 내측에 형성될 수 있다. 백사이드 트레이스들(1135)이 따라서 도전성 필라들(1121)에 전기적으로 연결될 수 있다. 백사이드 트레이스들(1135)은, 예를 들면, 블록(865)에서 형성된 RDL 트레이스들(782)와 같거나 유사한 방식으로 형성될 수 있다. 백사이드 트레이스들(1135)의 모두는 아니지만 적어도 몇몇은, 예를 들면, 도전성 필라들(1121)로부터 조립체(700I)(e.g., 몰드 재료(730) 및/또는 반도체 다이(725,726))의 바로 상부 영역까지 연장될 수 있다. 백사이드 트레이스들(1135)의 적어도 몇몇은 또한, 예를 들면, 도전성 필라들(1121)로부터 조립체(700I)(e.g., 몰드 재료(730) 및/또는 반도체 다이(725,726))의 바로 상부 위치가 아닌 영역까지 연장될 수 있다.
제2백사이드 유전층(1136)이 제1백사이드 유전층(1133) 및 백사이드 트레이스들(1135) 위에 형성되고 패터닝될 수 있다. 제2백사이드 유전층(1136)은, 에를 들면, 비록 다른 표면이기는 하지만, 블록(855)에서 형성된 RDL 유전층(771)과 같거나 유사한 방식으로 형성되고 패터닝될 수 있다. 예를 들면, 제2백사이드 유전층(1136)이 제1백사이드 유전층(1133)에 걸쳐서 그리고 백사이드 트레이스들(1135)에 걸쳐서 형성될 수 있고, 그리고 비아들(1137)이 백사이드 트레이스들(1135)의 컨택 영역들을 노출시키기 위해 제2백사이드 유전층(1136)에 형성될 수 있다(e.g., 식각, 제거 등에 의해).
백사이드 상호 연결 패드들(1138)(e.g., 볼 컨택 패드들, 랜드들, 단자들 등)이 제2백사이드 유전층(1136) 위에 그리고/또는 제2백사이드 유전층(1136)의 비아들(1137)에 형성될 수 있다. 백사이드 상호 연결 패드들(1138)은 따라서 백사이드 트레이스들(1135)에 전기적으로 연결될 수 있다. 백사이드 상호 연결 패드들(1138)은, 예를 들면, 블록(865)에서 형성된 RDL 트레이스들과 같거나 유사한 방식으로 형성될 수 있다. 백사이드 상호 연결 패드들(1138)은, 따라서, 메탈 컨택 패드들을 형성하거나 그리고/또는 언더 범프 메탈(e.g., 다른 상호 연결 구조들에 의해 백사이드 트레이스들(1135)에 대한 후속하는 부착성을 향상시키기 위해)을 형성하여 형성될 수 있다.
비록 백사이드 RDL층(1132)이 2개의 백사이드 유전층들(1133,1136) 그리고 백사이드 트레이스들(1135)의 한층으로 도시되어 있으나, 임의 개수의 유전층 및/또는 트레이스층들이 형성될 수 있음을 이해하여야 한다.
도 11d에 도시되어 있지 않지만, 상호 연결 구조들이 서브스트레이트(793)에, 예를 들면, 블록(886) 및 도 7k에 관하여 예를 들면 여기서 논의된 바와 같이, 조립체(700I) 및 몰드 재료(735)의 반대인 서브스트레이트(793)의 측부상에 형성될 수 있다.
다른 예시적 실시예로서, 서브스트레이트(e.g., 라미네이트 서브스트레이트, 패키지 서브스트레이트 등)가, 예를 들면 도11a-11d에 관하여 여기서 논의된 백사이드 RDL 대신에 또는 추가적으로, 조립체(700I)(e.g., 반도체 다이(725,726), 및 몰드 재료(730)를 포함)와 몰드 재료(735) 위에 부착될 수 있다.
예를 들면, 도 12a에 도시된 바와 같이, 상호 연결 구조들(795)이 적어도 조립체(700I)의 높이까지 연장된 높이로 형성될 수 있다. 예를 들면, 백사이드 서브스트레이트가 자신의 상호 연결 구조를 갖거나 또는 추가적인 상호 연결 구조들이 상호 연결 구조들(795)과 백사이드 서브스트레이트 사이에 이용되는 시나리오에서, 이러한 높이가 반드시 있을 필요는 없음을 주목하라. 상호 연결 구조들(795)은, 예를 들면, 블록(897)과 도 7k에 관하여 여기에서 논의된 것과 같거나 유사한 방식으로 부착될 수 있다.
예를 계속하여 설명하면, 도 12a에 도시된 바와 같이, 조립체(1200A)가 몰드 재료(735)로 몰딩될 수 있고 그리고 몰드 재료(735)가 필요하다면 박형화될 수 있다. 그러한 몰딩 및/또는 박형화는, 예를 들면, 블록(899), 및 도 7k에 관하여 여기에서 논의된 것과 같거나 유사한 방식으로 수행될 수 있다.
도 12b에 도시된 바와 같이, 백사이드 서브스트레이트(1232)가 부착될 수 있다. 예를 들면, 백사이드 서브스트레이트(1232)가 상호 연결 구조들(795)에 전기적으로 연결되고 그리고/또는 몰드 재료(735) 및/또는 조립체(700I)(e.g., 몰드 재료(730) 및/또는 반도체 다이(725,726))에 기계적으로 부착될 수 있다. 백사이드 서브스트레이트(1232)는, 예를 들면, 패널 형태 및/또는 단독 패키지 형태로 부착될 수 있고, 그리고 예를 들면 싱귤레이션 이전 또는 이후에 부착될 수 있다.
여기에서 논의된 바와 같이, 조립체(700I)가 서브스트레이트(793)에 부착된 이후, 서브스트레이트(793) 및/또는 조립체(700I)가 몰드 재료로 덮일 수 있다. 대안으로서, 또는 추가적으로, 서브스트레이트(793) 및/또는 조립체(700I)가 뚜껑 또는 스티프너(stiffener)에 의해 덮일 수도 있다. 도 13은 예시적 예를 제공한다. 도 13은 일반적으로, 뚜껑(1310)(또는 스티프너)의 추가와 함께, 도 7j의 조립체(700J)를 도시하고 있다.
뚜껑(1310)은, 예를 들면, 메탈을 포함하고, 그리고 전자기파 쉴딩(shielding) 및/또는 열 방출을 제공한다. 예를 들면, 뚜껑(1310)은 쉴딩을 제공하기 위해 서브스트레이트(793) 상에 접지 트레이스에 전기적으로 접속될 수 있다. 뚜껑(1310)은, 예를 들면, 솔더 및/또는 도전성 에폭시로 서브스트레이트(793)에 연결될 수 있다. 비록 도시하지는 않았지만, 열적 인터페이스 재료가 조립체(700I)와 뚜껑(1310) 사이의 갭(1315)에 형성될 수 있다.
비록 여기에 도시되고 논의된 대부분의 예들이 일반적으로 서브스트레이트(793)에 부착된 조립체(700I)만을 도시하였지만, 다른 부품들(e.g., 능동 및/또는 수동 부품들)이 서브스트레이트(793)에 또한 부착될 수 있다. 예를 들면, 도 14에 도시된 바와 같이, 반도체 다이(1427)가 서브스트레이트(793)에 부착될 수 있다(e.g., 플립 칩 본딩, 와이어 본딩 등에 의해). 반도체 다이(1427)가 조립체(700I)에 수평 방향으로 인접한 방식으로 서브스트레이트(793)에 부착된다. 이러한 부착 이후, 여기에서 논의된 임의의 패키징 구조들(e.g., 상호 연결 구조들, 몰딩들, 뚜껑들 등)이 형성될 수 있다.
다른 예시적 실시예로서, 다른 부품들이, 수직 스택킹 조립체로, 조립체(700I)의 상부 측에 연결될 수 있다. 도 15는 그와 같은 조립체(1500C)의 일례를 도시한다. 제3다이(1527)와 제4다이(1528)(e.g., 비활성 측부들)이 조립체(700I)의 상부에 부착될 수 있다. 그와 같은 부착은, 예를 들면, 접착제를 이용하여 수행될 수 있다. 제3다이(1527) 및 제4다이(1528)의 활성 측부들 상의 본드 패드들은 그런 후 서브스트레이트(793)에 와이어 본딩될 수 있다. RDL 및/또는 서브스트레이트가 조립체(700I)를 따라 부착된 시나리오에서, 제3다이(1527) 및/또는 제4다이(1528)가 그와 같은 RDL 및/또는 서브스트레이트에 플립칩 방식으로 부착될 수 있음을 주목하라. 그와 같은 부착 이후, 여기에서 논의된 임의의 패키징 구조들(e.g., 상호 연결 구조들, 몰딩들, 뚜껑들 등)이 형성될 수 있다.
또다른 예시적 실시예로서, 다른 부품이 서브스트레이트의 바닥에 연결될 수 있다. 도 16은 그러한 조립체의 예를 도시한다. 제3다이(1699)가, 예를 들면 서브스트레이트(793)의 바닥 측부 상에 있는 상호 연결 구조들 사이의 갭 사이인, 서브스트레이트(793)의 바닥 측부에 부착된다. 이러한 부착 이후, 여기에서 논의된 임의의 패키징 구조들(e.g., 상호 연결 구조들, 몰딩들, 뚜껑들 등)이 형성될 수 있다.
도 8-16에 도시된 예시적 방법들 및 조립체들 그리고 여기에서 논의된 것들은 단지 본 발명의 다양한 양태들을 예시하기 위해 도시된 비제한적 예들에 불과하다. 그러한 방법들 및 조립체들은 다음의 공통 계류중인 미국 특허 출원들에서 도시되고 의논된 방법들과 조립체들의 임의의 또는 모든 특징들을 공유할 수 있다: 2013년 1월 29일을 출원되고, "반도체 디바이스 및 반도체 디바이스의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 13/753,120; 2013년 4월 16일에 출원되고, "반도체 디바이스 및 그의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 13/863,457; 2013년11월19일에 출원되고, "관통 실리콘 비아가 없는 깊은 웰들을 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/083,779; 2014년 3월 18일에 출원되고, "반도체 디바이스 및 그의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 14/218,265; 2014년6월24일에 출원되고, "반도체 디바이스 및 그의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 14/313,724; 2014년7월28일에 출원되고, "얇은 재배선층들을 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/444,450; 2014년10월27일에 출원되고, "감소된 두께를 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/524,443; 2014년11월4일에 출원되고, "인터포저, 그의 제조 방법, 이를 이용한 반도체 패키지, 및 반도체 패키지의 제조 방법"의 제목을 갖는 미국 특허 출원 번호 14/532,532; 2014년11월18일에 출원되고, "감소된 휨을 갖는 반도체 디바이스"의 제목을 갖는 미국 특허 출원 번호 14/546,484; 및 2015년3월27일에 출원되고, "반도체 디바이스 및 그 제조 방법"의 명칭을 갖는 미국 특허 출원 번호 14/671,095; 여기에 있는 각각의 내용 전체가 본원에 참고로 인용된다.
여기에서의 논의는 반도체 패키지 조립체의 다양한 영역들을 도시한 수많은 예시적인 도면들을 포함한다. 예시적으로 명확성을 위해, 그러한 도면들은 각 예시적 조립체의 모든 양태들을 도시하지 않는다. 여기에 설명된 임의의 예시적 조립체들은 여기에 설명된 임의의 또는 다른 모든 조립체들의 임의의 또는 모든 특징들을 공유한다. 예를 들면 그리고 제한 없이, 도 1-7, 또는 그의 영역들에 관하여 도시되고 논의된 임의 예시적 조립체들이 도 8-16에 관하여 논의된 임의의 예시적 조립체들에 결합될 수 있다. 반대로, 도 8-16에 관하여 도시되고 논의된 임의의 조립체들이 도 1-7에 관하여 도시되고 논의된 조립체들에 결합될 수 있다.
요약하면, 본 발명의 다양한 양태들은 반도체 디바이스 또는 패키지 구조 및 그 제조 방법을 제공한다. 이는 특정 양태 및 예들을 참조하여 설명되었지만, 본 발명의 범위를 벗어나지 않은 채 다양한 변경이 이뤄질 수 있고 균등물들이 대체할 수 있음을 당업자는 이해할 것이다. 또한, 많은 변형이 본 발명의 범위를 벗어나지 않고 본 발명의 교시에 특정 상황 또는 재료에 적합하도록 이루어질 수 있다. 따라서, 본 발명은 개시된 특정한 예(들)에 제한되지 않고, 본 발명이 첨부된 청구범위의 범위 내에 있는 모든 예들을 포함하도록 의도된다.

Claims (20)

  1. 제1유전 재료를 포함하는 제1유전층; 및
    제1도전성 트레이스;
    를 포함하는 제1재배선층; 및
    제1유전 재료와 다른 제2유전 재료를 포함하는 제2유전층; 및
    제1도전성 트레이스에 전기적으로 연결된 제2도전성 트레이스;
    를 포함하는 제2재배선층;
    을 포함하는 재배선 구조;
    제1재배선층에 부착된 제1반도체 다이;
    제1재배선층에 부착된 제2반도체 다이;
    제2재배선층에 부착된 도전성 상호 연결 구조들; 및
    재배선 구조와 제1반도체 다이 사이 그리고 재배선 구조와 제2반도체 다이 사이의 언더필 재료를 포함하고, 언더필 재료의 일부는 제1반도체 다이의 측면으로부터 제2반도체 다이의 측면까지 직접 연장되는 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    제1유전 재료는 무기 재료이고, 제2유전 재료는 유기 재료인 반도체 디바이스.
  4. 제1항에 있어서,
    재배선 구조는 제1유전층과 제2유전층 사이의 산화막을 포함하는 반도체 디바이스.
  5. 제1항에 있어서,
    재배선 구조의 적어도 상면과 각 제1,2반도체 다이의 각 측면 표면을 덮는 몰드 재료; 및
    재배선 구조로부터 몰드 재료의 상면까지 몰드 재료를 통하여 연장하는 도전성 비아를 포함하는 반도체 디바이스.
  6. 제5항에 있어서,
    몰드 재료의 상면과 제1,2반도체 다이 상의 제3재배선층을 포함하고, 제3재배선층은 도전성 비아에 전기적으로 연결된 반도체 디바이스.
  7. 제1항에 있어서,
    도전성 상호 연결 구조들에 부착된 패키지 서브스트레이트를 포함하는 반도체 디바이스.
  8. 제7항에 있어서,
    패키지 서브스트레이트에 전기적으로 연결된 제3반도체 다이를 포함하는 반도체 패키지.
  9. 제1유전 재료를 포함하는 제1유전층; 및
    제1도전성 트레이스;
    를 포함하는 상부 재배선층; 및
    제2유전 재료를 포함하는 제2유전층; 및
    제1도전성 트레이스에 전기적으로 연결된 제2도전성 트레이스;
    를 포함하는 하부 재배선층;
    을 포함하는 재배선 구조;
    재배선 구조의 상부측에 부착된 제1반도체 다이;
    재배선 구조의 상부측에 부착된 제2반도체 다이;
    재배선 구조의 적어도 상부측과 각 제1,2반도체 다이의 각 측부를 덮는 제1몰드 재료;
    재배선 구조의 하부측에 부착된 상부 서브스트레이트측을 포함하는 서브스트레이트; 및
    적어도 상부 서브스트레이트측, 제1몰드 재료의 측부, 및 재배선 구조의 측부를 덮는 제2몰드 재료를 포함하고,
    제1 및 제2반도체 다이는 제2몰드 재료에 의해 측 방향으로 둘러싸인 최상위 다이인 반도체 디바이스.
  10. 제9항에 있어서,
    제1몰드 재료와 제2몰드 재료는 서로 다른 재료들인 반도체 디바이스.
  11. 제9항에 있어서,
    제1몰드 재료의 외측 표면은 제1몰드 재료와 제2몰드 재료 사이의 접착을 향상시키는 접착 향상부를 포함하는 반도체 장치.
  12. 제9항에 있어서,
    제1몰드 재료는 제1몰드 상면을 포함하고; 그리고
    제2몰드 재료는 제1몰드 상면과 동일 평면인 제2몰드 상면을 포함하는 반도체 장치.
  13. 제9항에 있어서,
    재배선 구조와 제1반도체 다이 사이 그리고 재배선 구조와 제2반도체 다이 사이의 제1언더필 재료; 및
    서브스트레이트와 재배선 구조 사이의 제2언더필 재료를 포함하되,
    제1,2언더필 재료는 다른 재료들인 반도체 디바이스.
  14. 제1유전 재료를 포함하는 제1유전층; 및
    제1도전성 트레이스;
    를 포함하는 상부 재배선층; 및
    제2유전 재료를 포함하는 제2유전층; 및
    제1도전성 트레이스에 전기적으로 연결된 제2도전성 트레이스;
    를 포함하는 하부 재배선층;
    을 포함하는 재배선 구조;
    재배선 구조의 상부측에 부착된 제1반도체 다이;
    재배선 구조의 상부측에 부착된 제2반도체 다이;
    재배선 구조의 적어도 상부측과 각 제1,2반도체 다이의 각 측부를 덮는 제1몰드 재료;
    재배선 구조의 하부측에 부착된 상부 서브스트레이트측을 포함하는 서브스트레이트; 및
    적어도 상부 서브스트레이트측, 제1몰드 재료의 측부, 및 재배선 구조의 측부를 덮는 제2몰드 재료를 포함하고,
    재배선 구조와 제1반도체 다이 사이 그리고 재배선 구조와 제2반도체 다이 사이의 제1언더필 재료; 및
    서브스트레이트와 재배선 구조 사이의 제2언더필 재료를 포함하되,
    제2언더필 재료는 제1언더필 재료에 직접 접촉하는 반도체 디바이스.
  15. 제1유전 재료를 포함하는 제1유전층; 및
    제1도전성 트레이스;
    를 포함하는 상부 재배선층; 및
    제2유전 재료를 포함하는 제2유전층; 및
    제1도전성 트레이스에 전기적으로 연결된 제2도전성 트레이스;
    를 포함하는 하부 재배선층;
    을 포함하는 재배선 구조;
    재배선 구조의 상부측에 부착된 제1반도체 다이;
    재배선 구조의 상부측에 부착된 제2반도체 다이;
    재배선 구조의 적어도 상부측과 각 제1,2반도체 다이의 각 측부를 덮는 제1몰드 재료;
    재배선 구조의 하부측에 부착된 상부 서브스트레이트측을 포함하는 서브스트레이트; 및
    적어도 상부 서브스트레이트측, 제1몰드 재료의 측부, 및 재배선 구조의 측부를 덮는 제2몰드 재료를 포함하고,
    재배선 구조와 제1반도체 다이 사이 그리고 재배선 구조와 제2반도체 다이 사이의 언더필 재료를 포함하되, 언더필 재료는 재배선 구조의 상부측에 직각인 측부측을 포함하는 반도체 디바이스.
  16. 제1유전 재료를 포함하는 제1유전층; 및
    제1도전성 트레이스;
    를 포함하는 상부 재배선층; 및
    제2유전 재료를 포함하는 제2유전층; 및
    제1도전성 트레이스에 전기적으로 연결된 제2도전성 트레이스;
    를 포함하는 하부 재배선층;
    을 포함하는 재배선 구조;
    재배선 구조의 상부측에 부착된 제1반도체 다이;
    재배선 구조의 상부측에 부착된 제2반도체 다이;
    재배선 구조의 적어도 상부측과 각 제1,2반도체 다이의 각 측부를 덮는 제1몰드 재료;
    재배선 구조의 하부측에 부착된 상부 서브스트레이트측을 포함하는 서브스트레이트; 및
    적어도 상부 서브스트레이트측, 제1몰드 재료의 측부, 및 재배선 구조의 측부를 덮는 제2몰드 재료를 포함하고,
    재배선 구조와 제1반도체 다이 사이 그리고 재배선 구조와 제2반도체 다이 사이의 언더필 재료를 포함하되,
    언더필 재료는 제1몰드 재료의 측부측 및 재배선 구조의 측부측과 동일 평면인 측부측을 포함하는 반도체 디바이스.
  17. 제1유전 재료를 포함하는 제1유전층; 및
    제1도전성 트레이스;
    를 포함하는 상부 재배선층;
    제2유전 재료를 포함하는 제2유전층; 및
    제1도전성 트레이스에 전기적으로 연결된 제2도전성 트레이스;
    를 포함하는 하부 재배선층; 및
    하부 재배선층으로부터 연장되고 제2도전성 트레이스에 부착된 다수의 도전성 필라들;
    을 포함하는 재배선 구조;
    재배선 구조의 상부측에 부착된 제1반도체 다이; 및
    재배선 구조의 상부측에 부착된 제2반도체 다이를 포함하고,
    도전성 필라들 각각은 금속 필라와 금속 필라의 단부에 형성된 솔더 캡을 포함하는 반도체 디바이스.
  18. 제17항에 있어서,
    도전성 필라들에 부착된 서브스트레이트를 포함하는 반도체 디바이스.
  19. 제18항에 있어서,
    재배선 구조와 제1반도체 다이 사이 그리고 재배선 구조와 제2반도체 다이 사이의 제1언더필 재료; 및
    서브스트레이트와 재배선 구조 사이의 제2언더필을 포함하되,
    제1,2언더필 재료는 다른 재료들인 반도체 디바이스.
  20. 제17항에 있어서,
    제2유전 재료와 제1유전 재료는 다른 재료들인 반도체 디바이스.
KR1020150137695A 2013-11-19 2015-09-30 반도체 패키지 및 그 제조 방법 Active KR101982905B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190058964A KR102425720B1 (ko) 2013-11-19 2019-05-20 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/823,689 US9543242B1 (en) 2013-01-29 2015-08-11 Semiconductor package and fabricating method thereof
US14/823,689 2015-08-11

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020190058964A Division KR102425720B1 (ko) 2012-11-20 2019-05-20 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170019298A KR20170019298A (ko) 2017-02-21
KR101982905B1 true KR101982905B1 (ko) 2019-05-27

Family

ID=58191898

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150137695A Active KR101982905B1 (ko) 2013-11-19 2015-09-30 반도체 패키지 및 그 제조 방법

Country Status (2)

Country Link
KR (1) KR101982905B1 (ko)
CN (2) CN206040641U (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515927B2 (en) * 2017-04-21 2019-12-24 Applied Materials, Inc. Methods and apparatus for semiconductor package processing
TWI673839B (zh) * 2017-06-06 2019-10-01 華東科技股份有限公司 矩形半導體封裝及其方法
US10103038B1 (en) * 2017-08-24 2018-10-16 Micron Technology, Inc. Thrumold post package with reverse build up hybrid additive structure
KR102735628B1 (ko) 2018-12-19 2024-12-02 삼성전자주식회사 반도체 패키지의 제조방법
US11462418B2 (en) * 2020-01-17 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
KR101767108B1 (ko) * 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법
KR101411813B1 (ko) * 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9165877B2 (en) * 2013-10-04 2015-10-20 Mediatek Inc. Fan-out semiconductor package with copper pillar bumps
KR20150081161A (ko) * 2014-01-03 2015-07-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US20150206855A1 (en) * 2014-01-22 2015-07-23 Mediatek Inc. Semiconductor package

Also Published As

Publication number Publication date
CN106449611A (zh) 2017-02-22
KR20170019298A (ko) 2017-02-21
CN106449611B (zh) 2022-10-04
CN206040641U (zh) 2017-03-22

Similar Documents

Publication Publication Date Title
KR102425720B1 (ko) 반도체 패키지 및 그 제조 방법
KR20240125867A (ko) 반도체 패키지 및 그 제조 방법
US12224247B2 (en) Fan-out package having a main die and a dummy die
KR102586078B1 (ko) 반도체 디바이스 및 그 제조 방법
KR101643471B1 (ko) 리세싱된 엣지들을 갖는 반도체 디바이스 및 그 제조방법
KR20250039939A (ko) 반도체 패키지 및 그 제조 방법
US9633939B2 (en) Semiconductor package and manufacturing method thereof
US9761568B2 (en) Thin fan-out multi-chip stacked packages and the method for manufacturing the same
TW202320262A (zh) 半導體裝置及其製造方法
KR101982905B1 (ko) 반도체 패키지 및 그 제조 방법
KR102694901B1 (ko) 반도체 패키지 및 그 제조 방법
TWI726867B (zh) 半導體封裝及製造其之方法
TWI885507B (zh) 半導體封裝以及製造其之方法
KR20250067023A (ko) 반도체 장치 및 사전 성형 브릿지 다이를 만들고 사용하는 방법
TW202407917A (zh) 半導體封裝以及製造其之方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20150930

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20180719

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20190221

A107 Divisional application of patent
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20190520

Patent event code: PA01071R01D

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20190521

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20190521

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20220509

Start annual number: 4

End annual number: 4