[go: up one dir, main page]

JP5565000B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5565000B2
JP5565000B2 JP2010047325A JP2010047325A JP5565000B2 JP 5565000 B2 JP5565000 B2 JP 5565000B2 JP 2010047325 A JP2010047325 A JP 2010047325A JP 2010047325 A JP2010047325 A JP 2010047325A JP 5565000 B2 JP5565000 B2 JP 5565000B2
Authority
JP
Japan
Prior art keywords
wiring
semiconductor
insulating film
semiconductor device
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010047325A
Other languages
English (en)
Other versions
JP2011181861A (ja
Inventor
裕康 定別当
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2010047325A priority Critical patent/JP5565000B2/ja
Publication of JP2011181861A publication Critical patent/JP2011181861A/ja
Application granted granted Critical
Publication of JP5565000B2 publication Critical patent/JP5565000B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2105—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、半導体装置の製造方法に関する。
従来の半導体装置には、基板にビアホールを形成し、ビアホールに導体を充填することにより基板の一方の面に実装された半導体チップの電極と基板の他方の面に形成された外部電極との電気的接続をとるものがある（特許文献１参照）。
また、半導体チップが基板上に実装されているため、基板の厚みによって半導体装置全体が厚くなってしまう。そこで、半導体装置を小型化する試みがなされている（例えば非特許文献１参照）。半導体チップを支持基材に支持した状態で半導体チップ及び支持基材上に封止層を形成した後、支持基材を除去する。その後、配線をパターニングする。
特開２００８−４２０６３号公報
「２００９年度版 日本実装技術ロードマップ」社団法人 電子情報技術産業協会、ｐ．１７２
しかし、半導体装置をさらに小型化したいという強い市場の要望がある。本発明の課題は、さらに小型化可能な構造の半導体装置の製造方法を提供することである。
本発明の態様によれば、
絶縁膜、第１配線及び第２配線が形成されたキャリアーの前記第１配線及び前記第２配線が形成された面に、電極を下に向けて最下部の半導体構成体を接着する第１工程と、
前記最下部の半導体構成体の上部に、電極を上に向けて他の１又は複数の半導体構成体を重ねて接着する第２工程と、
前記第２配線と前記他の１又は複数の半導体構成体の電極とをボンディングワイヤーにより接続する第３工程と、
前記最下部の半導体構成体、前記他の１又は複数の半導体構成体、前記第２配線及び前記ボンディングワイヤーを封止する封止層を前記絶縁膜の上部に形成する第４工程と、
前記絶縁膜、前記第１配線及び前記第２配線を残して前記キャリアーを除去する第５工程と、
前記絶縁膜の下側から前記第１配線及び前記第２配線に向けてレーザーを照射することによって前記第１配線及び前記第２配線まで到達する穴を形成する第６工程と、
前記絶縁膜の下面及び前記穴の内部にそれぞれ第１金属層及び第２金属層を形成し、前記第１金属層を介して前記最下部の半導体構成体の前記電極と前記第１配線とを相互に接続するとともに、前記第２配線と前記第２金属層とを接続する第７工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、さらに小型化可能な構造の半導体装置の製造方法を提供することができる。
本発明の第１の実施形態に係る半導体装置１Ａの断面図である。 半導体装置１Ａの製造方法の説明図である。 半導体装置１Ａの製造方法の説明図である。 半導体装置１Ａの製造方法の説明図である。 半導体装置１Ａの製造方法の説明図である。 半導体装置１Ａの製造方法の説明図である。 半導体装置１Ａの製造方法の説明図である。 半導体装置１Ａの製造方法の説明図である。 半導体装置１Ａの製造方法の説明図である。 半導体装置１Ａの製造方法の説明図である。 半導体装置１Ａの製造方法の説明図である。 半導体装置１Ａの製造方法の説明図である。 本発明の第２の実施形態に係る半導体装置１Ｂの断面図である。 半導体装置１Ｂの製造方法の説明図である。 半導体装置１Ｂの製造方法の説明図である。 半導体装置１Ｂの製造方法の説明図である。 本発明の第３の実施形態に係る半導体装置１Ｃの製造方法の説明図である。 本発明の第４の実施形態に係る半導体装置１Ｄの製造方法の説明図である。 （ａ）〜（ｄ）は他の形態の半導体構成体を示す断面図である。
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
＜第１実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置１Ａの断面図である。この半導体装置１Ａは、半導体構成体１０、２０を重ねた状態でパッケージしたものである。半導体構成体１０、２０は、それぞれ半導体チップ１１、２１及び複数の電極１２Ａ〜１２Ｄ、２２Ａ、２２Ｂを備える。半導体チップ１１、２１は、シリコン基板の半導体基板に集積回路を設けたものである。複数の電極１２Ａ〜１２Ｄ、２２Ａ、２２Ｂは半導体チップ１１、２１の互いに対向する面の反対側の一方の面に設けられている。電極１２Ａ〜１２Ｄ、２２Ａ、２２Ｂは、Ｃｕからなるものである。なお、電極１２Ａ〜１２Ｄ、２２Ａ、２２Ｂは、配線の一部であってもよい。
図１に示すように、半導体構成体１０の電極１２Ａ〜１２Ｄを下側、半導体構成体２０の電極２２Ａ、２２Ｂを上側に向けた状態で、半導体構成体１０の上面と半導体構成体２０の下面とが接着樹脂層２３により接着されている。また、半導体構成体１０の下面は、接着樹脂層１３により絶縁膜３０の上面に接着されている。接着樹脂層１３、２３は、エポキシ系樹脂といった熱硬化性樹脂からなり、絶縁性を有する。接着樹脂層１３、２３は、繊維強化されていない。接着樹脂層１３には、電極１２Ａ〜１２Ｄと対応する位置にそれぞれビアホール１３Ａ〜１３Ｄが設けられている。
絶縁膜３０は、繊維強化樹脂膜である。具体的には、絶縁膜３０は、ガラス布基材エポキシ樹脂、ガラス布基材ポリイミド樹脂その他のガラス布基材絶縁性樹脂複合材からなる。
絶縁膜３０には、導体からなる埋め込み配線４１、４２、４３、４４が上面に設けられている。配線を埋め込むことで、絶縁膜３０の表面を平坦にすることができる。
埋め込み配線４１、４２は、それぞれ一端が電極１２Ａ、１２Ｂと対応する位置に配置されている。当該端部には貫通穴４１Ａ、４２Ｂが設けられている。貫通穴４１Ａ、４２Ｂの大きさはビアホール１３Ａ、１３Ｂの大きさに等しい。
埋め込み配線４３はボンディングワイヤー２４により電極２２Ａと、埋め込み配線４４はボンディングワイヤー２５により電極２２Ｂと、それぞれ接続されている。
また、絶縁膜３０の上部には、半導体構成体１０、２０、接着樹脂層１３、２３、及びボンディングワイヤー２４、２５を封止する封止層２９が設けられている。封止層２９は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂からなる。封止層２９は、フィラーを含有した熱硬化性樹脂（例えば、エポキシ樹脂）からなることが好ましい。なお、封止層２９は、ガラス布基材絶縁性樹脂のように繊維強化されたものではないが、繊維強化樹脂からなるものとしてもよい。
絶縁膜３０には、電極１２Ａ〜１２Ｄと対応する位置にそれぞれスルーホール３１、３２、ビアホール３３、３４が形成されている。また、絶縁膜３０には、埋め込み配線４１の貫通穴４１Ａと反対側の端部に対応する位置にビアホール３５が、埋め込み配線４２の貫通穴４２Ｂと反対側の端部に対応する位置にビアホール３６が、埋め込み配線４３と対応する位置にビアホール３７が、埋め込み配線４４と対応する位置にビアホール３８が、それぞれ設けられている。
ビアホール１３Ａ、スルーホール３１、貫通穴４１Ａには、コンタクト部５１を構成する導体が充填されている。電極１２Ａと配線４１とはコンタクト部５１を介して導通している。同様に、ビアホール１３Ｂ、スルーホール３２、貫通穴４２Ｂには、コンタクト部５２を構成する導体が充填されている。電極１２Ｂと配線４２とはコンタクト部５２を介して導通している。
ビアホール１３Ｃ、３３には、コンタクト部５３を構成する導体が充填されている。コンタクト部５３は電極１２Ｃと導通している。ビアホール１３Ｄ、３４には、コンタクト部５４を構成する導体が充填されている。コンタクト部５４は電極１２Ｄと導通している。
ビアホール３５〜３８には、コンタクト部５５〜５８を構成する導体が充填されている。コンタクト部５５は埋め込み配線４１と、コンタクト部５６は埋め込み配線４２と、コンタクト部５７は埋め込み配線４３と、コンタクト部５８は埋め込み配線４４と、それぞれ導通している。
絶縁膜３０の下面には、ソルダーレジスト６０が設けられる。ソルダーレジスト６０には、コンタクト部５３〜５８を露出させる開口部６３〜６８が設けられる。開口部６３〜６８には、コンタクト部５３〜５８と導通するように半田バンプ７３〜７８が設けられる。
なお、開口部６３〜６８内において、コンタクト部５３〜５８の表面には、メッキ（例えば、金メッキからなる単層メッキ、或いはニッケルメッキ・金メッキからなる二層メッキ等）が形成されていてもよい。
次に、半導体装置１Ａの製造方法について説明する。まず、図２に示すように、金属からなるキャリアー９０上に、絶縁膜３０を積層してから、埋め込み配線４１、４２、４３、４４を積層し、ホットプレス成形により一体化する。
キャリアー９０は、半導体装置１Ａとなる部材、例えば複数の半導体構成体１０を載置、貼着或いは接着して搬送するためのキャリアーであり、具体的には銅箔である。
次に、図２に示すように、絶縁膜３０の上面に接着樹脂層１３を塗布し、その上に電極１２Ａ、１２Ｂと貫通穴４１Ａ、４２Ｂとが重なるように、電極１２Ａ〜１２Ｄが形成された面を下にして半導体構成体１０をボンディングする。具体的には、非導電性ペースト（ＮＣＰ；Non-Conductive Paste）を印刷法又はディスペンサ法によって絶縁膜３０に塗布した後、又は非導電性フィルム（ＮＣＦ；Non-Conductive Film）を絶縁膜３０に貼り合わせた後、半導体構成体１０の下面を非導電性ペースト又は非導電性フィルムに向けて下降させて接触させてから、加熱圧着する。非導電性ペースト又は非導電性フィルムが硬化して接着樹脂層１３となる。
次に、図３に示すように、半導体チップ１１の上面に接着樹脂層２３となる導電性ペースト又は非導電性フィルムを設け、その上に電極２２Ａ、２２Ｂを上側に向けた状態で半導体構成体２０を載置してボンディングする。
次に、図４に示すように、ボンディングワイヤー２４、２５により電極２２Ａ、２２Ｂと埋め込み配線４３、４４とを接続する。このとき、半導体構成体２０の電極２２Ａ、２２Ｂが上向きであるため、ボンディングワイヤー２４、２５により容易に接続することができる。
次に、図５に示すように、フィラーを含有した熱硬化性樹脂により封止層２９を形成する。
次に、図６に示すように、キャリアー９０をエッチング（例えば、ウェットエッチング等のケミカルエッチング）或いは物理的な引き剥がしによって除去する。キャリアー９０を除去しても、封止層２９及び絶縁膜３０の積層構造により、十分な強度を確保することができる。
次に、図７に示すように、絶縁膜３０にレーザー光を照射し、ビアホール１３Ａ〜１３Ｄ、スルーホール３１、３２、ビアホール３３〜３８を形成する。このとき、埋め込み配線４１、４２がマスクとなるため、ビアホール１３Ａ、１３Ｂの大きさは貫通穴４１Ａ、４２Ｂの大きさによって定まる。
絶縁膜３０が繊維強化樹脂からなるため、高出力のレーザー光を照射するレーザーとしては炭酸ガスレーザー（ＣＯ２レーザー）を用いることが好ましい。なお、スルーホール３１、３２、及びビアホール３３〜３８を形成した後に、紫外線レーザー（ＵＶレーザー）又は低出力のＣＯレーザーによりビアホール１３Ａ〜１３Ｄを形成してもよい。
次に、ビアホール１３Ａ〜１３Ｄ、スルーホール３１、３２、ビアホール３３〜３８内をデスミア処理する。
次に、図８に示すように、メッキ処理を行うことによって、絶縁膜３０の下面全体に金属メッキ膜５０を形成する。金属メッキ膜５０は無電解メッキ処理、電気メッキ処理を順に行うことによって成膜してもよいし、無電解メッキ処理のみによって成膜してもよい。この際、ビアホール１３Ａ〜１３Ｄ、スルーホール３１、３２、ビアホール３３〜３８が金属メッキ膜５０の一部によって埋められる。
次に、図９に示すように、フォトリソグラフィー法及びエッチング法により金属メッキ膜５０をパターニングすることで、金属メッキ膜５０をコンタクト部５１〜５８に加工する。なお、上述のようなサブトラクティブ法によってコンタクト部５１〜５８のパターニングを行うのではなく、セミアディティブ法又はフルアディティブ法によってコンタクト部５１〜５８のパターニングを行ってもよい。
次に、図１０に示すように、絶縁膜３０の下面に樹脂材料を印刷して、その樹脂材料を硬化させることによって、ソルダーレジスト６０をパターニングする。ソルダーレジスト６０のパターニングにより、開口部６３〜６８が形成され、開口部６３〜６８内でコンタクト部５３〜５８を露出させるが露出している。
なお、絶縁膜３０の下面全体にディップコート法又はスピンコート法により感光性樹脂を塗布し、露光・現像することによって、ソルダーレジスト６０をパターニングしてもよい。
次に、開口部６３〜６８内においてコンタクト部５３〜５８の表面に金メッキ又はニッケルメッキ・金メッキを無電界メッキ法により成長させる端子処理を行う。次に、図１１に示すように、開口部６３〜６８内に半田バンプ７３〜７８を形成する。その後、図１２に示すように、ダイシング処理を行うことで、複数の半導体装置１Ａを切り出すことができる。
このように製造された半導体装置１Ａでは、半導体構成体１０、２０を重ねた状態でパッケージしているため、さらに小型化をすることができる。
＜第２実施形態＞
図１３は、本発明の第２の実施形態に係る半導体装置１Ｂの断面図である。なお、第１実施形態と同様の構成については、下２桁に同符号を付して説明を割愛する。
本実施形態においては、埋め込み配線４１、４２、４３、４４がない。絶縁膜１３０には、半導体構成体１１０の電極１１２Ａ〜１１２Ｄと対応する位置にそれぞれスルーホール１３１〜１３４が形成されている。ビアホール１１３Ａ〜１１３Ｄ及びスルーホール１３１〜１３４にはコンタクト部１５１〜１５４を構成する導体が充填されている。コンタクト部１５１〜１５４により、電極１１２Ａと半田バンプ１７１、電極１１２Ｂと半田バンプ１７２、電極１１２Ｃと半田バンプ１７３、電極１１２Ｄと半田バンプ１７４、がそれぞれ導通している。
絶縁層１３０の表面に接続パッド１４５、１４６が設けられている。接続パッド１４５はボンディングワイヤー１２４により電極１２２Ａと、接続パッド１４６はボンディングワイヤー１２５により電極１２２Ｂと、それぞれ接続されている。また、絶縁層１３０には接続パッド１４５、１４６と対応する位置にスルーホール１３５、１３６が形成されている。スルーホール１３５、１３６内にはコンタクト部１５５、１５６を構成する導体が充填されている。コンタクト部１５５、１５６により、接続パッド１４５と半田バンプ１７５、接続パッド１４６と半田バンプ１７６、がそれぞれ導通している。
次に、半導体装置１Ｂの製造方法について説明する。まず、図１４に示すように、金属からなる基材１９０上に、絶縁膜１３０、接続パッド１４５、１４６を順に積層し、一体化する。
次に、図１４に示すように、絶縁膜１３０の上面に接着樹脂層１１３を塗布し、その上に電極１１２Ａ〜１１２Ｄが形成された面を下にして半導体構成体１１０をボンディングする。
次に、図１５に示すように、半導体チップ１１１の上面に接着樹脂層１２３を塗布し、その上に電極１２２Ａ、１２２Ｂを上側に向けた状態で半導体構成体１２０をボンディングする。次に、ボンディングワイヤー１２４、１２５により電極１２２Ａ、１２２Ｂと接続パッド１４５、１４６とを接続する。
次に、図１６に示すように、フィラーを含有した熱硬化性樹脂により封止層１２６を形成し、基材１９０をエッチングによって除去する。次に、絶縁膜１３０にレーザー光を照射し、ビアホール１１３Ａ〜１１３Ｄ、スルーホール１３１〜１３６を形成し、デスミア処理する。
以後、第１実施形態と同様に、コンタクト部１５１〜１５６を形成し、ソルダーレジスト１６０をパターニングし、コンタクト部１５１〜１５６の端子処理後、半田バンプ１７１〜１７６を形成し、ダイシング処理する。以上により図１３に示す半導体装置１Ｂが完成する。
本実施形態においても、半導体構成体１１０、１２０を重ねた状態でパッケージしているため、より小型の半導体装置１Ｂを得ることができる。
＜第３実施形態＞
図１７は本発明の第３実施形態に係る半導体装置１Ｃを示す断面図である。なお、第２実施形態と同様の構成については同符号を付して説明を割愛する。
本実施形態に係る半導体装置１Ｃでは、第１の絶縁層１３０Ａ、コンタクト部１５１Ａ〜１５６Ａに加えて、さらに第２の絶縁層１３０Ｂ、コンタクト部１５１Ｂ〜１５６Ｂが形成されている。また、第２の絶縁層１３０Ｂの下面にソルダーレジスト１６０がパターニングされ、コンタクト部１５１Ｂ〜１５６Ｂに端子処理後、半田バンプ１７１〜１７６が形成されている。
半導体装置１Ｃの製造方法について説明する。まず、第２実施形態と同様に、コンタクト部１５１Ａ〜１５６Ａを形成するまでのプロセスを行う。次に、第２の絶縁膜１３０Ｂを形成し、パターニングする。次に、金属メッキ膜を形成し、パターニングすることでコンタクト部１５１Ｂ〜１５６Ｂを形成する。以後、ソルダーレジスト１６０をパターニングし、コンタクト部１５１Ｂ〜１５６Ｂの端子処理後、半田バンプ１７１〜１７６を形成し、ダイシング処理する。以上により図１７に示す半導体装置１Ｃが完成する。
このように、本実施形態によれば、ビルドアップ法により配線を多層化することができ、半導体装置１Ｃの表面における配線の自由度を向上させることができる。
＜第４実施形態＞
図１８は本発明の第４実施形態に係る半導体装置１Ｄを示す断面図である。なお、第２実施形態と同様の構成については同符号を付して説明を割愛する。
本実施形態に係る半導体装置１Ｄでは、半導体チップ１１１の上面に接着樹脂層１２３Ａが塗布され、その上に電極１２２Ａ、１２２Ｂを上側に向けた状態で半導体構成体１２０Ａがボンディングされている。さらに、半導体構成体１２０Ａの半導体チップ１２１Ａの上部に接着樹脂層１２３Ｂが塗布され、その上に電極１２２Ｃ、１２２Ｄを上側に向けた状態で半導体構成体１２０Ｂの半導体チップ１２１Ｂがボンディングされている。なお、半導体構成体１２０Ａの電極１２２Ａ、１２２Ｂは、隣接する半導体構成体１２０Ｂと重ならないように配置されているので、ボンディングワイヤー１２４、１２５により容易に接続パッド１４５、１４６と接続することができる。
電極１２２Ｃ、１２２Ｄは絶縁膜１３０に設けられた接続パッド１４７、１４８とボンディングワイヤー１２６、１２７により接続されている。接続パッド１４７、１４８はそれぞれコンタクト部１５７、１５８により、半田バンプ１７７、１７８と導通している。半導体装置１Ｄの製造プロセスは第２実施形態に係る半導体装置１Ｂと同様である。
本実施形態においては、半導体構成体１１０、１２０Ａ、１２０Ｂを重ねた状態でパッケージしているため、さらに集積した半導体装置１Ｄを得ることができる。
上記の第１〜第４実施形態において、封止される前の半導体構成体は、図１９（ａ）〜（ｄ）のいずれかの形状としてもよい。
すなわち、図１９（ａ）に示すように、半導体チップ１１の下面に形成された複数の電極１２Ａ、１２Ｂを、絶縁コート１４により覆ってもよい。
また、図１９（ｂ）に示すように、複数の電極１２Ａ、１２Ｂに、ギャップや厚さの調整をするために、金属パッド１５Ａ、１５Ｂを設けてもよい。さらに、図１９（ｃ）に示すように、電極１２Ａ、１２Ｂ及び金属パッド１５Ａ、１５Ｂを絶縁コート１４により覆ってもよい。
あるいは、図１９（ｄ）に示すように、ウエハＷ上に半導体素子や集積回路、金属パッド１５Ａ、１５Ｂを形成した後、絶縁膜１６によるパッケージング工程等の後工程を行ったウエハレベルＣＳＰを用いてもよい。
１Ａ、１Ｂ、１Ｃ、１Ｄ 半導体装置
１０、２０、１１０、１２０、１２０Ａ、１２０Ｂ 半導体構成体
１１、２１、１１１、１２１ 半導体チップ
１２Ａ〜１２Ｄ、２２Ａ、２２Ｂ、１２２Ａ〜１２２Ｄ 電極
１３、２３、１１３、１２３、１２３Ａ、１２３Ｂ 接着樹脂層
１３Ａ〜１３Ｄ、３３〜３８ ビアホール
２４、２５ ボンディングワイヤー
２９ 封止層
３０、１３０、１３０Ａ、１３０Ｂ 絶縁層
３１、３２、１３１〜１３４ スルーホール
４１〜４４ 埋め込み配線
４１Ａ、４２Ｂ 貫通穴
５０ 金属メッキ膜
５１〜５８、１５１〜１５６、１５１Ａ〜１５６Ａ、１５１Ｂ〜１５６Ｂ コンタクト部
６０ ソルダーレジスト
６３〜６８ 開口部
７３〜７８、１７１〜１７８ 半田バンプ
９０ 基材
１４５〜１４８ 接続パッド

Claims (3)

  1. 絶縁膜、第１配線及び第２配線が形成されたキャリアーの前記第１配線及び前記第２配線が形成された面に、電極を下に向けて最下部の半導体構成体を接着する第１工程と、
    前記最下部の半導体構成体の上部に、電極を上に向けて他の１又は複数の半導体構成体を重ねて接着する第２工程と、
    前記第２配線と前記他の１又は複数の半導体構成体の電極とをボンディングワイヤーにより接続する第３工程と、
    前記最下部の半導体構成体、前記他の１又は複数の半導体構成体、前記第２配線及び前記ボンディングワイヤーを封止する封止層を前記絶縁膜の上部に形成する第４工程と、
    前記絶縁膜、前記第１配線及び前記第２配線を残して前記キャリアーを除去する第５工程と、
    前記絶縁膜の下側から前記第１配線及び前記第２配線に向けてレーザーを照射することによって前記第１配線及び前記第２配線まで到達する穴を形成する第６工程と、
    前記絶縁膜の下面及び前記穴の内部にそれぞれ第１金属層及び第２金属層を形成し、前記第１金属層を介して前記最下部の半導体構成体の前記電極と前記第１配線とを相互に接続するとともに、前記第２配線と前記第２金属層とを接続する第７工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記最下部及び最上部の半導体構成体を除いた中間部の半導体構成体の電極は、当該中間部の半導体構成体上の半導体構成体と重ならないように配置されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１配線及び前記第２配線は、前記絶縁膜の前記半導体構成体が固定される面に埋め込まれていることを特徴とする請求項１または２に記載の半導体装置の製造方法。
JP2010047325A 2010-03-04 2010-03-04 半導体装置の製造方法 Expired - Fee Related JP5565000B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010047325A JP5565000B2 (ja) 2010-03-04 2010-03-04 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010047325A JP5565000B2 (ja) 2010-03-04 2010-03-04 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2011181861A JP2011181861A (ja) 2011-09-15
JP5565000B2 true JP5565000B2 (ja) 2014-08-06

Family

ID=44693033

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010047325A Expired - Fee Related JP5565000B2 (ja) 2010-03-04 2010-03-04 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5565000B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140091440A1 (en) * 2012-09-29 2014-04-03 Vijay K. Nair System in package with embedded rf die in coreless substrate

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003163324A (ja) * 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2006332161A (ja) * 2005-05-24 2006-12-07 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007207872A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 配線基板および半導体装置ならびにそれらの製造方法
JP2009065066A (ja) * 2007-09-10 2009-03-26 Renesas Technology Corp 半導体装置

Also Published As

Publication number Publication date
JP2011181861A (ja) 2011-09-15

Similar Documents

Publication Publication Date Title
JP4171499B2 (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
US7968992B2 (en) Multi-chip package structure and method of fabricating the same
US7939377B1 (en) Method of manufacturing semiconductor element mounted wiring board
US7936061B2 (en) Semiconductor device and method of manufacturing the same
JP2011014728A (ja) 半導体装置及び半導体装置の製造方法
JP2005286036A (ja) 電子部品実装構造及びその製造方法
JP5406572B2 (ja) 電子部品内蔵配線基板及びその製造方法
US11469186B2 (en) Semiconductor device package and method for manufacturing the same
KR102194722B1 (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
US9706663B2 (en) Printed wiring board, method for manufacturing the same and semiconductor device
CN101548378A (zh) 半导体器件及其制造方法
US20110248408A1 (en) Package substrate and fabricating method thereof
JP5877673B2 (ja) 配線基板及びその製造方法、半導体パッケージ
JP2011192726A (ja) 電子装置および電子装置の製造方法
JP4446772B2 (ja) 回路装置およびその製造方法
JP2010192781A (ja) 半導体装置及びその製造方法
JP2009272512A (ja) 半導体装置の製造方法
JP5565000B2 (ja) 半導体装置の製造方法
JP2014220402A (ja) 半導体パッケージ基板の製造方法
JP5880036B2 (ja) 電子部品内蔵基板及びその製造方法と積層型電子部品内蔵基板
WO2016199437A1 (ja) 半導体装置
JP5266009B2 (ja) 部品内蔵形回路配線基板
JP5370216B2 (ja) 半導体装置の製造方法
JP4549693B2 (ja) 配線基板の製造方法
JP2007173771A (ja) 多層配線構造を備えた基体、及びその製造方法、回収方法、その基体を使用した電子素子の実装方法と多層配線装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120926

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120926

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130605

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130709

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140520

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140602

R150 Certificate of patent or registration of utility model

Ref document number: 5565000

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees