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KR920010845B1 - 반도체장치 - Google Patents

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KR920010845B1
KR920010845B1 KR1019890015486A KR890015486A KR920010845B1 KR 920010845 B1 KR920010845 B1 KR 920010845B1 KR 1019890015486 A KR1019890015486 A KR 1019890015486A KR 890015486 A KR890015486 A KR 890015486A KR 920010845 B1 KR920010845 B1 KR 920010845B1
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쇼조 사이토
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슈조 후지이
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아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

반도체장치
제1도는 본 발명의 1실시예에 따른 구성의 단면도.
제2도는 본 발명의 다른 실시예에 따른 구성의 단면도.
제3도는 IC 칩의 평면도.
제4도는 종래의 입력보호회로의 구성을 도시해 놓은 등가회로도.
제5도는 제4도에 도시된 회로의 일부 구성을 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : N형 반도체기판 12 : P웰(well) 영역
13, 14, 15 : N+형 영역 16, 26 : 패드(pad)
17, 18 : 기생바이폴라트랜지스터 22, 23, 24 : N+형 영역
25 : N웰 영역
[산업상의 이용분야]
본 발명은 입력보호회로가 내장된 반도체장치에 관한 것이다.
[종래의 기술 및 문제점]
인체 등에 대전된 정전기에 의해 반도체장치가 정전파괴된다는 것은 주지된 사실인바, 즉 정전방전[靜電放電 ; 이른바 ESD(electro static discharge)]에 의해 반도체장치의 특성열화(特性劣火)와 접합파괴 및 산화막파괴 등이 발생하게 된다. 특히, 최근에는 소자가 미세화됨에 따라 집적회로(IC)의 정전파괴에 대한 내량(耐量)도 저하되는 경향이 있다.
제3도는 일반적인 IC칩의 평면도로서, 칩(31)의 표면의 주변에는 여러개의 패드(32~34)가 배치되어 있다. 그중 패드(32)는 전원전압(Vcc)이 인가되는 전원패드이고, 패드(33)는 접지전압(Vss)이 인가되는 접지패드이며, 패드(34)는 신호입력용 또는 신호출력용의 신호패드이다. 상기 전원패드(32)에는 전원전압(Vss)용의 배선(35)이 접속되어 있고, 상기 접지패드(33)에는 접지전압(Vss)용의 배선(36)이 각각 접속되어 있는데, 이들 양 배선(35, 36)은 각각 칩표면의 전역에 걸쳐 설치되어 있다.
또한, IC에는 일반적으로 신호입력용 패드와 입력버퍼간에 입력보호회로를 설치하여 상기 ESD에 의한 내부소자의 파괴를 방지하도록 되어 있다.
제4도는 종래의 반도체장치에 설치된 입력보호회로의 내부 등가회로도로서, 신호입력용 패드(41)는 확산층등에 의한 기생저항(42) 및 배선층에 의한 기생저항(43)을 매개로 입력버퍼(44)의 입력단에 접속된다. 상기 양 기생저항(42, 43)의 접속점에는 기생바이폴라트랜지스터(45)의 에미터가 접속되고, 이 기생바이폴라트랜지스터(45)의 콜렉터는 접지전압(Vss)에 접속되어 있다. 또, 입력버퍼(44)의 입력단과 접지전압(Vss)사이에는 다이오드(46)가 접속되어 있다.
제5도는 상기 제4도에 도시해 놓은 입력보호회로 중 기생바이폴라 트랜지스터(45) 부분의 소자구조를 도시해 놓은 단면도로서, N형 기판(51)에는 P웰(well) 영역(52)이 형성되어 있고, 또 P웰 영역(52)에는 N+형 영역 (53~55)이 형성되어 있다. 상기 N+형 영역(54)의 표면에는 저항(42)를 매개로 패드(41)가 접속되어 있으며, N+형 영역(53) 및 N+형 영역(55)은 각각 접지전압 (Vss)에 접속되어 있다. 여기서 상기 기생바이폴라트랜지스터(45)는 N+형 영역(54)이 에미터 (또는 콜렉터)로서, N+형 영역(53) 및 N+형 영역(55)이 콜렉터 (또는 에미터)로서, P웰 영역 (52)에 설치된 도시하지 않은 가드 링 확산층등의 P+영역이 베이스로서 각각 구성되어 있다.
이와 같은 반도체장치를 MIL규격하에서 ESD시험을 하는 경우에는 Vss 기준에 의한 것과 Vss 기준에 의한 것의 두가지 시험이 있다. Vss 기준에 의한 ESD시험은 통상 제3도의 접지패드(33)를 0 volt로 설정하여 행하여 지고, Vcc 기준에 의한 ESD시험은 통상 제3도에 전원패드(32)를 0 volt로 설정하여 행하여진다.
제4도는 도시된 입력보호회로가 설치된 종래의 반도체장치에 대해 Vss 기준에 의한 /ESD시험을 하는 경우, 패드(41)에 인가된 과잉전압은 기생바이폴라트랜지스터(45)를 매개로 제5도 내부에 점선으로 표시한 바와 같이 접지전압(Vss)에 흡수되므로 과잉전압에 의한 파괴가 방지될 수 있다. 그러나 전원패드(32)를 0 volt로 설정하여 행하는 Vcc 기준에 의한 시험의 경우에는 패드(41)에 인가되는 과잉전압이 빠져나가는 경로가 존재하지 않기 때문에, ESD에 대한 내량이 Vss 기준의 경우보다 작아지게 된다. 실제로는 반도체장치가 어떠한 상태이더라도 ESD가 발생될 가능성이 있기 때문에 종래의 반도체장치는 Vcc 기준에 의한 ESD 내성이 작아서 신뢰성이 낮다고 하는 결점이 있었다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, Vcc 기준 및 Vss 기준의 양쪽에 대한 ESD 내성이 크고, 신뢰성이 높은 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명의 반도체장치는, 제1도전형의 반도체기체와, 이 기체내에 형성되어 신호입력용의 패드와 접속되는 제2도전형의 제 1 반도체영역, 상기 기체내에 형성되어 제 1 전위(Vcc)의 배선에 접속되는 제2도전형의 제 3 반도체 영역을 구비하여 구성되어 있다.
[작용]
상기 구성으로 된 본 발명의 반도체장치에 있어서는 입력보호회로에 형성되어 있는 기생바이폴라트랜지스터의 기준전압측을 한쪽은 전원전압용의 배선에, 다른 한쪽은 접지전압용의 배선에 각각 접속함에 따라 양전압기준에 대한 정전파괴내량이 커지게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 반도체장치의 입력보호회로중 기생바이폴라트랜지스터부분의 소자구성을 도시해 놓은 단면도로서, N형 기판(11)에는 P 웰 영역(12)이 형성되어 있고, 이 P웰 영역(12)에는 N+형 영역(13~15)이 형성되어 있다. 그중 N+형 영역(14)의 표면에는 도시하지 않은 폴리실리콘과 확산층 등에 의한 저항을 매개로 신호입력용 패드(16)가 접속되어 있다. 또한, N+형 영역(13)은 전원전압(Vcc)용의 배선, 즉 제3도에 도시된 배선(35)에 접속되어 있고, N+형 영역(15)은 접지단자(Vss)용의 배선, 즉 상기 제3도에 도시된 배선(36)에 접속되어 있다. 그 결과, 제1도의 참조번호 17, 18로 나타낸 것과 같은 기생바이폴라트랜지스터가 존재하게 된다. 즉, N+형 영역(14)을 에미터(또는 콜렉터)로 하고 N+형 영역(13) 및 N+형 영역(15)을 콜렉터(또는 에미터)로 하며, P웰 영역(12)에 설치된 도시하지 않은 가드 링 확산층 등의 P+영역을 베이스로 하여 기생바이폴라트랜지스터가 구성된다. 또 상기 N+형 영역(13) 및 N+형 영역(15)은 패드(16)에 접속되어 있는 N+형 영역(14)으로부터 통상의 입력전압에서는 PN접합에 의한 전류가 용이하게 발생하지 않을 만큼 떨어진 거리에 형성되어 있어서 ESD에 의한 과잉전압이 패드(16)에 입력된 때에만 상기 도시하지 않은 가드 링 확산층 등의 P+영역을 베이스로 해서 상기 기생바이폴라트랜지스터가 도통하여 전원전압(Vcc) 또는 접지전압(Vss)중 어느 것이든 흡수되기 쉬운 쪽의 배선으로 과잉전압이 흡수되게 된다.
제2도는 본 발명의 다른 실시예를 도시한 단면도로서, 제1도에 도시된 실시예의 N형 반도체기판(11) 대신에 P형 반도체기판(21)을 사용한 경우의 단면도이다. 상기 P형 반도체기판(21)위에는 N+형 영역(22~24)이 형성되어 있고, 또한 P형 기판(21)에는 여타 회로를 위한 N웰 영역(25)이 형성되어 있다. 상기 N+형 영역(23)의 표면에는 도시하지 않은 폴리실리콘, 확산층 등에 의한 저항을 매개로 신호입력용 패드(26)가 접속되어 있다. 또한, N+형 영역(22)은 전원전압(Vcc)용의 배선 즉, 제3도에 도시된 배선(35)에 접속되어 있고, N+형 영역(24)은 접지단자(Vss)용의 배선, 즉 제3도에 도시된 배선(36)에 접속되어 있다. 그리고, 상기와 마찬가지로, N+형 영역(22) 및 N+형 영역(24)은 패드(26)에 접속되어 있는 N+형 영역(23)으로부터, 보통의 입력전압에서는 PN접합에 의한 전류가 용이하게 발생하지 않을 만큼 떨어진 거리에 형성되어 있다. 따라서 상기 제1도의 구성과 마찬가지로, ESD와 같은 과잉전압이 패드(26)에 인가되는 경우에는 전원전압 Vcc 또는 접지전압 Vss 중 어느 쪽이든 흡수되기 쉬운 쪽의 배선으로 과잉전압이 흡수되도록 되어 있다.
[발명의 효과]
상기한 바와 같은 본 발명의 반도체장치에 의하면, 정전파괴에 대한 내량이 증가하여 신뢰성이 높은 반도체장치를 제공할 수 있게 된다.

Claims (1)

  1. 제1도전형의 반도체기판(12)와, 이 반도체기체(12)내에 형성되어 신호입력용 패드(16)와 접속되는 제2도전형의 제 1 반도체영역(14), 상기 반도체기체(12)내에 형성되어 제 1 전위(Vcc)의 배선에 접속되는 제2도전형의 제 2 반도체영역(13), 상기 반도체기체(12)내에 형성되어 제 2 전위(Vss)의 배선에 접속되는 제2도전형의 제 3 반도체영역(15)를 구비하여 구성된 것을 특징으로 하는 반도체장치.
KR1019890015486A 1988-10-28 1989-10-26 반도체장치 KR920010845B1 (ko)

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