JPH11204729A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 静電破壊耐性を低下させることなく出力回路
のレイアウト面積を低減する。 【解決手段】 中央の不純物領域（２ｂ）が電源ノード
に接続されかつ両側の不純物領域（２ａ，２ｃ）が出力
ノードに接続される第１のトランジスタ（ＴＲ１）と、
中央の不純物領域（２ｅ）が出力ノードに接続されかつ
両側の不純物領域（２ｄ，２ｆ）が電源ノードに接続さ
れる第２のトランジスタを用いて、トランジスタ配置に
おいて電源ノードに接続される不純物領域と出力ノード
に接続れる不純物領域とが隣接または対向して配置され
るようにトランジスタを配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、特にＭＯＳトランジスタ（絶縁ゲート型電界効果ト
ランジスタ）を含む半導体装置に関し、より特定的に
は、信号を外部へ出力するための出力回路の静電破壊耐
性を改善するための構成に関する。

【０００２】

【従来の技術】図２０は、一般の半導体装置において用
いられている出力回路の構成を概略的に示す図である。
図２０において、出力回路は、内部信号に従って出力す
べき信号を生成する出力駆動回路９００と、この出力駆
動回路９００の出力信号に従って出力ノード９０４へ信
号を出力する出力回路最終段９０２を含む。この出力ノ
ード９０４は、パッドＰＤを介して外部ピン端子ＬＰに
接続される。出力回路最終段９０２は、電源ノードと出
力ノード９０４の間に接続され、出力駆動回路９００の
出力信号がＨレベルのときに導通し、出力ノード９０４
を電源電圧ＶＤＤレベルに駆動するｎチャネルＭＯＳト
ランジスタＮ１と、出力駆動回路９００からの信号がＨ
レベルのときに導通し、出力ノード９０４を接地電圧レ
ベルへ放電するｎチャネルＭＯＳトランジスタＮ２を含
む。これらのＭＯＳトランジスタＮ１およびＮ２は、一
方のみが導通する。出力ハイインピーダンス状態のとき
には、ＭＯＳトランジスタＮ１およびＮ２がともに非導
通状態となる。

【０００３】出力回路最終段９０２は、出力ノード９０
４を高速で充放電する必要がある。しかしながら、出力
ノード９０４は、パッドＰＤを介して外部ピン端子ＬＰ
に接続されており、大きな負荷を高速で充放電する必要
があるため、トランジスタＮ１およびＮ２は比較的大き
な電流駆動力を有する。

【０００４】しかしながら、出力ノード９０４は、パッ
ドＰＤを介して外部ピン端子ＬＰに接続されており、大
きなインダクタンス成分Ｌ、寄生容量Ｃおよび配線抵抗
および外部回路の配線抵抗などによる寄生抵抗Ｒにより
形成されるＬＣＲ回路が等価的に接続される。このよう
なＬＣＲ回路を高速で充放電した場合、出力ノード９０
４においては、リンギングが生じ、出力信号が安定化す
るまでに長時間を要するという問題が生ずる。このよう
なリンギングを生じさせることなく高速で出力信号を生
成するために、出力ノード９０４を、複数段階にわたっ
て充放電する構成がとられる。

【０００５】図２１は、従来の多段駆動型出力回路最終
段の構成の一例を示す図である。図２１において、出力
ノード９０４を放電する回路部分について示す。出力ノ
ード９０４をＨレベルにプルアップする回路においても
同様の多段駆動のための構成が設けられてもよい。出力
ノード９０４のオーバーシュート／アンダーシュートい
ずれが生じやすいかなどの回路特性に応じて適当に定め
られる。図２１において、接地ノードと出力ノード９０
４の間に、並列にｎチャネルＭＯＳトランジスタＮ２ａ
およびＮ２ｂが設けられる。これらのＭＯＳトランジス
タＮ２ａおよびＮ２ｂは、それぞれ制御信号φ１および
φ２に従って導通／非導通が制御される。すなわち、従
来の多段駆動型出力回路最終段の構成においては、図２
０に示す出力回路最終段のｎチャネルＭＯＳトランジス
タＮ２が２つのＭＯＳトランジスタに分割される。これ
らの２つのＭＯＳトランジスタＮ２ａおよびＮ２ｂの導
通タイミングを異ならせることにより、急速に出力ノー
ド９０４が放電されるのを防止する。以下、この放電動
作について図２２に示す波形図を参照して説明する。

【０００６】出力ノード９０４の放電時において、まず
制御信号φ１がＬレベルからＨレベルに立上がり、ＭＯ
ＳトランジスタＮ２ａが導通し、出力ノード９０４が比
較的緩やかに放電される。次いで制御信号φ２がＬレベ
ルからＨレベルに立上がり、ＭＯＳトランジスタＮ２ｂ
が導通する。これにより、出力ノード９０４が２つのＭ
ＯＳトランジスタＮ２ａおよびＮ２ｂにより放電され、
その出力信号の電圧レベルが急速にＬレベルに立下が
る。制御信号φ２が活性化されるタイミングは、この出
力ノード９０４の出力信号を急速にＬレベルに立下げて
も、アンダーシュートが生じないようなタイミングであ
る。この制御信号φ１およびφ２の活性化タイミング
は、単に遅延回路を用いて決定される場合もあり、また
出力ノードの電圧レベルに応じて制御信号φ２の活性化
が制御される場合もある。いずれにしても、出力ノード
９０４を放電するＭＯＳトランジスタＮ２ａおよびＮ２
ｂの導通タイミングをずらせることにより、出力ノード
９０４が、比較的高い電圧レベルから大きな放電電流で
急速に放電されるのを防止する。また、これに代えて高
速放電を行なって電圧レベルを低下させた後、低速放電
が行なわれる場合もある。これにより、アンダーシュー
トが生じず、出力信号を早いタイミングで安定化させる
ことができる。

【０００７】出力ノード９０４は、パッドＰＤを介して
外部ピン端子ＬＰに接続される。この外部ピン端子は、
外部環境に接続される。このような外部ピン端子ＬＰを
介して、出力ノード９０４において静電気放電が生じる
ことがある。このような静電気の原因としては、人体、
パッケージ挿入装置、システム動作途中、および雷など
がある。このような静電気放電が出力ノード９０４にお
いて生じた場合、出力回路最終段のＭＯＳトランジスタ
Ｎ１およびＮ２のゲート絶縁膜の破壊、またはこの静電
気放電により流れる大きな電流（アンペアオーダ）によ
る配線またはＰＮ接合の破壊が生じる可能性がある。し
たがって、このような静電気放電による静電破壊（エレ
クトロスタティック・ディスチャージ・ダメージ：ＥＳ
Ｄ）を防止するために、出力回路最終段は、仕様により
定められているＥＳＤ耐性の仕様値を満たす必要があ
る。このため、出力ノードに対しては、このようなＥＳ
Ｄ特性を改善するための素子が追加される。

【０００８】図２３は、図２１に示す出力回路最終段の
平面電圧を概略的に示す図である。図２３において、低
抵抗の高濃度Ｎ型不純物領域９０１、９０２、９０３、
９０４、９０５、および９０６が整列して配置される。
不純物領域９０１および９０２の間にゲート電極層９０
７が配置され、不純物領域９０２および９０３の間にゲ
ート電極層９０８が配置される。不純物領域９０４およ
び９０５の間に、ゲート電極層９０９が配置され、不純
物領域９０５および９０６の間にゲート電極層９１０が
配置される。ゲート電極層９０７および９０８は、制御
信号φ１を受けるように接続され、ゲート電極層９０９
および９１０は、制御信号φ２を受けるように接続され
る。

【０００９】不純物領域９０１および９０３は、コンタ
クト孔ＣＴを介して出力ノードに接続され、不純物領域
９０２は、コンタクト孔を介して電源ノード（接地ノー
ド）に接続される。不純物領域９０４および９０６はコ
ンタクト孔を介して出力ノードに接続され、不純物領域
９０５は、コンタクト孔を介して電源ノード（接地ノー
ド）に接続される。

【００１０】ＭＯＳトランジスタＮ２ａは、不純物領域
９０１、９０２、９０３ならびにゲート電極層９０７お
よび９０８から構成され、ＭＯＳトランジスタＮ２ｂ
は、不純物領域９０４、９０５、９０６、ならびにゲー
ト電極層９０９および９１０により構成される。１つの
ＭＯＳトランジスタを、２つのＭＯＳトランジスタの並
列接続により形成する。これにより、不純物領域９０１
および９０２とゲート電極層で構成されるＭＯＳトラン
ジスタ９０７と不純物領域９０２および９０３とゲート
電極層９０８で構成されるＭＯＳトランジスタが並列に
接続され、大きな電流駆動力を有するＭＯＳトランジス
タを実現することができる。

【００１１】このＭＯＳトランジスタＮ２ａおよびＮ２
ｂが接続される出力ノード（図１６のノード９０４）に
おいて静電気放電が生じた場合の静電破壊耐性を改善す
るために、出力ノードに接続される不純物領域を取囲む
ように、電源ノード（接地ノード）にコンタクト孔を介
して接続される不純物領域９１１〜９１９が配置され
る。不純物領域９０１は、不純物領域９１１および９１
２および９１３により囲まれる。不純物領域９０３およ
び９０４は、不純物領域９１４、９１５および９１６に
より囲まれる。不純物領域９０６は、不純物領域９１
７、９１８および９１９により取囲まれる。これらの追
加の不純物領域９１１〜９１９は、対応の出力ノードに
接続される不純物領域９０１、９０３、９０４、９０６
と厚いフィールド絶縁膜を介して対向配置される。これ
らの不純物領域９１１〜９１９は電源ノードに接続され
る。したがって、これらの追加の不純物領域９１１〜９
１９は、いわゆるフィールドトランジスタを対応の出力
ノードに接続される不純物領域とで構成する。

【００１２】図２４は、フィールドトランジスタの構成
を概略的に示す図である。図２４において、フィールド
トランジスタは、Ｐ型半導体基板領域９２０表面に互い
に間をおいて形成される高濃度Ｎ型不純物領域９２１お
よび９２２と、これらの不純物領域９２１および９２２
の間に形成される厚い膜厚のフィールド絶縁膜９２３を
含む。出力ノード９０４が不純物領域９２２に接続さ
れ、不純物領域９２１は、電源ノード（接地ノード）に
接続される。静電放電により、正の電圧が出力ノード９
０４に印加された場合には、この不純物領域９２２にお
ける高電界によるアバランシェブレークダウンにより、
この不純物領域９２１および９２２と基板領域９２０に
より構成されるラテラル寄生バイポーラトランジスタが
導通し、この出力ノードに与えられた静電荷が吸収され
る。不純物領域９２２が、図２３に示す出力ノードに接
続される不純物領域９０１、９０３、９０４および９０
６に対応し、不純物領域９２１が、追加の不純物領域９
１１〜９１９のいずれかに対応する。

【００１３】このフィールドトランジスタは、不純物領
域９２２におけるアバランシェブレークダウンによるラ
テラル寄生バイポーラトランジスタの導通により、異常
高電圧を吸収している。このフィールド絶縁膜９２３上
に、接地配線を配設し、この接地線をゲート電極とする
アルミゲートフィールドトランジスタが用いられる場合
もある。この場合には、等価的に大きなしきい値電圧を
有するダイオード接続されたＭＯＳトランジスタが出力
ノードに接続されたことになり、負のサージ電圧が印加
された場合には、負のサージ電圧はこのダイオード接続
されたフィールドトランジスタにより吸収される。また
このゲート電極が用いられないフィールドトランジスタ
においても、大きな負のサージ電圧が出力ノード９０４
に印加された場合には、逆方向のアバランシェブレーク
ダウンにより、寄生バイポーラトランジスタが導通し、
この異常負サージ電圧が吸収される。

【００１４】この図２３に示すように、出力ノードに接
続される不純物領域を追加の電源ノードに接続される不
純物領域で取囲むことにより、フィールドトランジスタ
が形成され、出力ノードに生じる静電気放電による静電
破壊が生じるのを防止することを図る。

【００１５】

【発明が解決しようとする課題】上述のように、出力ノ
ードに接続される不純物領域を取囲むようにフィールド
絶縁膜を介して電源ノードに接続される不純物領域を配
置することにより、フィールドトランジスタが形成さ
れ、ＥＳＤ特性が改善される。このフィールドトランジ
スタのチャネル長は、３μｍ以下とされ、アバランシェ
ブレークダウンにより、寄生バイポーラトランジスタの
導通による高速応答を実現することを図る。しかしなが
ら、このような大きな電流を吸収するためには、十分な
面積を持った不純物領域９１１〜９１９を配置する必要
がある。不純物領域９１１〜９１９が並列に接続されて
全体として１つの大きなフィールドトランジスタが実現
される。

【００１６】しかしながら、出力回路最終段を取囲むよ
うに不純物領域を配設する必要があるため、出力回路最
終段の占有面積が大きくなるという問題が生じる。特
に、たとえば半導体記憶装置においてデータの出力ビッ
ト数が１６または３２と増加した場合、応じて出力回路
の数も増加し、高集積化に対する大きな障害となる。

【００１７】特に、放電用のＭＯＳトランジスタに対し
てのみならず、充電用のＭＯＳトランジスタに対しても
同様のフィールドトランジスタを配置する場合、より出
力回路最終段の占有面積が大きくなり、高集積化に対す
る大きな障害となる。

【００１８】それゆえ、この発明の目的は、静電破壊耐
性を低下させることなく占有面積を低減することのでき
る半導体装置を提供することである。

【００１９】この発明の他の目的は、静電破壊耐性を低
下させることなくレイアウト面積を低減することのでき
る出力回路を提供することである。

【００２０】

【課題を解決するための手段】この発明に係る半導体装
置は、要約すれば、複数のトランジスタを用いる装置に
おいて、たとえば出力ノードである所定ノードに接続さ
れる不純物領域とたとえば電源ノードである基準電圧源
に接続される不純物領域が交互に配置されるようにトラ
ンジスタ素子を配列する。これにより、寄生的にフィー
ルドトランジスタが形成され、追加のフィールドトラン
ジスタ形成用のための不純物領域を設ける必要がなく、
占有面積を低減することができる。

【００２１】すなわち、請求項１に係る発明は、所定の
電圧を与える基準電圧源に接続される一方導通ノードと
して機能する第１の不純物領域と、この第１の不純物領
域の第１の方向に関しての両側に隣接して配置され、所
定のノードに接続されて他方ノードとして作用する第２
の不純物領域とを含む第１のトランジスタと、この第１
のトランジスタと第１の方向に沿って整列して配置さ
れ、所定のノードに接続されて一方導通ノードとして作
用する第３の不純物領域と、この第３の不純物の第１の
方向に関しての両側に隣接して配置されかつ基準電圧源
に接続されて他方導通ノードとして作用する第４の不純
物領域とを含む第２のトランジスタとを含む。

【００２２】請求項２に係る発明は、請求項１の装置お
いて第１および第２のトランジスタが第１の方向に沿っ
て交互にそれぞれ所定数配置される。

【００２３】請求項３に係る半導体装置は、請求項１の
装置において、第１および第２のトランジスタが第１の
方向に沿ってそれぞれ所定数交互に配置されて第１のト
ランジスタ列を構成し、この第１のトランジスタ列と第
１の方向と直交する第２の方向に沿って隣接して配置さ
れ、かつ第１および第２のトランジスタがそれぞれ交互
に所定数配置されかつ第１のトランジスタ列の基準電圧
源に接続する不純物領域に対しては所定ノードに接続す
る不純物領域が第２の方向に沿って対向してかつ整列す
るように配置されて第２のトランジスタ列を構成する。

【００２４】請求項４に係る半導体装置は、第１の方向
に整列して配置されかつ各々が第１のノードに接続され
る一方導通ノードとなる第１の不純物領域と、第２のノ
ードに接続されかつ第１の方向においてこの第１の不純
物領域の両側に隣接して配置されて第２の導通ノードと
なる第２の不純物領域とを含む複数の第１のトランジス
タを備える第１のトランジスタ列を含む。この第１のト
ランジスタ列の第１の方向において隣接して配置される
第１のトランジスタは第２の不純物領域を共有する。

【００２５】請求項４に係る半導体装置は、さらに、こ
の第１のトランジスタ列と第１の方向と直交する第２の
方向において隣接して配置されかつ第１の方向に沿って
整列して配置される複数の第２のトランジスタを含む第
２のトランジスタ列を備える。この第２のトランジスタ
列の各第２のトランジスタは、第１のノードに接続され
る一方導通ノードとなる第３の不純物領域と、この第３
の不純物領域の第１の方向において両側に隣接して配置
されかつ第２のノードに接続されて他方導通ノードとな
る第４の不純物領域とを含む。第２のトランジスタ列の
複数の第２のトランジスタは、第３の不純物領域が第１
のトランジスタ列の第１のトランジスタの第２の不純物
領域と第２の方向において対向するように配置され、か
つさらに、隣接する第２のトランジスタは第４の不純物
領域を共有する。

【００２６】請求項５に係る半導体装置は、第１の方向
に沿って整列して配置されかつ各々が基準電圧源に接続
されて一方導通ノードとなる第１の不純物領域と、第１
のノードに接続されかつ第１の方向において第１の不純
物領域の両側に隣接して配置されて第２の導通ノードと
なる第２の不純物領域とを含む複数の第１のトランジス
タを備える第１のトランジスタ列と、この第１のトラン
ジスタ列の隣接する第１のトランジスタの間に配置さ
れ、基準電圧源に接続される第３の不純物領域と、この
第１のトランジスタ列と第１の方向と直交する第２の方
向において隣接して配置されかつ第１の方向に沿って整
列して配置される複数の第２のトランジスタを含む第２
のトランジスタ列を備える。この第２のトランジスタ列
の複数の第２のトランジスタの各々は、基準電圧源に接
続される一方導通ノードとなる第４の不純物領域と、こ
の第４の不純物領域の第１の方向において両側に隣接し
て配置されかつ第１のノードに接続される、他方導通ノ
ードとなる第５の不純物領域とを含む。第２のトランジ
スタ列の複数の第２のトランジスタは、第４の不純物領
域が第１のトランジスタ列の前記複数の第１のトランジ
スタの第２の不純物領域および第３の不純物領域のいず
れかと第２の方向において対向するように配置される。

【００２７】この請求項５に係る半導体装置は、さら
に、第２のトランジスタ列の隣接する第２のトランジス
タの間に配置されかつ第１のトランジスタ列の第２の不
純物領域と対向するように配置されかつ基準電圧源に接
続される第６の不純物領域とを備える。

【００２８】請求項６に係る半導体装置は、請求項５の
第３の不純物領域および第６の不純物領域がフィールド
絶縁膜で囲まれる。

【００２９】異なるノードに接続される不純物領域が隣
接するようにトランジスタを配列する。トランジスタ
は、フィールド絶縁膜で取囲まれて他のトランジスタ素
子と分離される。したがって、上述の配置により、隣接
するトランジスタ間に寄生的にフィールドトランジスタ
が形成される。これにより、フィールドトランジスタ形
成のためにトランジスタ配置部に専用の不純物領域を設
ける必要がなく、レイアウト面積が低減される。また、
寄生フィールドトランジスタにより、静電破壊耐性は保
証される。

【００３０】

【発明の実施の形態】［実施の形態１］図１（Ａ）は、
この発明の実施の形態１において用いられる第１のトラ
ンジスタＴＲ１の断面構造を概略的に示す図である。図
１（Ａ）において、第１のトランジスタＴＲ１は、Ｐ型
半導体基板１表面に、互いに間をおいて配置される高濃
度のＮ型不純物領域２ａ、２ｂ、および２ｃと、不純物
領域２ａおよび２ｂの間のチャネル領域上に図示しない
ゲート絶縁膜を介して形成されるゲート電極層３ａと、
不純物領域２ｂおよび２ｃの間のチャネル領域上に図示
しないゲート絶縁膜を介して形成されるゲート電極層３
ｂを含む。不純物領域２ａおよび２ｃの外側には、他の
トランジスタ素子との分離を行なうためのフィールド絶
縁膜４ａおよび４ｂが形成される。ゲート電極３ａおよ
び３ｂは、共通に制御信号φを受けるように接続され、
不純物領域２ｂは、電源ノード（接地ノード）ＧＮＤに
接続される。

【００３１】図１（Ｂ）は、図１（Ａ）に示す第１のト
ランジスタＴＲ１の平面レイアウトを示す図である。図
１（Ｂ）に示すように、電源ノードＧＮＤに接続される
不純物領域２ｂの両側に、制御信号φを受ける不純物領
域２ａおよび２ｃが配置される。不純物領域２ａおよび
２ｂの間にゲート電極層３ａが配設され、また不純物領
域２ｂおよび２ｃの間にゲート電極層３ｂが配置され
る。これらの不純物領域２ａ、２ｂおよび２ｃは、それ
ぞれコンタクト孔５を介して対応のノードに接続され
る。

【００３２】図２（Ａ）は、この発明の実施の形態１に
おいて用いられる第２のトランジスタＴＲ２の断面構造
を概略的に示す図である。図２（Ａ）において、第２の
トランジスタＴＲ２は、Ｐ型半導体基板領域１表面に、
互いに間をおいて形成される高濃度Ｎ型不純物領域２
ｄ、２ｅおよび２ｆと、不純物領域２ｄおよび２ｅの間
のチャネル領域上に図示しないゲート絶縁膜を介して形
成されるゲート電極層３ｃと、不純物領域２ｅおよび２
ｆの間のチャネル領域上に図示しないゲート絶縁膜を介
して形成されるゲート電極層３ｄを含む。不純物領域２
ｄおよび２ｆの外側には、他のトランジスタ素子との分
離を行なうためのフィールド絶縁膜４ｃおよび４ｄが配
置される。

【００３３】ゲート電極層３ｃおよび３ｄは、制御信号
φを受けるように接続され、不純物領域２ｄおよび２ｆ
は電源ノード（接地ノード）ＧＮＤに接続される。不純
物領域２ｅは、所定のノードＮＤに接続される。

【００３４】図２（Ｂ）は、図２（Ａ）に示す第２のト
ランジスタの平面レイアウトを示す図である。図２
（Ｂ）に示すように、所定のノードに接続される不純物
領域２ｅの両側に隣接して電源ノードに接続される不純
物領域２ｄおよび２ｆが配置される。不純物領域２ｄお
よび２ｅの間にゲート電極層３ｃが配設され、不純物領
域２ｅおよび２ｆの間にゲート電極層３ｄが配置され
る。これらの不純物領域２ｄ、２ｅおよび２ｆは、それ
ぞれコンタクト孔５を介して対応のノードに接続され
る。

【００３５】この図１（Ｂ）および図２（Ｂ）に見られ
るように、第１のトランジスタＴＲ１および第２のトラ
ンジスタＴＲ２は、ともに、２つのＭＯＳトランジスタ
の並列接続により構成されるが、それぞれ電源ノードに
接続される不純物領域の位置が異なる。これらのトラン
ジスタＴＲ１およびＴＲ２においては、不純物領域２
ａ、２ｂおよび２ｃ周辺に沿ってフィールド絶縁膜が形
成され、また不純物領域２ｄ、２ｅおよび２ｆの周囲を
取囲むように、フィールド絶縁膜が形成される。第１お
よび第２のトランジスタＴＲ１およびＴＲ２を交互に配
設することにより、寄生フィールドトランジスタが形成
される。以下実施の形態１について説明する。以下の説
明においては、図面を簡略化するために、不純物領域を
対応のノードに電気的に接続するためのコンタクト孔５
は省略する。また、各不純物領域のサイズは同じとす
る。

【００３６】図３は、この発明の実施の形態１における
半導体装置の電気的等価回路を示す図である。図３にお
いて、この発明の実施の形態１に従う半導体装置は、出
力ノードＮＤと電源ノード（接地ノード）との間に互い
に並列に接続される第１および第２のトランジスタＴＲ
１およびＴＲ２を含む。これらのトランジスタＴＲ１お
よびＴＲ２のゲートへは、制御信号φＡおよびφＢがそ
れぞれ与えられる。この図３に示す半導体装置は、出力
回路最終段であり、ノードＮＤは、図示しないパッドを
介して外部ピン端子に接続される。制御信号φＡおよび
φＢは、互いに異なるタイミングで活性化され、このノ
ードＮＤにおける信号出力時のリンギング（アンダーシ
ュート）の発生を抑制する。

【００３７】図４は、図３に示す半導体装置の平面レイ
アウトを概略的に示す図である。図４において、トラン
ジスタＴＲ１およびＴＲ２が整列して配置される。これ
らのトランジスタＴＲ１およびＴＲ２はフィールド絶縁
膜４ａおよび４ｃ（４ｂ）で取囲まれる。これらのトラ
ンジスタＴＲ１およびＴＲ２の出力ノードに接続される
不純物領域２ａ、２ｃおよび２ｅを取囲むように電源ノ
ード（接地ノード）に接続される不純物領域６ａ〜６ｇ
が配置される。不純物領域２ａは不純物領域６ａ〜６ｃ
により取囲まれ、また不純物領域２ｃが、不純物領域６
ｄおよび６ｅにより取囲まれる。この不純物領域２ｃに
は、フィールド絶縁膜４ｃ（４ｂ）を介して、トランジ
スタＴＲ２の不純物領域２ｄが隣接して配置される。ト
ランジスタＴＲ２の不純物領域２ｅは、不純物領域６ｆ
および６ｇにより取囲まれる。

【００３８】したがって、ノードＮＤ（図３参照）に接
続される不純物領域２ａ、２ｃおよび２ｅは、隣接して
配置される電源ノードに接続される不純物領域６ａ〜６
ｅとフィールド絶縁膜を介して対向して配置され、した
がってこれらの領域において破線で示すようにフィール
ドトランジスタが形成される。第１のトランジスタＴＲ
１の出力ノードに接続される不純物領域２ｃは、フィー
ルド絶縁膜４ｃ（４ｂ）を介して、第２のトランジスタ
ＴＲ２の電源ノードに接続される不純物領域２ｄに隣接
して配置される。したがってこれらの不純物領域２ｃお
よび２ｄの間に寄生的に、破線で示すフィールドトラン
ジスタが形成される。したがって、このトランジスタＴ
Ｒ１およびＴＲ２の間に、さらに追加の不純物領域を形
成する必要がなく、回路占有面積が低減される。特に、
その出力最終段のトランジスタの数が増加した場合、第
１および第２のトランジスタＴＲ１およびＴＲ２を交互
に整列して配置することにより、レイアウト面積低減の
効果が大きくなる。

【００３９】なお、この発明の実施の形態１において
は、第１および第２のトランジスタＴＲ１およびＴＲ２
は、そのゲート電極に異なる制御信号φＡおよびφＢを
受けている。しかしながら、これらのゲート電極層３ａ
〜３ｄが、同じ制御信号を受けてもよく、また１つのゲ
ート電極層（たとえば３ａ）が１つの制御信号を受け
て、残りのゲート電極層（たとえば３ｂ〜３ｄ）が他方
の制御信号を受けるように構成されてもよい。相互接続
されるゲート電極層の数が増加すれば、多くのＭＯＳト
ランジスタが並列に接続され、応じてチャネル幅が広く
なり、電流駆動力が大きくなる。したがって、このゲー
ト電極層の接続は、この出力ノードの充放電速度の制御
態様に応じて適当に定められればよい。

【００４０】以上のように、この発明の実施の形態１に
従えば、両側の不純物領域が所定のノード（出力ノー
ド）に接続される第１のトランジスタと、両側の不純物
領域が電源ノードに接続される第２のトランジスタを整
列して配置しているため、この第１および第２のトラン
ジスタの間に寄生的にフィールドトランジスタが形成さ
れ、これらの第１および第２のトランジスタの間に、フ
ィールドトランジスタを形成するための不純物領域（拡
散層）を形成する必要がなく、レイアウト面積を低減す
ることができる。

【００４１】［実施の形態２］図５は、この発明の実施
の形態２に従う半導体装置の電気的等価回路を示す図で
ある。図５において、この発明の実施の形態２に従う半
導体装置は、出力ノードＮＤと電源ノード（接地ノー
ド）との間に並列に接続されかつそれぞれのゲートに制
御信号φＡ、φＢ、φＣおよびφＤを受けるＮチャネル
ＭＯＳトランジスタＴＲ１ａ、ＴＲ２ａ、ＴＲ１ｂおよ
びＴＲ２ｂを含む。すなわち、この発明の実施の形態２
においては、出力駆動トランジスタは、４つのＭＯＳト
ランジスタに分割される。

【００４２】図６は、この発明の実施の形態２に従う半
導体装置の平面レイアウトを概略的に示す図である。図
６において、トランジスタＴＲ１ａおよびＴＲ１ｂとし
て、図１（Ａ）および（Ｂ）に示す第１のトランジスタ
ＴＲ１を用い、トランジスタＴＲ２ａおよびＴＲ２ｂ
に、図２（Ａ）および（Ｂ）に示す第２のトランジスタ
ＴＲ２を用いる。トランジスタＴＲ１ａおよびＴＲ２ａ
は図の水平方向に沿って整列して配置され、またトラン
ジスタＴＲ２ｂおよびＴＲ１ｂが、水平方向に沿って整
列して配置される。図６の垂直方向においては、第１の
トランジスタＴＲ１ａと第２のトランジスタＴＲ２ｂが
整列して配置され、またトランジスタＴＲ２ａおよびＴ
Ｒ１ｂが垂直方向に沿って整列して配置される。

【００４３】すなわち、第１のトランジスタＴＲ１およ
び第２のトランジスタＴＲ２を、行方向および列方向
（水平方向および垂直方向）において整列して配置させ
る。これにより、トランジスタＴＲ１ａおよびＴＲ２ａ
においては不純物領域２ｃおよび２ｄの間に形成された
フィールド絶縁膜により、寄生的にフィールドトランジ
スタが形成され、またトランジスタＴＲ２ｂおよびＴＲ
１ｂにおいては、不純物領域２ｆおよび２ａの間のフィ
ールド絶縁膜により、寄生フィールドトランジスタが形
成される。

【００４４】トランジスタＴＲ１ａの出力ノードに接続
される不純物領域２ａおよび２ｃは、トランジスタＴＲ
２ｂの電源ノードに接続される不純物領域２ｄおよび２
ａにフィールド絶縁膜を介して対向して配置され、した
がってこの領域においても寄生的にフィールドトランジ
スタが形成される。トランジスタＴＲ１ａの電源ノード
に接続される不純物領域２ｂは、トランジスタＴＲ２ｂ
の出力ノードに接続される不純物領域２ｅにフィールド
絶縁膜を介して対向して配置されるため、この領域にお
いても寄生的にフィールドトランジスタ形成される。

【００４５】同様に、トランジスタＴＲ２ａおよびＴＲ
１ｂにおいては、電源ノードに接続される不純物領域２
ｄ、２ｆおよび２ｇが、出力ノードに接続される不純物
領域２ａ、２ｃおよび２ｅにそれぞれフィールド絶縁膜
を介して対向して配置される。したがってこれらのトラ
ンジスタＴＲ２ａおよびＴＲ１ｂの間の領域においても
寄生的にフィールドトランジスタが形成される。

【００４６】トランジスタＴＲ１ａのゲート電極３ａお
よび３ｂが、制御信号φＡを受けるように接続され、ト
ランジスタＴＲ２ａのゲート電極３ｃおよび３ｄが制御
信号φＢを受けるように接続され、トランジスタＴＲ２
ｂのゲート電極３ｃおよび３ｄが制御信号φＣを受ける
ように接続され、トランジスタＴＲ１ｂのゲート電極３
ａおよび３ｂが制御信号φＤを受けるように接続され
る。

【００４７】トランジスタＴＲ１ａおよびＴＲ２ａの外
側に、フィールド絶縁膜を介して電源ノードに接続され
る不純物領域６ｈが水平方向に延在して配置され、また
トランジスタＴＲ２ｂおよびＴＲ１ｂの外側にフィール
ド絶縁膜を介して、電源ノード（接地ノート）に接続さ
れる不純物領域６ｉが水平方向に延在して配置される。
また、トランジスタＴＲ１ａの出力ノードに接続される
不純物領域２ａにおいてこの図の水平方向に関して隣接
して電源ノードに接続される不純物領域６ｊが配置さ
れ、またトランジスタＴＲ１ｂの出力ノードに接続され
る不純物領域２ｃに水平方向において隣接して電源ノー
ドに接続される不純物領域６ｋが形成される。

【００４８】したがって、この図６に示すように、出力
トランジスタが４つのトランジスタＴＲ１ａ、ＴＲ２
ａ、ＴＲ１ｂおよびＴＲ２ｂに分割される場合、これら
のトランジスタの間に、フィールドトランジスタを形成
するための専用の電源ノードに接続される不純物領域を
配設する必要がなく、レイアウト面積が大幅に低減され
る。単にこれらのトランジスタＴＲ１ａ、ＴＲ２ａ、Ｔ
Ｒ１ｂおよびＴＲ２ｂを取囲むように、フィールドトラ
ンジスタを形成するための不純物領域６ｈ〜６ｋを配設
することが必要とされるだけである。

【００４９】この図６に示す配置において、第１および
第２のトランジスタを水平方向および垂直方向に沿って
必要な数交互に繰返して配置することにより、よりレイ
アウト面積低減の効果は大きくなる。

【００５０】なお、この図６に示す構成においても、ト
ランジスタＴＲ１ａ、ＴＲ１ｂ、ＴＲ２ａおよびＴＲ２
ｂのゲート電極層はそれぞれ別々の制御信号を受けるよ
うに接続される。しかしながら、この出力ノードＮＤの
駆動（充放電）の制御態様に応じて、すべてのゲート電
極層が同じ制御信号を受けるように接続されてもよく、
また１つの制御信号が２つのトランジスタ素子にわたっ
て、３つのゲート電極層に与えられるように構成されて
もよい。ゲート電極の接続は、出力ノードＮＤの充放電
の制御態様に応じてその電流駆動力を適当に調節するた
めに適宜定められる。

【００５１】以上のように、この発明の実施の形態２に
従えば、両側が電源ノードに接続される不純物領域を有
する第２のトランジスタと、両側が所定のノードに接続
される不純物領域が配置される第１のトランジスタを水
平方向および垂直方向交互に配設しているため、フィー
ルドトランジスタを形成するための専用の電源ノードに
接続される不純物領域をトランジスタ間に配設する必要
がなく、レイアウト面積が大幅に低減される。

【００５２】［実施の形態３］図７は、この発明の実施
の形態３に従う半導体装置の電気的等価回路を示す図で
ある。図７において、この出力回路最終段は、出力ノー
ドＮＤと電源ノード（接地ノード）との間に並列に接続
されるｎチャネルＭＯＳトランジスタＴＲ１ａ〜ＴＲ１
ｄを含む。これらの４つのＭＯＳトランジスタＴＲ１ａ
〜ＴＲ１ｄの各々のゲートに制御信号φＡ、φＢ、φＣ
およびφＤがそれぞれ与えられる。またこれらのＭＯＳ
トランジスタＴＲ１ａ〜ＴＲ１ｄの各々は、図１（Ａ）
および（Ｂ）に示す第１のトランジスタＴＲ１で構成さ
れる。

【００５３】図８は、この発明の実施の形態３に従う半
導体装置の平面レイアウトを概略的に示す図である。図
８において、トランジスタＴＲ１ａおよびＴＲ１ｂが水
平方向に沿って整列して配置され、またトランジスタＴ
Ｒ１ｃおよびＴＲ１ｄが、その出力ノードに接続される
不純物領域２ａおよび２ｃが、トランジスタＴＲ１ａお
よびＴＲ１ｂの電源ノードに接続される不純物領域２ｂ
に対向するように水平方向に沿って１つの不純物領域分
ずらせて配置される。トランジスタＴＲ１ａおよびＴＲ
１ｂの間に、フィールドトランジスタ形成用の電源ノー
ドに接続される不純物領域１６ｅが配置され、またトラ
ンジスタＴＲ１ｃおよびＴＲ１ｄの間に、フィールドト
ランジスタ形成のための電源ノードに接続される不純物
領域１６ｆが配置される。

【００５４】トランジスタＴＲ１ａおよびＴＲ１ｃのそ
れぞれの不純物領域２ａに隣接して、フィールドトラン
ジスタ形成のための電源ノードに接続される不純物領域
１６ａおよび１６ｂが配置され、またトランジスタＴＲ
１ｂおよびＴＲ１ｄの出力ノードに接続される不純物領
域２ｃに隣接して、フィールドトランジスタ形成のため
の電源ノードに接続される不純物領域１６ｇおよび１６
ｈが配置される。トランジスタＴＲ１ａおよびＴＲ１ｂ
の外側に水平方向に沿って、フィールドトランジスタ形
成のための不純物領域１６ｃが配置され、またトランジ
スタＴＲ１ｃおよびＴＲ１ｄの外側に、水平方向に沿っ
て整列してフィールドトランジスタ形成のための不純物
領域１６ｄが配置される。トランジスタＴＲ１ａ〜ＴＲ
１ｄの各々は、フィールド絶縁膜により互いに分離され
ている。したがって、垂直方向においては、トランジス
タＴＲ１ａの不純物領域２ｂおよび２ｃがトランジスタ
ＴＲ１ｃの不純物領域２ａおよび２ｂにそれぞれ対向し
て配置され、これらの領域がフィールド絶縁膜により分
離されているため、応じて寄生的にフィールドトランジ
スタが形成される。またトランジスタＴＲ１ｂの不純物
領域２ｂおよび２ｃがそれぞれトランジスタＴＲ１ｄの
不純物領域２ａおよび２ｂにフィールド絶縁膜を介して
対向して配置される。したがって、この領域においても
フィールドトランジスタが寄生的に形成される。したが
って、水平方向に配設されるトランジスタ列において
は、トランジスタの間にフィールド絶縁膜形成用の不純
物領域を配置する必要があるものの、垂直方向に隣接す
るトランジスタ列の間においては、フィールドトランジ
スタ形成のための不純物領域を配置する必要がない。こ
れにより、２行２列にトランジスタを配置する場合にお
いても、レイアウト面積を低減することができる。

【００５５】なお、この図８に示す構成において、水平
方向および垂直方向に同じパターンを繰返すことによ
り、より多数のトランジスタ素子に、出力トランジスタ
を分割することができる。この場合レイアウト面積削減
の効果がより大きくなる。

【００５６】この図８に示す構成においてトランジスタ
ＴＲ１ａのゲート電極層３ａおよび３ｂが、制御信号φ
Ａを受けるように接続され、トランジスタＴＲ１ｂのゲ
ート電極層３ａおよび３ｂが、制御信号φＢを受けるよ
うに接続され、トランジスタＴＲ１ｃのゲート電極層３
ａおよび３ｂが制御信号φＣを受けるように接続され、
またトランジスタＴＲ１ｄのゲート電極層３ａおよび３
ｂがともに制御信号φＤを受けるように接続される。し
かしながら、このゲート電極への制御信号の印加態様
は、出力ノードＮＤの充放電速度の制御態様に応じて適
当に電流駆動力が調整されるように各ゲート電極層に制
御信号が適当に分散して接続される構成であってもよ
い。

【００５７】［変更例］図９は、この発明の実施の形態
３の変更例の構成の電気的等価回路を示す図である。図
９において、この半導体装置（出力回路の最終段）は、
出力ノードＮＤと電源ノード（接地ノード）との間に互
いに並列に接続されかつそれぞれのゲートに制御信号φ
Ａ、φＢ、…、φＭおよびφＮを受けるｎチャネルＭＯ
ＳトランジスタＴＲ１ａ、ＴＲ１ｂ、…、ＴＲ１ｍおよ
びＴＲ１ｎを含む。これらのトランジスタＴＲ１ａ〜Ｔ
Ｒ１ｎの各々は、図１（Ａ）および（Ｂ）に示す第１の
トランジスタで構成される。

【００５８】図１０は、図９に示す半導体装置の平面レ
イアウトを示す図である。図１０においてはトランジス
タＴＲ１〜ＴＲｎとして１６個のトランジスタＴ１〜Ｔ
１６が４行４列に配列される場合の平面レイアウトが一
例として示される。これらのトランジスタＴ１〜Ｔ１６
の各々は、図１（Ａ）および（Ｂ）に示す第１のトラン
ジスタであり、中央の不純物領域を電源ノードに接続し
かつその両方の不純物領域を出力ノードに接続される不
純物領域として用いる。

【００５９】図１０において、トランジスタＴ１〜Ｔ４
が行方向に整列して配置され、またトランジスタＴ５、
Ｔ６、Ｔ７およびＴ８が行方向に整列して配置され、ト
ランジスタＴ９、Ｔ１０、Ｔ１１およびＴ１２が行方向
に整列して配置され、またトランジスタＴ１３、Ｔ１
４、Ｔ１５およびＴ１６が行方向に整列して配置され
る。列方向に隣接するトランジスタは、水平方向に１つ
の不純物領域分シフトされて配置される。すなわち、こ
の図１０に示すトランジスタの配置は、図８に示すトラ
ンジスタの配置を４行４列に配列される１６個のトラン
ジスタに拡張したものと等価である。行方向に整列して
配置されるトランジスタの間にフィールドトランジスタ
形成のための電源ノードに接続される不純物領域２６ｃ
が配置され、また各トランジスタ列において、出力ノー
ドに接続される不純物領域に隣接して、フィールドトラ
ンジスタを形成するための電源ノードに接続される不純
物領域２６ａおよび２６ｃがそれぞれ配置される。トラ
ンジスタＴ１〜Ｔ４およびＴ１３〜Ｔ１６のそれぞれの
外側に、フィールドトランジスタを形成するための電源
ノードに接続される不純物領域２６ｂが行方向に延在し
て配置される。

【００６０】この図１０に示すように、列方向に隣接す
るトランジスタ列では、１つの不純物領域分シフトして
トランジスタが配置される。トランジスタＴ１−Ｔ１６
の各々は、両側に出力ノードに接続される不純物領域を
有し中央の不純物領域が電源ノードに接続される。各ト
ランジスタ列においては隣接トランジスタの間にフィー
ルドトランジスタ形成のための不純物領域が配置され
る。したがって隣接トランジスタ列間において、各トラ
ンジスタの出力ノードに接続される不純物領域は対応の
トランジスタの電源ノードに接続される不純物領域また
はフィールドトランジスタ形成のための不純物領域と対
向して配置され、寄生フィールドトランジスタを形成す
る。したがってトランジスタ列の間に、フィールドトラ
ンジスタを形成するための余分の不純物領域を配置する
必要がなく、レイアウト面積が大幅に低減される。

【００６１】以上のように、この発明の実施の形態３に
従えば、両側の不純物領域が出力ノードに接続される第
１のトランジスタを複数列配置し、各列において、１つ
の不純物領域分ずらせてトランジスタを配置するように
構成しているため、トランジスタ列間において余分のフ
ィールドトランジスタを形成するための専用の不純物領
域を設ける必要がなく、レイアウト面積が大幅に低減さ
れる。

【００６２】［実施の形態４］図１１は、この発明の実
施の形態４に従う半導体装置の電気的等価回路を示す図
である。図１１においては、半導体装置（出力回路最終
段）は、出力ノードＮＤと接地ノードの間に互いに並列
に接続されかつそれぞれのゲートに制御信号φＡ〜φＤ
を受けるｎチャネルＭＯＳトランジスタＴＲ２ａ〜ＴＲ
２ｄを含む。これらのトランジスタＴＲ２ａ〜ＴＲ２ｄ
としては、図２（Ａ）および（Ｂ）に示す第２のトラン
ジスタが用いられる。

【００６３】図１２は、この図１１に示す回路の平面レ
イアウトを示す図である。図１２において、トランジス
タＴＲ２ａ〜ＴＲ２ｄが２行２列に配列される。トラン
ジスタＴＲ２ａおよびＴＲ２ｂが行方向に沿って整列し
て配置され、トランジスタＴＲ２ｃおよびＴＲ２ｄが行
方向に沿って整列して配置される。トランジスタＴＲ２
ａおよびＴＲ２ｂを含むトランジスタ列と、トランジス
タＴＲ２ｃおよびＴＲ２ｄを含むトランジスタ列は、そ
の配置位置が、互いに１つの不純物領域分ずらされてい
る（不純物領域２ｄ，２ｅ，２ｆのサイズは同じ）。し
たがって、トランジスタＴＲ２ａの出力ノードに接続さ
れる不純物領域２ｅおよび電源ノードに接続される不純
物領域２ｆは、トランジスタＴＲ２ｃの電源ノードに接
続される不純物領域２ｄおよび出力ノードに接続される
不純物領域２ｅにそれぞれフィールド絶縁膜を介して対
向して配置される。

【００６４】同様、トランジスタＴＲ２ｂの不純物領域
２ｅおよび２ｆは、トランジスタＴＲ２ｄの不純物領域
２ｄおよび２ｅにそれぞれ図示しないフィールド絶縁膜
を介して対向して配置される。第２のトランジスタを２
行２列に配置した場合、トランジスタ列内部において、
特にフィールドトランジスタを形成するための不純物領
域が設けられない。また、トランジスタＴＲ２ａおよび
ＴＲ２ｂとトランジスタＴＲ２ｃおよびＴＲ２ｄは、電
源ノードに接続される不純物領域が出力ノードに接続さ
れる不純物領域とフィールド絶縁膜を介して対向するよ
うに配置されるため、このトランジスタ列の間にフィー
ルド絶縁膜が寄生的に形成され、フィールドトランジス
タ形成のための余分の不純物領域を形成する必要はな
い。したがって、この図１２に示す配置においては、レ
イアウト占有面積を大幅に低減することができる。

【００６５】なお、このトランジスタＴＲ２ａおよびＴ
Ｒ２ｂの外側に、フィールドトランジスタを形成するた
めの不純物領域１６ｊが形成され、またトランジスタＴ
Ｒ２ｃおよびＴＲ２ｄの外側に、フィールドトランジス
タ形成のための不純物領域１６ｋが配置される。このト
ランジスタＴＲ２ａ〜ＴＲ２ｄの平面レイアウトにおい
てゲート電極層がそれぞれ別々の制御信号φＡ〜φＤを
受けるように接続されている。しかしながら、この出力
ノードＮＤの充放電の制御態様に応じて、これらのゲー
ト電極は、適当にその制御信号に対する接続が定められ
ればよい。

【００６６】また、図１２においては、２行２列に配列
された第２のトランジスタを示している。しかしなが
ら、図１０に示す第３の実施の形態と同様にして、複数
行複数列に第２のトランジスタを、列方向において、１
つの不純物領域分ずらして配置するという条件を満たす
ように繰返し配置しても、同様の効果を得ることができ
る。特に、トランジスタの数が増加するほど、追加のフ
ィールドトランジスタ形成のための不純物領域が不要と
なり、レイアウト面積低減の効果が大きくなる。

【００６７】以上のように、この発明の実施の形態４に
従えば、両側の不純物領域が電源ノードに接続される第
２のトランジスタを行および列方向に配列し、列方向に
おいては、電源ノードに接続される不純物領域が出力ノ
ードに接続される不純物領域と対向するように、１つの
不純物領域分ずらして配置しているため、トランジスタ
列間においてフィールドトランジスタを形成するための
不純物領域が不要となり、レイアウト面積を大幅に低減
することができる。

【００６８】［実施の形態５］図１３は、この発明の実
施の形態５に従う半導体装置（出力回路最終段）の電気
的等価回路を示す図である。図１３において、複数のト
ランジスタＴＲ１１〜ＴＲ１ｍおよびＴＲ２１〜ＴＲ２
ｍが出力ノードＮＤと電源ノード（接地ノード）との間
に互いに並列に接続されかつそれぞれのゲートに、制御
信号φ１〜φ２ｍが与えられる。トランジスタＴＲ１１
〜ＴＲ１ｍは、図１（Ａ）および（Ｂ）に示す第１のト
ランジスタで構成され、トランジスタＴＲ２１〜ＴＲ２
ｍは、図２（Ａ）および（Ｂ）に示す第２のトランジス
タで構成する。制御信号φ１〜φ２ｍは、互いにタイミ
ングをずらして活性／非活性化される。

【００６９】図１４は、この発明の実施の形態５に従う
半導体装置の平面レイアウトを示す図である。図１４に
おいて、両側の不純物領域２ａおよび２ｃが出力ノード
に接続される第１のトランジスタＴＲ１と両側の不純物
領域が電源ノードに接続される第２のトランジスタＴＲ
２が図の水平方向（行方向）に沿って一列に整列して交
互に配列される。各トランジスタ列において、同じ順序
で第１のトランジスタおよび第２のトランジスタが交互
に配列される。しかしながら、これらのトランジスタ列
は、その不純物領域１つ分ずれてトランジスタが配列さ
れる。したがって、トランジスタＴＲ１１、ＴＲ２１、
ＴＲ１３、…、ＴＲ２ｍ−１を有するトランジスタ列Ｌ
１と、トランジスタＴＲ１２、ＴＲ２２、ＴＲ１４、…
ＴＲ２ｍを有するトランジスタ列Ｌ２とにおいて、電源
ノードに接続される不純物領域と出力ノートに接続され
る不純物領域とが図示しないフィールド絶縁膜を介して
対向して配置される。

【００７０】たとえば、トランジスタＴＲ１１の電源ノ
ードに接続される不純物領域２ｂおよび出力ノードに接
続される不純物領域２ｃは、隣接列Ｌ２のトランジスタ
ＴＲ１２の出力ノードに接続される不純物領域２ａおよ
び電源ノードに接続される不純物領域２ｂにそれぞれ図
示しないフィールド絶縁膜を介して対向して配置され
る。したがってこの領域において、寄生フィールドトラ
ンジスタが形成される。このトランジスタＴＲ１１、Ｔ
Ｒ２１、ＴＲ１３、…、ＴＲ２ｍ−１のトランジスタ列
Ｌ１の外側に、電源ノードに接続される不純物領域２６
ｃが配設され、これらのトランジスタの出力ノードに接
続される不純物領域２ａ、２ｃおよび２ｅとの間でフィ
ールドトランジスタを形成する。また、トランジスタＴ
Ｒ１２、ＴＲ２２、ＴＲ１４、…、ＴＲ２ｍを有するト
ランジスタ列Ｌ２の外側に、行方向に沿って延在する、
電源ノードに接続される不純物領域２６ｄが配置され
る。これらのトランジスタＴＲ１２、ＴＲ２２、ＴＲ１
４、ＴＲ２ｍの出力ノードに接続される不純物領域２
ａ、２ｃおよび２ｅと不純物領域２６ｄの間でフィール
ドトランジスタが形成される。トランジスタ列Ｌ１およ
びＬ２各々において、出力ノードに接続される不純物領
域２ａに隣接して、フィールドトランジスタを形成する
ための電源ノードに接続される不純物領域２６ａおよび
２６ｂが配置される。

【００７１】この図１４に示すように、トランジスタ列
Ｌ１およびＬ２それぞれにおいて、第１のトランジスタ
および第２のトランジスタが交互に配列されている。し
たがって、このトランジスタ列内部において、フィール
ドトランジスタを形成するための不純物領域が不要とな
る。また、隣接トランジスタ列においては、そのトラン
ジスタの配置領域が、１つの不純物領域分ずらされてい
る。したがって、トランジスタ列間においては、電源ノ
ードに接続される不純物領域と出力ノードに接続される
不純物領域とが図示しないフィールド絶縁膜を介して対
向して配置され、このトランジスタ列の間に、フィール
ドトランジスタを形成するための不純物領域が不要とな
り、レイアウト面積を大幅に低減することができる。複
数列のトランジスタを配置する場合には、さらにこの図
１４に示す２列のトランジスタ列をその垂直方向（列方
向）に繰返し配設すればよい。

【００７２】なお、図１４に示す構成において、トラン
ジスタＴＲ１１、ＴＲ２１〜ＴＲ２ｍ−１、ＴＲ２ｍの
ゲート電極層にそれぞれ制御信号φ１〜φ２ｍが与えら
れている。しかしながら、これらの制御信号は、同じ制
御信号であってもよく、またその接続態様としては、出
力ノードの充放電の制御に応じてトランジスタの電流供
給力の大きさで定められるように適当に各トランジスタ
のゲート電極層に制御信号が分散されて接続されてもよ
い。

【００７３】［実施の形態６］図１５は、この発明の実
施の形態６に従う半導体装置（出力回路最終段）の電気
的等価回路を示す図である。図１５において、この出力
回路最終段は、出力ノードＮＤと電源ノード（接地ノー
ド）との間に互いに並列に接続されかつそれぞれのゲー
トに制御信号φ１〜φｍを受けるトランジスタＴＲ１１
〜ＴＲ１ｍを含む。これらのｎチャネルＭＯＳトランジ
スタＴＲ１１〜ＴＲ１ｍとして、図１（Ａ）および
（Ｂ）に示す第１のトランジスタＴＲ１が用いられる。

【００７４】図１６は、この発明の実施の形態６に従う
半導体装置の平面レイアウトを概略的に示す図である。
図１６において、トランジスタＴＲ１１、ＴＲ１３、Ｔ
Ｒ１５、…、ＴＲ１ｍ−１が整列して配置され、またト
ランジスタＴＲ１２、ＴＲ１４、ＴＲ１６、ＴＲ１８、
…、ＴＲ１ｍが１列に整列して配置される。電源ノード
に接続される不純物領域と出力ノードに接続される不純
物領域がフィールド絶縁膜を介して対向して配置される
ように、トランジスタ列Ｌ１およびＬ２のトランジスタ
はずらせて配置される。

【００７５】トランジスタ列Ｌ１において、出力ノード
に接続される不純物領域２ｘの外側に、フィールドトラ
ンジスタ形成のための電源ノードに接続される不純物領
域３６ａおよび３６ｅが配設され、トランジスタ列Ｌ２
において、その外側に、出力ノードに接続される不純物
領域２ｘに隣接して、フィールドトランジスタ形成のた
めの不純物領域３６ｂおよび３６ｆが配置される。トラ
ンジスタ列Ｌ１に平行に、その外側に、電源ノードに接
続される不純物領域３６ｃが配設され、またトランジス
タ列Ｌ２の外側に、図示しないフィールド絶縁膜を介し
て、電源ノードに接続される不純物領域３６ｄが配設さ
れる。

【００７６】トランジスタ列Ｌ１およびＬ２において
は、トランジスタがずらせて配置される。したがって、
電源ノードに接続される不純物領域２ｂと、出力ノード
に接続される不純物領域２ｘとが、互いに対向して配置
される。したがって、トランジスタ列Ｌ１およびＬ２の
間には、寄生的にフィールドトランジスタが形成され、
したがって、フィールドトランジスタを形成するための
不純物領域が不要となり、レイアウト面積が低減され
る。

【００７７】さらに、この発明の実施の形態６において
は、トランジスタ列Ｌ１およびＬ２それぞれにおいて、
隣接するトランジスタは、出力ノードに接続される不純
物領域２ｘを共有する。１つの不純物領域が２つのトラ
ンジスタで利用されるため、コンタクト孔も２つのトラ
ンジスタに対して１箇所設けるだけでよく、整列方向
（行方向）に沿ってのレイアウト面積が大幅に低減され
る。また、出力ノードに接続される不純物領域２ｘが共
有されるため、全体としての出力ノードに接続される不
純物領域の占有面積も低減することができる。不純物領
域２ｘが共有されても、トランジスタの電流駆動力は、
チャネルの幅と長さの比により与えられるため、各トラ
ンジスタは、それぞれ所望の電流駆動力を持つことがで
きる。

【００７８】以上のように、この発明の実施の形態６に
従えば、出力ノードに接続される不純物領域を有する第
１のトランジスタを整列して配置しかつその整列方向と
直交する方向の隣接トランジスタ列間で、その配置位置
をずらせて配置して、電源ノードに接続される不純物領
域と出力ノードに接続される不純物領域とがフィールド
絶縁膜を介して対向して配置されるように構成している
ため、フィールドトランジスタ形成のための不純物領域
が不要となり、レイアウト面積が大幅に低減される。さ
らに、出力ノードに接続される不純物領域を隣接トラン
ジスタで共有しているため、この不純物領域の回路内の
占有面積を大幅に低減することができる。

【００７９】［実施の形態７］図１７は、この発明の実
施の形態７に従う半導体装置の電気的等価回路を示す図
である。図１７において、この発明の実施の形態７に従
う半導体装置は、出力ノードＮＤと電源ノード（接地ノ
ード）との間に互いに並列に接続されかつそれぞれのゲ
ートに制御信号φ１〜φｍを受けるｎチャネルＭＯＳト
ランジスタＴＲ２１〜ＴＲ２ｍを含む。これらのトラン
ジスタＴＲ２１〜ＴＲ２ｍ各々として、図２（Ａ）およ
び（Ｂ）に示す、両側不純物領域が電源ノードに接続さ
れる第２のトランジスタが用いられる。

【００８０】図１８は、この発明の実施の形態７に従う
半導体装置の平面レイアウトを示す図である。この図１
８において、トランジスタＴＲ２１〜ＴＲ２ｍは、２列
に配列され、トランジスタ列Ｌ３およびＬ４を形成す
る。トランジスタ列Ｌ３およびＬ４に含まれるトランジ
スタは、電源ノードに接続される不純物領域と出力ノー
ドに接続される不純物領域とが図示しないフィールド絶
縁膜を介して対向するように、その位置がずらされてい
る。

【００８１】さらに、このトランジスタ列Ｌ３およびＬ
４それぞれにおいて、隣接トランジスタは、不純物領域
２ｙを共有する。この不純物領域２ｙは、電源ノードに
接続される。出力ノードＮＤに接続される不純物領域２
ｚは各トランジスタに対して個々に設けられる。この図
１８に示す構成においても、各不純物領域２ｚに対しフ
ィールドトランジスタを形成するために、トランジスタ
列Ｌ３の外側に図示しないフィールド絶縁膜を介して、
整列方向（行方向）に沿って、電源ノードに接続される
不純物領域３６ｇが配置され、またトランジスタ列Ｌ４
の外部に、図示しないフィールド絶縁膜を介して不純物
領域２ｚとフィールドトランジスタを形成するように、
整列方向に沿って電源ノードに接続される不純物領域３
６ｈが配置される。

【００８２】この図１８に示す構成においても、トラン
ジスタ列Ｌ３およびＬ４の間に、フィールド絶縁膜を形
成するための不純物領域は不要である。電源ノードに接
続される不純物領域２ｙと、出力ノードに接続される不
純物領域２ｚとがフィールド絶縁膜を介して対向して配
置されるため、寄生的フィールドトランジスタが形成さ
れる。また、トランジスタ列Ｌ３およびＬ４それぞれに
おいて、隣接トランジスタが不純物領域を共有している
ため、２つのトランジスタに対し１つの不純物領域を設
けるだけでよく、各トランジスタ列の整列方向に沿って
の大きさを低減することができる。

【００８３】図１９は、１つのトランジスタ列において
隣接して配置されるトランジスタの断面構造を概略的に
示す図である。図１９において、ｐ型半導体基板領域Ｐ
ＳＵＢ上に、互いに間をおいて不純物領域２ｚａ、２ｙ
ａ、２ｚｂ、および２ｙｂが配置される。不純物領域２
ｚａおよび２ｙａの間のチャネル領域上に図示しないゲ
ート絶縁膜を介してゲート電極層Ｇａが配設され、不純
物領域２ｙａおよび２ｚｂの間の、チャネル領域上に、
ゲート絶縁膜を介してゲート電極層Ｇｂが配置され、不
純物領域２ｚｂおよび２ｙｂの間のチャネル領域上に図
示しないゲート絶縁膜を介してゲート電極層Ｇｃが配置
される。

【００８４】不純物領域２ｚａおよび２ｚｂは出力ノー
ドＮＤに接続され、不純物領域２ｙａおよび２ｙｂは、
電源ノード（ＧＮＤ）に接続される。ゲート電極層Ｇ
ａ、ＧｂおよびＧｃは、それぞれ制御信号φａ、φｂ、
およびφｂを受ける。この図１９に示す構成から明らか
なように、４つの不純物領域により、２個のトランジス
タＴＲａおよびＴＲｂを形成することができる。不純物
領域２ｙａおよび２ｙｂはそれぞれ２つのトランジスタ
により共有される。トランジスタの電流駆動力は、ゲー
ト電極層Ｇａ、Ｇｂ、Ｇｃの下に形成されるチャネルの
幅および長さの比により決定される。したがって、ゲー
トのチャネル幅が十分あれば、各不純物領域が共有され
ても、電流駆動力は、非共有構成と同様であり、何ら動
作性能を低下させることなく占有面積を低減することが
できる。

【００８５】以上のように、この発明の実施の形態７に
従えば、両側不純物領域が電源ノードに接続されるトラ
ンジスタを整列して複数列に配列し各列ごとにそのトラ
ンジスタの位置をずらしているため、トランジスタ列間
において、電源ノードに接続される不純物領域と出力ノ
ードに接続される不純物領域とが対向して配置されるこ
とになり、寄生的にフィールドトランジスタが形成さ
れ、フィールドトランジスタ形成のための不純物領域が
不要となり、レイアウト面積が低減される。さらに、各
トランジスタ列において、隣接トランジスタが隣接する
不純物領域を共有するように構成したため、不純物領域
の占有面積が低減され、応じて整列方向におけるサイズ
を大幅に低減することができる。

【００８６】なお、図１８に示す構成において、トラン
ジスタが２列に整列して配置されている。しかしなが
ら、さらに多くのトランジスタ列が用いられてもよい。
トランジスタ列の数が増加するほど、レイアウト面積低
減の効果が大きくなる。

【００８７】なお、この図１８に示す構成においても、
トランジスタのゲート電極層は、それぞれ別々の制御信
号が与えられている。しかしながら、制御信号は、先の
実施の形態において説明しているように、出力ノードＮ
Ｄの駆動速度に応じて、適当にいずれのゲート電極層に
制御信号が与えられるかが定められればよく、すべての
ゲートに同じ制御信号が与えられてもよい。

【００８８】［他の適用例］上述の説明において、出力
ノードＮＤを放電するための放電ＭＯＳトランジスタに
対するフィールドトランジスタを設けている。しかしな
がら、出力ノードＮＤを充電するためのＭＯＳトランジ
スタ（ｐチャネルＭＯＳトランジスタであってもよく、
またｎチャネルＭＯＳトランジスタであってもよい）に
対しても、同様にフィールドトランジスタが設けられる
場合、同様のレイアウトを用いることにより、同様の効
果を得ることができる。

【００８９】

【発明の効果】以上のように、この発明に従えば、両側
不純物領域が出力ノードに接続される第１のトランジス
タと、両側不純物領域が電源ノードに接続される第２の
トランジスタとを用いているため、トランジスタ配列時
において、寄生的にフィールドトランジスタを形成する
ことが可能となり、レイアウト面積を大幅に低減するこ
とができる。

【００９０】請求項１に係る発明に従えば、両側不純物
領域が出力ノードに接続される第１のトランジスタと両
側不純物領域が基準電圧源に接続される第２のトランジ
スタとを整列して配置しているため、これらのトランジ
スタ間において寄生的にフィールドトランジスタが形成
され、フィールドトランジスタ形成のための不純物領域
が不要となり、レイアウト面積を低減することができ
る。

【００９１】請求項２に係る発明に従えば、この第１お
よび第２のトランジスタを整列方向に沿って所定数配置
しているため、各トランジスタ間の間に、寄生的にフィ
ールドトランジスタが形成されてフィールドトランジス
タ形成のための不純物領域が不要となり、大幅にレイア
ウト面積を低減することができる。

【００９２】請求項３に係る発明に従えば、第１および
第２のトランジスタ列それぞれにおいて第１および第２
のトランジスタを交互に配列するとともに、これらのト
ランジスタ列間において、基準電圧源に接続される不純
物ノードと所定ノードに接続される不純物領域とを互い
に対向するように配置しているため、これらのトランジ
スタ列間において寄生的にフィールドトランジスタが形
成され、トランジスタ列間にフィールドトランジスタ形
成のための不純物領域が不要となり、レイアウト面積を
大幅に低減することができる。

【００９３】請求項４に係る発明に従えば、第１および
第２のトランジスタ列それぞれにおいて、隣接して配置
されるトランジスタ列の不純物領域を共有するように構
成しかつトランジスタ列間おいて異なるノードに接続さ
れる不純物領域が対向して配置されるように構成してい
るため、不純物領域占有面積を低減することができると
ともに、フィールドトランジスタ形成のための専用の不
純物領域は不要となり、レイアウト面積を大幅に低減す
ることができる。

【００９４】請求項５に係る発明に従えば、両側不純物
領域が所定ノードに接続されるトランジスタを含むトラ
ンジスタ間にフィールドトランジスタ形成のための不純
物領域を配置しかつこのトランジスタ列と隣接する第２
のトランジスタ列においては、両側不純物領域が所定ノ
ードに接続されるトランジスタを整列して配置し、別の
トランジスタ列においても、隣接トランジスタ間にフィ
ールドトランジスタ形成のための不純物領域を配置して
いるため、トランジスタ列間においてフィールドトラン
ジスタ形成のための不純物領域が不要となり、レイアウ
ト面積が大幅に低減することができる。

【００９５】請求項６に係る発明に従えば、これらのト
ランジスタ列においてはトランジスタがフィールド絶縁
膜により分離されているため、確実にフィールドトラン
ジスタを形成することができる。

【図面の簡単な説明】

【図１】 （Ａ）は第１のトランジスタの断面構造を示
し、（Ｂ）は第１のトランジスタの平面レイアウトを示
す図である。

【図２】 （Ａ）は、第２のトランジスタの断面構造を
概略的に示し、（Ｂ）は、その平面レイアウトを概略的
に示す図である。

【図３】 この発明の実施の形態１に従う半導体装置の
電気的等価回路を示す図である。

【図４】 この発明の実施の形態１の半導体装置の平面
レイアウトを概略的に示す図である。

【図５】 この発明の実施の形態２に従う半導体装置の
電気的等価回路を示す図である。

【図６】 この発明の実施の形態２に従う半導体装置の
平面レイアウトを概略的に示す図である。

【図７】 この発明の実施の形態３に従う半導体装置の
電気的等価回路を示す図である。

【図８】 この発明の実施の形態３の半導体装置の平面
レイアウトを概略的に示す図である。

【図９】 この発明の実施の形態３の変更例の電気的等
価回路を示す図である。

【図１０】 この発明の実施の形態３の変更例の平面レ
イアウトを概略的に示す図である。

【図１１】 この発明の実施の形態４の半導体装置の電
気的等価回路を示す図である。

【図１２】 この発明の実施の形態４の半導体装置の平
面レイアウトを概略的に示す図である。

【図１３】 この発明の実施の形態５の半導体装置の電
気的等価回路を示す図である。

【図１４】 この発明の実施の形態５の半導体装置の平
面レイアウトを概略的に示す図である。

【図１５】 この発明の実施の形態６の半導体装置の電
気的等価回路を概略的に示す図である。

【図１６】 この発明の実施の形態６の半導体装置の平
面レイアウトを概略的に示す図である。

【図１７】 この発明の実施の形態７の半導体装置の電
気的等価回路を概略的に示す図である。

【図１８】 この発明の実施の形態７の半導体装置の平
面レイアウトを概略的に示す図である。

【図１９】 図１８に示す半導体装置の隣接トランジス
タの断面構造を概略的に示す図である。

【図２０】 従来の出力回路の構成を概略的に示す図で
ある。

【図２１】 従来の出力回路最終段の構成の一例を示す
図である。

【図２２】 図２１に示す回路の動作を示す信号波形図
である。

【図２３】 従来の出力回路最終段の平面レイアウトを
概略的に示す図である。

【図２４】 フィールドトランジスタの断面構造を概略
的に示す図である。

【符号の説明】

ＴＲ１ 第１のトランジスタ、ＴＲ２ 第２のトランジ
スタ、２ａ〜２ｆ，２ｘ，２ｙ，２ｚ 不純物領域、３
ａ〜３ｄ ゲート電極層、６ａ〜６ｋ，１６ａ〜１６
ｈ，２６ａ〜２６ｃ，１６ｍ，１６ｎ，２６ｕ〜２６
ｘ，３６ａ〜３６ｆ，３６ｇ，３６ｈ 不純物領域、Ｌ
１〜Ｌ４ トランジスタ列。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 所定の電圧を与える基準電圧源に接続さ
   れかつ一方導通ノードとなる第１の不純物領域と、前記
   第１の不純物領域の第１の方向に関しての両側に隣接し
   て配置され、所定のノードに接続されかつ他方ノードと
   して機能する第２の不純物領域とを含む第１のトランジ
   スタ、および前記第１のトランジスタと前記第１の方向
   に沿って整列して配置され、前記所定のノードに接続さ
   れて一方導通ノードとなる第３の不純物領域と、前記第
   ３の不純物領域の前記第１の方向に関しての両側に隣接
   して配置されかつ前記基準電圧源に接続される、他方導
   通ノードとなる第４の不純物領域とを含む第２のトラン
   ジスタとを含む、半導体装置。
2. 【請求項２】 前記第１および第２のトランジスタは、
   前記第１の方向に沿って交互にそれぞれ所定数配置され
   る、請求項１記載の半導体装置。
3. 【請求項３】 前記第１および第２のトランジスタが前
   記第１の方向に沿ってそれぞれ所定数交互に配置されて
   第１のトランジスタ列を構成し、 前記第１のトランジスタ列と前記第１の方向と直交する
   第２の方向に沿って隣接して配置され、かつ前記第１お
   よび第２のトランジスタがそれぞれ交互に所定数配置さ
   れかつ前記第１のトランジスタ列の前記基準電圧源に接
   続する不純物領域に対しては前記所定ノードに接続する
   不純物領域が前記第２の方向に沿って対向してかつ整列
   するように配置されて第２のトランジスタ列を構成す
   る、請求項１記載の半導体装置。
4. 【請求項４】 第１の方向に整列して配置され、かつ各
   々が第１のノードに接続される一方導通ノードとなる第
   １の不純物領域と、第２のノードに接続されかつ前記第
   １の方向において前記第１の不純物領域の両側に隣接し
   て配置される他方導通ノードとなる第２の不純物領域と
   を含む複数の第１のトランジスタを含む第１のトランジ
   スタ列を備え、前記第１のトランジスタ列の前記第１の
   方向において隣接して配置される第１のトランジスタは
   前記第２の不純物領域を共有し、 前記第１のトランジスタ列と前記第１の方向と直交する
   第２の方向において隣接して配置されかつ前記第１の方
   向に沿って整列して配置される複数の第２のトランジス
   タを含む第２のトランジスタ列を備え、前記第２のトラ
   ンジスタ列の複数の第２のトランジスタの各々は、前記
   第１のノードに接続される一方導通ノードとなる第３の
   不純物領域と、前記第３の不純物領域の前記第１の方向
   において両側に隣接して配置されかつ前記第２のノード
   に接続される他方導通ノードとなる第４の不純物領域と
   を含み、前記第２のトランジスタ列の前記複数の第２の
   トランジスタは、前記第３の不純物領域が前記第１のト
   ランジスタ列の第１のトランジスタの前記第２の不純物
   領域と前記第２の方向において対向するように配置さ
   れ、かつさらに、前記第２のトランジスタ列における隣
   接する第２のトランジスタは前記第４の不純物領域を共
   有し、さらに、前記第１および第２のノードの一方が基
   準電圧源に接続される、半導体装置。
5. 【請求項５】 第１の方向に沿って整列して配置されか
   つ各々が基準電圧源に接続される一方導通ノードとなる
   第１の不純物領域と、第１のノードに接続されかつ前記
   第１の方向において前記第１の不純物領域の両側に隣接
   して配置されて他方導通ノードとなる第２の不純物領域
   とを含む複数の第１のトランジスタを備える第１のトラ
   ンジスタ列、 前記第１のトランジスタ列の隣接する第１のトランジス
   タの間に配置されかつ前記基準電圧源に接続される第３
   の不純物領域、および前記第１のトランジスタ列と前記
   第１の方向と直交する第２の方向において隣接して配置
   されかつ前記第１の方向に沿って整列して配置される複
   数の第２のトランジスタを含む第２のトランジスタ列を
   備え、前記第２のトランジスタの各々は、前記基準電圧
   源に接続される一方導通ノードとなる第４の不純物領域
   と、前記第４の不純物領域の前記第１の方向において両
   側に隣接して配置されかつ前記第１のノードに接続され
   て他方導通ノードとなる第５の不純物領域とを含み、前
   記第２のトランジスタ列の前記複数の第２のトランジス
   タは、前記第４の不純物領域が前記第１のトランジスタ
   列の前記複数の第１のトランジスタの前記第２の不純物
   領域および前記第３の不純物領域の一方と前記第２の方
   向において対向するように配置され、さらに前記第２の
   トランジスタ列の隣接する第２のトランジスタの間に配
   置されかつ前記第１のトランジスタ列の前記第２の不純
   物領域と対向するように配置されかつ前記基準電圧源に
   接続される第６の不純物領域とを備える、半導体装置。
6. 【請求項６】 前記第３の不純物領域および前記第６の
   不純物領域はフィールド絶縁膜で囲まれる、請求項５記
   載の半導体装置。