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JPH06177330A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH06177330A
JPH06177330A JP4322114A JP32211492A JPH06177330A JP H06177330 A JPH06177330 A JP H06177330A JP 4322114 A JP4322114 A JP 4322114A JP 32211492 A JP32211492 A JP 32211492A JP H06177330 A JPH06177330 A JP H06177330A
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JP
Japan
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power supply
static electricity
substrate
gnd
electrostatic
Prior art date
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Application number
JP4322114A
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English (en)
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JP2958202B2 (ja
Inventor
Toshio Mitsumoto
敏雄 三本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP4322114A priority Critical patent/JP2958202B2/ja
Priority to US08/157,483 priority patent/US5442217A/en
Publication of JPH06177330A publication Critical patent/JPH06177330A/ja
Application granted granted Critical
Publication of JP2958202B2 publication Critical patent/JP2958202B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【構成】 静電気保護素子６〜８を接地電源ＧＮＤと基
板電源ＶBBとの間、並びに、各電源ＶCC及び入力端子２
と接地電源ＧＮＤ又は基板電源ＶBBとの間に挿入する。 【効果】 接地電源ＧＮＤとは別に基板電源ＶBBを供給
する集積回路においても、静電気によって寄生ダイオー
ド等に逆方向の高電圧が印加されて接合面が破壊される
ようなことがなくなるので、静電気破壊強度を大幅に向
上させることができるようになる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、接地電源の電位とは異なる基板電位を有するモノリ
シック半導体集積回路の静電気保護回路に関する。
【０００２】
【従来の技術】基板電位を接地電源の電位に設定した一
般的なモノリシック半導体集積回路の静電気保護回路を
図１９及び図２０に示す。この静電気保護回路は、EOS/
ESD SYMPOSIUM,1981におけるTerry V. Hulettの"ON CHI
P PROTECTION OF HIGH DENSITYNMOS DEVICES"の中でも
示されているものであり、現在に至るまでＭＯＳ半導体
装置の代表的な静電気保護手法として広く採用されてい
る。
【０００３】この静電気保護回路は、図１９に示すよう
に、入力端子１１と内部回路１２との間に抵抗１３を挿
入すると共に、この抵抗１３と内部回路１２と間のＡ点
をＭＯＳトランジスタ１４を介して接地電源ＧＮＤに接
続したものである。抵抗１３は、静電気電流を制限する
ために挿入されている。ＭＯＳトランジスタ１４は、静
電気電流を接地電源に逃がすためのＮチャンネルのＭＯ
ＳＦＥＴであり、ドレインがＡ点に接続されると共に、
ソースとゲートが接地電源ＧＮＤに接続され、通常はＯ
ＦＦ状態となる。
【０００４】上記入力端子１１に高電圧の静電気が加わ
ると、この高電圧が抵抗１３を介してＡ点に至り、ＭＯ
Ｓトランジスタ１４に印加される。ところが、ＭＯＳト
ランジスタ１４は、このように極めて高い電圧が印加さ
れるとバイポーラトランジスタとして機能するようにな
り、パンチスルー[punch-through]現象によって低抵抗
で導通するようになる。従って、静電気電流が抵抗１３
及びＭＯＳトランジスタ１４を介して接地電源ＧＮＤに
流出することになり、これによってＡ点に高い電圧が滞
留するのを防止し、内部回路１２が静電気によって破壊
されるのを防止することができる。
【０００５】静電気保護回路をＰ型半導体基板上に構成
した場合の例を示す図２０に基づいて、上記静電気保護
動作をさらに詳細に説明する。Ｐ型半導体基板１５は、
Ｐ型拡散層１６及びメタル導体１７を介して接地電源Ｇ
ＮＤに接続されている。抵抗１３は、Ｎ型拡散層１８に
よって構成され、一端がメタル導体１９を介して入力端
子１１に接続されると共に、他端がメタル導体２０に接
続されている。このメタル導体２０は、抵抗１３と内部
回路１２との間のＡ点を構成する。ＭＯＳトランジスタ
１４は、Ｐ型半導体基板１５上に形成されたＮ型拡散層
２１、２２とこれらの間の上方に配置されたゲート電極
２３とによって構成され、一方のＮ型拡散層２１がＡ点
を構成するメタル導体２０に接続されると共に、他方の
Ｎ型拡散層２２がメタル導体１７を介して接地電源ＧＮ
Ｄに接続されている。また、このＭＯＳトランジスタ１
４のゲート電極２３も接地電源ＧＮＤに接続されてい
る。
【０００６】上記入力端子１１から抵抗１３を介して静
電気による高電圧が印加されると、ＭＯＳトランジスタ
１４は、図示のＮＰＮトランジスタ２４として機能する
ようになり、Ｎ型拡散層２１、２２によるコレクタ−エ
ミッタ間がパンチスルー現象により低抵抗の導通状態と
なる。従って、静電気電流は、入力端子１１からメタル
導体１９、抵抗１３のＮ型拡散層１８、メタル導体２
０、Ｎ型拡散層２１、２２及びメタル導体１７を通って
接地電源ＧＮＤに流出させることができるようになる。
【０００７】なお、上記パンチスルー現象は、印加電圧
がＭＯＳトランジスタ１４のブレークダウン電圧を超え
た時点でトリガされる。そして、このブレークダウン電
圧は、一般にはＰ型半導体基板１５と抵抗１３のＮ型拡
散層１８との間のＰＮ接合によって生じる寄生ダイオー
ド２５の逆方向ブレークダウン電圧よりも小さい値であ
るため、この寄生ダイオード２５がブレークダウンを起
こす前にＭＯＳトランジスタ１４がパンチスルー現象に
よって静電気電流を逃がすことができる。ところが、過
度の静電気電圧が印加された場合には、抵抗１３の電圧
降下も大きくなるので、Ｎ型拡散層１８におけるメタル
導体１９との接続部分の電圧がこの寄生ダイオード２５
の逆方向ブレークダウン電圧を超えてしまう場合があ
る。すると、静電気電流がこの寄生ダイオード２５を逆
方向に流れてＰ型半導体基板１５に至り、ここから接地
電源ＧＮＤに抜けることになるため、静電気電流の電力
損失の大部分がこの寄生ダイオード２５に集中し、Ｎ型
拡散層１８の接合面を破壊することになる。そこで、こ
のような破壊を防止するために、上記"ON CHIP PROTECT
ION OF HIGH DENSITY NMOS DEVICES"では、抵抗１３を
ポリシリコンによって構成する提案がなされている。ま
た、特開平２−５４７８号公報には、Ｎ型拡散層１８に
おけるメタル導体１９との接続部分の下方に同じ導電型
でより濃度の薄い拡散層を深く設けることにより、寄生
ダイオード２５の逆方向ブレークダウン電圧を向上させ
るようにした提案が開示されている。
【０００８】また、上記ＮＰＮトランジスタ２４の電流
容量が十分に大きければ、静電気電流を制限するための
抵抗１３は省略することができる。
【０００９】さらに、ＭＯＳトランジスタ１４は、ＮＰ
Ｎトランジスタ２４としてのパンチスルー現象を用いる
ものであるため、ゲート電極２３が特に重要な働きを行
わない。従って、このＭＯＳトランジスタ１４は、図２
１及び図２２に示すように、Ｐ型半導体基板１５上のＮ
型拡散層２１、２２の間にＳｉＯ2による素子分離層２
７を形成した単純な構造のＮＰＮトランジスタ２６に置
き換えることも可能となる。このようなＮＰＮトランジ
スタ２６の利用は米国特許４６９２７８１号公報に示さ
れ、同様な手法又は概念は特開昭５９−５１５５８号公
報や特開昭６０−２３５４５１号公報、特開昭６０−２
３５４５２号公報及び特開平２−３９５７号公報にも開
示されている。
【００１０】ところで、ＤＲＡＭ[Dynamic Random Acce
ss Memory]等のように、基板を接地電源とは異なる電位
に設定している集積回路の従来の静電気保護回路を図２
３及び図２４に示す。
【００１１】この集積回路では、接地電源ＧＮＤとこれ
より正の電位を有する電源ＶCCに加えて、接地電源ＧＮ
Ｄよりも負の電位を有する基板電源ＶBBが供給されてい
る。このような集積回路の静電気保護回路も、図２３に
示すように、基本的には基板を接地電源ＧＮＤの電位に
設定した上記図１９の場合と同じであり、抵抗１３と内
部回路１２との間のＡ点をＭＯＳトランジスタ１４を介
して接地電源ＧＮＤに接続したものである。ただし、図
２４に示すように、Ｐ型半導体基板１５には接地電源Ｇ
ＮＤは接続されず、基板電源ＶBBが接続されるようにな
っている。
【００１２】上記入力端子１１に接地電源ＧＮＤに対し
て正の静電気が印加されたとすると（以下、これを「Ｇ
ＮＤ＋モード」という）、図２５に示すように、ＭＯＳ
トランジスタ１４がパンチスルー現象によって低抵抗の
導通状態となり、静電気電流が入力端子１１から抵抗１
３及びこのＭＯＳトランジスタ１４を通って接地電源Ｇ
ＮＤに流出し、前記の場合と同様に、内部回路１２が保
護されることになる。
【００１３】なお、このような静電気保護回路による半
導体装置の静電気強度の評価方法としては、ＭＩＬ規格
（MIL-STD 883C 3015）が世界的な業界標準として最も
一般的に用いられている。この規格は、１００ｐＦの容
量を適当な電圧に充電しておき、この電荷を１．５ｋΩ
の抵抗を介して半導体装置の端子に流入させて、半導体
装置が破壊に至る電圧を測定するものである。
【００１４】
【発明が解決しようとする課題】ところが、図２０に示
した集積回路では、抵抗１３の寄生ダイオード２５やそ
の他の寄生ダイオードのアノードが接地電源ＧＮＤに接
続されているのに対して、この図２３及び図２４に示す
集積回路では、Ｐ型半導体基板１５と各Ｎ型拡散層１
８、２１、２２及び２８との間に生じる寄生ダイオード
２５、２９〜３１のアノードが基板電源ＶBBに接続され
ることになる。即ち、寄生ダイオード２５はＰ型半導体
基板１５と抵抗１３のＮ型拡散層１８との間のＰＮ接合
によって生じ、寄生ダイオード２９はＰ型半導体基板１
５とＭＯＳトランジスタ１４のＮ型拡散層２１との間の
ＰＮ接合によって生じ、寄生ダイオード３０はＰ型半導
体基板１５とＭＯＳトランジスタ１４のＮ型拡散層２２
との間のＰＮ接合によって生じ、寄生ダイオード３１は
Ｐ型半導体基板１５とＮ型拡散層２８との間のＰＮ接合
によって生じることになり、これらの寄生ダイオード２
５、２９〜３１のアノードとなるＰ型半導体基板１５が
基板電源ＶBBに接続されている。
【００１５】このため、上記入力端子１１に接地電源Ｇ
ＮＤに対して負の静電気が印加されたとすると（以下、
これを「ＧＮＤ−モード」という）、図２６に示すよう
に、寄生ダイオード３０に逆方向ブレークダウン電圧以
上の電圧が印加されることになり、静電気電流がこの寄
生ダイオード３０及び寄生ダイオード２５並びに抵抗１
３を通って入力端子１１に流出する。即ち、この場合に
は、ＭＯＳトランジスタ１４が静電気電流の電流経路か
ら外れ保護素子として機能し得なくなり、しかも、寄生
ダイオード２５は順方向であるが、寄生ダイオード３０
には逆方向に大電流が流れることになる。従って、この
静電気電流による電力損失の大部分は、寄生ダイオード
３０の接合面に集中することになり、逆方向ブレークダ
ウン電圧をＢＶｊとし、静電気電流をＩｅとすると、こ
の電力損失はＩｅ×ＢＶｊとなって、これが接合面の温
度を局所的に上昇させる。そして、この温度がシリコン
の一般的な融点温度である１４１５℃を超えると、接合
面の破壊が発生することになる。
【００１６】また、この寄生ダイオード３０が接地電源
ＧＮＤと接続するＢ点は、図２７に示すように、アルミ
ニウムによるメタル導体１７とＮ型拡散層２２のコンタ
クトによって接続されている。従って、このコンタクト
抵抗が高い場合には発熱も多くなり、コンタクト部分で
の電力損失が静電気電流の二乗にコンタクト抵抗を乗じ
た大きさとなるため、静電気電流が大きくなるに従って
電力損失も急激に増大することになる。そして、この電
力損失による発熱でコンタクト部分の温度が５６０℃付
近まで上昇すると、メタル導体１７のアルミニウムがＮ
型拡散層２２に侵入し始めるＡｌペネトレーション現象
が発生し、その先端がＰ型半導体基板１５とのＰＮ接合
面に達すると、寄生ダイオード３０の接合破壊となる。
即ち、図示の矢印の方向に静電気電流が流れたとする
と、アルミニウムの侵入部３２はこの電流の方向に沿っ
てＮ型拡散層２２に侵入し、Ｐ型半導体基板１５に達す
ることにより接合面の破壊が発生する。
【００１７】この結果、基板を接地電源とは異なる電位
に設定している集積回路の従来の静電気保護回路は、Ｇ
ＮＤ−モードにおいて、比較的小さな静電気電流によっ
て寄生ダイオード３０の接合面破壊が発生するという問
題が発生していた。
【００１８】しかも、上記入力端子１１に電源ＶCCに対
して正の静電気が印加されたとすると（以下、これを
「ＶCC＋モード」という）、図２８に示すように、寄生
ダイオード２９、３０に逆方向ブレークダウン電圧以上
の電圧が印加されることになり、静電気電流がこの寄生
ダイオード２９又はＭＯＳトランジスタ１４を介した寄
生ダイオード３０と順方向の寄生ダイオード３１を通っ
て電源ＶCCに流出する。従って、このＶCC＋モードの場
合には、寄生ダイオード２９又は寄生ダイオード３０に
電力損失が集中して接合面の破壊が発生することにな
る。
【００１９】また、上記入力端子１１に電源ＶCCに対し
て負の静電気が印加されたとすると（以下、これを「Ｖ
CC−モード」という）、図２９に示すように、寄生ダイ
オード３０、３１に逆方向ブレークダウン電圧以上の電
圧が印加されることになり、静電気電流がこの寄生ダイ
オード３１又は内部回路１２の抵抗３３を介した寄生ダ
イオード３０と順方向の寄生ダイオード２５を通って入
力端子１１に流出する。従って、このＶCC−モードの場
合には、寄生ダイオード３０又は寄生ダイオード３１に
電力損失が集中して接合面の破壊が発生することにな
る。
【００２０】このため、従来の静電気保護回路は、ＧＮ
Ｄ−モードにのみならずＶCC＋モード及びＶCC−モード
においても、寄生ダイオードの接合面破壊が発生し易く
なるという問題が発生していた。そして、近年は、半導
体装置の高密度集積化に伴い、拡散層が浅くかつ拡散濃
度が高くなったために、寄生ダイオードの逆方向ブレー
クダウン電圧が低下傾向にあり、この問題がより顕著に
なって来ている。
【００２１】本発明は、上記事情に鑑み、基板電源を基
準として静電気保護素子を接続することにより、静電気
による破壊を確実に防止することができ集積回路の静電
気保護回路を提供することを目的としている。
【００２２】
【課題を解決するための手段】本発明の半導体装置は、
入出力の共通電位を供給する接地電源と、該接地電源の
電位に対して正又は負のいずれか一方の電位を供給する
１以上の電源とが、外部から供給され、基板電源が該接
地電源の該電位に対して該１以上の電源の該電位とは逆
極性の電位を基板に供給する半導体装置であって、所定
以上の逆方向電圧に対して降伏電流を通過させる静電気
保護素子が、該接地電源と該基板電源との間、並びに、
各電源及び入出力端子と該接地電源又は該基板電源との
間に挿入されており、そのことにより上記目的が達成さ
れる。
【００２３】前記基板電源は、外部から供給される他、
半導体装置内に備えられた基板バイアス電圧発生回路に
よって供給されてもよい。
【００２４】
【作用】接地電源と基板電源との間は直接静電気保護素
子を通じて接続され、また、各電源及び入出力端子と基
板電源との間は、直接静電気保護素子を通じ、又は、接
地電源を介して２個の静電気保護素子を通じて接続され
る。このような半導体装置においては、各電源、入出力
端子及び接地電源と基板電源との間にＰＮ接合による逆
方向の寄生ダイオードが形成される。
【００２５】従って、入出力端子と各電源又は接地電源
との間に過大な静電気が印加されると、入出力端子側が
高電位の場合には、まず入出力端子から直接静電気保護
素子を通して基板電源に至る静電気電流経路が形成さ
れ、又は、入出力端子から接地電源を介して２個の静電
気保護素子を通して基板電源に至る静電気電流経路が形
成される。そして、この基板電源に達した電流は、順方
向の寄生ダイオードを通して電源又は接地電源に流出す
ることができる。また、入出力端子側が低電位の場合に
は、まず電源又は接地電源から直接静電気保護素子を通
して基板電源に至る静電気電流経路が形成され、又は、
電源から接地電源を介して２個の静電気保護素子を通し
て基板電源に至る静電気電流経路が形成される。そし
て、この基板電源に達した電流は、順方向の寄生ダイオ
ードを通して入出力端子に流出することができる。
【００２６】この結果、本発明の半導体装置によれば、
各電源又は接地電源に対していずれの極性の静電気が印
加されても、１個又は２個の静電気保護素子と順方向の
寄生ダイオードを通して電流を流出させることができる
ので、この寄生ダイオード等に逆方向の高電圧が印加さ
れることにより、この接合面が破壊されるようなことが
なくなる。
【００２７】
【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。
【００２８】図１乃至図７は本発明の一実施例を示すも
のであって、図１は静電気保護回路のブロック図、図２
は静電気保護素子の構成例を示す等価回路図、図３は図
２の静電気保護素子の特性を示す図、図４はＧＮＤ＋モ
ードにおける静電気保護回路のブロック図、図５はＧＮ
Ｄ−モードにおける静電気保護回路のブロック図、図６
はＶCC＋モードにおける静電気保護回路のブロック図、
図７はＶCC−モードにおける静電気保護回路のブロック
図である。
【００２９】本実施例は、接地電源ＧＮＤとこれより正
の電位を有する電源ＶCCに加えて、接地電源ＧＮＤより
も負の電位を有する基板電源ＶBBが供給される半導体集
積回路の静電気保護回路について説明する。
【００３０】この集積回路は、図１に示すように、内部
回路１に上記電源ＶCC、接地電源ＧＮＤ及び基板電源Ｖ
BBが供給されると共に、この内部回路１に信号を入力す
るための入力端子２が設けられている。また、基板電源
ＶBBと接地電源ＧＮＤ、入力端子２及び電源ＶCCとの間
には、それぞれ基板電源ＶBB側をアノードとした寄生ダ
イオード３〜５が形成されている。なお、基板電源ＶBB
は、外部から供給する他、この集積回路内に基板バイア
ス電圧発生回路を設け、ここから供給するようにしても
よい。
【００３１】基板電源ＶBBと接地電源ＧＮＤとの間には
静電気保護素子６が接続され、この接地電源ＧＮＤと入
力端子２及び電源ＶCCとの間には、それぞれ静電気保護
素子７、８が接続されている。これらの静電気保護素子
６〜８は、図１９等に示したＭＯＳトランジスタ１４の
他、図２２で示したＮＰＮトランジスタ２６等のよう
に、所定以上の逆方向電圧に対して降伏電流を通過させ
るいずれの素子によっても構成することができる。
【００３２】本実施例では、上記静電気保護素子６〜８
を図２２で示したＮＰＮトランジスタ２６によって構成
する場合について説明する。このＮＰＮトランジスタ２
６は、図２に示す等価回路によって示される。また、こ
のＮＰＮトランジスタ２６は、図３に示すスナップバッ
ク特性を有し、コレクタ−エミッタ間の電圧がブレーク
ダウン電圧ＢＶｊに達すると、このコレクタ間電圧がク
ランプ電圧Ｖcまで低下し大きなブレーク電流を流すこ
とができるようになる。なお、クランプ電圧Ｖcはブレ
ークダウン電圧ＢＶｊよりも十分に低い電圧である。こ
こで、抵抗Ｒc及び抵抗Ｒeは、それぞれ図２２における
Ｎ型拡散層２１、２２の抵抗成分を表し、このスナップ
バック特性による大電流の制限抵抗の役割を果たすよう
になっている。ただし、これらの抵抗Ｒc及び抵抗Ｒe
は、大電流による発熱がシリコンの溶融温度を超えない
ような値に設定する必要がある。そして、１個のＮＰＮ
トランジスタ２６では電流容量が不足する場合には、複
数のＮＰＮトランジスタ２６を並列接続して形成すれば
よい。本実施例では、このＮＰＮトランジスタ２６の電
流容量が十分に大きいので、従来例に示した静電気電流
を制限するための抵抗１３は省略している。
【００３３】上記構成の静電気保護回路にＧＮＤ＋モー
ドの静電気が印加されると、図４に示すように、静電気
電流が入力端子２から静電気保護素子７を通って接地電
源ＧＮＤに流出する。従って、このＧＮＤ＋モードの場
合には、従来と同様に、電力損失が集中することがない
ため、内部回路１を確実に保護することができる。
【００３４】また、ＧＮＤ−モードの静電気が印加され
た場合には、図５に示すように、静電気電流が接地電源
ＧＮＤから静電気保護素子６を通って一旦基板電源ＶBB
に至り、ここから順方向の寄生ダイオード４を介して入
力端子２に流出する。従って、このＧＮＤ−モードの場
合にも、静電気保護素子６が寄生ダイオード３の両端の
電圧をブレークダウン電圧ＢＶｊよりも十分に低い電圧
にクランプするので、寄生ダイオード３が逆方向ブレー
クダウンを起こすようなことがなくなり、これによって
電力損失が集中することがなくなるため、内部回路１を
確実に保護することができる。
【００３５】さらに、ＶCC＋モードの場合には、図６に
示すように、静電気電流が入力端子２から静電気保護素
子７、６を通って一旦基板電源ＶBBに至り、ここから順
方向の寄生ダイオード５を介して電源ＶCCに流出する。
従って、このＶCC＋モードの場合にも、電力損失が集中
することがないため、内部回路１を確実に保護すること
ができる。ただし、このＶCC＋モードの場合には、静電
気電流の経路に２個の静電気保護素子７、６が直列に挿
入されるので、従来に比して静電気強度は格段に向上す
るものの、ＧＮＤ±モードに比べればブレークダウン電
圧がある程度高くなる傾向にあり、このため静電気耐性
が若干低下する可能性がある。
【００３６】また、ＶCC−モードの場合には、図７に示
すように、静電気電流が電源ＶCCから静電気保護素子
８、６を通って一旦基板電源ＶBBに至り、ここから順方
向の寄生ダイオード４を介して入力端子２に流出する。
従って、このＶCC−モードの場合にも、電力損失が集中
することがないため、内部回路１を確実に保護すること
ができる。ただし、この場合も、静電気電流の経路に２
個の静電気保護素子８、６が直列に挿入されるので、従
来に比して静電気強度は格段に向上するものの、ＧＮＤ
±モードに比べればブレークダウン電圧がある程度高く
なる傾向にあり、このため静電気耐性が若干低下する可
能性がある。
【００３７】図８乃至図１２は本発明の他の実施例を示
すものであって、図８は静電気保護回路のブロック図、
図９はＧＮＤ＋モードにおける静電気保護回路のブロッ
ク図、図１０はＧＮＤ−モードにおける静電気保護回路
のブロック図、図１１はＶCC＋モードにおける静電気保
護回路のブロック図、図１２はＶCC−モードにおける静
電気保護回路のブロック図である。なお、上記第１実施
例と同様の機能を有する構成部材には同じ番号を付記し
て説明を省略する。
【００３８】本実施例では、静電気保護素子６〜８が基
板電源ＶBBと接地電源ＧＮＤ、入力端子２及び電源ＶCC
との間にそれぞれ接続されている。従って、これらの静
電気保護素子６〜８は、各寄生ダイオード３〜５に対応
してこれと並列に設けられることになる。
【００３９】上記構成の静電気保護回路にＧＮＤ＋モー
ドの静電気が印加されると、図９に示すように、静電気
電流が入力端子２から静電気保護素子７を通って一旦基
板電源ＶBBに至り、順方向の寄生ダイオード４を介して
接地電源ＧＮＤに流出する。従って、このＧＮＤ＋モー
ドの場合には、静電気保護素子７が寄生ダイオード３の
両端の電圧をブレークダウン電圧ＢＶｊよりも十分に低
い電圧にクランプするので、寄生ダイオード３が逆方向
ブレークダウンを起こすようなことがなくなり、これに
よって電力損失が集中することがなくなるため、内部回
路１を確実に保護することができる。
【００４０】また、ＧＮＤ−モードの静電気が印加され
た場合には、図１０に示すように、静電気電流が接地電
源ＧＮＤから静電気保護素子６を通って一旦基板電源Ｖ
BBに至り、ここから順方向の寄生ダイオード４を介して
入力端子２に流出する。従って、このＧＮＤ−モードの
場合にも、電力損失が集中することがないため、内部回
路１を確実に保護することができる。
【００４１】さらに、ＶCC＋モードの場合には、図１１
に示すように、静電気電流が入力端子２から静電気保護
素子７を通って一旦基板電源ＶBBに至り、ここから順方
向の寄生ダイオード５を介して電源ＶCCに流出する。従
って、このＶCC＋モードの場合にも、電力損失が集中す
ることがないため、内部回路１を確実に保護することが
できる。また、上記図６に示した第１実施例の場合と異
なり、静電気電流の経路には１個の静電気保護素子７の
みが挿入されるので、ＧＮＤ±モードに比べて静電気耐
性が低下するというような欠点も解消される。
【００４２】また、ＶCC−モードの場合には、図１２に
示すように、静電気電流が電源ＶCCから静電気保護素子
８を通って一旦基板電源ＶBBに至り、ここから順方向の
寄生ダイオード４を介して入力端子２に流出する。従っ
て、このＶCC−モードの場合にも、電力損失が集中する
ことがないため、内部回路１を確実に保護することがで
きると共に、上記図７に示した第１実施例の場合と異な
り、静電気電流の経路に１個の静電気保護素子８のみが
挿入されるので、ＧＮＤ±モードに比べて静電気耐性が
低下するというような欠点も解消される。
【００４３】なお、上記第１実施例と第２実施例は、い
ずれも静電気保護素子６〜８を図２２で示したＮＰＮト
ランジスタ２６によって構成する場合について説明した
が、図１３〜図１５に示すように、図１９に示したＭＯ
Ｓトランジスタ１４によって構成することもできるのは
上述の通りである。図１３の静電気保護回路は、図１に
示した第１実施例の静電気保護素子６〜８をＭＯＳトラ
ンジスタ１４で構成したものであり、図１４の静電気保
護回路は、図８に示した第２実施例の静電気保護素子６
〜８をＭＯＳトランジスタ１４で構成したものであり、
図１５の静電気保護回路は、さらに異なる組み合わせで
接続した静電気保護素子６〜８をＭＯＳトランジスタ１
４で構成したものである。
【００４４】また、図１６に示す静電気保護回路は、図
１に示した第１実施例の電源ＶCCと入力端子２との間に
静電気保護素子９を追加して接続したものであり、図１
７に示す静電気保護回路は、図８に示した第２実施例の
電源ＶCCと入力端子２との間に静電気保護素子９を追加
して接続したものである。このように静電気保護素子９
を追加すると、ＶCC−モードの場合に、静電気電流をこ
の静電気保護素子９を通して直ちに入力端子２に流出さ
せることができるようになる。
【００４５】さらに、上記第１実施例と第２実施例は、
いずれも接地電源ＧＮＤに対応する電源ＶCCが１種類だ
けの場合を示したが、図１８に示すように、複数の電源
ＶCC 1〜ＶCCNが供給される場合についても同様に本発明
を実施することができる。この図１８の静電気保護回路
では、図８に示した第２実施例と同様に、静電気保護素
子６…を各寄生ダイオード３…に並列に接続した場合に
ついて示す。
【００４６】
【発明の効果】以上の説明から明らかなように、本発明
の静電気保護回路によれば、接地電源とは別に基板電源
を供給する集積回路においても、静電気によって寄生ダ
イオード等に逆方向の高電圧が印加されて接合面が破壊
されるようなことがなくなるので、静電気破壊強度を大
幅に向上させることができるようになる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すものであって、静電気
保護回路のブロック図である。
【図２】本発明の一実施例を示すものであって、静電気
保護素子の構成例を示す等価回路図である。
【図３】本発明の一実施例を示すものであって、図２の
静電気保護素子の特性を示す図である。
【図４】本発明の一実施例を示すものであって、ＧＮＤ
＋モードにおける静電気保護回路のブロック図である。
【図５】本発明の一実施例を示すものであって、ＧＮＤ
−モードにおける静電気保護回路のブロック図である。
【図６】本発明の一実施例を示すものであって、ＶCC＋
モードにおける静電気保護回路のブロック図である。
【図７】本発明の一実施例を示すものであって、ＶCC−
モードにおける静電気保護回路のブロック図である。
【図８】本発明の他の実施例を示すものであって、静電
気保護回路のブロック図である。
【図９】本発明の他の実施例を示すものであって、ＧＮ
Ｄ＋モードにおける静電気保護回路のブロック図であ
る。
【図１０】本発明の他の実施例を示すものであって、Ｇ
ＮＤ−モードにおける静電気保護回路のブロック図であ
る。
【図１１】本発明の他の実施例を示すものであって、Ｖ
CC＋モードにおける静電気保護回路のブロック図であ
る。
【図１２】本発明の他の実施例を示すものであって、Ｖ
CC−モードにおける静電気保護回路のブロック図であ
る。
【図１３】本発明のさらに他の実施例を示すものであっ
て、静電気保護素子としてＭＯＳトランジスタを用いた
静電気保護回路のブロック図である。
【図１４】本発明のさらに他の実施例を示すものであっ
て、静電気保護素子としてＭＯＳトランジスタを用いた
静電気保護回路のブロック図である。
【図１５】本発明のさらに他の実施例を示すものであっ
て、静電気保護素子としてＭＯＳトランジスタを用いた
静電気保護回路のブロック図である。
【図１６】本発明のさらに他の実施例を示すものであっ
て、静電気保護素子を追加した静電気保護回路のブロッ
ク図である。
【図１７】本発明のさらに他の実施例を示すものであっ
て、静電気保護素子を追加した静電気保護回路のブロッ
ク図である。
【図１８】本発明のさらに他の実施例を示すものであっ
て、複数の電源ＶCCを備えた集積回路の静電気保護回路
のブロック図である。
【図１９】一般的な集積回路の静電気保護回路を示すブ
ロック図である。
【図２０】図１９の静電気保護回路の基板上の構成を示
す縦断面図である。
【図２１】静電気保護素子としてのＮＰＮトランジスタ
の基板上の構成を示す平面図である。
【図２２】静電気保護素子としてのＮＰＮトランジスタ
の基板上の構成を示す縦断面図である。
【図２３】従来例を示すものであって、静電気保護回路
のブロック図である。
【図２４】従来例を示すものであって、図２３の静電気
保護回路の基板上の構成を示す縦断面図である。
【図２５】従来例を示すものであって、ＧＮＤ＋モード
における静電気保護回路のブロック図である。
【図２６】従来例を示すものであって、ＧＮＤ−モード
における静電気保護回路のブロック図である。
【図２７】従来例を示すものであって、寄生ダイオード
の接合面の静電気による破壊を説明するための基板の縦
断面図である。
【図２８】従来例を示すものであって、ＶCC＋モードに
おける静電気保護回路のブロック図である。
【図２９】従来例を示すものであって、ＶCC−モードに
おける静電気保護回路のブロック図である。
【符号の説明】
２ 入力端子 ６〜８ 静電気保護素子 ＧＮＤ 接地電源 ＶCC 電源 ＶBB 基板電源

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 入出力の共通電位を供給する接地電源
    と、該接地電源の電位に対して正又は負のいずれか一方
    の電位を供給する１以上の電源とが、外部から供給さ
    れ、基板電源が該接地電源の該電位に対して該１以上の
    電源の該電位とは逆極性の電位を基板に供給する半導体
    装置であって、 所定以上の逆方向電圧に対して降伏電流を通過させる静
    電気保護素子が、該接地電源と該基板電源との間、並び
    に、各電源及び入出力端子と該接地電源又は該基板電源
    との間に挿入された半導体装置。
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