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KR0159451B1 - 반도체장치의 보호회로 - Google Patents

반도체장치의 보호회로 Download PDF

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KR0159451B1
KR0159451B1 KR1019950008628A KR19950008628A KR0159451B1 KR 0159451 B1 KR0159451 B1 KR 0159451B1 KR 1019950008628 A KR1019950008628 A KR 1019950008628A KR 19950008628 A KR19950008628 A KR 19950008628A KR 0159451 B1 KR0159451 B1 KR 0159451B1
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semiconductor substrate
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diffusion layer
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다카츠구 바바
다카시 오사와
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은, 제1도전형 반도체 기판(101)과, 이 반도체 기판상의 일부에 형성된 제2도전형 분리영역(102), 이 분리영역상의 일부에 형성되어 상기 분리영역으로 둘러싸인 제1도전형의 보호회로 형성영역(103) 및, 이 보호회로 형성영역(103)상에 형성된 제2도전형의 확산층(104)을 갖추고, 상기 확산층(104)은, 외부단자(105)에 접속되고, 또 상기 분리영역(102)과 상기 반도체 기판(101)이 역방향 바이어스로 되도록 하는 전위가 상기 분리영역(102) 및 상기 반도체 기판(101)에 공급되고 있는 것을 특징으로 하는 반도체장치의 보호회로를 제공하는 것이다.
이와 같이 본 발명에 의하면, 외부단자에서의 과잉전류에 의해 캐리어가 반도체 기판에 유입하는 것을 방지할 수 있기 때문에, 기판전위의 변동을 제어할 수 있고, 주변회로나 메모리 셀의 파괴를 방지할 수 있다.

Description

반도체장치의 보호회로
제1도는 본 발명의 제 1 실시예에 따른 보호회로의 단면도.
제2도는 본 발명의 제 1 실시예에 따른 보호회로의 등가회로도.
제3도는 본 발명의 제 1 실시예의 변형예에 따른 보호회로의 단면도.
제4도는 본 발명의 제 2 실시예에 따른 보호회로의 단면도.
제5도는 본 발명의 제 2 실시예의 변형예에 따른 보호회로의 단면도.
제6도는 본 발명의 제 2 실시예의 다른 변형예에 따른 보호회로의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
101 : 반도체 기판 102 : N웰
103 : P웰 104, 107 : N+확산층
105 : 외부단자 106 : MOS 트랜지스터
108, 109 : P+확산층
[산업상의 이용분야]
본 발명은 반도체장치의 외부단자에 대전(帶電)한 정전기 등에 의해 내부 회로소자가 파괴되는 것을 방지하기 위한 보호회로에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체 집적회로는, 우발적으로 생긴 고전압이나 인체 등에 대전한 정전기가 외부단자에 인가됨으로써 일어날 수 있는 칩내부의 소자 파괴를 방지하기 위한 보호회로를 설치하고 있다. 이 보호회로는, 외부단자와 내부회로를 구성하는 MOS트랜지스터와의 사이에 설치되어 반도체 기판상에 저항과, 다이오드, 혹은 기생트랜지스터 등을 형성함으로써 구성되어 있다. 그러나, 가공기술이 향상하고, 소자치수나 미세화가 진행됨에 따라 집적회로의 정전기에 대한 내압은 약화하는 경향에 있어, 특히 미세화가 현저하게 빠른 DRAM이나 EEPROM 등의 반도체 기억장치에 있어서는 이런 내압의 향상은 큰 과제로 되어 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 정전기 등에 대해 뛰어난 보호기능을 갖춘 반도체장치의 보호회로를 제공함에 그 목적이 있다.
또한, 본 발명은 이하에 서술한 점도 해결하고자 하고 있다. 즉, 반도체 기판에는 주변회로중의 MOS트랜지스터나 메모리셀이 형성되어 있지만, 캐리어가 외부단자로부터 반도체 기판으로 침입함으로써, 이와 같은 MOS트랜지스터나 메모리 셀을 파괴해 버릴 가능성이 있다. 그러므로, 본 발명은 이런 소자의 파괴를 방지함에 또 다른 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 보호회로는, 제1도전형의 반도체 기판과, 이 반도체 기판상의 일부에 형성된 제2도전형의 분리영역, 이 분리영역상의 일부에 형성되어 상기 분리영역으로 둘러싸인 제1도전형의 보호회로 형성영역, 이 보호회로 형성영역상에 형성된 제2도전형의 확산층을 갖추고, 이 확산충은 외부단자에 접속되며, 또 상기 분리영역과 상기 반도체기판이 역방향 바이어스로 되도록 전위가 상기 분리영역 및 상기 반도체 기판에 공급되어 있는 것을 특징으로 하는 반도체 장치의 보호회로를 제공하는 것이다.
[작용]
상기와 같이 구성된 본 발명은, 확산층과 보호회로 형성영역으로 분리영역에서 형성되는 바이폴라 트랜지스터를 구성하고, 이 트랜지스터의 에미터에 있는 분리영역으로 캐리어는 흡수된다. 그 때, 분리영역과 반도체 기판과는 역바이어스의 관계이기 때문에 캐리어가 반도체 기판으로 유입되는 것을 방지할 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 제 1 실시예에 따른 보호회로의 단면도이다. P형의 반도체 기판(101)과, 이 반도체 기판(101)상의 일부에 형성된 N형 분리영역, 즉, N웰(102), 이 N웰(102)상의 일부에 형성되어 N웰로 둘러싸인 P형의 보호회로 형성영역, 즉 P웰(103) 및, 이 P웰(103)상에 형성된 N+확산층(104)을 갖추고, 상기 확산층(104)은 외부단자(105) 및 내부회로를 구성하는 얇은 절연막을 갖춘 MOS트랜지스터(106)에 접속되어 있다. 그리고, P웰(103)에는 P+확산층(108)을 매개로 부(-)의 전위인 VBB단자가 접속되어 있다. 즉, P웰(103)에는 VBB가 공급되어 있다. 또한, N웰(102)에는 N+확산층(107)을 매개로 정(+)의 전위인 VCC단자가 접속되어 있다. 즉, N웰(102)에는 VCC가 공급되어 있다. 더욱이, P형 반도체 기판(101)에는 P+확산층(109)을 매개로 부의 전위인 VBB단자가 접속되어 있다. 즉, P형 반도체 기판(101)에는 VBB가 공급되어 있다.
제2도는 본 발명의 제 1 실시예에 따른 보호회로의 등가회로도이다. 여기서, 기생다이오드(D1)는 제1도에 도시한 N+확산층(104)과 P웰(103)의 PN접합으로 구성된다. 또한 기생 NPN바이폴라 트랜지스터(Q1 ; 이 트랜지스터는 반도체 기판의 깊이 방향에 대해서 형성되어 있는 것으로, 이하 「선형바이폴라 트랜지스터」라고 함)는 N+확산층(104)과, P웰(103) 및, N웰(102)로서 구성되어 있다. 즉, 제1도에서 N+확산층(107) 및 P+확산층(108)은 각각 N웰(102) 및 P웰(103)의 왼쪽 부분에만 설치되어 있지만, 웰의 전위분포를 균일하게 하기 위해 웰의 주변을 둘러싸도록 설치해도 좋다.
이와 같은 구조에서는, 정전기 등에 의해 외부단자에 주어진 캐리어는 바이폴라 트랜지스터의 콜렉터로서 기능하는 N웰(102)로 흡수되지만, N웰(102)과 P형 반도체 기판(101)과는 역바이어스의 관계로 되어 있기 때문에, 캐리어가 N웰(102)로부터 반도체 기판(101)으로 유입하는 것을 제어할 수 있다. 즉, P형 반도체 기판(101)은 보호회로와 전기적으로 분리되어 있다. 역으로, 캐리어의 영향에 의해 반도체 기판에 주어져 있는 전위(기판전위)가 변동하는 것을 제어할 수 있다는 효과가 있다. 또한, P형 반도체 기판(101)상에 형성된 주변회로나 메모리 셀의 소자가 파괴되는 것을 제어한다는 효과도 있다.
이 선형 바이폴라 트랜지스터는, 베이스·에미터의 접합면적, 즉 N웰(102)과 P웰(103)의 접합하고 있는 면적이 종래 기술과 비해 상대적으로 크게 되기 때문에, 보호회로의 면적을 크게 하는 것 없이, 바이폴라활성의 동작 효율이 크게 된다는 이점이 있다.
즉, 이 종형 바이폴라 트랜지스터의 콜렉터, 즉 N웰(102)은 가능한 한 불순물농도가 높은 웰에 있는 것이 바람직하다. 일반적으로, 불순물농도가 낮으면, 불순물층의 저항이 높게 되는 것이 알려져 있지만, N웰(102)에 있어서, VCC가 주어져 있는 N+확산층(107)에서 떨어짐에 따라 전압 강하가 생기지만, 웰의 저항이 낮은 경우에는 보호회로의 동작에 영향을 주지 않기 때문에 이 전압효과는 무시할 수 있지만, 높게 됨으로 이 국부적인 전압강하에 의해 N웰(102)이 순방향으로 되고, N웰(102)의 캐리어가 P형 반도체 기판(101)으로 유입할 가능성이 생긴다. 이 유입에 의해 기판전위의 변동 등이 생기기 때문에, N웰(102)의 불순물농도를 높게 하는 것이 바람직하다.
실제의 디바이스에서 웰을 형성하는 경우, 웰의 불순물농도는 반도체 기판의 깊이 방향에 대해 균일하지 않고, 어느 분포를 갖는 불균일한 분포(표면부분이 비교적 불순물농도가 높은)로 이루어져 있다. 본 실시예와 같이 웰을 선형 바이폴라 트랜지스터의 콜렉터로서 이용하는 경우에는, 깊이(m ; 제1도 참조)이하의 부분의 N웰이 콜렉터로서 기능하는 점에서 중요하고, 또 N+확산충(107)에서 떨어져 있기 때문에 전압강하에 의해 가장 전압이 낮은 부분으로 됨으로써 N웰(102)의 불순물농도의 관계는 표면부분 보다도 P웰(103)과 N웰(102)의 접합면의 깊이(m)보다 깊은 부분의 쪽이 높은 것이 바람직하다. 즉, N웰의 불순물농도에 관하여,
[표면의 불순물농도] [깊이(x; m≤x≤1)의 불순물농도]
의 관계를 만족하고 있는 것이 바람직하다. 이와 같은 농도분포로 하기 위해서는, 예컨대 가속전압이 M[eV]레벨(M=1×108)인 고가속 이온주입법을 이용해 웰을 형성하는 것도 유효하다.
또한, 선형 바이폴라 트랜지스터의 베이스 길이(즉, m-n, m은 P웰(103)의 확산 깊이, n 은 n+확산층의 확산 깊이)가 바람직한 길이로, 보호회로로서의 바이폴라활성이 충분하지 않을 가능성이 있다. 우리의 실험에 있어서는, m-n이 3.8㎛ 이하라면 보호회로로서 유효하게 기능하는 것을 알았다.
각각의 영역에 공급하는 전위에 대해서도 갖가지의 변화가 알려진다. 예컨대, N+확산층(107)에 공급하는 전위는 VSS이어도 좋다. 이 경우에서도 N웰(102)과 P형 반도체 기판(101)과는 역바이어스 관계로 되기 때문에, 캐리어가 기판으로 유입하는 것을 방지할 수 있다. 또한, P+확산층(108, 109)에 공급되어 있는 부의 전위(VBB)를 개별의 VBB공급회로에 의해 발생시켜도 좋다. 통상, VBB는 외부단자에서 주어지는 소정의 전위에 기초로 칩 내부에서 발생시키고 있지만, P엘(103)에 전위를 주고 있는 VBB공급회로를 P형 반도체 기판(101)으로 주는 그것과 분리시키는 것으로써 외부단자로 주어지는 기판전위를 안정화시킬 수 있고, 외부단자에 관련되는 입력언더슈트를 막기 위한 설정치를 NMOS의 백게이트 바이어스(VBB)와 독립하여 결정할 수 있기 때문에 유리하다. 더욱이, P+확산층(108)에 VSS를 공급해도 좋고, 외부단자로 부의 과잉전류가 흘려진 경우에 입력언더슈트를 대폭으로 클램프할 수 있다. 더욱이, P+확산층(108) 및 N+확산층(107)에 접지전위(VSS)를 공급해도 좋다. 이 경우는. N웰(102)과 P웰(103)은 같은 전위로 되기 때문에 다소 캐리어가 유입하지만, 대부분 전류는 0에 가까운 상태로 되어 무시할 수 있고, P형 반도체 기판(101)과 N웰(102)과는 역바이어스 관계가 유지되어 있기 때문에 문제는 없다.
즉, 상술의 변형예는 이하의 실시예에 대해서도 적합하다.
제3도는, 본 발명의 제 1 실시예의 변형예에 따른 보호회로의 단면도이다. 본 실시예는 N형 반도체 기판을 이용한 경우의 실시예이다. 즉, 제1도와 마찬가지 부분에 대해서는 제1도와 동일의 부호를 붙여 설명을 생략하고 있다. N형의 반도체 기판(301)과, 이 반도체 기판(301)상의 일부에 형성된 P형의 분리영역, 즉 P웰(302), P웰(302)상의 일부에 형성되어 P웰로 둘러싸인 N형의 보조회로 형성영역, 즉 N웰(303) 및, 이 N웰(303)상에 형성된 P+확산층(304)을 갖추고, 상기 확산충(304)은 외부단자(105) 및 내부회로를 구성하는 MOS트랜지스터(106)에 접속되어 있다. 그리고, N웰(303)에는 N+확산층을 매개로 접지전위인 VSS단자가 접속되어 있다. 즉, N웰(303)에는 VSS가 공급되어 있다. 또한, P웰(302)에는, P+확산층(307)을 매개로 부의 전위인 VBB단자가 접속되어 있다. 즉, P웰(302)에는 VBB가 공급되어 있다. 더욱이, N형 반도체 기판(301)에는 VSS가 공급되어 있다.
이와 같이, 본 발명은 N형 반도체 기판에 대해서도 적용할 수 있고, 그 작용 및 효과는 P 형 반도체 기판의 경우와 마찬가지이다.
제4도는 본 발명의 제 2 실시예에 다른 보호회로의 단면도이다. 본 실시예에서의 특징은 P 형 반도체 기판(101)상에 N+확산층(104a), P웰(103a) 및 VSS가 공급된 N웰(102a)로 구성되는 VSS계 바이폴라 트랜지스터와 N+확산층(104b), P웰(103b) 및 VCC가 공급된 N웰(102b)로 구성되는 VCC계 바이폴라 트랜지스터의 2개의 보호용 바이폴라 트랜지스터를 형성하고 있는 점이다. 이와 같은 2개의 트랜지스터를 설치하고 있는 것은 MIL규격 하에서 ESD(electro ststic discharge)시험을 하는 경우에, VSS기준에 의한 것과, VCC 기준에 의한 것 2종류의 시험을 행하는 경우 등을 고려한 것이다. 즉, VSS기준에 의한 ESD시험은, 접지패드를 0V로 설정하고, VCC 기준에 의한 ESD시험은 전극패드를 0V로 설정하여 행해지지만, 어느 것을 기준으로 해도 ESD내압을 크게 할 수 있다는 것을 고려한 것이다. 이 제 2 실시예에 대해서는 하기와 같은 변형예가 고려된다.
제5도는 본 발명의 제2실시예의 변형예에 따른 보호회로의 단면도이다. 이 변형예도 VCC계와 VSS계의 바이폴라 트랜지스터를 형성하는 점에서는 제 2 실시예와 마찬가지지만, VCC계의 트랜지스터는 N+확산층(104), P웰(103) 및 VCC가 공급된 N+확산층(501)으로 구성되는 바이폴라 트랜지스터와 N+확산층(104), P웰(103) 및 VCC 가 공급된 N웰(102)의 2개로서 구성되어 있는 점 및 VSS계의 트랜지스터는, N+확산층(104), P웰(103) 및 VSS가 공급된 N+확산층(502)에서 구성되어 있는 점이 상위하다.
제6도는 본 발명의 제 2 실시예의 다른 변형예에 따른 보호회로의 단면도이다. 이 변형예에서는, VCC계의 트랜지스터는, N+확산층(104), P웰(103) 및 VCC가 공급된 N웰(102)로서 구성되는 바이폴라 트랜지스터에서 구성되어 있는점 및 VSS계의 트랜지스터는, N+확산층(104), P웰(103) 및 VSS가 공급된 N+확산층(601)으로서 구성되어 있는 점이 특징이다.
즉, 상술한 모든 실시예는 2중 웰을 이용해 설명하고 있지만, 본 발명의 보호회로는 이에 한정되지 않는 갖가지의 변화가 알려진다. 예컨대, P형 반도체 기판 표면에 N+를 확산시켜 기판상에 분리영역으로서 기능하는 N+층을 형성하고, 이 위에 P형의 에픽셜층을 형성한다. 이 에픽셜층을 선택적으로 N층으로 분리하고, 상기 P형의 에픽셜층(보호회로 형성영역)의 표면에 외부단자에 접속된 N+확산층을 형성한다. 그리고, 상술의 실시예와 같은 전위를 각각의 영역에 공급한다면, 종형의 바이폴라 트랜지스터가 가능하다. 이와 같은 구성은 주로 Bi-CMOS IC의 보호회로로서 알려진다.
즉, 본 발명에 있어서, 상술의 분리영역은 1층에는 한정되지 않고 본 발명의 효과의 범위내에서 복수층이어도 좋다.
한편, 본원 청구범위의 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이와 같이 본 발명에 의하면, 외부단자에서의 과잉전류에 의해 캐리어가 반도체 기판에 유입하는 것을 방지할 수 있기 때문에 기판전위의 변동을 제어할 수 있고, 주변회로나 메모리 셀의 파괴를 방지할 수 있다.

Claims (6)

  1. 제1도전형의 반도체 기판(101, 103)과, 상기 반도체 기판상의 일부에 형성된 제2도전형의 분리영역(102, 302), 상기 분리영역상의 일부에 형성되어 상기 분리영역으로 둘러 싸인 제1도전형의 보호회로 형성영역(103, 303) 및, 상기 보호회로 형성영역상에 형성된 제2도전형의 확산층(104, 304)을 갖추고, 상기 확산충은, 외부단자(105)에 접속되고, 또 상기 분리영역과 상기 반도체 기판이 역방향 바이어스로 되도록 하는 전위가 상기 분리영역 및 상기 반도체 기판에 공급되고 있는 것을 특징으로 하는 반도체장치의 보호회로.
  2. 제1도전형의 반도체 기판(101, 103)과, 상기 반도체 기판상의 일부에 형성된 제2도전형의 분리영역(102, 302), 상기 분리영역상의 일부에 형성되어 상기 분리영역으로 둘러 싸인 제1도전형의 보호회로 형성영역(103, 303) 및, 외부단자(105)와 내부회로를 구성하는 MOS트랜지스터(106) 사이에 접속되어 상기 보호회로 형성영역상에 형성된 제2도전형의 확산층(104, 304)을 갖추고, 상기 확산충과 상기 보호회로 형성영역이 바이폴라 트랜지스터(Q1)를 구성하며, 상기 내부회로를 구성하는 상기 MOS트랜지스터를 보호하기 위한 보호회로를 형성하고 있는 것을 특징으로 하는 반도체장치의 보호회로.
  3. 제1항에 있어서, 상기 분리영역(102, 302)의 불순물농도가, 상기 보호회로 형성영역(103, 303)과 상기 분리영역의 접합면의 깊이 보다 깊은 부분의 농도 쪽이 상기 분리영역의 표면 부근의 농도보다도 높은 것을 특징으로 하는 반도체 장치의 보호회로.
  4. 제2항에 있어서, 상기 분리영역(102, 302)의 불순물농도가, 상기 보호회로 형성영역(103, 303)과 상기 분리영역의 접합면의 깊이 보다 깊은 부분의 농도 쪽이 상기 분리영역의 표면 부근의 농도보다도 높은 것을 특징으로 하는 반도체장치의 보호회로.
  5. 제1항에 있어서, 상기 보호회로 형성영역(103)내에 제1도전형의 제1 및 제2확산층(501, 502)을 더 구비하고, 상기 제1확산층에는 제1의 소정의 전압이 인가되고 있으며, 상기 제2확산층에는 제2의 소정의 전압이 인가되고 있는 것을 특징으로 하는 반도체장치의 보호회로.
  6. 제2항에 있어서, 상기 보호회로 형성영역(103)내에 제1도전형의 제1 및 제2확산충(501, 502)을 더 구비하고, 상기 제1확산층에는 제1의 소정의 전압이 인가되고 있으며, 상기 제2확산층에는 제2의 소정의 전압이 인가되고 있는 것을 특징으로 하는 반도체장치의 보호회로.
KR1019950008628A 1994-04-13 1995-04-13 반도체장치의 보호회로 KR0159451B1 (ko)

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