KR100270949B1

KR100270949B1 - 극성에 상관없이 내부 회로를 보호하기 위하여 전원 공급 단자들 사이에 적용한 정전기 방지 회로

Info

Publication number: KR100270949B1
Application number: KR1019980003633A
Authority: KR
Inventors: 가오루 나리타
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-01-31
Filing date: 1998-01-31
Publication date: 2000-11-01
Anticipated expiration: 2018-01-31
Also published as: JP2940506B2; JPH10214940A; US5953191A; TW390017B; KR19980071185A

Abstract

전압 클램핑 소자들(81a-86a)은 각각 제1 다이오드들(81b-86b)과 쌍을 이루며, 전압 클램핑 소자들의 쌍들/ 제1 다이오드들은 제1 공통 방전라인(59)과 포지티브 전원전압(Vdd) 및 그라운드 전압(Vss)을 선택적으로 공급받는 전원 단자들(54/55/57/58) 사이에 연결된다. 그러나, 만일 포지티브 전원전압(Vdd)에 대한 포지티브 정전 펄스가 그라운드 단자에 인가된다면, 전압 클램핑 소자들/ 제1 다이오드들은 과잉 전압으로부터 내부회로(51)를 보호할 수 없다; 제2 다이오드(87-90)는 제2 공통 방전라인(60)과 상기 관련된 순방향 제2 다이오드들을 통한 포지티브 정전 펄스 방전에 관한 그러한 방식에서의 단자들 사이에 연결되며, 그 내부회로는 완전하게 과잉 전압으로부터 보호된다.

Description

극성에 상관없이 내부회로를 보호하기 위하여 전원 공급단자들 사이에 적용한 정전기 방지회로

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치에 병합한 정전기 방전 방지회로에 관한 것이다.

정전기 방전 방지 기술의 전형적인 예가 일본 특허 공보의 무심사 출원 제 95-86510호에 발표되었고, 도 1은 집적회로의 일부분을 형성한 종래기술에서의 방지회로를 예시한다. 그러한 집적회로는 대부분 정전기에 대비하여 내부회로(1), 여러 가지 단자들(2, 3, 4, 5, 6, 7, 8, 9), 공통 방전라인(10), 복수개의 방지 소자들(11, 12, 13, 14, 15, 16, 17, 19)로 구성한다. 내부회로 1은 상보 모오스 트랜지스터(Complementary Metal-Oxide-Semiconductor : CMOS)들에 의해 수행되며, 반도체 칩의 실재 지분의 대부분을 차지한다. 단자들(2 내지 9), 공통 방전라인(10), 방지 소자들(11 내지 19)은 실재 지분중 여분의 영역을 차지한다. 그 방지 소자들(11 내지 19)은 단자들(2 내지 9) 각각에 관련된다. 전압 클램핑 소자(11a, 12a, 13a, 14a, 15a, 16a, 17a 또는 18a) 및 다이오드들(11b, 12b, 13b, 14b, 15b, 16b, 17b 또는 18b)은 정전 방지 소자들(11 내지 19) 각각을 구성하고, 전압 클램핑 소자들(11a 내지 18a) 및 다이오드들(11b 내지 18b)은 그 관련 단자들(2 내지 9)과 공통 방전라인(10) 사이에 병렬로 연결된다. 그 단자들(2 내지 8)은 각기 전원전압(Vdd), 입력신호(Sin), 전원전압(Vss), 상기 전원전압(Vdd), 출력신호(Sout), 상기 전원전압(Vss), 전원전압(Vss)으로 지정되고, 상기 단자(9)는 "단자(n)"이라고 칭한다. 이러한 이유 때문에, 단자들(2 내지 9)은 아래에서 각각 "Vdd 단자(2)", "입력신호 단자(3)", "Vss 단자(4)", "VddQ 단자(5)", "출력신호 단자(6)", "VssQ 단자(7)", "Vss 단자(8)", "n-단자(9)"로서 칭하게 된다.

내부회로(1)는 주 회로(19), 입력 인버터(20), 출력 인버터(21), 입력 저항(22)을 포함한다. 주 회로는 전원 공급라인들(23/24/25)을 통하여 Vdd 단자(2)와 Vss 단자들(4,8)에 연결되며 그러한 전원전압들(Vdd, Vss)로 전원을 공급 받는다. 입력신호 단자(3)는 입력 저항(22) 및 입력 인버터(20)를 통하여 주 회로(19)에 연결되고, 그 주 회로는 출력 인버터(21)를 통하여 출력신호 단자(Sout)에 연결된다.

입력 인버터는 피채널(p-channel) 증가형(enhancement type) 전계효과 트랜지스터(field effect transistor) (26)와 엔채널(n-channel) 증가형 전계효과 트랜지스터(27)의 직렬 조합에 의해 수행되며, 그 직렬 조합(26/27)은 전원 공급라인들(23, 24) 사이에 연결된다. 입력신호 단자(3)는 입력 저항(22)을 통하여 피채널 증가형 전계효과 트랜지스터(26)의 게이트 전극(gate electrode)와 엔채널 증가형 전계효과 트랜지스터(27)의 게이트 전극에 연결된다. 입력신호(Sin)는 입력 저항(22)을 통하여 전계효과 트랜지스터들(26/27)에 공급되며 피채널 증가형 전계효과 트랜지스터(27)와 엔채널 증가형 전계효과 트랜지스터(27)가 상보적으로 턴온(turn-on) 및 턴오프(turn-off)되도록 한다. 그러면, 그 상보적 입력신호(CSin)는 주 회로(19)에 공급된다.

출력 인버터(21)도 역시 피채널 증가형 전계효과 트랜지스터(28)와 엔채널 증가형 전계효과 트랜지스터(29)의 직렬 조합에 의해 수행되며, 그 직렬 조합(28/29)은 VddQ 단자(5)와 VssQ 단자(7) 사이에 연결된다. 출력신호 단자(6)는 피채널 증가형 전계효과 트랜지스터(28)와 엔채널 증가형 전계효과 트랜지스터(29) 사이 공통 드레인 노드(30)를 통하여 연결된다. 상보 출력신호(CSout)는 피채널 증가형 전계효과 트랜지스터(28)의 게이트 전극과 엔채널 증가형 전계효과 트랜지스터(29)의 게이트 전극에 공급되며, 출력신호(Sout)는 공통 드레인 노드(30)로부터 출력신호 단자(Sout)로 공급된다. 그러므로, 출력 인버터(21)는 전원전압 단자들(5/7)로부터 공급된 전원전압(Vdd/Vss)으로 전원을 공급받으며, 출력 인버터(21)의 스위칭 동작은 전원 공급라인(23/24)의 전위 레벨에 영향을 미치지 않는다.

정전기가 단자들(2 내지 9) 중 어느 두 개 사이에 공급되면, 2개의 단자들(2-9), 그와 관련된 방지 소자들(11-18) 및 공통 방전라인(10)이 방전 경로를 형성하며, 그 정전기는 내부회로(1)에 공급되기가 어렵게 된다. 그러므로, 방지 소자들(11 내지 18)은 정전기로부터 내부회로(1)를 보호한다. 예를들어, 정전 펄스(ESP)는 도 2에 보여지는 것처럼 신호입력 단자(3)로 공급된다. 정전 펄스(ESP)가 Vss 단자(4)에 대하여 포지티브(positive)이면, 그 전류는 화살표(Da)를 통해 가리키는 것처럼 신호입력 단자(3)로부터 전압 클램핑 소자(12a), 공통 방전라인(10), 다이오드(13b)를 통하여 Vss 단자(4)로 방전되며, 정전기 방전(ESD)은 입력신호 단자(3)와 Vss 단자(4) 사이에서 일어난다. 반면에, 정전 펄스(ESP)가 Vss 단자(4)에 대하여 네거티브(negative)이면, 그 전류는 화살표(Db)를 통해 가리키는 것처럼 Vss 단자(4)로부터 전압 클램핑 소자(13a), 공통 방전라인(10), 다이오드(12b)를 통하여 신호입력 단자(3)로 방전되며, 그 정전기 방전(ESD)도 역시 입력신호 단자(3)와 Vss 단자(4) 사이에서 일어난다. 입력단자의 임피던스(impedance)는 방전 경로(Da/Db)의 임피던스보다 아주 크며, 그 정전 펄스(ESP)는 내부회로(1)에 인가되지 않는다. 다시 말하면, 그 방지 소자들(12/13)은 정전 펄스(ESP)에 반하여 효과적이다.

그러나, Vss 단자(4)에 대한 네거티브 정전 펄스(ESP)가 Vdd 단자(2)에 인가될 때, 그 정전 펄스(ESP)는 내부회로(1)를 파괴한다. 도 3은 전압 클램핑 소자들(11a 내지 18a)의 전압 대 전류 특성들을 상세히 보이며, 도 4는 내부회로(1)의 전압 대 전류 특성들을 보인다. 전압 레벨이 그 문턱 전압들(Vtm, Vtp) 사이에 존재할 때, 전압 클램핑 소자들(11a 내지 18a)은 어떠한 전류도 흘리지 않으며, 전류(I)의 총량은 0 이다. 전압이 문턱전압들(Vtm, Vtp)을 초과한다면, 그 전류는 증가되고, 그 전압은 일정한 레벨(Vsbp 또는 Vsbm)로 클램프된다. 그러므로, 포지티브 전압 대 전류 특성들은 네거티브 전압 대 전류 특성들과 대칭적으로 된다.

한편으로, 내부회로(1)의 전압 대 전류 특성들은 도 4에 보여지듯이 비대칭적이다. Vdd 단자(2)에 공급된 전압이 Vss 단자(4)에 대해 포지티브이면, 내부회로(1)의 임피던스가 너무 높아서 단지 적은 전류량만이 내부회로(1)로 흐른다. 그 전압이 문턱전압(Vtp)에 도달할 때, 전압 클램핑 소자들(11a 내지 18a)은 공통 방전라인(10)으로 그 전류를 방전하며 직렬 전위는 내부회로(1)에 절대로 공급되지 않는다. 그러나, Vdd 단자(2)에서 그 전압이 Vss 단자(4)에 대해 네거티브이면, 내부회로(1)의 임피던스는 낮으며, 따라서 큰 전류량이 내부회로로 흐른다. 비록 전압 클램핑 소자들(11a 내지 18a)이 Vsbm의 전위 레벨상에서 제한되도록 설정된다하더라도, 화살표(Dc)가 가리키듯이 큰 정전 전류량이 내부회로(1)를 통하여 흐른다(도 2). 이러한 상태에서, 전류 경로(Dc)상 작은 회로 요소가 존재한다면, 그 정전 전류는 그 작은 회로 요소에 심각한 손상을 주며, 정전 파괴는 내부회로(1)에서 발생한다. 내부회로(1)는 다음과 같이 Vdd 단자(2)와 Vss 단자(4) 사이에 공급된 네거티브 정전 펄스에 기인한 정전 파괴로부터 보호된다. 도 5는 반도체 집적회로에 병합된 다른 종래 기술의 방지회로를 예시하는 것이다. 다이오드 접속 전계효과 트랜지스터들(35, 36, 37, 38, 39, 40)은 종래 기술의 방지회로에 병합된다. 나머지 회로 요소들은 도 1에서 보여진 종래 기술 방지회로와 같은 것들과 유사하며 지정된 그와 동일한 참조부호들이 도 1에서 보여진 회로 요소들에 일치하도록 라벨된다. 다이오드 접속 전계효과 트랜지스터들(35/36/37)은 전원 공급라인들(23, 24) 사이, 전원 공급라인들(24, 41) 사이와 전원 공급라인들(41, 42) 사이에 접속되며, 그 다이오드 접속 전계효과 트랜지스터(38/39)는 전원 공급라인들(23, 41) 사이와 전원 공급라인들(24, 42) 사이에 접속된다. 그 다이오드 접속 트랜지스터(40)는 전원 공급라인들(23, 42) 사이에 접속된다. 그러므로, 다이오드 접속 전계효과 트랜지스터들(35 내지 40)은 상이한 전원전압 레벨들(Vdd/Vss)로 배정된 두 개의 전원 공급라인들(23/24/41/42) 사이의 모든 조합들에 관련된다. 다이오드 접속 전계효과 트랜지스터(35 내지 40)는 내부회로(1)를 바이패싱(Bypassing)하는 전류 경로들을 제공하며, 정전 펄스(ESP)는 내부회로(1)의 회로 요소를 파괴하지 못한다.

도 5에 보여진 종래 기술의 방지회로는 효과적으로 내부회로(1)를 정전 펄스(ESP)로부터 보호한다. 그러나, 많은 수의 단자들은 극초 대규모 집적회로(ULSI)에서 전원전압들(Vdd/Vss)로 배정된다. 예를들면, 7개 이상의 단자들은 비디오 메모리로 배정되며, 필요로 되는 다이오드 접속 전계효과 트랜지스터들은 1백개 이상이다. 제조업자가 상기 상이한 전원전압 레벨들(Vdd/Vss)에 배정된 두 개의 단자들의 모든 조합들을 위한 다이오드 접속 전계효과 트랜지스터들을 공급하도록 극초 대규모 집적회로를 설계한다면, 다이오드 접속 전계효과 트랜지스터의 많은 수가 종래 기술의 방지회로를 필요로 하며 전혀 무시될 수 없는 실재 지분량을 차지하게 된다. 이러한 이유 때문에, 종래 기술의 방지회로는 극초 대규모 집적회로에서 사용되기 어렵다.

더욱이, 다이오드 접속 전계효과 트랜지스터들(35 내지 40)은 내부회로(1)에 안정된 방지 특성들을 제공하지 못한다. 자세히 말하면, 다이오드 접속 전계효과 트랜지스터들은 반도체 기판상의 미리 설정된 영역에 배정되며, 전원전압 레벨들(Vdd/Vss)에 배정된 그 단자들은 그 관련된 다이오드 접속 전계효과 트랜지스터들로부터 다르게 이격된다. 이것은 그 저항이 전류 경로에 따른 길이에 의존하는 전원전압 레벨들(Vdd/Vss)에 할당된 그 단자들 사이에서 상이하다는 것을 의미한다. 그 차이가 수 오옴(ohms)의 차수로 존재한다하더라도, 수 암페어(ampere)의 다량의 전류가 다이오드 접속 전계효과 트랜지스터를 통하여 흐르며 그 내부회로(1)에 심각하게 영향을 미친다.

반면에, 그 제조업자가 그 관련된 단자들로부터 균등하게 이격되도록 다이오드 접속 전계효과 트랜지스터들(35 내지 40)을 배열하고자 한다면, 그 다이오드 접속 전계효과 트랜지스터들이 이미 배정된 주변 영역내에 거의 배열하기가 어렵고 중앙 영역에 내부회로(1)의 회로 요소로 혼합된다. 그러므로, 안정된 방지 특성들과 배치 설계 사이의 선택적 이점이 존재한다.

본 발명의 목적은 안정된 방지 특성들의 희생없이 작은 실재 지분량에 쉽게 배열할 수 있는 방지 회로를 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명은 바라지 않는 과잉 전압을 위한 다른 전류 경로를 제공하도록 한다.

본 발명의 한 측면에 따라서, 제1 공통 방전라인과 제1 및 제2 단자들 사이에 연결된 복수개의 제1 방지 소자들로 구성되며 과잉 전압으로부터 제1 전원전압 및 제2 전원전압으로 선택적으로 배정된 제2 단자들과 전기 신호들에 배정된 제1 단자들에 연결된 내부회로를 보호하기 위한 방지 회로를 제공하며, 제2 공통 방전라인과 제2 단자들 사이에 연결된 다수개의 제2 방지 소자들로 구성되며 과잉 전압으로 인한 전류에 대한 제1 및 제2 단자들중 둘 사이에 두 방향 전류를 제공하기 위한 방지 회로를 제공하며, 상기 전류에 대한 제2 단자들중 둘사이에 단일 전류 경로를 제공하기 위한 방지 회로를 제공함에 있다.

도 1은 무심사 출원된 일본 특허 공보(95-86510)에 발표된 종래 기술의 구성을 보인 회로도.

도 2는 Vss 단자와 신호입력 단자 사이의 방전 경로들을 보이는 회로도.

도 3은 클램핑 전압 요소들의 전압 대 전류 특성들을 보이는 그래프도.

도 4는 내부회로의 전압 대 전류 특성들을 보이는 그래프도.

도 5는 반도체 집적회로 소자에 병합된 다른 종래 기술의 방지 회로를 보이는 회로도.

도 6은 본 발명에 따른 방지 회로의 구성을 보이는 회로도.

도 7은 입력신호에 배정된 단자와 전원전압에 배정된 다른 단자 사이의 방전 경로들을 보이는 회로도.

도 8은 전원전압에 배정된 단자와 상이한 전원전압에 배정된 다른 단자 사이의 방전 경로들을 보이는 회로도.

도 9는 방지 회로의 배치를 보이는 평면도.

도 10은 단자들중 하나에 관련된 다이오드 및 방지 소자의 구조를 보이며 도 9의 A-A 라인에 따라 잘린 횡단면도.

도 11은 다른 단자들과 관련된 다이오드 및 방지 소자의 구조를 보이며 도 9의 B-B 라인에 따라 잘린 횡단면도.

도 12는 공통 방전라인들의 구조를 보이며 도 9의 C-C 라인에 따라 잘린 횡단면도.

도 13은 본 발명에 따른 다른 방지 회로의 구성을 보이는 회로도.

* 도면의 주요부분에 대한 부호의 설명

1, 51 : 내부 회로 2 : Vdd 단자

3 : 입력 신호 단자 4 : Vss 단자

5 : VddQ 단자 6 : 출력 신호 단자

7 : VssQ 단자 8 : Vss 단자

9 : n-단자 10 : 공통 방전 라인

11a∼18a : 전압 클램핑 소자 11b∼18b : 다이오드

19 : 주회로 20 : 인버터

21 : 출력 인버터 22 : 입력 저항

23, 24, 25 : 전원 공급 라인

26, 28, 64, 68 : 피채널 증가형 전계 효과 트랜지스터

27, 29, 65, 69 : 엔채널 증가형 전계 효과 트랜지스터

30 : 공통 드레인 노드

35, 36, 37, 38, 39, 40 : 다이오드 접속 전계 효과 트랜지스터

50 : 반도체 기판 52 : 방지 회로

59 : 제 1 공통 방전 라인 60 : 제 2 공통 방전 라인

81∼86 : 방지 소자 81a∼86a : 바이폴라 트랜지스터

81a∼86b : 다이오드 87∼90 : 다이오드

제1 실시예

도면들중 도 6을 참조하면, 본 발명을 구체화하는 반도체 집적회로 소자는 반도체 기판(50)상에서 제조된다. 반도체 기판(50)은 주 표면을 가지며 여기에서 집적회로가 제조된다. 주 표면은 내부회로(51)에 배정되는 제1 영역(50a), 방지 회로(52)에 배정되는 제2 영역(50b), 복수개의 단자들(53, 54, 55, 56, 57, 58), 제1 공통 방전라인(59), 제2 공통 방전라인(60)을 가진다. 도 6에 도시되지는 않았지만, 반도체 기판(50)은 패키지로 봉해진다.

내부회로(51)는 입력 인버터(61), 출력 인버터(62), 기판 바이아싱 회로(63)을 포함한다. 입력 인버터(61)는 피채널 증가형 전계효과 트랜지스터(64)와 엔채널 증가형 트랜지스터(65)의 병렬 결합에 의해 수행되며, 그 병렬 결합(64/65)은 전원 공급라인들(66, 67) 사이에 연결된다. 입력신호(Sin)는 피채널 증가형 전계효과 트랜지스터(64)의 게이트 전극과 엔채널 증가형 전계효과 트랜지스터(65)의 게이트 전극으로 공급되며, 내부회로(51)의 공통 드레인 노드(N1)로 부터 다른 회로 요소로 상보적 입력신호(CSin)를 공급하기 위하여 그 입력신호는 피채널 증가형 전계효과 트랜지스터(64)와 엔채널 증가형 전계효과 트랜지스터(65)가 상보적으로 턴온 및 턴오프 되도록 한다.

출력 인버터(62)는 피채널 증가형 전계효과 트랜지스터(68)와 엔채널 증가형 전계효과 트랜지스터(69)의 병렬 결합에 의해 수행되며, 그 병렬 결합(68/69)은 전원 공급라인들(70, 71) 사이에 연결된다. 상보적 출력신호(CSout)는 피채널 증가형 전계효과 트랜지스터(68)의 게이트 전극과 엔채널 증가형 전계효과 트랜지스터(69)의 게이트 전극으로 공급되며, 공통 드레인 노드(N2)로부터 상기 단자들중 하나로 출력신호(Sout)를 공급하기 위하여 피채널 증가형 트랜지스터(68)과 엔채널 증가형 트랜지스터(69)가 상보적으로 턴온 및 턴오프 되도록 한다.

기판 바이아싱 회로(63)는 제1 공통 방전라인(59)에 연결되고 미리 설정된 레벨에서 반도체 기판(50)의 전위를 유지시킨다.

단자들(53 내지 58)은 도전 금속으로 형성되고 입력신호(Sin), 전원전압(Vss), 전원전압(Vss)과 상이한 전원전압(Vdd), 출력신호(Sout), 전원전압(Vss) 및 전원전압(Vdd) 각각에 배정된다. 이러한 예에서, 전원전압(Vss)은 그라운드(ground) 레벨이고, 전원전압(Vdd)은 포지티브 전원전압 레벨이다. 도 6에서는 단지 6개의 단자들(53 내지 58)만이 보여지지만, 그 반도체 집적회로 소자는 다른 입출력 신호들에 배정된 다른 단자들과 전원전압(Vss/Vdd)에 배정된 다른 단자들의 셋트들을 가진다. 그 단자들(53 내지 58)은 도면들에서 각각 "Sin", "Vss1", "Vdd1", "Vss2", "Vdd2"로 이름붙여진다.

방지 회로(52)는 제1 공통 방전라인(59)와 그 단자들(53 내지 58) 사이에 각각 연결된 복수개의 방지 소자들(81/82/83/84/85/86)과, 제2 공통 방전라인(60)과 전원전압들(Vss/Vdd)로 배정된 그 단자들(54/55/57/58) 사이에 연결된 다이오드들(87, 88, 89, 90)을 포함한다. 방지 소자들(81-86) 각각은 바이폴라 트랜지스터(81a/82a/83a/84a/85a/86a)와 다이오드(81b/82b/83b/84b/85b/86b)의 병렬 결합에 의해 수행된다. 그 바이폴라 트랜지스터(81a-86a)는 전압 클램핑 소자들로서 역할을 하고, 그 관련된 단자(53/54/55/56/57/58)에 연결된 콜렉터 노드(collector node), 제1 공통 방전라인(59)에 연결된 에미터(emitter) 노드, 상기 에미터 노드에 연결된 베이스(base) 노드를 가진다. 문턱전압(Vtp)(도 3 참조)은 10볼트의 차수이며 내부회로(51)의 현저한 전압보다 더욱 낮다. 클램핑 레벨(Vsbp)은 6볼트의 차수이다. 다이오드(81b-86b)는 그 관련된 단자(53-58)에 연결된 캐소드(cathode)를 가지며 제1 공통 방전라인(59)에 연결된 애노드(anode)를 가진다. 다이오드들(81b-86b)의 빌트-인(built-in) 전위는 0.8볼트의 차수이다.

다이오드들(87, 89)은 각기 그 관련된 단자들(54/57)에 연결된 애노드들을 가지며 각기 제2 공통 방전라인(60)에 연결된 캐소드들을 가진다. 반면에, 다이오드들(88/90)은 각기 제2 공통 방전라인(60)에 연결된 애노드들을 가지며 각기 그 관련된 단자들(55/58)에 연결된 캐소드들을 가진다. 다이오드들(87-90)의 빌트-인 전위는 0.8볼트의 차수이다.

이러한 예에서, 방지 소자들(81 내지 86)과 다이오드들(87 내지 90)은 각각 제1 방지 소자들과 제2 방지 소자들로서 역할을 한다.

방지 회로(52)는 다음과 같이 동작한다. 현재, 패키지가 국소적으로 대전되었다고 가정하면, 도 7에 나타난 것처럼 과잉 전압은 전원전압(Vdd)에 배정된 단자(55)에 대하여 입력신호(Sin)에 배정된 단자(53)로 공급된다.

우선적으로, 과잉 전압은 포지티브 정전 펄스로 가정한다. 포지티브 정전 펄스가 10볼트보다 훨씬 높다고 하더라도, 내부회로(51)의 임피던스가 매우 크기 때문에 그 전류는 내부회로(51)로 흐르지 못한다. 단자(53)에서의 전위 레벨이 10볼트 이상으로 초과할 때, 그 전압 클램핑 소자(81a)는 턴온하고, 그 전압 클램핑 소자(81a) 및 다이오드(83b)는 클램핑 전압(Vsbp) 및 빌트-인 전위의 전체와 동등하게 단자들(53, 55) 사이의 전위차를 유지한다. 이러한 예에서, 단자들(53, 55) 사이의 전위차는 6.8볼트이고, 단지 극소량의 전류가 내부회로(51)로 흐른다. 그러므로, 정전 펄스는 화살표(Pa)에 의해 가리켜지는 바와 같이 단자(53)로부터 전압 클램핑 소자(81a), 제1 공통 방전라인(59), 다이오드(83b)를 통하여 단자(55)로 흐르며, 정전기 방전(ESP)은 그 단자들(53, 55) 사이에서 발생한다. 결과적으로, 내부회로(51)는 정전 펄스로부터 보호되며 결코 손상을 입지 않는다.

과잉 전압이 네거티브 정전 펄스로 된다고 가정한다. 전위차가 10볼트 이상으로 초과한다 할지라도, 내부회로(51)의 임피던스가 너무 커서 단지 극소량의 전류만이 내부회로(51)로 흐른다. 전위차가 10볼트에 도달할 때, 그 전압 클램핑 소자(83b)는 턴온하고, 단자들(53, 55) 사이의 전위차는 또한 6.8볼트로 유지되는데, 예를들면, 전압 클램핑 소자(83a)의 클램핑 전압(Vsbp)과 다이오드(81b)의 빌트-인 전위의 전체이다. 결과적으로, 그 전류는 화살표(Pb)에서 가리키는 것과 같이 단자(55)로부터 전압 클램핑 소자(83a), 제1 공통 방전라인(59), 다이오드(81b)를 통하여 단자(53)로 흐르며, 그 정전기 방전(ESP)은 내부회로(51)의 어떠한 파괴도 없이 단자들(55, 53) 사이에서 일어난다.

순차적으로, 과잉 전압은 단자(55)에 대하여 단자(54)에 공급된다. 도 8은 단자들(54, 55) 사이의 전류 경로들을 예시한다. 과잉 전압이 네거티브 정전 펄스라고 가정된다면, 내부회로(51)의 임피던스는 너무 커서 극소량의 전류가 내부회로(51)로 흐른다. 그 전위차가 10볼트에 도달할 때, 그 전압 클램핑 회로(83a)는 턴온하고 화살표(Pc)가 가리키는 것처럼 그 전류는 단자(55)로부터 전압 클램핑 회로(83a), 제1 공통 방전라인(59), 다이오드(82b)를 통하여 단자(54)로 흐르며, 그 전위차는 클램핑 전압과 빌트-인 전위의 합으로 유지된다. 그러므로, 방지 회로(52)는 내부회로(51)를 네거티브 정전 펄스로 인한 파괴로부터 보호하게 된다.

과잉 전압은 단자(55)에 대하여 네거티브 정전 펄스이다. 내부회로(51)의 임피던스가 매우 낮다하더라도, 단자(54)가 순방향 다이오드들(87, 88)을 통하여 단자(55)로 연결되기 때문에 극소량의 전류가 내부회로(51)로 흐른다. 순방향 다이오드들(87, 88)은 단자들(54, 55) 사이의 전위차를 1.6볼트(volt)로 클램프하는데, 예를들면, 다이오드(87)의 빌트-인 전위와 다이오드(88)의 빌트-인 전위의 전체합이며, 그 전류는 화살표(Pd)가 가리키는 바와 같이 단자(54)로부터 순방향 다이오드(87), 제2 공통 방전라인(60), 순방향 다이오드(88)를 통하여 단자(55)로 흐른다. 그러므로, 정전기 방전(ESD)은 단자들(54, 55) 사이에서 일어나며, 그 네거티브 정전 펄스는 내부회로(51)에 손상을 입히지 않는다.

포지티브 또는 네거티브 정전 펄스중 하나가 단자들(53 내지 58) 중 어느 두개의 단자사이에 공급될 때, 그 방지 회로(52)는 유사하게 내부회로(51)를 정전 펄스로부터 보호하며, 어떠한 심각한 정전 파괴도 내부회로(51)내에는 발생하지 않는다.

순차적으로, 도면들중 도 9에 관하여 영역(50b)내의 방지 회로의 배치상에서 서술된다. 반도체 집적회로 소자는 CMOS 공정을 통하여 피형(P-type) 반도체 기판(50)상에서 제조되며, 그 방지 회로(52)는 그 공정동안에 완성된다. 필드 산화층(field Oxide Layer)(100)은 피형 반도체 기판(50)의 주 표면위에 선택적으로 성장되며 피형 반도체 기판(50)의 표면 부분들을 분리시킨다. 엔형 불순물 영역들(101, 102)과 피형 반도체 기판(50)은 수평 바이폴라 트랜지스터(81a)를 구성하고, 피형 불순물 영역(103) 및 엔형 불순물 영역(102)은 도 10에서 더욱 잘보여주는 바와 같이 다이오드(81b)를 결합으로 형성한다. 엔형 불순물 영역(102)은 콜렉터 및 캐소드 역할을 하며 도전 스트립(strip)(104)을 통하여 단자(54)로 연결된다. 반면에, 엔형 불순물 영역(101)은 에미터로서 역할하며 도전 스트립(105)을 통하여 제1 공통 방전라인(59)으로 연결된다. 피형 불순물 영역(103)은 애노드 역할을 하며 도전 스트립(106)을 통하여 제1 공통 방전라인(59)으로 연결된다.

엔형 웰(n-type well)(107)은 피형 반도체 기판(50)내에 형성되며, 피형 불순물 영역(108)과 엔형 불순물 영역(109)은 그 엔형 웰(107)에서 형성된다. 피형 불순물 영역(108)과 엔형 불순물 영역(109)는 각기 다이오드(87)의 애노드 및 캐소드 역할을 한다. 도전 스트립(104)은 두갈래로 갈라지며, 그 피형 불순물 영역(108)은 도전 스트립(104)에 연결된다. 반면에, 엔형 불순물 영역(109)은 도전 스트립(110)을 통하여 제2 공통 방전라인(60)에 연결된다.

방지 소자(82)와 다이오드(88)는 피형 반도체 기판(50)상에서 유사하게 제조된다. 엔형 불순물 영역들(111,112)과 피형 반도체 기판(50)은 수평 바이폴라 트랜지스터(82a)를 구성하며, 피형 불순물 영역(113)과 엔형 불순물 영역(112)은 결합하여 도 11에서 보여지는 바와 같이 다이오드(82b)를 형성한다. 엔형 불순물 영역(112)은 콜렉터 및 캐소드 역할을 하며 도전 스트립(114)을 통하여 단자(55)로 연결된다. 반면에, 엔형 불순물 영역(111)은 에미터 역할을 하며 도전 스트립(115)을 통하여 제1 공통 방전라인(59)로 연결된다. 피형 불순물 영역(113)은 애노드 역할을 하며 도전 스트립(116)을 통하여 제1 공통 방전라인(59)로 연결된다.

엔형 웰(117)은 피형 반도체 기판(50)에 형성되며, 피형 불순물 영역(118)과 엔형 불순물 영역(119)은 엔형 웰(117)내에 형성된다. 피형 불순물 영역(118)과 엔형 불순물 영역(119)은 각기 다이오드(88)의 애노드 및 캐소드 역할을 한다. 도전 스트립(114)은 두갈래로 갈라지며, 엔형 불순물 영역(119)은 두갈래로 갈라진 도전 스트립(114)에 연결된다. 반면에, 피형 불순물 영역(118)은 도전 스트립(120)을 통하여 제2 공통 방전라인(60)에 연결된다.

그러므로, 전압 클램핑 소자들(81a/82a)은 수평 바이폴라 트랜지스터들에 의해 수행되며, 그 클램핑 전압(Vsbp)은 엔형 불순물 영역들(101/111, 102/112) 사이 공간을 변화함으로써 정해진다. 엔형 불순물 영역들(101/111)이 다른 엔형 불순물 영역들(102/112)과 접하게 된다면, 그 클램핑 전압(Vsbp)은 감소된다. 다른 방지 소자들(83 내지 86)과 다이오드들(89/90)은 도 9 내지 도 11에서 보여지는 도면에서의 구조에서 유사하다.

제1 공통 방전라인(59)과 제2 공통 방전라인(60)은 알루미늄 스트립들에 의해 수행되며 도 12에 도시된 바와 같이 내부 레벨 절연층(130)에 의해 상호간 수직적으로 이격되어 있다. 제1 공통 방전라인(59)은 고농도 도핑된 피형 불순물 영역(131)에 접하여 형성되며 미리 설정된 전위 레벨을 기판 바이아싱 회로(63)로 부터 고농도 도핑된 피형 불순물 영역(131)을 통하여 피형 반도체 기판(50)으로 전달한다. 이러한 예에서, 반도체 기판(50)의 주변을 둘러싸는 스크라이브 라인(scribe line)은 제1 공통 방전라인(59) 역할을 한다.

전술한 것으로부터 이해될 수 있는 바와 같이, 방지 소자들(81 내지 86)과 다이오드들(87 내지 90)은 단자들(53 내지 58) 및 공통 방전라인들(59/60)에 근접하여 위치되며, 다이오드(87)에서 도전 스트립들(104/110)은 다이오드(88)과 같은 다른 다이오드들에서의 도전 스트립들과 길이가 거의 동일하다. 이러한 이유로, 정전 전류에 대한 저항은 다이오드들(87 내지 90)에 상관없이 항상 일정하며, 방지 회로(52)는 안정된 방지 특성들을 달성한다.

더욱이, 다이오드들(87 내지 90)은 그 관련된 방지 소자들(81 내지 86)에 근접하여 배열되며, 그 배치 설계는 완전하지 못하다.

그 다이오드들(87 내지 90)은 피-엔(p-n) 접합을 가지며 어떠한 부가 스텝없이 반도체 기판(50)상에 제조된다.

그 다이오드들(87 내지 90)은 각각 전원전압들(Vdd/Vss)에 배정된 단자들을 위하여 제공되며 다이오드 접속 전계효과 트랜지스터들(35 내지 40)보다 적다. 이러한 이유로, 본 발명에 따르는 방지 회로(52)는 상대적을 좁은 영역을 차지하며 많은 전원전압 단자들을 가진 극초 대규모 집적회로에 유용하다.

제2 실시예

도 13은 본 발명을 구체화하는 다른 방지 회로(140)를 도시한다. 방지 회로(140)은 제1 공통 방전라인(59)에 연결된 상 전위원의 전원을 제외하고는 방지 회로(52)와 거의 유사하다. 이러한 이유로, 상세한 설명없이 회로 요소들, 라인들 및 단자들은 도 6에서 보여진 상응하는 회로 요소들, 라인들 및 단자들과 동일한 참조부호를 붙인다.

제1 실시예에서와 같이, 제1 공통 방전라인(59)은 기판 바이아싱 회로(63)에 연결되며, 그라운드 레벨로 배정된 단자(142)는 제1 공통 방전라인(59)에 연결된다. 반도체 기판은 제1 공통 방전라인(59)을 통하여 그라운드 레벨로 바이아스(bias)된다. 그 방지 회로(140)는 제1 실시예의 모든 이점을 달성한다.

본 발명의 구체적인 실시예들이 비록 도시되거나 기술되고 있지만, 그 다양한 변화 및 변형이 본 발명의 사상 및 범위로부터 떨어짐이 없이 이루어 질 수 있다는 것은 그 기술분야에서 숙련된 자들에게는 명백할 것이다.

예를들면, 피-엔-피(p-n-p) 바이폴라 트랜지스터 또는 사이리스터(thyrister)는 전압 클램핑 소자로 수행할 수 있다. 제1 공통 방전라인(59)은 제2 공통 방전라인(60) 상부에 형성될 수 있다. 이러한 예에서, 제2 공통 방전라인(60)은 스크라이브 라인에 의해 수행될 수 있다.

Claims

전기 신호들(Sin/Sout)에 배정된 제1 단자들(53/56)과 연결되며, 제1 전원전압(Vss)과 과잉 전압으로부터의 제2 전원전압(Vdd)에 선택적으로 배정된 제2 단자들(54/55/57/58)에 연결된 내부회로(51;141)를 보호하기 위하며,

상기 방지 회로는 제1 공통 방전라인(59)과 상기 제1 및 제2 단자들사이에 연결된 복수개의 제1 방지 소자들(81 내지 86)과, 상기 과잉 전압으로 인한 전류에 대해 상기 제1 및 제2 단자들 중 두개의 단자사이로 양방향 전류 경로를 제공하기 위한 방지회로에 있어서,

제2 공통 방전라인(60)과 상기 제2 단자들(54/55/57/58) 사이에 연결된 복수개의 제2 방지 소자들(87-90)과 상기 전류에 대해 제2 단자들중 두개의 단자 사이로 단일 전류 경로를 더 제공하는 것을 특징으로 하는 방지회로.
제1항에 있어서,

상기 복수개의 제1 방지 소자들(81-86) 각각은, 상기 제1 및 제2 단자들 중 관련된 한쌍의 단자 사이에 연결된 전압 클램핑 소자(81a-86a)를 가지며, 상기 제1 및 제2 단자들 중 관련된 한쌍의 단자로부터 상기 제1 공통 방전라인으로 상기 전류를 흐르게 하기위한 상기 제1 공통 방전라인을 가지며, 상기 제1 공통 방전라인으로부터 상기 제1 및 제2 단자들 중 상기 관련된 한쌍의 단자로 상기 전류를 흐르게 하기 위하며 상기 전압 클램핑 소자에 병렬로 연결된 다이오드(81b-86b)를 가짐을 특징으로 하는 방전 회로.
제1항에 있어서,

상기 복수개의 제2 방지 소자들 각각은 상기 제2 공통 방전라인과 상기 제2 단자들 중 관련된 한쌍의 단자 사이에 연결된 다이오드에 의해 수행됨을 특징으로 하는 방지 회로.
제3항에 있어서,

상기 제1 전원전압(Vss)은 상기 제2 전원전압(Vdd)보다 적으며, 상기 복수개의 제2 방지 소자들 중 하나로 역할하는 상기 다이오드(87/89)는 상기 제1 전원전압(Vss)으로부터 공급된 상기 제2 단자들 중 상기 관련된 한쌍의 단자에 연결된 애노드와 상기 제2 공통 방전라인(60)에 연결된 캐소드를 가지며, 상기 복수개의 제2 방지 소자들 중 다른 하나로서 역할을 하는 상기 다이오드(88/89)는 상기 제2 공통 방전라인(60)에 연결되는 애노드와 상기 제2 전원전압(Vdd)이 공급되는 상기 제2 단자들 중 다른 하나에 연결되는 캐소드를 가짐을 특징으로 하는 방지 회로.
제4항에 있어서,

상기 제1 전원전압 및 상기 제2 전원전압은 각기 그라운드 전압 및 포지티브 전원전압임을 특징으로 하는 방지 회로.
제1항에 있어서,

상기 복수개의 제1 방지 소자들(81-86)은 제1 및 제2 단자들(53-58) 중 관련된 한쌍의 단자 사이에 연결된 전압 클램핑 소자(81a-86a)를 가지며, 상기 제1 및 제2 단자들 중 상기 관련된 한쌍의 단자로부터 상기 제1 공통 방전라인으로 상기 전류를 흐르게 하기 위한 상기 제1 공통 방전라인(59)을 가지며, 상기 전압 클램핑 소자에 병렬로 연결되어 상기 제1 공통 방전라인으로부터 상기 제1 및 제2 단자들 중 상기 관련된 한쌍의 단자로 상기 전류를 흐르게 하기 위한 제1 다이오드(81b-86b)를 가지며,

상기 제2 공통 방전라인(60)과 상기 제2 단자들(54/55/57/58) 중 관련된 한쌍의 단자 사이에 연결된 제2 다이오드(87-90)에 의해 수행되는 각각의 상기 복수개의 제2 방지 소자들을 가지는 것을 특징으로 하는 방지 회로.
제6항에 있어서,

`상기 제1 전원전압(Vss)는 상기 제2 전원전압(Vdd)보다 낮으며, 상기 복수개의 제2 방지 소자들 중 하나로서 역할하는 상기 제2 다이오드(87/89)는 상기 제1 전원전압(Vss)이 공급되는 상기 제2 단자들 중 상기 관련된 한쌍의 단자에 연결된 애노드와 상기 제2 공통 방전라인(60)에 연결된 캐소드를 가지며, 상기 복수개의 제2 방지 소자들 중 다른 하나로서 역할하는 상기 제2 다이오드(88/90)는 상기 제2 공통 방전라인(60)에 연결된 애노드와 상기 제2 전원전압(Vdd)가 공급되는 상기 제2 단자들 중 다른 하나에 연결된 캐소드를 가지는 것을 특징으로 하는 방지 회로.
제7항에 있어서,

상기 제1 전원전압(Vss)과 상기 제2 전원전압(Vdd)은 각각 그라운드 전압 및 포지티브 전원전압임을 특징으로 하는 방지 회로.
제6항에 있어서,

상기 전압 클램핑 소자(81a-86a)는 바이폴라 트랜지스터에 의해 수행됨을 특징으로 하는 방지 회로.
제6항에 있어서,

상기 전압 클램핑 소자(81a-86a)는 수평 바이폴라 트랜지스터에 의해 수행됨을 특징으로 하는 방지 회로.
제1항에 있어서,

상기 방지 회로(52;140), 상기 내부회로(51;141), 상기 제1 단자들(53/56), 상기 제2 단자들(54/55/57/58), 상기 제1 공통 방전라인(59), 상기 제2 공통 방전라인(60)은 반도체 기판(50)상에 제조되며, 상기 제1 공통 방전라인과 상기 제2 공통 방전라인 중 하나가 전기적으로 상기 반도체 기판에 연결되는 것을 특징으로 하는 방전 회로.
제9항에 있어서,

상기 제1 공통 방전라인(59)와 상기 제2 공통 방전라인(60)은 상기 반도체 기판(50)의 주 표면에 수직 방향에서 상호간 이격됨을 특징으로 하는 방지 회로.
제1항에 있어서,

상기 제1 공통 방전라인(59)과 상기 제2 공통 방전라인(60)은 반도체 기판(50)상에 제1 방향으로 신장되며, 상기 제1 단자들(53/56)과 상기 제2 단자들(54/55/57/58)은 상기 제1 방향에 실질상 평행한 제2 방향으로 상기 반도체 기판(50)상에 배열되며, 상기 복수개의 제1 방지 소자들(81-86)과 상기 복수개의 제2 방지 소자들(87-90)은 상기 제1 및 제2 공통 방전라인들과 상기 제1 및 제2 단자들 사이에 상기 반도체 기판(50)의 표면 부분상에 제조됨을 특징으로 하는 방지 회로.