JP2972494B2 - 半導体装置 - Google Patents
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- JP2972494B2 JP2972494B2 JP5188802A JP18880293A JP2972494B2 JP 2972494 B2 JP2972494 B2 JP 2972494B2 JP 5188802 A JP5188802 A JP 5188802A JP 18880293 A JP18880293 A JP 18880293A JP 2972494 B2 JP2972494 B2 JP 2972494B2
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体集積回路の静電破壊保護に関する。
半導体集積回路の静電破壊保護に関する。
【０００２】
【従来の技術】従来、この種の静電破壊保護の技術とし
ては、特開平３−７２６６６号公報に開示された技術が
ある。この技術は、図６に示すように、チップ面積の大
部分を占有しかつ主要な回路構成を有するメイン回路ブ
ロックとしての内部回路用ブロック５１と、その他のチ
ップ面積を占有しかつインタフェース機能を有する出力
バッファ回路用ブロック５２，５３とから構成されたチ
ップに対する静電破壊保護技術である。
ては、特開平３−７２６６６号公報に開示された技術が
ある。この技術は、図６に示すように、チップ面積の大
部分を占有しかつ主要な回路構成を有するメイン回路ブ
ロックとしての内部回路用ブロック５１と、その他のチ
ップ面積を占有しかつインタフェース機能を有する出力
バッファ回路用ブロック５２，５３とから構成されたチ
ップに対する静電破壊保護技術である。
【０００３】ここで、内部回路用ブロック５１には内部
回路用電源端子（以下Ｖcc端子とする）５４と、内部回
路用接地端子（以下Ｖss端子とする）５５と、入力端子
５６とが配設されている。
回路用電源端子（以下Ｖcc端子とする）５４と、内部回
路用接地端子（以下Ｖss端子とする）５５と、入力端子
５６とが配設されている。
【０００４】出力バッファ回路用ブロック５２，５３に
は夫々出力バッファ回路用電源端子（以下Ｖcc端子とす
る）５７，６０と、出力バッファ回路用接地端子（以下
Ｖss端子とする）５８，６１と、出力端子５９，６２と
が配設されている。
は夫々出力バッファ回路用電源端子（以下Ｖcc端子とす
る）５７，６０と、出力バッファ回路用接地端子（以下
Ｖss端子とする）５８，６１と、出力端子５９，６２と
が配設されている。
【０００５】上記のチップにおいては、図７に示すよう
に、電源線６３，６５，６７と、アースライン６４，６
６，６８と、保護素子６９〜７１，７２ａ〜７２ｊ，７
３ａ，７３ｂ，７４ａ，７４ｂ，７５ａ，７５ｂ，７６
ａ，７６ｂとを配置することで静電破壊保護対策をとっ
ている。
に、電源線６３，６５，６７と、アースライン６４，６
６，６８と、保護素子６９〜７１，７２ａ〜７２ｊ，７
３ａ，７３ｂ，７４ａ，７４ｂ，７５ａ，７５ｂ，７６
ａ，７６ｂとを配置することで静電破壊保護対策をとっ
ている。
【０００６】すなわち、内部回路用ブロック５１におけ
るＶss端子５５に接続されたアースライン６４を主要な
ラインとして、内部回路用ブロック５１の配線領域内で
他の出力バッファ回路用ブロック５２，５３に近接して
配線している。
るＶss端子５５に接続されたアースライン６４を主要な
ラインとして、内部回路用ブロック５１の配線領域内で
他の出力バッファ回路用ブロック５２，５３に近接して
配線している。
【０００７】このアースライン６４と他の出力バッファ
回路用ブロック５２，５３のＶss端子５８，６１に接続
されたアースライン６６，６８との間に保護素子７３
ａ，７３ｂ，７４ａ，７４ｂを接続する。
回路用ブロック５２，５３のＶss端子５８，６１に接続
されたアースライン６６，６８との間に保護素子７３
ａ，７３ｂ，７４ａ，７４ｂを接続する。
【０００８】同様に、保護素子６９〜７１，７２ａ〜７
２ｊ，７３ａ，７３ｂ，７４ａ，７４ｂ，７５ａ，７５
ｂ，７６ａ，７６ｂを、入力端子５６及び出力端子５
９，６２、電源線６３，６５，６７、アースライン６
４，６６，６８に図７に示すように接続することによっ
て静電パルス印加時の放電経路を確立する。
２ｊ，７３ａ，７３ｂ，７４ａ，７４ｂ，７５ａ，７５
ｂ，７６ａ，７６ｂを、入力端子５６及び出力端子５
９，６２、電源線６３，６５，６７、アースライン６
４，６６，６８に図７に示すように接続することによっ
て静電パルス印加時の放電経路を確立する。
【０００９】例えば、内部回路用ブロック５１のＶｓｓ
端子５５を基準として、出力バッファ回路ブロック５２
の出力端子５９に印加された静電パルスは、保護素子７
０→アースライン６６→保護素子７３ａ，７３ｂ→アー
スライン６４という経路を経てＶｓｓ端子５５に放電さ
れる。
端子５５を基準として、出力バッファ回路ブロック５２
の出力端子５９に印加された静電パルスは、保護素子７
０→アースライン６６→保護素子７３ａ，７３ｂ→アー
スライン６４という経路を経てＶｓｓ端子５５に放電さ
れる。
【００１０】また、内部回路用ブロック５１のＶcc端子
５４を基準として、出力バッファ回路ブロック５３のＶ
cc端子６０に印加された静電パルスは、電源線６７→保
護素子７６ａ，７６ｂ→アースライン６８→保護素子７
４ａ，７４ｂ→アースライン６４→保護素子７２ａ〜７
２ｊ→電源線６３という経路を経てＶcc端子５４に放電
される。
５４を基準として、出力バッファ回路ブロック５３のＶ
cc端子６０に印加された静電パルスは、電源線６７→保
護素子７６ａ，７６ｂ→アースライン６８→保護素子７
４ａ，７４ｂ→アースライン６４→保護素子７２ａ〜７
２ｊ→電源線６３という経路を経てＶcc端子５４に放電
される。
【００１１】このように、従来の技術では端子間に印加
された静電パルスが主要なアースラインを経由して放電
するように保護素子を設けている。
された静電パルスが主要なアースラインを経由して放電
するように保護素子を設けている。
【００１２】
【発明が解決しようとする課題】上述した従来の静電破
壊保護技術では、端子間に印加された静電パルスが複数
の保護素子と電源線あるいはアースラインを経由して放
電されている。図８はこの放電経路を分かりやすく示し
たものである。
壊保護技術では、端子間に印加された静電パルスが複数
の保護素子と電源線あるいはアースラインを経由して放
電されている。図８はこの放電経路を分かりやすく示し
たものである。
【００１３】図８において、内部回路用ブロック５１の
Ｖcc端子５４を基準として、出力バッファ回路ブロック
５３のＶcc端子６０に印加された静電パルスは、電源線
６７→保護素子７６→アースライン６８→保護素子７４
→アースライン６４→保護素子７２→電源線６３という
経路を経てＶcc端子５４に放電される。
Ｖcc端子５４を基準として、出力バッファ回路ブロック
５３のＶcc端子６０に印加された静電パルスは、電源線
６７→保護素子７６→アースライン６８→保護素子７４
→アースライン６４→保護素子７２→電源線６３という
経路を経てＶcc端子５４に放電される。
【００１４】保護素子７２，７４，７６には、図７に示
すように、ＭＯＳトランジスタが使用されているが、あ
る電圧が印加されるとその電圧をそれよりも低い電圧で
ある所定電圧にクランプするというＭＯＳトランジスタ
のバイポーラアクション（寄生バイポーラ動作）を用い
ているので、図８ではバイポーラトランジスタの表示と
している。
すように、ＭＯＳトランジスタが使用されているが、あ
る電圧が印加されるとその電圧をそれよりも低い電圧で
ある所定電圧にクランプするというＭＯＳトランジスタ
のバイポーラアクション（寄生バイポーラ動作）を用い
ているので、図８ではバイポーラトランジスタの表示と
している。
【００１５】上記の放電時に、内部回路５１ａにかかる
電圧、つまりａ点とｂ点との間の電圧は保護素子７２，
７４，７６の各々のクランプ電圧の和となる。例えば、
これら保護素子７２，７４，７６にＣＭＯＳプロセスで
形成される寄生バイポーラを用いている場合、そのクラ
ンプ電圧は約７Ｖであり、ａ点とｂ点との間の電圧、つ
まり内部回路５１ａにかかる電圧は７Ｖ×３＝２１Ｖと
なる。
電圧、つまりａ点とｂ点との間の電圧は保護素子７２，
７４，７６の各々のクランプ電圧の和となる。例えば、
これら保護素子７２，７４，７６にＣＭＯＳプロセスで
形成される寄生バイポーラを用いている場合、そのクラ
ンプ電圧は約７Ｖであり、ａ点とｂ点との間の電圧、つ
まり内部回路５１ａにかかる電圧は７Ｖ×３＝２１Ｖと
なる。
【００１６】このクランプ電圧はＭＯＳトランジスタの
厚さ１６０オングストロームのゲート酸化膜の破壊電圧
よりも高い電圧であるため、内部回路５１ａが破壊され
る可能性が高い。したがって、複数の保護素子を経由し
て静電パルスを放電させるシステムの場合、内部回路を
充分に保護することができないという欠点がある。
厚さ１６０オングストロームのゲート酸化膜の破壊電圧
よりも高い電圧であるため、内部回路５１ａが破壊され
る可能性が高い。したがって、複数の保護素子を経由し
て静電パルスを放電させるシステムの場合、内部回路を
充分に保護することができないという欠点がある。
【００１７】また、図７に示す従来の静電破壊保護対策
の場合、アースライン６８には電源線６７との間に２個
の保護素子７６ａ，７６ｂが接続され、アースライン６
４との間にも２個の保護素子７４ａ，７４ｂが接続され
ている。アースライン６４と電源線６３との間には１０
個の保護素子７２ａ〜７６ｊが接続されている。上記の
如く、従来の保護技術では１本の電源線及びアースライ
ンに夫々複数の保護素子をつける必要がある。
の場合、アースライン６８には電源線６７との間に２個
の保護素子７６ａ，７６ｂが接続され、アースライン６
４との間にも２個の保護素子７４ａ，７４ｂが接続され
ている。アースライン６４と電源線６３との間には１０
個の保護素子７２ａ〜７６ｊが接続されている。上記の
如く、従来の保護技術では１本の電源線及びアースライ
ンに夫々複数の保護素子をつける必要がある。
【００１８】これらアースライン６４，６８及び電源線
６３，６７夫々の間にもしも１個の保護素子７２ａ，７
４ａ，７６ａしか接続されていない場合、例えば内部回
路用ブロック５１のＶcc端子５４を基準として、出力バ
ッファ回路ブロック５３のＶcc端子６０に印加された静
電パルスは、電源線６７→保護素子７６ａ→アースライ
ン６８→保護素子７４ａ→アースライン６４→保護素子
７２ａ→電源線６３という経路を経てＶcc端子５４に放
電される。
６３，６７夫々の間にもしも１個の保護素子７２ａ，７
４ａ，７６ａしか接続されていない場合、例えば内部回
路用ブロック５１のＶcc端子５４を基準として、出力バ
ッファ回路ブロック５３のＶcc端子６０に印加された静
電パルスは、電源線６７→保護素子７６ａ→アースライ
ン６８→保護素子７４ａ→アースライン６４→保護素子
７２ａ→電源線６３という経路を経てＶcc端子５４に放
電される。
【００１９】しかしながら、Ｖcc端子６０から保護素子
７６ａまでの距離及び保護素子７２ａからＶcc端子５４
までの距離が夫々長いため、図９に示すように、電源線
６７及び電源線６３の配線インピーダンスが放電経路に
直列に付加される。
７６ａまでの距離及び保護素子７２ａからＶcc端子５４
までの距離が夫々長いため、図９に示すように、電源線
６７及び電源線６３の配線インピーダンスが放電経路に
直列に付加される。
【００２０】よって、内部回路５１ａにかかる電圧が高
まり、内部回路５１ａが保護されにくくなる。結局、従
来の保護技術では静電破壊耐性を上げようとすると保護
端子の数が多くなり、ＬＳＩチップの面積の増大を招く
という欠点がある。
まり、内部回路５１ａが保護されにくくなる。結局、従
来の保護技術では静電破壊耐性を上げようとすると保護
端子の数が多くなり、ＬＳＩチップの面積の増大を招く
という欠点がある。
【００２１】さらに、従来の保護技術を製品に適用する
場合、主要なアースライン６４が各端子近傍あるいは各
電源線６３，６５，６７やアースライン６６，６８の近
傍に行き渡って配線されていることが必要である。
場合、主要なアースライン６４が各端子近傍あるいは各
電源線６３，６５，６７やアースライン６６，６８の近
傍に行き渡って配線されていることが必要である。
【００２２】しかしながら、実製品においてはノイズ耐
性を向上させるためにアースラインあるいは電源線が回
路ブロック単位で分断されているものが多く、すべての
製品で上記のような配線レイアウトを実現するのは困難
である。
性を向上させるためにアースラインあるいは電源線が回
路ブロック単位で分断されているものが多く、すべての
製品で上記のような配線レイアウトを実現するのは困難
である。
【００２３】主要なアースラインを設ければ、そのため
に余分なチップ面積を必要とするので、従来の保護技術
では汎用性が乏しく、強いて適用する場合にはチップ面
積の増大を招くという欠点がある。
に余分なチップ面積を必要とするので、従来の保護技術
では汎用性が乏しく、強いて適用する場合にはチップ面
積の増大を招くという欠点がある。
【００２４】そこで、本発明の目的は上記欠点を除去
し、チップ面積を増大させることなく、静電破壊耐量を
高くすることができる半導体装置を提供することにあ
る。
し、チップ面積を増大させることなく、静電破壊耐量を
高くすることができる半導体装置を提供することにあ
る。
【００２５】
【課題を解決するための手段】本発明による半導体装置
は、複数の端子と、これ等複数の端子の少なくとも一部
が静電保護素子を介して接続された共通放電線とを半導
体チップ上に有し、前記共通放電線を前記半導体チップ
のスクライブ線部に設けたことを特徴とする。本発明に
よる他の半導体装置は、第一導電型の半導体基板に形成
された半導体チップの表面に設けられた共通放電線と、
この共通放電線の内側近傍に沿って設けられた複数の端
子と、これ等複数の端子の並びの内側に設けられた内部
回路部および出力回路部とを有し、前記複数の端子の少
なくとも一部は静電保護素子を介して前記共通放電線に
接続されていることを特徴とする。
は、複数の端子と、これ等複数の端子の少なくとも一部
が静電保護素子を介して接続された共通放電線とを半導
体チップ上に有し、前記共通放電線を前記半導体チップ
のスクライブ線部に設けたことを特徴とする。本発明に
よる他の半導体装置は、第一導電型の半導体基板に形成
された半導体チップの表面に設けられた共通放電線と、
この共通放電線の内側近傍に沿って設けられた複数の端
子と、これ等複数の端子の並びの内側に設けられた内部
回路部および出力回路部とを有し、前記複数の端子の少
なくとも一部は静電保護素子を介して前記共通放電線に
接続されていることを特徴とする。
【００２６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００２７】図１は本発明の一実施例を示す回路図であ
る。この図１では本発明の一実施例を基板電位がグラン
ド電位であるＣＭＯＳ回路の入出力保護に適用した例を
示している。
る。この図１では本発明の一実施例を基板電位がグラン
ド電位であるＣＭＯＳ回路の入出力保護に適用した例を
示している。
【００２８】すなわち、入力端子１１から入力される信
号は入力抵抗７を経由し、ＰＭＯＳとＮＭＯＳとで形成
されるインバータ５のゲートに入力される。Ｖcc端子１
０及びグランド（Ｇｎｄ）端子１２はインバータ５や内
部回路４に夫々電源電位あるいはグランド電位を供給す
る端子である。また、入力端子１１はＭＯＳトランジス
タ８を介してグランド端子１２に接続されている。
号は入力抵抗７を経由し、ＰＭＯＳとＮＭＯＳとで形成
されるインバータ５のゲートに入力される。Ｖcc端子１
０及びグランド（Ｇｎｄ）端子１２はインバータ５や内
部回路４に夫々電源電位あるいはグランド電位を供給す
る端子である。また、入力端子１１はＭＯＳトランジス
タ８を介してグランド端子１２に接続されている。
【００２９】出力端子１４はゲート電位を内部回路４に
よって駆動されるＰＭＯＳとＮＭＯＳとで形成される出
力トランジスタ６の出力に接続されている。通常、出力
端子１４は瞬時的に大きな電流を流すので、ノイズ等の
影響を排除するためにこれに接続される電源電位及びグ
ランド電位を、内部回路４用の電源電位及びグランド電
位とは別に設けたＶccＱ端子１３及びＧｎｄＱ端子１５
から供給している。
よって駆動されるＰＭＯＳとＮＭＯＳとで形成される出
力トランジスタ６の出力に接続されている。通常、出力
端子１４は瞬時的に大きな電流を流すので、ノイズ等の
影響を排除するためにこれに接続される電源電位及びグ
ランド電位を、内部回路４用の電源電位及びグランド電
位とは別に設けたＶccＱ端子１３及びＧｎｄＱ端子１５
から供給している。
【００３０】上記のような回路構成をとる集積回路にお
いて、各端子近傍を通る共通放電線１を設け、グランド
端子１２，１６，……を除く各端子を電圧クランプ素子
２−ｉ（ｉ＝１，２，３，４，５，……，ｍ）及びダイ
オード３−ｉの並列素子によって共通放電線１に接続し
ている。
いて、各端子近傍を通る共通放電線１を設け、グランド
端子１２，１６，……を除く各端子を電圧クランプ素子
２−ｉ（ｉ＝１，２，３，４，５，……，ｍ）及びダイ
オード３−ｉの並列素子によって共通放電線１に接続し
ている。
【００３１】共通放電線１は図示せぬチップの最外周
（スクライブ線部）に設けられ、半導体基板（図示せ
ず）に接続されている配線（以下スクライブ配線とす
る）と兼用となっている。
（スクライブ線部）に設けられ、半導体基板（図示せ
ず）に接続されている配線（以下スクライブ配線とす
る）と兼用となっている。
【００３２】このスクライブ配線は通常ほとんど全ての
ＬＳＩに設けられており、半導体基板の電位を一定に保
つ役割を果たしている。共通放電線１としてこのスクラ
イブ配線を利用すれば、あえて余分に配線を設ける必要
はない。
ＬＳＩに設けられており、半導体基板の電位を一定に保
つ役割を果たしている。共通放電線１としてこのスクラ
イブ配線を利用すれば、あえて余分に配線を設ける必要
はない。
【００３３】図２は本発明の一実施例の動作を説明する
ための図である。図２（ａ）はグランド端子１２，１
６，……を除く任意の端子１ａ，１ｂ間に静電パルスが
印加された場合を示し、図２（ｂ）はグランド端子１ｇ
と端子１ａとの間に静電パルスが印加された場合を示し
ている。
ための図である。図２（ａ）はグランド端子１２，１
６，……を除く任意の端子１ａ，１ｂ間に静電パルスが
印加された場合を示し、図２（ｂ）はグランド端子１ｇ
と端子１ａとの間に静電パルスが印加された場合を示し
ている。
【００３４】図２（ａ）において、例えば端子１ａに正
極の静電パルスがかかり、端子１ｂに負極の静電パルス
がかかった場合、端子１ａに印加された静電パルスは、
電圧クランプ素子２−ａ→共通放電線１→ダイオード３
−ｂという経路を経て端子１ｂに放電される。
極の静電パルスがかかり、端子１ｂに負極の静電パルス
がかかった場合、端子１ａに印加された静電パルスは、
電圧クランプ素子２−ａ→共通放電線１→ダイオード３
−ｂという経路を経て端子１ｂに放電される。
【００３５】逆に、端子１ｂに正極の静電パルスがかか
った場合、端子１ｂに印加された静電パルスは、電圧ク
ランプ素子２−ｂ→共通放電線１→ダイオード３−ａと
いう経路を経て端子１ａに放電される。
った場合、端子１ｂに印加された静電パルスは、電圧ク
ランプ素子２−ｂ→共通放電線１→ダイオード３−ａと
いう経路を経て端子１ａに放電される。
【００３６】また、図２（ｂ）においてはグランド端子
１ｇが共通放電線１に直接つながっているので、端子１
ａに正極の静電パルスが印加された場合、端子１ａに印
加された静電パルスは、電圧クランプ素子２−ａ→共通
放電線１という経路を経てグランド端子１ｇに放電され
る。
１ｇが共通放電線１に直接つながっているので、端子１
ａに正極の静電パルスが印加された場合、端子１ａに印
加された静電パルスは、電圧クランプ素子２−ａ→共通
放電線１という経路を経てグランド端子１ｇに放電され
る。
【００３７】端子１ａに負極の静電パルスが印加された
場合、端子１ａに印加された静電パルスは、ダイオード
３−ａ→共通放電線１→グランド端子１ｇという経路で
放電される。
場合、端子１ａに印加された静電パルスは、ダイオード
３−ａ→共通放電線１→グランド端子１ｇという経路で
放電される。
【００３８】つまり、任意の端子間に任意の極性の静電
パルスが印加された場合に対して夫々放電経路が決定し
ており、多くとも電圧クランプ素子１個と順方向のダイ
オード素子１個とによって放電される。
パルスが印加された場合に対して夫々放電経路が決定し
ており、多くとも電圧クランプ素子１個と順方向のダイ
オード素子１個とによって放電される。
【００３９】このとき、内部回路４にかかる最大の電圧
は電圧クランプ素子のクランプ電圧とダイオード素子の
順方向電圧、いわゆるビルトインポテンシャルＶＢと共
通放電線１のインピーダンスによって発生する電圧との
和である。
は電圧クランプ素子のクランプ電圧とダイオード素子の
順方向電圧、いわゆるビルトインポテンシャルＶＢと共
通放電線１のインピーダンスによって発生する電圧との
和である。
【００４０】０．６μルールのＣＭＯＳプロセスにおい
て、電圧クランプ素子をＭＯＳの寄生バイポーラ動作を
利用して形成している場合、クランプ電圧は約７Ｖ程度
であり、ビルトインポテンシャルＶＢは０．９Ｖ程度で
ある。
て、電圧クランプ素子をＭＯＳの寄生バイポーラ動作を
利用して形成している場合、クランプ電圧は約７Ｖ程度
であり、ビルトインポテンシャルＶＢは０．９Ｖ程度で
ある。
【００４１】また、共通放電線１としてスクライブ配線
を使用する場合、放電経路中の共通放電線１の長さが最
小限に抑えられる。スクライブ配線がアルミ配線の場
合、その抵抗値は多くとも３Ω程度である。
を使用する場合、放電経路中の共通放電線１の長さが最
小限に抑えられる。スクライブ配線がアルミ配線の場
合、その抵抗値は多くとも３Ω程度である。
【００４２】静電パルスのピーク電流値が１Ａとして
も、このとき発生する電圧は３Ｖであるから、内部回路
４にかかる最大の電圧は約１２Ｖとなるが、この最大の
電圧は１００オングストローム以上の酸化膜を保護する
のに十分低い電圧である。
も、このとき発生する電圧は３Ｖであるから、内部回路
４にかかる最大の電圧は約１２Ｖとなるが、この最大の
電圧は１００オングストローム以上の酸化膜を保護する
のに十分低い電圧である。
【００４３】上述した動作は任意の端子間に異常電圧が
印加された場合のクランプ動作であるが、半導体装置の
パッケージ自身の帯電や誘導帯電状態での任意の端子か
らの放電時の破壊防止動作について以下説明する。
印加された場合のクランプ動作であるが、半導体装置の
パッケージ自身の帯電や誘導帯電状態での任意の端子か
らの放電時の破壊防止動作について以下説明する。
【００４４】パッケージが帯電もしくは誘導帯電した状
態においては、半導体チップ内のあらゆる電気的接点が
電荷を蓄えた状態となる。このとき、配線面積の大きい
電源線やアースライン、半導体基板に蓄えられる電荷量
が一般的には最も大きい。
態においては、半導体チップ内のあらゆる電気的接点が
電荷を蓄えた状態となる。このとき、配線面積の大きい
電源線やアースライン、半導体基板に蓄えられる電荷量
が一般的には最も大きい。
【００４５】この状態で、任意の端子が接地金属に触れ
るなどして上記の電荷が急速に流出あるいは流入する場
合について考える。例えば、入力端子１１から放電する
場合、内部回路４の電源線（Ｖcc端子１０に接続された
電源線）に蓄えられた電荷は電圧クランプ素子２−１と
順方向のダイオード３−２との直列回路を経由して入力
端子１１から放電される。
るなどして上記の電荷が急速に流出あるいは流入する場
合について考える。例えば、入力端子１１から放電する
場合、内部回路４の電源線（Ｖcc端子１０に接続された
電源線）に蓄えられた電荷は電圧クランプ素子２−１と
順方向のダイオード３−２との直列回路を経由して入力
端子１１から放電される。
【００４６】また、内部回路４のアースライン（グラン
ド端子１２に接続されたアースライン）に蓄えられた電
荷は順方向のダイオード３−２を経由して入力端子１１
から放電される。
ド端子１２に接続されたアースライン）に蓄えられた電
荷は順方向のダイオード３−２を経由して入力端子１１
から放電される。
【００４７】上述した如く、パッケージが帯電もしくは
誘導帯電した状態における動作は、端子間に異常電圧が
印加された場合の動作と同様に、電荷の放電経路に最も
多くとも電圧クランプ素子１個と順方向のダイオード素
子１個以上の素子が含まれることはない。また、抵抗素
子は全く含まれないので、高速に応答することができ、
インバータ５や出力トランジスタ６、及び内部回路４内
の素子の破壊を防止することができる。
誘導帯電した状態における動作は、端子間に異常電圧が
印加された場合の動作と同様に、電荷の放電経路に最も
多くとも電圧クランプ素子１個と順方向のダイオード素
子１個以上の素子が含まれることはない。また、抵抗素
子は全く含まれないので、高速に応答することができ、
インバータ５や出力トランジスタ６、及び内部回路４内
の素子の破壊を防止することができる。
【００４８】図３は本発明の一実施例によるマスクパタ
ーンを示す図である。図において、上記の電圧クランプ
素子及びダイオード素子はＮ型拡散層２５，２６とＰ型
拡散層２４とによって形成されている。
ーンを示す図である。図において、上記の電圧クランプ
素子及びダイオード素子はＮ型拡散層２５，２６とＰ型
拡散層２４とによって形成されている。
【００４９】ここで、端子（パッド）２３からのアルミ
配線２２と不純物拡散層２４〜２６（Ｎ型拡散層２５，
２６及びＰ型拡散層２４）との間のコンタクト開口パタ
ーンは省略してある。尚、この例では共通放電線１とし
てスクライブ線２０のスクライブ配線を使用している。
配線２２と不純物拡散層２４〜２６（Ｎ型拡散層２５，
２６及びＰ型拡散層２４）との間のコンタクト開口パタ
ーンは省略してある。尚、この例では共通放電線１とし
てスクライブ線２０のスクライブ配線を使用している。
【００５０】図４は図３のＡ−Ａ線に沿う矢視方向の部
分断面図である。図において、電圧クランプ素子２はＮ
型拡散層２５，２６とＰ型半導体基板３１とによって形
成されるラテラル型ＮＰＮバイポーラトランジスタによ
って形成され、ダイオード３はＮ型拡散層２５とＰ型拡
散層２４とによって形成されている。尚、Ｎ型拡散層２
５，２６間及びＮ型拡散層２５とＰ型拡散層２４との間
にはフィールド酸化膜３２，３３が設けられている。
分断面図である。図において、電圧クランプ素子２はＮ
型拡散層２５，２６とＰ型半導体基板３１とによって形
成されるラテラル型ＮＰＮバイポーラトランジスタによ
って形成され、ダイオード３はＮ型拡散層２５とＰ型拡
散層２４とによって形成されている。尚、Ｎ型拡散層２
５，２６間及びＮ型拡散層２５とＰ型拡散層２４との間
にはフィールド酸化膜３２，３３が設けられている。
【００５１】この構造はＣＭＯＳプロセスでＭＯＳトラ
ンジスタを形成する過程に何ら新しい工程を付加するこ
となしに、電圧クランプ素子２及びダイオード３を形成
することが可能である。
ンジスタを形成する過程に何ら新しい工程を付加するこ
となしに、電圧クランプ素子２及びダイオード３を形成
することが可能である。
【００５２】また、このＮＰＮバイポーラトランジスタ
による電圧クランプ素子２は２つのＮ型拡散層２５，２
６間の距離によってクランプ電圧をコントロールするこ
とができる。つまり、Ｎ型拡散層２５，２６間の距離を
狭めるほどクランプ電圧を低く設定することができ、そ
のとき電圧クランプ素子２自身の静電破壊耐量も増加す
る。
による電圧クランプ素子２は２つのＮ型拡散層２５，２
６間の距離によってクランプ電圧をコントロールするこ
とができる。つまり、Ｎ型拡散層２５，２６間の距離を
狭めるほどクランプ電圧を低く設定することができ、そ
のとき電圧クランプ素子２自身の静電破壊耐量も増加す
る。
【００５３】このため、集積回路の素子構造が薄膜化す
ることで、ゲート酸化膜の破壊電圧が低下する分、電圧
クランブ素子２の間隔を狭めてクランプ電圧を下げるこ
とによって集積回路の静電破壊耐量を変えずに、あるい
は増加させて微細化を実現することができる。
ることで、ゲート酸化膜の破壊電圧が低下する分、電圧
クランブ素子２の間隔を狭めてクランプ電圧を下げるこ
とによって集積回路の静電破壊耐量を変えずに、あるい
は増加させて微細化を実現することができる。
【００５４】図５は図３のＢ−Ｂ線に沿う矢視方向の部
分断面図である。図において、スクライブ配線（共通放
電線）１はアルミで形成され、Ｐ型半導体基板４１上の
Ｐ型拡散層４３と接続することで、回路上の機能として
はＰ型半導体基板４１の電位を一定に保つ役割を果たし
ている。
分断面図である。図において、スクライブ配線（共通放
電線）１はアルミで形成され、Ｐ型半導体基板４１上の
Ｐ型拡散層４３と接続することで、回路上の機能として
はＰ型半導体基板４１の電位を一定に保つ役割を果たし
ている。
【００５５】尚、スクライブ配線１のＰ型拡散層４３と
の接続部分以外には、スクライブ配線１とＰ型半導体基
板４１との間にフィールド酸化膜４２及び層間絶縁膜４
４が設けられている。
の接続部分以外には、スクライブ配線１とＰ型半導体基
板４１との間にフィールド酸化膜４２及び層間絶縁膜４
４が設けられている。
【００５６】上述した保護技術では半導体基板の電位が
グランド電位の例であるため、グランド端子をスクライ
ブ配線１に直接接続している。しかしながら、半導体基
板の電位をグランド電位とは異なる電位発生回路に接続
する場合でも、グランド端子も他の端子と同様に、電圧
クランプ素子とダイオードとによってスクライブ配線１
に接続すればよい。
グランド電位の例であるため、グランド端子をスクライ
ブ配線１に直接接続している。しかしながら、半導体基
板の電位をグランド電位とは異なる電位発生回路に接続
する場合でも、グランド端子も他の端子と同様に、電圧
クランプ素子とダイオードとによってスクライブ配線１
に接続すればよい。
【００５７】このように、半導体基体上のＶcc端子１
０、入力端子１１、ＶccＱ端子１３、出力端子１４、Ｇ
ｎｄＱ端子１５、……、端子１ｎ各々に共通に接続され
る共通放電線１を上記の端子各々の近傍を通るように配
設し、グランド端子１２，１６，……を除く上記の各端
子を電圧クランプ素子２−１〜２−ｍ及びダイオード３
−１〜３−ｍからなる保護素子で共通放電線１に接続し
て上記の各端子を静電破壊から保護することによって、
多くとも端子の数の保護素子を形成することで任意の端
子間に印加された任意の極性の静電パルスを放電させる
ことができ、内部回路４にかかる電圧を保護素子のクラ
ンプ電圧までに抑えることができる。よって、チップ面
積を増大させることなく、極めて静電破壊耐量の高い半
導体集積回路を得ることができる。
０、入力端子１１、ＶccＱ端子１３、出力端子１４、Ｇ
ｎｄＱ端子１５、……、端子１ｎ各々に共通に接続され
る共通放電線１を上記の端子各々の近傍を通るように配
設し、グランド端子１２，１６，……を除く上記の各端
子を電圧クランプ素子２−１〜２−ｍ及びダイオード３
−１〜３−ｍからなる保護素子で共通放電線１に接続し
て上記の各端子を静電破壊から保護することによって、
多くとも端子の数の保護素子を形成することで任意の端
子間に印加された任意の極性の静電パルスを放電させる
ことができ、内部回路４にかかる電圧を保護素子のクラ
ンプ電圧までに抑えることができる。よって、チップ面
積を増大させることなく、極めて静電破壊耐量の高い半
導体集積回路を得ることができる。
【００５８】
【発明の効果】以上説明したように本発明によれば、半
導体基体上に設けられた複数の金属端子各々に共通に接
続される共通放電線をこれら複数の金属端子各々の近傍
を通るように配設し、これら複数の金属端子のうち少な
くとも一部の金属端子を保護素子で共通放電線に接続し
て当該金属端子を静電破壊から保護することによって、
チップ面積を増大させることなく、静電破壊耐量を高く
することができるという効果がある。
導体基体上に設けられた複数の金属端子各々に共通に接
続される共通放電線をこれら複数の金属端子各々の近傍
を通るように配設し、これら複数の金属端子のうち少な
くとも一部の金属端子を保護素子で共通放電線に接続し
て当該金属端子を静電破壊から保護することによって、
チップ面積を増大させることなく、静電破壊耐量を高く
することができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】（ａ）はグランド端子を除く任意の端子間に静
電パルスが印加された場合の動作を説明するための図、
（ｂ）はグランド端子と端子との間に静電パルスが印加
された場合の動作を説明するための図である。
電パルスが印加された場合の動作を説明するための図、
（ｂ）はグランド端子と端子との間に静電パルスが印加
された場合の動作を説明するための図である。
【図３】本発明の一実施例によるマスクパターンを示す
図である。
図である。
【図４】図３のＡ−Ａ線に沿う矢視方向の部分断面図で
ある。
ある。
【図５】図３のＢ−Ｂ線に沿う矢視方向の部分断面図で
ある。
ある。
【図６】従来例の構成を示すブロック図である。
【図７】従来例を示す回路図である。
【図８】従来例の２端子間の関係を説明するための図で
ある。
ある。
【図９】従来例の２端子間の関係を説明するための図で
ある。
ある。
１ 共通放電線 ２−１〜２−ｍ 電圧クランプ素子 ３−１〜３−ｍ ダイオード ４ 内部回路 ５ インバータ ６ 出力トランジスタ １０ Ｖcc端子 １１ 入力端子 １２，１６ グランド端子 １３ ＶccＱ端子 １４ 出力端子 １５ ＧｎｄＱ端子
Claims (11)
- 【請求項１】 複数の端子と、これ等複数の端子の少な
くとも一部が静電保護素子を介して接続された共通放電
線とを半導体チップ上に有し、前記共通放電線を前記半
導体チップのスクライブ線部に設けたことを特徴とする
半導体装置。 - 【請求項２】 前記共通放電線は前記半導体チップを搭
載している半導体基板に接続されていることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記保護素子は電圧クランプ素子とダイ
オード素子との並列回路からなることを特徴とする請求
項１または２記載の半導体装置。 - 【請求項４】 内部回路部と出力回路部とをさらに有
し、前記複数の端子としては、前記内部回路部に接続さ
れる電源端子と、前記出力回路部に接続される電源端子
とがあることを特徴とする請求項１〜３いずれか記載の
半導体装置。 - 【請求項５】 前記共通放電線はアルミ配線であること
を特徴とする請求項１〜４いずれか記載の半導体装置。 - 【請求項６】 前記複数の端子は前記共通放電線の近傍
に沿って配置されていることを特徴とする請求項１〜５
記載の半導体装置。 - 【請求項７】 第一導電型の半導体基板に形成された半
導体チップの表面に設けられた共通放電線と、この共通
放電線の内側近傍に沿って設けられた複数の端子と、こ
れ等複数の端子の並びの内側に設けられた内部回路部お
よび出力回路部とを有し、前記複数の端子の少なくとも
一部は静電保護素子を介して前記共通放電線に接続され
ていることを特徴とする半導体装置。 - 【請求項８】 前記共通放電線は前記半導体基板に接続
されていることを特徴とする請求項７記載の半導体装
置。 - 【請求項９】 前記保護素子は電圧クランプ素子とダイ
オード素子との並列回路からなることを特徴とする請求
項７または８記載の半導体装置。 - 【請求項１０】 前記複数の端子としては、前記内部回
路部に接続される電源端子と、前記出力回路部に接続さ
れる電源端子とがあることを特徴とする請求項７〜９い
ずれか記載の半導体装置。 - 【請求項１１】 前記半導体チップ表面には、第二導電
型の第一および第二の拡散領域および前記第一導電型の
第三拡散領域が隣接して設けられ、前記第一および第三
の拡散領域が前記共通放電線に接続され、前記第二の拡
散領域が前記複数の端子のうちの一つに接続されている
ことを特徴とする請求項７〜１０いずれか記載の半導体
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188802A JP2972494B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
| DE69407497T DE69407497T2 (de) | 1993-06-30 | 1994-06-28 | Mit einem Schutzsystem ausgerüstete integrierte Halbleiterschaltungsanordnung zum direkten Entladen von an Anschlüssen auftretenden Überspannungen auf eine Entladungsleitung |
| EP94110025A EP0632560B1 (en) | 1993-06-30 | 1994-06-28 | Semiconductor integrated circuit device equipped with protective system for directly discharging surge voltage from pad to discharging line |
| KR1019940015395A KR0154181B1 (ko) | 1993-06-30 | 1994-06-30 | 패드로부터 방전선으로 서지 전압을 직접 방전하기 위한 보호 시스템을 갖춘 반도체 집적 회로 장치 |
| US08/718,227 US5875086A (en) | 1993-06-30 | 1996-09-20 | Semiconductor integrated circuit device equipped with protective system for directly discharging surge voltage from pad to discharge line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188802A JP2972494B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786510A JPH0786510A (ja) | 1995-03-31 |
| JP2972494B2 true JP2972494B2 (ja) | 1999-11-08 |
Family
ID=16230064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5188802A Expired - Lifetime JP2972494B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5875086A (ja) |
| EP (1) | EP0632560B1 (ja) |
| JP (1) | JP2972494B2 (ja) |
| KR (1) | KR0154181B1 (ja) |
| DE (1) | DE69407497T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2636773B2 (ja) * | 1995-01-25 | 1997-07-30 | 日本電気株式会社 | 半導体集積回路装置 |
| ATE229230T1 (de) * | 1995-04-06 | 2002-12-15 | Infineon Technologies Ag | Integrierte halbleiterschaltung mit einem schutzmittel |
| JP2830783B2 (ja) * | 1995-07-18 | 1998-12-02 | 日本電気株式会社 | 半導体装置 |
| JP2850801B2 (ja) * | 1995-07-28 | 1999-01-27 | 日本電気株式会社 | 半導体素子 |
| JP3019760B2 (ja) * | 1995-11-15 | 2000-03-13 | 日本電気株式会社 | 半導体集積回路装置 |
| JP2826498B2 (ja) * | 1996-01-17 | 1998-11-18 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| JP3144308B2 (ja) * | 1996-08-01 | 2001-03-12 | 日本電気株式会社 | 半導体装置 |
| JP2943738B2 (ja) * | 1996-11-29 | 1999-08-30 | 日本電気株式会社 | 半導体装置における静電保護回路 |
| JP2940506B2 (ja) * | 1997-01-31 | 1999-08-25 | 日本電気株式会社 | 半導体装置 |
| JP3111938B2 (ja) * | 1997-09-16 | 2000-11-27 | 日本電気株式会社 | 半導体装置 |
| JP3583662B2 (ja) | 1999-08-12 | 2004-11-04 | 株式会社 沖マイクロデザイン | 半導体装置および半導体装置の製造方法 |
| GB2357633A (en) * | 1999-12-21 | 2001-06-27 | Nokia Mobile Phones Ltd | Electrostatic discharge protection for integrated circuits |
| FR2803100B1 (fr) * | 1999-12-28 | 2002-12-06 | St Microelectronics Sa | Dispositif de protection de lignes d'interconnexions dans un circuit integre |
| JP2002083931A (ja) * | 2000-09-08 | 2002-03-22 | Nec Corp | 半導体集積回路装置 |
| JP4475947B2 (ja) * | 2001-07-24 | 2010-06-09 | カーギル インコーポレイテッド | フェノール化合物の単離方法 |
| US6756834B1 (en) | 2003-04-29 | 2004-06-29 | Pericom Semiconductor Corp. | Direct power-to-ground ESD protection with an electrostatic common-discharge line |
| GB2430821B (en) * | 2004-02-07 | 2008-06-04 | Samsung Electronics Co Ltd | Buffer circuit having electrostatic discharge protection |
| JP4946000B2 (ja) * | 2005-10-24 | 2012-06-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP5701835B2 (ja) * | 2012-10-05 | 2015-04-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 相互接続構造体を有するチップ |
| JP6790705B2 (ja) * | 2016-10-13 | 2020-11-25 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343352A (en) * | 1989-01-20 | 1994-08-30 | Nec Corporation | Integrated circuit having two circuit blocks energized through different power supply systems |
| US5189588A (en) * | 1989-03-15 | 1993-02-23 | Matsushita Electric Industrial Co., Ltd. | Surge protection apparatus |
| JPH065705B2 (ja) * | 1989-08-11 | 1994-01-19 | 株式会社東芝 | 半導体集積回路装置 |
| US5212618A (en) * | 1990-05-03 | 1993-05-18 | Linear Technology Corporation | Electrostatic discharge clamp using vertical NPN transistor |
| JPH0430570A (ja) * | 1990-05-28 | 1992-02-03 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
| US5287241A (en) * | 1992-02-04 | 1994-02-15 | Cirrus Logic, Inc. | Shunt circuit for electrostatic discharge protection |
| US5233448A (en) * | 1992-05-04 | 1993-08-03 | Industrial Technology Research Institute | Method of manufacturing a liquid crystal display panel including photoconductive electrostatic protection |
-
1993
- 1993-06-30 JP JP5188802A patent/JP2972494B2/ja not_active Expired - Lifetime
-
1994
- 1994-06-28 EP EP94110025A patent/EP0632560B1/en not_active Expired - Lifetime
- 1994-06-28 DE DE69407497T patent/DE69407497T2/de not_active Expired - Fee Related
- 1994-06-30 KR KR1019940015395A patent/KR0154181B1/ko not_active IP Right Cessation
-
1996
- 1996-09-20 US US08/718,227 patent/US5875086A/en not_active Expired - Lifetime
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|---|---|
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| US5875086A (en) | 1999-02-23 |
| DE69407497D1 (de) | 1998-02-05 |
| EP0632560A3 (en) | 1996-05-15 |
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| KR0154181B1 (ko) | 1998-10-15 |
| JPH0786510A (ja) | 1995-03-31 |
| KR950002020A (ko) | 1995-01-04 |
| DE69407497T2 (de) | 1998-07-23 |
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