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KR100452741B1 - 반도체집적회로장치 - Google Patents

반도체집적회로장치 Download PDF

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KR100452741B1
KR100452741B1 KR10-2001-0050714A KR20010050714A KR100452741B1 KR 100452741 B1 KR100452741 B1 KR 100452741B1 KR 20010050714 A KR20010050714 A KR 20010050714A KR 100452741 B1 KR100452741 B1 KR 100452741B1
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KR
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potential wiring
integrated circuit
input
semiconductor integrated
wiring
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KR10-2001-0050714A
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하야시다요코
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닛본 덴끼 가부시끼가이샤
엔이씨 일렉트로닉스 가부시키가이샤
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Publication date
Application filed by 닛본 덴끼 가부시끼가이샤, 엔이씨 일렉트로닉스 가부시키가이샤 filed Critical 닛본 덴끼 가부시끼가이샤
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Abstract

디바이스대전 모델(CDM)에 의한 정전파괴를 방지하는 것이 가능한 반도체집적회로장치를 제공한다.
복수의 입출력단자와 그 복수의 입출력단자의 공통방전선인 제1의 기준전위배선과, 상기 복수의 입출력단자와 상기 제1의 기준전위배선과의 사이에 접속된 입출력보호소자와, 기판전위를 발생시키는 기판전위발생회로에 접속된 기판전위배선을 가지는 반도체집적회로장치에 있어서, 상기 제1의 기준전위배선과 상기 기판전위배선과의 사이에 클램프소자를 접속하는 것에 의해 실행된다.

Description

반도체집적회로장치{Semiconductor integrated circuit}
본 발명은 반도체집적회로장치에 관한 것이고, 특히 디바이스대전모델(CDM)에 의한 정전파괴의 방지를 도모한 반도체집적회로장치에 관한 것이다.
근년, 반도체디바이스의 미세화, 고집적화에 따라 반도체디바이스를 취급하는 경우에 생기는 정전기(ESD)파괴현상이 중요한 문제로 되고 있다. ESD파괴현상은, 주지하는 바와 같이, 인체모델(HBM), 머신모델(MM), 및 디바이스대전모델(CDM)의 3개의 모델이 제창되고 있다. 여기서 HBM은 대전한 사람이 디바이스에 접촉하였을 때에 전하를 디바이스에 방전함으로써 발생하는 파괴 모델이며, MM은(일반적으로 인체보다 대용량을 가지고, 방전저항이 작다) 금속제기기와 디바이스가 접촉하였을 때에 발생하는 파괴모델이다.
HBM, MM의 평가는 일반적으로 디바이스가 착목한 2단자사이에서 ESD의 인가, 방전이 행해진다. 이에 대하여, CDM은 디바이스의 패키지나 칩등이 대전되어 전하가 축적되고, 이 전하가 디바이스의 단자를 통해서 외부에 방전하였을 때의 파괴모델이다.
이 CDM에 있어서 정전파괴 메커니즘과 그 일반적 대책에 관해서 설명한다. 도 6은 반도체집적회로장치의 단자와 그것에 접속된 내부회로를 도시한 것이다. 도 6에 있어서, 반도체집적회로장치(114)의 단자(102)는 내부회로를 구성하는 MOS트랜지스터(112)의 게이트에 접속되어 있다. 또한, 단자(102)와 기준전위배선(101)과의 사이에는 정전보호소자(103)가 접속되어 있다. 여기서, 기준전위배선(101)으로서, 접지(GND)전위배선이나, GND전위와는 다른 기판전위배선을 사용하는 것이 일반적이다.
정전보호소자(103)는 단자(102)에 외부에서 정전기가 인가되었을 때에, 내부회로를 구성하는 MOS트랜지스터(112)가 파괴되는 것을 방지하기 위해서 마련되어 있다. 이 정전보호소자(103)는 일반적으로 전술한 인체모델(HBM)이나, 머신모델(MM)의 파괴에 대한 보호를 목적으로 마련되어 있는 것이다.
도 6에 있어서 용량(113)은 시험디바이스자체를 대전시킨 후에 임의의 단자를 접지하여 방전시키는 시험인 CDM시험 시에 있어서 칩과 대지사이의 등가적인 용량을 의미하며, 대전한 칩의 전하가 축적되어 있는 것을 나타낸다. 또한, 단자(102)는 CDM시험스위치(115)를 개재하여 접지되도록 이루어져 있다. 디바이스에 대전한 전하(칩전체의 전하)는 기준전위배선(101), 정전보호소자(103)를 개재하여 단자(102)로부터 대지로 방전된다.
이 때, 내부회로를 구성하고 있는 MOS트랜지스터(112)중 단자(102)에 접속되어 있는 게이트에 축적된 전하도 단자(102)로부터 대지로 방전된다. 이 내부회로를 구성하는 MOS트랜지스터(112)의 게이트에 축적된 전하는 기준전위배선(101)을 통하여 방전되는 전하와 비교하여 대단히 적고, 매우 단시간에 방전되어 접지전위로 된다.
이 결과, 내부회로를 구성하고 있는 MOS트랜지스터(112)의 게이트와 소스의 사이에 큰 전위차가 생겨 게이트산화막의 절연파괴가 일어난다. 이 파괴를 방지하는 대책으로 일반적으로 MOS트랜지스터(112)의 게이트와 소스의 사이에 근접하여 CDM용보호소자(116)를 마련한다. 이러한 공지기술로는, 예컨대, "Electrical Overstress/Electrostatic Discharge Symposium Proceeding September 27-29,1988 PP.220-227"에 기재가 있다.
종래 예로서, 도 7에 기준전위배선(101)으로서 기판전위배선(104)을 채용하고, 또한 그 전위가 접지(GND)전위인 경우를 나타낸다. 또한, Vcc단자, 입력단자, I/O단자 등이 접속되어 있는 정전보호소자(103)는, 앞의 도 6의 도면부호 l03과 동일한 것이다. 도 7에 있어서는, 입력단자에 접속되어 있는 내부회로소자나 CDM보호소자는 생략하고 있다. 기판전위배선(106)은 반도체기판과 여러 곳에서 접속되어 있기 때문에 도 7과 같은 경우, 기판에 대전된 전하는 이 기판전위배선(106){기준전위배선(GND)(101)이기도 하다}→ 보호소자(103) →하나의 시험단자(102)를 통해서 대지로 방전되기 때문에 특별한 문제는 생기지 않았다.
또한, 도 7과 같은 경우와 마찬가지로, 도 8에 나타낸 바와 같이 각 단자(102)가 정전보호소자(103)를 개재하여 기판전위발생회로(BBG; 104)의 출력인 기판전위배선(106)에 접속되어 있는 경우, 칩에 대전한 전하는 이 기판전위배선(106) →보호소자(103) →하나의 시험단자(102)를 통해서 대지로 방전되기 때문에 특별한 문제는 생기지 않았다.
이 종류의 정전기보호의 종래 기술로서, 일본특개평 3-72666호 공보에서는 단자사이에 인가된 정전펄스가 복수의 보호소자, 전원배선, 기준전위배선을 경유하여 방전되는 종래 기술이 개시되어 있다. 또한, 일본특허 제2848674호 공보에서는 각 단자를 보호소자를 개재하여 하나의 배선으로 묶고 있다. 또한, 일본특허 제2972494호 공보에서는 각 단자를 보호소자를 개재하여 하나의 배선으로 묶고 있고, 또한, 2단자사이에 있어서 정인가, 부인가의 쌍방향에 대하여 순방향으로 방전할 수 있는 시스템으로 되어 있다.
나아가, 일본특허 제2910474호 공보에서는, 전원전압이 내부에서 강압, 승압된 경우에 그 내부전원배선과 기준전위배선사이에 보호소자를 마련하는 것이 나타나 있다. 모두, 입출력단자와 기준전위배선사이 또는, 이전위의 전원배선사이에 보호소자가 마련되어 있다.
그러나, 도 9에 나타낸 바와 같이, 기판전위발생회로(BBG)(104)를 가지는 반도체집적회로장치에 있어서, 단자(102)에 접속되어 있는 정전보호소자(103)를 접속하는 기준전위배선으로 GND배선을 사용한 경우, 기판전위발생회로(104)의 출력과 기판전위배선(106)과는 접속되어 있지 않기 때문에 CDM시험 시에 기판에 축적된 전하를 직접방전하는 경로가 존재하지 않아, CDM내량저하를 초래한다고 하는 문제점이 있었다.
앞서 말한 문헌에서도, 도 9의 정전보호소자(103)는 존재하지만 기준전위배선(101)과 기판전위배선(106)이 다른 구성이고, CDM시험의 경우에 기판에 축적된 전하를 방전하는 점에 대해서 고려되어 있지 않기 때문에, CDM내량이 저하한다고 하는 문제점이 있었다.
본 발명은, 상기 문제점에 비추어 이루어진 것으로 CDM에 의한 정전파괴에도 유효한 반도체집적회로소자를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해서, 청구항 1기재의 발명은 복수의 입출력단자와, 그 복수의 입출력단자의 공통방전선인 제1의 기준전위배선과, 복수의 입출력단자와 제1의 기준전위배선과의 사이에 접속된 입출력보호소자와, 기판전위를 발생시키는 기판전위발생회로에 접속된 기판전위배선을 가지는 반도체집적회로장치에 있어서, 제1의 기준전위배선과 기판전위배선과의 사이에 클램프소자를 접속한 것을 특징으로 한다.
청구항 2기재의 발명은 복수의 입출력단자와, 그 복수의 입출력단자의 방전선인 복수의 전원배선 또는 접지(GND)전위배선과, 복수의 입출력단자와 복수의 전원배선 또는 접지전위배선과의 사이에 접속된 입출력보호소자와, 기판전위발생회로에 접속된 기판전위배선을 가지는 반도체집적회로장치에 있어서, 기판전위배선과 복수의 전원배선 또는 접지전위배선과의 사이에 클램프소자를 각각 접속한 것을 특징으로 한다.
청구항 3기재의 발명은 도전형반도체기판에 제2의 도전형웰을 형성하여, 그 제2의 도전형웰 내에 제1의 도전형웰을 가지고, 복수의 입출력단자와 그 복수의 입출력단자의 방전선인 제2의 기준전위배선과, 복수의 입출력단자와 제2의 기준전위배선과의 사이에 접속된 입출력보호소자와, 기판전위발생회로에 접속된 기판전위배선을 가지고, 입출력보호소자를 제1의 도전형웰 내에 가지는 반도체집적회로장치에 있어서, 기판전위배선과 제2의 기준전위배선과의 사이에 클램프소자를 접속한 것을 특징으로 한다.
청구항 4기재의 발명은 청구항1 내지 청구항 3 중 어느 한 항 기재의 발명에 있어서, 클램프소자는 기생바이폴라소자, 사이리스터(SCR)소자, 다이오드 및 MOSFET, 또는 이들의 복수의 조합인 것을 특징으로 한다.
청구항 5기재의 발명은 청구항1 내지 청구항 4중 어느 한 항 기재의 발명에 있어서, 입출력보호소자 및 클램프소자는 방전전류가 쌍방향이 되도록 구성되어 있는 것을 특징으로 한다.
청구항 6기재의 발명은 청구항1 내지 청구항 5의 어느 한 항 기재의 발명에있어서, 입출력보호소자와 클램프소자는, 동일 구조 및, 동일 사이즈인 것을 특징으로 한다.
청구항 7기재의 발명은 청구항1 내지 청구항 6 중 어느 한 항 기재의 발명에 있어서, 클램프소자는 반도체기판 내에 복수 마련되어 있는 것을 특징으로 한다.
청구항 8기재의 발명은 청구항 7기재의 발명에 있어서, 클램프소자는 반도체기판 내에 복수 마련되어 있고, 또한 반도체집적회로기판 내에 대략 균등하게 배치되어 있는 것을 특징으로 한다.
청구항 9기재의 발명은 청구항 l내지 청구항 8 중 어느 한 항 기재의 발명에 있어서, 기판전위배선에는 클램프소자, 기판전위발생회로소자등의 특정소자이외의 내부회로소자가 접속되어 있지 않는 것을 특징으로 한다.
청구항 10기재의 발명은 청구항 1에 기재의 발명에 있어서 제1의 기준전위배선은 접지(GND)배선인 것을 특징으로 한다.
청구항 11기재의 발명은 청구항 1기재의 발명에 있어서 기판전위배선 의 전위는, 제1의 기준전위배선의 전위보다도 낮은 것을 특징으로 한다.
청구항 12기재의 발명은 청구항 3기재의 발명에 있어서, 제2의 기준전위배선에는 제1의 도전형웰이 접속되어 있는 것을 특징으로 한다.
도 1은 본 발명의 제1의 실시의 형태에 관한 반도체집적회로장치의 요부의 구조를 나타내는 블럭도,
도 2는 본 발명의 제1의 실시의 형태에 관한 반도체집적회로장치의 요부의 구조를 나타내는 블럭도,
도 3은 본 발명의 제2의 실시의 형태에 관한 반도체집적회로장치의 요부의 구조를 나타내는 블럭도,
도 4는 본 발명의 제2의 실시의 형태에 관한 반도체집적회로장치의 요부의 구조를 나타내는 블럭도,
도 5는 본 발명의 제3의 실시의 형태에 관한 반도체집적회로장치의 요부의 구조를 나타내는 단면도,
도 6은 종래부터의 일반적인 CDM보호구성을 나타내는 블럭도,
도 7은 종래의 형태에 관한 반도체집적회로장치의 요부의 구조를 나타내는 블럭도,
도 8은 종래의 형태에 관한 반도체집적회로장치의 요부의 구조를 나타내는 블럭도,
도 9는 종래의 형태에 관한 반도체집적회로장치의 요부의 구조를 나타내는블럭도,
도 10은 종래의 형태에 관한 반도체집적회로장치의 요부의 구조를 나타내는 블럭도.
※도면의 주요부분에 대한 부호의 설명
101 : 기준전위배선 102 : 단자
103 : 보호소자 104 : 기판전위발생회로(BBG)
105 : 클램프소자 106 : 기판전위배선
l07 : 내부회로트랜지스터 109 : P형반도체기판
1l0 : 디프N웰 111 : P웰
112 : MOS트랜지스터 113 : 용량
114 : 반도체집적회로장치 115 : CDM시험스위치
116 : CDM용보호소자 1l7 : NPN기생바이폴라소자
118 : 다이오드
이하, 본 발명의 실시의 형태를 첨부도면을 참조하면서 상세히 설명한다.
(제1의 실시형태)
제1의 실시의 형태에 관해서 도1을 참조하면서 설명한다. 도 1은 제1의 실시의 형태에 관한 반도체집적회로장치의 구조를 설명하기 위한 블럭도이다. 도 1에 있어서, 기준전위배선(GND)(101)과 모든 단자(Vcc, GND, 입력, I/0)(102)와의 사이에 정전보호소자(103)가 접속되어 있다. 기판전위발생회로(BBG)(l04)의 출력인 기판전위배선(106)과 기준전위배선(GND)(101)과의 사이에 클램프소자(105)가 접속되어 있다. 기판전위배선(106)에는 클램프소자(105)나 기판전위발생회로(104)의 구성회로소자(도시하지 않음)등의 특정소자이외의 내부회로소자는 접속하지 않는다.
또한, 도 1에 있어서는 입력단자(102)에 접속되어 있는 내부회로소자나 CDM보호소자는 생략되어 있다. 본 구조에 의하면 기판에 축적된 전하를 이 클램프소자(105) →기준전위배선(101) →보호소자(103) →단자(102)를 통해서 대지로 방전할 수가 있다. 이것에 의해서 CDM내량이 향상된다.
본 실시의 형태에 있어서, 기판전위배선(106)과 기준전위배선(101)과의 사이에 마련된 클램프소자(105)는, 도 2에 나타낸 바와 같이 NPN기생바이폴라소자(117), 다이오드(118)로 구성되어 있다. 이 클램프소자(105)의 구조는 도 1의 정전보호소자(103)와 동일소자구조이고, 동일구성(동일사이즈)이다. 즉, 같은 치수의 NPN기생바이폴라소자(117) 및 다이오드(118)로 구성되어 있다.
발명자의 실험에 의하면 기판전위배선(106)과 기준전위배선(101)과의 사이에 클램프소자(105)가 없는 종래 구조 시에는, CDM내량이 700∼1000V이였던 것에 대해, 본 발명의 구조에 의하면 1200∼1500V로 약 500V의 CDM내량의 향상이 보였다.
또, 클램프소자(105)는 이상에서 설명한 것 외에도 사이리스터(SCR)나 MOSFET등의 구성이나, 복수의 조합이더라도 동등한 효과가 얻어진다. 또, 기판전위발생회로(BBG)(104)의 출력인 기판전위배선(106)은 기준전위배선(GND)(101)보다 낮은 전위로 되어있는 구성이다. 이러한 구성으로는 실제로 DRAM제품 등이 있다.
(제2의 실시형태)
다음에, 제2의 실시의 형태에 관해서 설명한다. 도 3은 본 실시의 형태에 관한 반도체집적회로장치의 구조를 설명하기 위한 블럭도이다. 도 3에 있어서, 복수의 독립된 기준전위배선(GND)(101-1, 101-2), 기판전위발생회로(BBG)(104)의 출력인 기판전위배선(106)이 존재하고, 기준전위배선(GND)(101-1, 101-2)과 기판전위배선(106)과의 사이에 클램프소자(105-1, (105-2)가 각각 마련되어 있다.
기판에 축적된 전하는 기준전위배선측의 단자(102-1, 102-2) 중 어느 쪽에서 방전하는 경우에도, 기판전위배선(106) →클램프소자(105) →기준전위배선(GND)(101) →정전보호소자(103) →단자(102)의 경로로부터 대지로 방전된다. 여기서, CDM대책에 있어서 ESD내량이 단자(102)에 의해서 다른 일은 없다.
또한, 도 3의 예와 같은 구성이나 도 4에 나타낸 바와 같이 클램프소자(105)를 복수 배치하는 경우는 칩내에 대략 균등하게 배치하는 것이 좋고, 예컨데, 도 10에 나타낸 바와 같이 칩내에 치우쳐서 배치하는 것은 클램프소자(105)가 배치되어 있지 않은 영역의 기판의 전하가 방전되기 어렵게 된다.
(제3의 실시형태)
다음에, 제3의 실시형태에 관해서 설명한다. 도 5는 본 실시형태에 관한 반도체집적회로장치의 구조를 설명하기 위한 블럭도이다. 도 5에 있어서, P형반도체기판(109)상의 디프N웰(110)내의 P웰(111)에 형성된 정전보호소자(103){다이오드(118)와 NPN기생바이폴라소자(117)}를 개재하여, 단자(102)와 기준전위배선(GND)(101)과가 접속되어 있다.
또한, 도 5에 나타낸 바와 같이, P웰(111)은 기준전위배선(GND)(101)에 접속되어 있다. 기판전위발생회로(BBG)(104)의 출력인 기판전위배선(106)과 기준전위배선(GND)(101)과의 사이에는 클램프소자(105){다이오드(l18)와 NPN기생바이폴라소자(117)}가 마련되어 있다.
기판에 축적된 전하를 클램프소자(105) →기준전위배선(101) →정전보호소자(103) →단자(102)를 통해서 대지로 방전할 수가 있다. 또한, 클램프소자(105)의 구조는 보호소자(103)와 동일소자구조이고 동일구성(동일사이즈)이다.
만약에 클램프소자(105)가 존재하지 않으면, 단자(102)로부터 P웰(111)의 전하가 먼저 뽑혀져 버리고, 한편, 내부회로트랜지스터(107)의 게이트전위는 곧 접지레벨이 되지만, 트랜지스터(107)의 근방의 기판전위는 당장은 접지레벨이 되지 않기 때문에 게이트산화막의 파괴가 발생되어 버린다. 또, 클램프소자(105)는 이상의 설명이외에도 사이리스터(SCR)나 MOSFET등의 구성이어도 동등한 효과를 얻을 수 있다.
또한, 상술한 실시형태는 본 발명의 호적한 실시형태의 일례이며, 본 발명은 이것에 한정되는 일없이, 그 요지를 이탈하지 않는 범위 내에서, 여러 가지 변형실시가 가능하다.
이상의 설명으로 명백하듯이, 본 발명에 의하면 CDM시험에 있어서 기판전위배선과 기준전위배선과의 사이에 클램프소자를 마련함으로써 기판전위배선→클램프소자→기준전위배선→보호소자→단자의 순으로 기판의 전류를 방전하는 경로를 마련함에 따라 CDM내량을 대폭 향상시킬 수 있다. 예컨대, 본 발명의 적용 전의 CDM내량이 700∼1000V이였던 것이, 적용 후의 CDM내량은 1200∼1500V로 대폭 향상한다.

Claims (12)

  1. 복수의 입출력단자와, 그 복수의 입출력단자의 공통방전선인 제1의 기준전위배선과, 상기 복수의 입출력단자와 상기 제1의 기준전위배선과의 사이에 접속된 입출력보호소자와, 기판전위를 발생시키는 기판전위발생회로에 접속된 기판전위배선을 가지는 반도체집적회로장치에 있어서,
    상기 제1의 기준전위배선과, 상기 기판전위배선과의 사이에 클램프소자를 접속한 것을 특징으로 하는 반도체집적회로장치.
  2. 복수의 입출력단자와, 그 복수의 입출력단자의 방전선인 복수의 전원배선 또는 접지(GND)전위배선과, 상기 복수의 입출력단자와 상기 복수의 전원배선 또는 접지전위배선과의 사이에 접속된 입출력보호소자와, 기판전위발생회로에 접속된 기판전위배선을 가지는 반도체집적회로장치에 있어서,
    상기 기판전위배선과, 상기 복수의 전원배선 또는 접지전위배선과의 사이에 클램프소자를 각각 접속한 것을 특징으로 하는 반도체집적회로장치.
  3. 도전형반도체기판에 제2의 도전형웰을 형성하고, 그 제2의 도전형웰내에 제1의 도전형웰을 가지고, 복수의 입출력단자와, 그 복수의 입출력단자의 방전선인 제2의 기준전위배선과, 상기 복수의 입출력단자와 상기 제2의 기준전위배선과의 사이에 접속된 입출력보호소자와, 기판전위발생회로에 접속된 기판전위배선을 갖고,상기 입출력보호소자를 상기 제1의 도전형웰 내에 가지는 반도체집적회로장치에 있어서,
    상기 기판전위배선과, 상기 제2의 기준전위배선과의 사이에 클램프소자를 접속한 것을 특징으로 하는 반도체집적회로장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 클램프소자는 기생바이폴라소자, 사이리스터(SCR)소자, 다이오드 및 MOSFET, 또는 이들의 복수의 조합인 것을 특징으로 하는 반도체집적회로장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 입출력보호소자 및 클램프소자는 방전전류가 쌍방향이 되도록 구성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  6. 제1항 내지 제3항 중 어느 한 항 기재에 있어서, 상기 입출력보호소자와 상기 클램프소자는 동일 구조 및 동일 사이즈인 것을 특징으로 하는 반도체집적회로장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 클램프소자는 반도체기판 내에 복수 마련되어 있는 것을 특징으로 하는 반도체집적회로장치.
  8. 제7항에 있어서, 상기 클램프소자는 반도체기판내에 복수 마련되어 있고, 또한 반도체집적회로기판 내에 대략 균등하게 배치되어 있는 것을 특징으로 하는 반도체집적회로장치.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판전위배선에는 상기 클램프소자, 기판전위발생회로소자만이 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
  10. 제1항에 있어서, 상기 제1의 기준전위배선은 접지(GND)배선인 것을 특징으로 하는 반도체집적회로장치.
  11. 제1항에 있어서, 상기 기판전위배선의 전위는 상기 제1의 기준전위배선의 전위보다도 낮은 것을 특징으로 하는 반도체집적회로장치.
  12. 제3항에 있어서, 상기 제2의 기준전위배선에는 상기 제1의 도전형웰이 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
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