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KR100323454B1 - 이에스디(ｅｓｄ) 보호회로 - Google Patents

이에스디(ｅｓｄ) 보호회로 Download PDF

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Abstract

본 발명은 파워(Power) 트랜지스터의 방향성을 제거하여 전원 전압(VCC)와 접지 전압(VSS)의 모든 모드에 대해 경로로서의 역할을 하기 위한 이에스디(Elector Static Discharge:ESD) 보호회로에 관한 것이다.
본 발명의 ESD 보호회로는 파워 트랜지스터의 방향성을 제거하여 VCC와 VSS의 모든 모드에 대해 경로로서의 역할을 하므로, ESD에 대한 내성을 향상시키고, 상기 파워 트랜지스터의 턴-온(Turn-on) 시간을 단축시키며 또한 파워 패드(Pad)가 디커플링(Decoupling) 캐패시터로 작용하여 집적회로의 오동작을 방지하므로 파워 패드에서 파워 패드의 시디엠(Charged Device Model:CDM)에 대한 내성을 향상시켜 소자의 신뢰성을 향상시키는 특징이 있다.

Description

이에스디(ＥＳＤ) 보호회로{Elector static discharge protection circuit}
본 발명은 이에스디(Elector Static Discharge:ESD) 보호 회로에 관한 것으로, 특히 파워(Power) 트랜지스터의 방향성을 제거하여 소자의 신뢰성을 향상시키는 ESD 보호 회로에 관한 것이다.
집적회로의 기술이 발전을 하면서 자연적인 현상에 의하여 집적회로가 손상이 되는 것에 대한 연구도 진행이 되고, 이들이 산업기술에 적용되면서 집적회로의 요구조건이 많아지게 되었다.
상기 요구를 만족시키기 위하여 ESD 보호 회로를 집적회로의 패드(Pad) 근처에 삽입을 하여 정전기에 대한 보호를 하고 있다.
또한, 상기 ESD와 같이 외부의 정전기원으로부터 전하가 집적회로의 내부로 유입되는 것이 아니라 전장에 의하여 집적회로의 내부에 충전이된 전하가 외부의 그라운드로 방전되는 현상 즉 시디엠(Charged Device Model:CDM)에 대한 내성을 요구하게 되었다.
상기 ESD와 다르게 CDM은 전하의 방전을 모델링(Modeling)을 하였을 때, 피크(Peak) 전류에 이르는 라이징(Rising) 시간이 아주 짧아서 그 해석도 어려우며, 그에 대한 내성을 향상시키는 것 또한 아주 세심한 고려가 필요하다.
일반적인 ESD 보호회로는 도 1에서와 같이, 패드부(1)와 메인칩(Main Chip)(2) 그리고 상기 패드부(1)와 메인칩(2) 사이에 연결되며 전원 전압(Vcc)과 접지 전압(Vss)에 각각 연결되어 형성된 ESD 보호용 제 1 , 제 2 트랜지스터(3,4)및 상기 Vcc과 Vss에 연결되어 형성된 상기 Vcc과 Vss간의 전기적 연결 통로의 파워 트랜지스터(5)로 구성된다.
상기와 같은 일반적인 ESD 보호회로의 동작을 설명하면 다음과 같다.
상기 패드부(1)에 고전압이 인가될 경우, 그 출력단(N1) 전위는 상기 제 1 트랜지스터(3)와 제 2 트랜지스터(1)를 통해 상기 Vcc과 Vss로 동시에 전류경로를 형성하게 되어 고전압이 외부로 빠지게 된다.
여기서, 상기 제 1, 제 2 트랜지스터(3,4)에서 Vcc과 Vss 기준 모드에 따라서 하나의 트랜지스터만이 ESD 보호 기능을 주로 수행하고 나머지 하나의 트랜지스터의 ESD 보호 기능은 상대적으로 저하된다.
이때, ESD 보호 기능을 주로 수행하는 하나의 트랜지스터를 통하여 외부로 빠지는 고전압 일부가 상기 파워 트랜지스터(5)를 통하여 ESD 보호 기능이 상대적으로 저하된 나머지 하나의 트랜지스터에 연결된 전압단으로도 전류경로가 형성되어 외부로 빠지게 되므로 결국, 고전압이 두 전압단을 통하여 외부로 빠지게 된다.
즉, Vcc가 접지되어 상기 제 2 트랜지스터(1)를 통하여 ESD 전하의 상당양이 Vcc로 전달된 경우, Vcc로 전달되는 ESD 전하의 일부가 상기 파워 트랜지스터(5)를 통하여 Vss로도 전달되어 고전압이 두 전압단을 통하여 외부로 빠지게 된다.
도 2는 종래의 ESD 보호 회로 중 파워 트랜지스터를 나타낸 회로도이고, 도 3은 종래의 ESD 보호 회로 중 파워 트랜지스터를 나타낸 구조 단면도이다.
종래의 ESD 보호 회로 중 파워 트랜지스터는 도 2에서와 같이, 상기 Vss에 소오스가 연결되며 드레인이 상기 Vcc에 연결되고 게이트와 바디가 서로 연결되어방향성을 갖는 NMOS 트랜지스터(10)로 구성된다.
그리고, 도 3은 종래의 ESD 보호 회로 중 파워 트랜지스터의 구조 단면도로, p형인 반도체 기판(11)에 두 개의 게이트로 형성된 상기 NMOS 트랜지스터(10), 상기 반도체 기판(11)의 격리 영역에 형성된 다수 개의 소자 분리막(12), 상기 소자 분리막(12)에 의해 격리되며 상기 반도체 기판(11)내에 형성되는 픽-업 부(13), 상기 픽-업 부(13)와 상기 소자 분리막(12)에 의해 격리됨과 동시에 반도체 기판(11)내에 형성되며 고농도 제 1 N형 활성영역(14)과 제 1 N형 웰(15)이 오버랩(Overlap)되어 형성된 제 1 N형 웰 가드링 부(16) 및 상기 제 1 N형 웰 가드링 부(16)와 상기 소자 분리막(12)에 의해 격리됨과 동시에 반도체 기판(11)내에 형성되며 고농도 제 2 N형 활성영역(17)과 제 2 N형 웰(18)이 오버랩되어 형성된 제 2 N형 웰 가드링 부(19)로 구성된다.
그러나 종래의 ESD 보호회로는 파워 트랜지스터가 방향성을 갖는 하나의 NMOS 트랜지스터로 구성되기 때문에 상기 파워 트랜지스터를 사용하여 VCC와 VSS의 경로를 만들지만 상기 파워 트랜지스터의 방향성으로 VCC 모드에 대해 경로로서의 기능이 VSS 모드보다 약하다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 파워 트랜지스터의 방향성을 제거하여 VCC와 VSS의 모든 모드에 대해 경로로서의 역할을 하는 ESD 보호회로를 제공하는데 그 목적이 있다.
도 1은 일반적인 ESD 보호회로를 나타낸 구성도
도 2는 종래의 ESD 보호 회로 중 파워 트랜지스터를 나타낸 회로도
도 3은 종래의 ESD 보호 회로 중 파워 트랜지스터를 나타낸 구조 단면도
도 4는 본 발명의 실시 예에 따른 ESD 보호 회로 중 파워 트랜지스터를 나타낸 회로도
도 5는 본 발명의 실시 예에 따른 ESD 보호 회로 중 파워 트랜지스터를 나타낸 구조 단면도
< 도면의 주요부분에 대한 부호의 설명 >
31: 제 1 NMOS 트랜지스터 32: 제 2 NMOS 트랜지스터
33: 제 3 NMOS 트랜지스터 41: 반도체 기판
42: 소자 분리막 43: 픽-업 부
44: 제 1 N형 활성영역 45: 제 1 N형 웰
46: 제 1 N형 웰 가드링 부 47: 제 2 N형 활성영역
48: 제 2 N형 웰 49: 제 2 N형 웰 가드링 부
61: 다결정 실리콘층
본 발명의 ESD 보호회로는 패드부와 메인 칩, 상기 패드부와 메인 칩 사이에 형성되며 상기 패드부의 출력단과 제 1 전압단에 연결되어 ESD 전하가 상기 제 1 전압단을 통하여 외부로 흐르게 하는 제 1 트랜지스터, 상기 패드부와 메인 칩 사이에 형성되며 상기 패드부의 출력단과 제 2 전압단에 연결되어 ESD 전하가 상기 제 2 전압단을 통하여 외부로 흐르게 하는 제 2 트랜지스터 및 상기 제 1, 제 2 전압단간의 전기적 연결 통로로서 상기 제 1, 제 2 전압단에 연결되어 형성되며 부유 상태가 되어 방향성을 갖지 않는 파워 트랜지스터를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 ESD 보호회로의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명의 실시 예에 따른 ESD 보호 회로 중 파워 트랜지스터를 나타낸 회로도이고, 도 5는 본 발명의 실시 예에 따른 ESD 보호 회로 중 파워 트랜지스터를 나타낸 구조 단면도이다.
본 발명의 실시 예에 따른 ESD 보호 회로 중 파워 트랜지스터는 도 4에서와 같이, 상기 Vss에 소오스와 바디가 연결되며 드레인이 상기 Vcc에 연결된 제 1 NMOS 트랜지스터(31), 상기 제 1 NMOS 트랜지스터(31)가 부유 상태가 되어 방향성을 갖지 않도록 상기 Vcc에 게이트가 연결되고 드레인이 상기 제 1 NMOS 트랜지스터(31)의 게이트에 연결되며 소오스와 바디가 상기 Vss에 연결된 제 2 NMOS 트랜지스터(32) 및 상기 Vss에 소오스와 바디가 연결되고 드레인이 상기 Vcc에 연결되며 게이트가 제 2 NMOS 트랜지스터(32)의 소오스에 연결된 제 3 NMOS 트랜지스터(33)로 구성된다.
그리고, 도 5는 본 발명의 실시 예에 따른 ESD 보호 회로 중 파워 트랜지스터의 구조 단면도로, p형인 반도체 기판(41)에 두 개의 게이트로 형성된 상기 제 1 NMOS 트랜지스터(31), 상기 제 1 NMOS 트랜지스터(31)의 두 개의 게이트 및 두 개의 게이트 사이의 반도체 기판(41)상에 형성되어 상기 게이트들과 기생 캐패시터를 발생시키고 상기 Vcc와 Vss가 인가되는 전극으로서 역할을 하는 다결정 실리콘층(61), 상기 반도체 기판(41)의 격리 영역에 형성된 다수 개의 소자 분리막(42), 상기 소자 분리막(42)에 의해 격리되며 상기 반도체 기판(41)내에 형성되는 픽-업 부(43), 상기 픽-업 부(43)와 상기 소자 분리막(42)에 의해 격리됨과 동시에 반도체 기판(41)내에 형성되며 고농도 제 1 N형 활성영역(44)과 제 1 N형 웰(45)이 오버랩되어 형성된 제 1 N형 웰 가드링 부(46) 및 상기 제 1 N형 웰 가드링 부(46)와 상기 소자 분리막(42)에 의해 격리됨과 동시에 반도체 기판(41)내에 형성되며 고농도 제 2 N형 활성영역(47)과 제 2 N형 웰(48)이 오버랩되어 형성된 제 2 N형 웰 가드링 부(49)로 구성된다.
여기서, 상기 제 1 NMOS 트랜지스터(31)의 게이트들과 상기 다결정 실리콘층(61)간에 기생 캐패시터가 발생되기 때문에 상기 제 1 NMOS 트랜지스터(31)의 게이트에 전위를 주어 턴-온(Turn-on) 시간을 단축시킨다.
상기와 같이 구성된 본 발명의 실시 예에 따른 ESD 보호회로의 동작을 설명하면 다음과 같다.
상기 패드부(4)에 고전압이 인가될 경우, 그 출력단(N1) 전위는 상기 제 1트랜지스터(3)와 제 2 트랜지스터(4)를 통해 상기 Vcc과 Vss로 동시에 전류경로를 형성하게 되어 고전압이 외부로 빠지게 된다.
여기서, 상기 제 1, 제 2 트랜지스터(3,4)에서 Vcc과 Vss 기준 모드에 따라서 하나의 트랜지스터만이 ESD 보호 기능을 주로 수행하고 나머지 하나의 트랜지스터의 ESD 보호 기능은 상대적으로 저하된다.
이때, 본 발명의 실시 예에서는 ESD 보호 기능을 주로 수행하는 하나의 트랜지스터를 통하여 외부로 빠지는 고전압 일부가 상기 제 2 NMOS 트랜지스터(32)에 의해 부유 상태가 된 제 1 NMOS 트랜지스터(31)를 통하여 ESD 보호 기능이 상대적으로 저하된 나머지 하나의 트랜지스터에 연결된 전압단으로도 전류경로가 형성되어 외부로 빠지게 되므로 결국, 고전압이 두 전압단을 통하여 외부로 빠지게 된다.
즉, Vcc가 접지되어 상기 제 2 트랜지스터(4)를 통하여 ESD 전하의 상당양이 Vcc로 전달된 경우, Vcc로 전달되는 ESD 전하의 일부가 상기 제 1 NMOS 트랜지스터(31)를 통하여를 통하여 Vss도 전달되어 외부로 빠지게 되므로 고전압이 두 전압단을 통하여 외부로 빠지게 된다.
본 발명의 ESD 보호회로는 파워 트랜지스터의 방향성을 제거하여 VCC와 VSS의 모든 모드에 대해 경로로서의 역할을 하므로, ESD에 대한 내성을 향상시키고, 상기 파워 트랜지스터의 턴-온 시간을 단축시키며 또한 파워 패드가 디커플링(Decoupling) 캐패시터로 작용하여 집적회로의 오동작을 방지하므로 파워 패드에서 파워 패드의 CDM에 대한 내성을 향상시켜 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (2)

  1. 패드부와 메인 칩;
    상기 패드부와 메인 칩 사이에 형성되며 상기 패드부의 출력단과 제 1 전압단에 연결되어 ESD 전하가 상기 제 1 전압단을 통하여 외부로 흐르게 하는 제 1 트랜지스터;
    상기 패드부와 메인 칩 사이에 형성되며 상기 패드부의 출력단과 제 2 전압단에 연결되어 ESD 전하가 상기 제 2 전압단을 통하여 외부로 흐르게 하는 제 2 트랜지스터;
    상기 제 1, 제 2 전압단간의 전기적 연결 통로로서 상기 제 1, 제 2 전압단에 연결되어 형성되며 부유 상태가 되어 방향성을 갖지 않는 파워 트랜지스터를 포함하여 구성됨을 특징으로 하는 ESD 보호회로.
  2. 제 1 항에 있어서,
    상기 파워 트랜지스터는 Vss에 소오스와 바디가 연결되며 드레인이 Vcc에 연결된 제 1 NMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터가 부유 상태가 되어 방향성을 갖지 않도록 상기 Vcc에 게이트가 연결되고 드레인이 상기 제 1 NMOS 트랜지스터의 게이트에 연결되며 소오스와 바디가 상기 Vss에 연결된 제 2 NMOS 트랜지스터 및 상기 Vss에 소오스와 바디가 연결되고 드레인이 상기 Vcc에 연결되며 게이트가 제 2 NMOS 트랜지스터의 소오스에 연결된 제 3 NMOS 트랜지스터로 구성됨을 특징으로 하는 ESD 보호회로.
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