JPH02240959A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02240959A JPH02240959A JP1061895A JP6189589A JPH02240959A JP H02240959 A JPH02240959 A JP H02240959A JP 1061895 A JP1061895 A JP 1061895A JP 6189589 A JP6189589 A JP 6189589A JP H02240959 A JPH02240959 A JP H02240959A
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- power supply
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000000758 substrate Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 9
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 3
- 241000220317 Rosa Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に関し、より詳しくは、入力保護
回路を有する半導体装置に関する。
回路を有する半導体装置に関する。
（従来の技術）
半導体装置の入出力端子に大きな電圧がかかって、いわ
ゆる静電破壊が生じるのを防止するため、入出力端子に
保護回路が設けられ、ている。第５図はその一例を示す
ものである。この第５図において、Ｐａｄは入出力端子
としてのパッドであり、このパッドＰａｄは半導体装置
内の回路に接続されていると共に、保護トランジスタ（
バイポーラトランジスタ）Ｔｒを介して第１の電源電位
（接地電位Ｖ３．）端に接続されている。静電破壊試験
は、入出力端子（パッドＰａｄ）と接地電位（Ｖ ）
端との間に高電圧を印加して行われる。
ゆる静電破壊が生じるのを防止するため、入出力端子に
保護回路が設けられ、ている。第５図はその一例を示す
ものである。この第５図において、Ｐａｄは入出力端子
としてのパッドであり、このパッドＰａｄは半導体装置
内の回路に接続されていると共に、保護トランジスタ（
バイポーラトランジスタ）Ｔｒを介して第１の電源電位
（接地電位Ｖ３．）端に接続されている。静電破壊試験
は、入出力端子（パッドＰａｄ）と接地電位（Ｖ ）
端との間に高電圧を印加して行われる。
Ｓ
このとき、保護トランジスタＴ「のベースには、半導体
装置における半導体基板（この場合はＰＭ１半導体）の
基板電位ｖｂｂが加えられる。このため、正常動作時に
は、保護トランジスタＴ「がオンして、パッドＰａｄに
加えられた高電圧がそのトランジスタＴ「を介して接地
電位（Ｖ ｓｓ）端に逃され、高電圧が内部回路に伝え
られることがなく、その内部回路が保護される。このよ
うな動作は、上記試験時のみならず、端子に高電圧が加
えられたときにも同じであり、その動作によって内部回
路が保護される。
装置における半導体基板（この場合はＰＭ１半導体）の
基板電位ｖｂｂが加えられる。このため、正常動作時に
は、保護トランジスタＴ「がオンして、パッドＰａｄに
加えられた高電圧がそのトランジスタＴ「を介して接地
電位（Ｖ ｓｓ）端に逃され、高電圧が内部回路に伝え
られることがなく、その内部回路が保護される。このよ
うな動作は、上記試験時のみならず、端子に高電圧が加
えられたときにも同じであり、その動作によって内部回
路が保護される。
（発明が解決しようとする課！ｉｉ）
近年、静電破壊に対する耐力が高いかどうかということ
が、半導体装置の性能を代表するほど重要な要因となっ
ている。このため、上記の入出力端子（Ｐａｄ）と第１
電源電位（Ｖ ｓｓ）端との間での第１の静電破壊に対
する耐力だけでなく、入出力端子と第２電源電位（Ｖ、
、）端との間での第２の静電破壊に対する耐力及び第１
電源電位端と第２電源電位端の間での第３の静電破壊に
対する耐力がそれぞれ高いことが望まれる。
が、半導体装置の性能を代表するほど重要な要因となっ
ている。このため、上記の入出力端子（Ｐａｄ）と第１
電源電位（Ｖ ｓｓ）端との間での第１の静電破壊に対
する耐力だけでなく、入出力端子と第２電源電位（Ｖ、
、）端との間での第２の静電破壊に対する耐力及び第１
電源電位端と第２電源電位端の間での第３の静電破壊に
対する耐力がそれぞれ高いことが望まれる。
本発明は、上記に鑑みてなされたもので、その目的は、
上記第１の静電破壊に対する耐力だけでなく、第２及び
第３の静電破壊に対する耐力の高い半導体装置を提供す
ることにある。
上記第１の静電破壊に対する耐力だけでなく、第２及び
第３の静電破壊に対する耐力の高い半導体装置を提供す
ることにある。
（課題を解決するための手段）
本発明の半導体装置は、第１導電型の半導体基板の表面
に入出力端子としての複数のボンディングパッドを設け
、その基板内に形成された半導体の回路をそのボンディ
ングパッドに電気的に接続した半導体装置において、前
記半導体基板の表面に第２導電型の複数の拡散層を間隔
をおいて形成することにより複数のバイポーラトランジ
スタを形成し、それらのバイポーラトランジスタを、前
記ボンディングパッドと第１の電源電位端の間、その第
１の電源電位端と第２の電源電位との間及びその第２の
電源電位と前記ボンディングパッドとの間にそれぞれ少
なくとも１つ宛て接続したものとして構成される。
に入出力端子としての複数のボンディングパッドを設け
、その基板内に形成された半導体の回路をそのボンディ
ングパッドに電気的に接続した半導体装置において、前
記半導体基板の表面に第２導電型の複数の拡散層を間隔
をおいて形成することにより複数のバイポーラトランジ
スタを形成し、それらのバイポーラトランジスタを、前
記ボンディングパッドと第１の電源電位端の間、その第
１の電源電位端と第２の電源電位との間及びその第２の
電源電位と前記ボンディングパッドとの間にそれぞれ少
なくとも１つ宛て接続したものとして構成される。
（作 用）
ボンディングパッド（入出力端子）と第１の電源電位端
の間、ボンディングパッドと第２Ｔｉ源電位端の間、及
び第１電源電位と第２′Ｆｓ源電位の間にそれぞれ保護
用のバイポーラトランジスタが接続されている。よって
、ボンディングパッド、第１１！ｉ源電位端及び第２電
源電位端のうちのいずれか２つのものの間に大電圧が加
わうても、その大電圧は保護用のバイポーラトランジス
タによって逃がされ、内部回路に直接的に伝えられるこ
とはない。
の間、ボンディングパッドと第２Ｔｉ源電位端の間、及
び第１電源電位と第２′Ｆｓ源電位の間にそれぞれ保護
用のバイポーラトランジスタが接続されている。よって
、ボンディングパッド、第１１！ｉ源電位端及び第２電
源電位端のうちのいずれか２つのものの間に大電圧が加
わうても、その大電圧は保護用のバイポーラトランジス
タによって逃がされ、内部回路に直接的に伝えられるこ
とはない。
（実施例）
第１図は、本発明の一実施例の一部を示す概念図である
。入力端子としてのボンディングパッドＰａｄは、周知
のように半導体装置の周辺に設けられ且つその半導体装
置の内部回路（図示せず）に配線ＷＩＮによって接続さ
れている。第１図にはパッドの１つが示されている。そ
の半導体装置における半導体基板（この場合にはＰ型）
内に第１〜第３のトランジスタ（バイポーラトランジス
タ）Ｔ「 〜Ｔ ｒ ａが形成されている。上記配ＩＩ
ＷＩＮと第１電源電位（Ｖ ｓｓ）端との間に第１のト
ランジスタＴ ｒ １が接続され、配線ＷＩＮと第２電
源電位（Ｖ 、ｄ）端との間に第２のトランジスタＴ「
が接続され、第２電源電位（Ｖ、、）端と第１電源電
位（Ｖ ｓｓ）端との間に第３のトランジスタＴ ｒ
ｓが接続されている。第１〜！Ｊ３のトランジスタＴ「
〜Ｔ ｒ ｓのベースには半導体基板の電位ｖＢＢが
加えられるようになっている。
。入力端子としてのボンディングパッドＰａｄは、周知
のように半導体装置の周辺に設けられ且つその半導体装
置の内部回路（図示せず）に配線ＷＩＮによって接続さ
れている。第１図にはパッドの１つが示されている。そ
の半導体装置における半導体基板（この場合にはＰ型）
内に第１〜第３のトランジスタ（バイポーラトランジス
タ）Ｔ「 〜Ｔ ｒ ａが形成されている。上記配ＩＩ
ＷＩＮと第１電源電位（Ｖ ｓｓ）端との間に第１のト
ランジスタＴ ｒ １が接続され、配線ＷＩＮと第２電
源電位（Ｖ 、ｄ）端との間に第２のトランジスタＴ「
が接続され、第２電源電位（Ｖ、、）端と第１電源電
位（Ｖ ｓｓ）端との間に第３のトランジスタＴ ｒ
ｓが接続されている。第１〜！Ｊ３のトランジスタＴ「
〜Ｔ ｒ ｓのベースには半導体基板の電位ｖＢＢが
加えられるようになっている。
このように構成された半導体装置において、入力端子（
Ｐ ａ ｄ）と第１電源電位（Ｖ ｓｓ）端との間にか
かった高電圧はトランジスタＴｒｌによりて逃がされる
。また、これと同様に、入力端子（Ｐ ａ ｄ）と第２
Ｔｉ源電位（Ｖ 、ｄ）端との間ニカかった高電圧は第
２のトランジスタによって逃がされ、第２電源電位（Ｖ
、、）と′Ｔ４１電源電位（Ｖ ｓｓ）との間にかかっ
た高電圧は第３のトランジスタＴ ｒ ａによって逃が
される。これは、他のパッドについても同様である。
Ｐ ａ ｄ）と第１電源電位（Ｖ ｓｓ）端との間にか
かった高電圧はトランジスタＴｒｌによりて逃がされる
。また、これと同様に、入力端子（Ｐ ａ ｄ）と第２
Ｔｉ源電位（Ｖ 、ｄ）端との間ニカかった高電圧は第
２のトランジスタによって逃がされ、第２電源電位（Ｖ
、、）と′Ｔ４１電源電位（Ｖ ｓｓ）との間にかかっ
た高電圧は第３のトランジスタＴ ｒ ａによって逃が
される。これは、他のパッドについても同様である。
第２図は、第１図に沿って具現化した半導体装置の一部
を平面的に見たものである。ここでは、バラＦＰａｄの
近傍のデッドスペースにトランジスタＴ「 〜Ｔ ｒ
ｓを形成している。この第２図の■−■線に沿った断面
図が第３図に示される。
を平面的に見たものである。ここでは、バラＦＰａｄの
近傍のデッドスペースにトランジスタＴ「 〜Ｔ ｒ
ｓを形成している。この第２図の■−■線に沿った断面
図が第３図に示される。
この第３図かられかるように、Ｐ型半導体基板Ｓの表面
に拡散ＩＷＮ が一定の間隔で形成されている。各拡散
層Ｎ＋はＰ型半導体（基板Ｓ）を介して他の拡散層Ｎ
と対向し、ＮＰＮ型のバイポーラトランジスタを形成し
ている。これらの拡散層Ｎ は配線ＷＩＮ’ Ｗ８８’
Ｗｄｄによって入力端子（Ｐａｄ）、第１電源電位（
Ｖ ｓｓ）端、第２電源電位（Ｖ、、）端にそれぞれ接
続されている。このように配線Ｗ、Ｎ、Ｗｓ、、Ｗ、ｄ
で接続することにより、第３図に破線で囲んで例示する
ように、入力端子（Ｐａｄ）、第１電源電位（Ｖ ｓｓ
）端及び第２電源電位（Ｖ、ｄ）端の３つの端子のうち
の各２つのものの間にＴｒ −Ｔｒ３が形成されるこ
とになる。つまり、第２図及び第３図の装置は、第１図
の回路と等価である。
に拡散ＩＷＮ が一定の間隔で形成されている。各拡散
層Ｎ＋はＰ型半導体（基板Ｓ）を介して他の拡散層Ｎ
と対向し、ＮＰＮ型のバイポーラトランジスタを形成し
ている。これらの拡散層Ｎ は配線ＷＩＮ’ Ｗ８８’
Ｗｄｄによって入力端子（Ｐａｄ）、第１電源電位（
Ｖ ｓｓ）端、第２電源電位（Ｖ、、）端にそれぞれ接
続されている。このように配線Ｗ、Ｎ、Ｗｓ、、Ｗ、ｄ
で接続することにより、第３図に破線で囲んで例示する
ように、入力端子（Ｐａｄ）、第１電源電位（Ｖ ｓｓ
）端及び第２電源電位（Ｖ、ｄ）端の３つの端子のうち
の各２つのものの間にＴｒ −Ｔｒ３が形成されるこ
とになる。つまり、第２図及び第３図の装置は、第１図
の回路と等価である。
第４図は、第１図の回路の具現例の異種例を示すもので
ある。この第４図においても破線で例示するように、上
記３つの端子間にＭｌ〜第３のトランジスタＴｒ 〜
Ｔ ｒ ｓが形成されているのは明らかである。
ある。この第４図においても破線で例示するように、上
記３つの端子間にＭｌ〜第３のトランジスタＴｒ 〜
Ｔ ｒ ｓが形成されているのは明らかである。
第１図の回路の具現例は、さらに種々のものが考えられ
る。いずれにしても、配線Ｗ、Ｎ、 Ｗ８ｓ。
る。いずれにしても、配線Ｗ、Ｎ、 Ｗ８ｓ。
Ｗｄｄを拡散層Ｎ に接続するに当り、入力端子、ｖｓ
ｓ端子、ｖｄｄ端子間にトランジスタＴ ｒ １〜Ｔ
ｒ ｓが形成されるようにすればよい。
ｓ端子、ｖｄｄ端子間にトランジスタＴ ｒ １〜Ｔ
ｒ ｓが形成されるようにすればよい。
以上は、半導体基板ＳがＰ型で、拡散層がＮ＋型である
場合について説明したが、それらと全て逆の導電型とし
てもよいのは当然である。
場合について説明したが、それらと全て逆の導電型とし
てもよいのは当然である。
以上述べたとおり、本発明の実施例によれば、入出力端
子−ｖ８ｓ端、入力端子−ｖｄｄ端、さらにｖｓｓ’−
ｖｄｄ端間の保護用バイポーラトランジスタを極めて簡
単に形成でき、半導体装置の静電破壊に対する耐力が向
上するだけでなく、あらゆる静電破柚試験に有効な保護
回路を実現できる。また、ｖｓｓ端−Ｖｄｄ端間に設け
た保護用のバイポーラトランジスタが大きなパターン面
積を占めることもなく、技術的改善度が大である。
子−ｖ８ｓ端、入力端子−ｖｄｄ端、さらにｖｓｓ’−
ｖｄｄ端間の保護用バイポーラトランジスタを極めて簡
単に形成でき、半導体装置の静電破壊に対する耐力が向
上するだけでなく、あらゆる静電破柚試験に有効な保護
回路を実現できる。また、ｖｓｓ端−Ｖｄｄ端間に設け
た保護用のバイポーラトランジスタが大きなパターン面
積を占めることもなく、技術的改善度が大である。
本発明によれば、ボンディングパッド（入出力端子）、
第１の電源電位端及び第２の電源電位端のうちのいずれ
かの２つのものの間に大きな電圧が加わっても、保護用
のバイポーラトランジスタによってその電圧が内部回路
に直接加わるのが阻止され、これにより内部回路が保護
され、しかも、上記バイポーラトランジスタをボンディ
ングパッドの周辺のいわゆるデッドスペースに設けるよ
うにしたので、内部回路の形成領域が狭められるおそれ
もない。
第１の電源電位端及び第２の電源電位端のうちのいずれ
かの２つのものの間に大きな電圧が加わっても、保護用
のバイポーラトランジスタによってその電圧が内部回路
に直接加わるのが阻止され、これにより内部回路が保護
され、しかも、上記バイポーラトランジスタをボンディ
ングパッドの周辺のいわゆるデッドスペースに設けるよ
うにしたので、内部回路の形成領域が狭められるおそれ
もない。
第１図は本発明の一実施例の概念回路図、第２図は第１
図の具体例を示す半導体装置の要部の平面図、第３図は
第２図のｍ−■線断面図、第４図は第１図の具体例の異
種例を示す断面図、第５図は従来例の概念回路図である
。 Ｓ・・・半導体基板、Ｐａｄ・・・ボンディングパッド
、Ｎ ・・・拡散層、Ｔｒ −Ｔｒ３・・・バイポー
ラトランジスタ。 出願人代理人 佐 藤 −雄
図の具体例を示す半導体装置の要部の平面図、第３図は
第２図のｍ−■線断面図、第４図は第１図の具体例の異
種例を示す断面図、第５図は従来例の概念回路図である
。 Ｓ・・・半導体基板、Ｐａｄ・・・ボンディングパッド
、Ｎ ・・・拡散層、Ｔｒ −Ｔｒ３・・・バイポー
ラトランジスタ。 出願人代理人 佐 藤 −雄
Claims (1)
- 第１導電型の半導体基板の表面に入出力端子としての複
数のボンディングパッドを設け、その基板内に形成され
た半導体の回路をそのボンディングパッドに電気的に接
続した半導体装置において、前記半導体基板の表面に第
２導電型の複数の拡散層を間隔をおいて形成することに
より複数のバイポーラトランジスタを形成し、それらの
バイポーラトランジスタを、前記ボンディングパッドと
第１の電源電位端の間、その第１の電源電位端と第２の
電源電位との間及びその第２の電源電位と前記ボンディ
ングパッドとの間にそれぞれ少なくとも１つ宛て接続し
たことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061895A JPH061802B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
| US07/482,052 US5001529A (en) | 1989-03-14 | 1990-02-20 | Semiconductor device having protection circuit |
| KR1019900003410A KR930010085B1 (ko) | 1989-03-14 | 1990-03-14 | 보호회로를 구비한 반도체장치 |
| EP90302720A EP0388180A1 (en) | 1989-03-14 | 1990-03-14 | Semiconductor device having protection circuit |
| MYPI90000403A MY106702A (en) | 1989-03-14 | 1990-03-14 | Semiconductor device having protection circuit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061895A JPH061802B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02240959A true JPH02240959A (ja) | 1990-09-25 |
| JPH061802B2 JPH061802B2 (ja) | 1994-01-05 |
Family
ID=13184337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1061895A Expired - Lifetime JPH061802B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5001529A (ja) |
| EP (1) | EP0388180A1 (ja) |
| JP (1) | JPH061802B2 (ja) |
| KR (1) | KR930010085B1 (ja) |
| MY (1) | MY106702A (ja) |
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| KR100323454B1 (ko) * | 1999-12-31 | 2002-02-06 | 박종섭 | 이에스디(ｅｓｄ) 보호회로 |
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| JP3216743B2 (ja) * | 1993-04-22 | 2001-10-09 | 富士電機株式会社 | トランジスタ用保護ダイオード |
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1989
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