JPH07122715A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07122715A JPH07122715A JP8943494A JP8943494A JPH07122715A JP H07122715 A JPH07122715 A JP H07122715A JP 8943494 A JP8943494 A JP 8943494A JP 8943494 A JP8943494 A JP 8943494A JP H07122715 A JPH07122715 A JP H07122715A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 230000003071 parasitic effect Effects 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 description 4
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】寄生バイポーラトランジスタによる入力保護を
正、負の過剰電圧に対してその耐量を向上させると共
に、他の回路への影響を極力少なくする。 【構成】Ｎ型基板11にはＰウェル領域12が形成されてお
り、さらにＰウェル領域12にはＮ+ 型領域13〜15が形成
されている。Ｎ+ 型領域14は信号入力用のパッド16に繋
がり、Ｎ+ 型領域13は電源電圧Ｖcc用の配線に、Ｎ+ 型
領域15は接地端子Ｖss用の配線に繋がる。この結果、図
中17，18で示すような寄生バイポーラトランジスタが存
在する。すなわち、Ｎ+ 型領域14をエミッタ（もしくは
コレクタ）とし、Ｎ+ 型領域13及び15をコレクタ（もし
くはエミッタ）、Ｐウェル領域12に設けられた図示しな
いガードリング拡散等のＰ+ 領域をベースとして構成さ
れている。
正、負の過剰電圧に対してその耐量を向上させると共
に、他の回路への影響を極力少なくする。 【構成】Ｎ型基板11にはＰウェル領域12が形成されてお
り、さらにＰウェル領域12にはＮ+ 型領域13〜15が形成
されている。Ｎ+ 型領域14は信号入力用のパッド16に繋
がり、Ｎ+ 型領域13は電源電圧Ｖcc用の配線に、Ｎ+ 型
領域15は接地端子Ｖss用の配線に繋がる。この結果、図
中17，18で示すような寄生バイポーラトランジスタが存
在する。すなわち、Ｎ+ 型領域14をエミッタ（もしくは
コレクタ）とし、Ｎ+ 型領域13及び15をコレクタ（もし
くはエミッタ）、Ｐウェル領域12に設けられた図示しな
いガードリング拡散等のＰ+ 領域をベースとして構成さ
れている。
Description
【０００１】
【産業上の利用分野】この発明は入力保護回路を内蔵し
た半導体装置に関する。
た半導体装置に関する。
【０００２】
【従来の技術】人体等に帯電した静電気により、半導体
装置が静電破壊することが知られている。すなわち静電
放電、いわゆるＥＳＤ（electro static discharge）に
より、半導体装置の特性劣化、接合破壊、酸化膜破壊等
が引き起こされる。特に最近では素子の微細化に伴い、
集積回路（ＩＣ）の静電破壊耐量は低下する傾向にあ
る。 図３は一般的なＩＣチップの平面図である。チッ
プ31の表面の周辺には複数個のパッド32〜34が配置され
ている。このうち、パッド32は電源電圧Ｖccが印加され
る電源パッド、パッド33は接地電圧Ｖssが印加される接
地パッドであり、パッド34は信号入力用もしくは信号出
力用の信号パッドである。上記電源パッド32にはＶcc用
の配線35が、上記接地パッド33にはＶss用の配線36がそ
れぞれ接続されており、両配線35，36それぞれはチップ
表面の全域にわたって施されている。
装置が静電破壊することが知られている。すなわち静電
放電、いわゆるＥＳＤ（electro static discharge）に
より、半導体装置の特性劣化、接合破壊、酸化膜破壊等
が引き起こされる。特に最近では素子の微細化に伴い、
集積回路（ＩＣ）の静電破壊耐量は低下する傾向にあ
る。 図３は一般的なＩＣチップの平面図である。チッ
プ31の表面の周辺には複数個のパッド32〜34が配置され
ている。このうち、パッド32は電源電圧Ｖccが印加され
る電源パッド、パッド33は接地電圧Ｖssが印加される接
地パッドであり、パッド34は信号入力用もしくは信号出
力用の信号パッドである。上記電源パッド32にはＶcc用
の配線35が、上記接地パッド33にはＶss用の配線36がそ
れぞれ接続されており、両配線35，36それぞれはチップ
表面の全域にわたって施されている。
【０００３】また、一般にＩＣでは入力信号用のパッド
と入力バッファとの間に入力保護回路を設けることによ
り、前記のＥＳＤによる内部素子の破壊を防止するよう
にしている。
と入力バッファとの間に入力保護回路を設けることによ
り、前記のＥＳＤによる内部素子の破壊を防止するよう
にしている。
【０００４】図４は従来の半導体装置に設けられる入力
保護回路の部分の等価回路図である。信号入力用のパッ
ド41は、拡散層等による寄生抵抗42及び配線層による寄
生抵抗43を介して入力バッファ44の入力端に接続されて
いる。上記両寄生抵抗42と43の接続点には寄生バイポー
ラトランジスタ45のエミッタが接続されている。このト
ランジスタ45のコレクタは接地電圧Ｖssに接続されてい
る。また、入力バッファ44の入力端と接地電圧Ｖss間に
はダイオード46が接続されている。
保護回路の部分の等価回路図である。信号入力用のパッ
ド41は、拡散層等による寄生抵抗42及び配線層による寄
生抵抗43を介して入力バッファ44の入力端に接続されて
いる。上記両寄生抵抗42と43の接続点には寄生バイポー
ラトランジスタ45のエミッタが接続されている。このト
ランジスタ45のコレクタは接地電圧Ｖssに接続されてい
る。また、入力バッファ44の入力端と接地電圧Ｖss間に
はダイオード46が接続されている。
【０００５】図５は上記図４の入力保護回路における寄
生バイポーラトランジスタ部分の素子構造を示す断面図
である。Ｎ型基板51にはＰウェル領域52が形成されてお
り、さらにＰウェル領域52にはＮ+ 型領域53〜55が形成
されている。上記Ｎ+ 型領域54の表面には前記抵抗42を
介して前記パッド41が接続されており、Ｎ+ 型領域53及
び55はそれぞれ接地電圧Ｖssに接続されている。ここで
前記寄生バイポーラトランジスタ45はＮ+ 型領域54をエ
ミッタ（もしくはコレクタ）、Ｎ+ 型領域53及び55をコ
レクタ（もしくはエミッタ）、Ｐウェル領域52に設けら
れた図示しないガードリング拡散層等のＰ+ 領域をベー
スとして構成されている。
生バイポーラトランジスタ部分の素子構造を示す断面図
である。Ｎ型基板51にはＰウェル領域52が形成されてお
り、さらにＰウェル領域52にはＮ+ 型領域53〜55が形成
されている。上記Ｎ+ 型領域54の表面には前記抵抗42を
介して前記パッド41が接続されており、Ｎ+ 型領域53及
び55はそれぞれ接地電圧Ｖssに接続されている。ここで
前記寄生バイポーラトランジスタ45はＮ+ 型領域54をエ
ミッタ（もしくはコレクタ）、Ｎ+ 型領域53及び55をコ
レクタ（もしくはエミッタ）、Ｐウェル領域52に設けら
れた図示しないガードリング拡散層等のＰ+ 領域をベー
スとして構成されている。
【０００６】このような半導体装置をＭＩＬ規格の下で
ＥＳＤ試験する場合には、Ｖss基準によるものとＶcc基
準によるものの二通りの試験がある。Ｖss基準によるＥ
ＳＤ試験は、通常、図３中の接地パッド33を０Ｖに設定
して行われる。また、Ｖcc基準によるＥＳＤ試験は、通
常、図３中の電源パッド32を０Ｖに設定して行われる。
ＥＳＤ試験する場合には、Ｖss基準によるものとＶcc基
準によるものの二通りの試験がある。Ｖss基準によるＥ
ＳＤ試験は、通常、図３中の接地パッド33を０Ｖに設定
して行われる。また、Ｖcc基準によるＥＳＤ試験は、通
常、図３中の電源パッド32を０Ｖに設定して行われる。
【０００７】図４に示すような入力保護回路が設けられ
た従来の半導体装置をＶss基準によりＥＳＤ試験する場
合、パッド41に印加された過剰電圧は寄生バイポーラト
ランジスタ45を介して図５中の点線で示すように接地電
圧Ｖssに吸収されるため、過剰電圧による破壊から防止
することができる。
た従来の半導体装置をＶss基準によりＥＳＤ試験する場
合、パッド41に印加された過剰電圧は寄生バイポーラト
ランジスタ45を介して図５中の点線で示すように接地電
圧Ｖssに吸収されるため、過剰電圧による破壊から防止
することができる。
【０００８】しかし、電源パッドを０Ｖに設定して行わ
れるＶcc基準の試験の場合にはパッド41に印加された過
剰電圧が逃げる経路が存在しないため、ＥＳＤに対する
耐量がＶss基準の場合よりも小さくなる。実際には、半
導体装置がどのような状態であってもＥＳＤが発生する
可能性がある。このため、従来ではＶcc基準によるＥＳ
Ｄ耐量が小さく、信頼性が低いという欠点がある。
れるＶcc基準の試験の場合にはパッド41に印加された過
剰電圧が逃げる経路が存在しないため、ＥＳＤに対する
耐量がＶss基準の場合よりも小さくなる。実際には、半
導体装置がどのような状態であってもＥＳＤが発生する
可能性がある。このため、従来ではＶcc基準によるＥＳ
Ｄ耐量が小さく、信頼性が低いという欠点がある。
【０００９】
【発明が解決しようとする課題】このように、従来の半
導体装置はＶcc基準のＥＳＤ耐量が小さく、信頼性が低
いという欠点がある。この発明は上記のような事情を考
慮してなされたものであり、その目的はＶcc基準及びＶ
ss基準の両方のＥＳＤ耐量が大きく信頼性の高い半導体
装置を提供することにある。
導体装置はＶcc基準のＥＳＤ耐量が小さく、信頼性が低
いという欠点がある。この発明は上記のような事情を考
慮してなされたものであり、その目的はＶcc基準及びＶ
ss基準の両方のＥＳＤ耐量が大きく信頼性の高い半導体
装置を提供することにある。
【００１０】
【課題を解決するための手段】この発明の半導体装置
は、半導体チップを構成する半導体基板と、前記半導体
基板において隣接する他の回路領域とは区別された保護
回路用の第１導電型のウェル領域と、前記ウェル領域表
面に配置され、前記半導体基板に対し与えるべき通常の
電圧の印加では容易に接合電流が発生しないような距離
を保ってそれぞれ形成された第２導電型の第１の半導体
領域及びその両隣の第２、第３の半導体領域と、前記ウ
ェル領域に繋がる信号入力用のパッドと、前記第２の半
導体領域に繋がる前記半導体チップ周辺に設けられた第
１電位の配線と、前記第３の半導体領域に繋がる前記半
導体チップ周辺に設けられた第２電位の配線とを具備
し、前記パッドに過剰電圧が入力されたときのみ前記ウ
ェル領域の一部領域をベース、前記第１半導体領域をエ
ミッタもしくはコレクタ、前記第２、第３半導体領域の
いずれかをコレクタもしくはエミッタとして寄生バイポ
ーラトランジスタが形成されることにより前記過剰電圧
を第１、第２の電位の配線いずれか吸収され易い方の配
線に過剰電圧が吸収される入力保護手段を構成すること
を特徴とする。
は、半導体チップを構成する半導体基板と、前記半導体
基板において隣接する他の回路領域とは区別された保護
回路用の第１導電型のウェル領域と、前記ウェル領域表
面に配置され、前記半導体基板に対し与えるべき通常の
電圧の印加では容易に接合電流が発生しないような距離
を保ってそれぞれ形成された第２導電型の第１の半導体
領域及びその両隣の第２、第３の半導体領域と、前記ウ
ェル領域に繋がる信号入力用のパッドと、前記第２の半
導体領域に繋がる前記半導体チップ周辺に設けられた第
１電位の配線と、前記第３の半導体領域に繋がる前記半
導体チップ周辺に設けられた第２電位の配線とを具備
し、前記パッドに過剰電圧が入力されたときのみ前記ウ
ェル領域の一部領域をベース、前記第１半導体領域をエ
ミッタもしくはコレクタ、前記第２、第３半導体領域の
いずれかをコレクタもしくはエミッタとして寄生バイポ
ーラトランジスタが形成されることにより前記過剰電圧
を第１、第２の電位の配線いずれか吸収され易い方の配
線に過剰電圧が吸収される入力保護手段を構成すること
を特徴とする。
【００１１】
【作用】入力保護回路が形成されているウェル領域を他
の回路領域と区別して保護動作の影響を他の回路領域に
極力与えないようにする。寄生バイポーラトランジスタ
の基準電圧側を一方は電源電圧用の配線、他方は接地電
圧用の配線に接続する。これにより、両電圧基準に対し
て静電破壊耐量が大きくなる。
の回路領域と区別して保護動作の影響を他の回路領域に
極力与えないようにする。寄生バイポーラトランジスタ
の基準電圧側を一方は電源電圧用の配線、他方は接地電
圧用の配線に接続する。これにより、両電圧基準に対し
て静電破壊耐量が大きくなる。
【００１２】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明に係る半導体装置の入力保
護回路における寄生バイポーラトランジスタ部分の素子
構造を示す断面図である。Ｎ型基板11にはＰウェル領域
12が形成されており、さらにＰウェル領域12にはＮ+ 型
領域13〜15が形成されている。Ｎ+ 型領域14の表面には
図示しないポリシリコン、拡散層等による抵抗を介して
信号入力用のパッド16が接続されている。Ｎ+ 型領域13
は電源電圧Ｖcc用の配線、つまり前記図３に示す配線35
に接続されている。また、Ｎ+ 型領域15は接地端子Ｖss
用の配線、つまり前記図３に示す配線36に接続されてい
る。この結果、図中17，18で示すような寄生バイポーラ
トランジスタが存在する。すなわち、Ｎ+ 型領域14をエ
ミッタ（もしくはコレクタ）とし、Ｎ+ 型領域13及び15
をコレクタ（もしくはエミッタ）、Ｐウェル領域12に設
けられた図示しないガードリング拡散等のＰ+ 領域をベ
ースとして構成されている。
り説明する。図１はこの発明に係る半導体装置の入力保
護回路における寄生バイポーラトランジスタ部分の素子
構造を示す断面図である。Ｎ型基板11にはＰウェル領域
12が形成されており、さらにＰウェル領域12にはＮ+ 型
領域13〜15が形成されている。Ｎ+ 型領域14の表面には
図示しないポリシリコン、拡散層等による抵抗を介して
信号入力用のパッド16が接続されている。Ｎ+ 型領域13
は電源電圧Ｖcc用の配線、つまり前記図３に示す配線35
に接続されている。また、Ｎ+ 型領域15は接地端子Ｖss
用の配線、つまり前記図３に示す配線36に接続されてい
る。この結果、図中17，18で示すような寄生バイポーラ
トランジスタが存在する。すなわち、Ｎ+ 型領域14をエ
ミッタ（もしくはコレクタ）とし、Ｎ+ 型領域13及び15
をコレクタ（もしくはエミッタ）、Ｐウェル領域12に設
けられた図示しないガードリング拡散等のＰ+ 領域をベ
ースとして構成されている。
【００１３】なお、Ｎ+ 型領域13及び15はパッド16に接
続されているＮ+ 型領域14に対し、通常の入力電圧では
容易にＰＮ接合による電流が発生しないような距離に形
成されており、ＥＳＤのような過剰な電圧がパッド16に
入力されたときにのみ上記図示しないガードリング拡散
等のＰ+ 領域をベースとして導通し、電源電圧Ｖccまた
は接地電圧Ｖssいずれか吸収され易い方の配線に過剰電
圧が吸収される。
続されているＮ+ 型領域14に対し、通常の入力電圧では
容易にＰＮ接合による電流が発生しないような距離に形
成されており、ＥＳＤのような過剰な電圧がパッド16に
入力されたときにのみ上記図示しないガードリング拡散
等のＰ+ 領域をベースとして導通し、電源電圧Ｖccまた
は接地電圧Ｖssいずれか吸収され易い方の配線に過剰電
圧が吸収される。
【００１４】上記構成によれば、入力保護回路が形成さ
れているウェル領域12は他の回路領域と分離される。こ
の結果、ＥＳＤによる過剰電圧からの保護動作が他の回
路領域に対し影響を与えずに達成できる。
れているウェル領域12は他の回路領域と分離される。こ
の結果、ＥＳＤによる過剰電圧からの保護動作が他の回
路領域に対し影響を与えずに達成できる。
【００１５】図２は他の実施例を示す断面図であり、図
１の実施例におけるＮ型半導体基板の代わりにＰ型半導
体基板を使用した場合の断面図である。Ｐ型基板21上に
Ｎ+型領域22〜24が形成されている。また、Ｐ型基板21
には他の回路のためのＮウェル領域25が形成されてい
る。Ｎ+ 型領域23の表面には図示しないポリシリコン、
拡散層等による抵抗を介して信号入力用のパッド26が接
続されている。Ｎ+ 型領域22は電源電圧Ｖcc用の配線、
つまり、前記図３に示す配線35に接続されている。ま
た、Ｎ+ 型領域24は接地端子Ｖss用の配線、つまり、前
記図３に示す配線36に接続されている。そして、上記と
同様にＮ+ 型領域22及び24はパッド26に接続されている
Ｎ+ 型領域23に対し、通常の入力電圧では容易にＰＮ接
合による電流が発生しないような距離に形成されてい
る。従って、上記図１の構成と同様に、ＥＳＤのような
過剰な電圧がパッド26に印加された場合にのみ電源電圧
Ｖccまたは接地電圧Ｖssいずれか吸収され易い方の配線
に過剰電圧が吸収されるようになっている。
１の実施例におけるＮ型半導体基板の代わりにＰ型半導
体基板を使用した場合の断面図である。Ｐ型基板21上に
Ｎ+型領域22〜24が形成されている。また、Ｐ型基板21
には他の回路のためのＮウェル領域25が形成されてい
る。Ｎ+ 型領域23の表面には図示しないポリシリコン、
拡散層等による抵抗を介して信号入力用のパッド26が接
続されている。Ｎ+ 型領域22は電源電圧Ｖcc用の配線、
つまり、前記図３に示す配線35に接続されている。ま
た、Ｎ+ 型領域24は接地端子Ｖss用の配線、つまり、前
記図３に示す配線36に接続されている。そして、上記と
同様にＮ+ 型領域22及び24はパッド26に接続されている
Ｎ+ 型領域23に対し、通常の入力電圧では容易にＰＮ接
合による電流が発生しないような距離に形成されてい
る。従って、上記図１の構成と同様に、ＥＳＤのような
過剰な電圧がパッド26に印加された場合にのみ電源電圧
Ｖccまたは接地電圧Ｖssいずれか吸収され易い方の配線
に過剰電圧が吸収されるようになっている。
【００１６】
【発明の効果】以上説明したようにこの発明によれば、
静電破壊耐量が増加し、信頼性の高い半導体装置を提供
することができる。
静電破壊耐量が増加し、信頼性の高い半導体装置を提供
することができる。
【図１】この発明の一実施例による構成の断面図。
【図２】この発明の他の実施例による構成の断面図。
【図３】ＩＣチップの平面図。
【図４】従来の入力保護回路の構成を示す等価回路図。
【図５】図４の回路の一部構成を示す断面図。
11…Ｎ型半導体基板、12…Ｐウェル領域、13，14，15…
Ｎ+ 型領域、16…パッド、17，18…寄生バイポーラトラ
ンジスタ。
Ｎ+ 型領域、16…パッド、17，18…寄生バイポーラトラ
ンジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9170−4Ｍ Ｈ０１Ｌ 27/06 ３１１ Ａ (72)発明者 斎藤 昇三 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 清水 満 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (1)
- 【請求項１】 半導体チップを構成する半導体基板と、 前記半導体基板において隣接する他の回路領域とは区別
された保護回路用の第１導電型のウェル領域と、 前記ウェル領域表面に配置され、前記半導体基板に対し
与えるべき通常の電圧の印加では容易に接合電流が発生
しないような距離を保ってそれぞれ形成された第２導電
型の第１の半導体領域及びその両隣の第２、第３の半導
体領域と、 前記ウェル領域に繋がる信号入力用のパッドと、 前記第２の半導体領域に繋がる前記半導体チップ周辺に
設けられた第１電位の配線と、 前記第３の半導体領域に繋がる前記半導体チップ周辺に
設けられた第２電位の配線とを具備し、 前記パッドに過剰電圧が入力されたときのみ前記ウェル
領域の一部領域をベース、前記第１半導体領域をエミッ
タもしくはコレクタ、前記第２、第３半導体領域のいず
れかをコレクタもしくはエミッタとして寄生バイポーラ
トランジスタが形成されることにより前記過剰電圧を第
１、第２の電位の配線いずれか吸収され易い方の配線に
過剰電圧が吸収される入力保護手段を構成することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8943494A JPH07122715A (ja) | 1994-04-27 | 1994-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8943494A JPH07122715A (ja) | 1994-04-27 | 1994-04-27 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63272586A Division JPH02119262A (ja) | 1988-10-28 | 1988-10-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122715A true JPH07122715A (ja) | 1995-05-12 |
Family
ID=13970573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8943494A Pending JPH07122715A (ja) | 1994-04-27 | 1994-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122715A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013941A (en) * | 1997-03-21 | 2000-01-11 | Oki Electric Industry Co., Ltd. | Bipolar transistor with collector surge voltage protection |
| KR100329615B1 (ko) * | 1998-12-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 정전방전보호장치 |
| US6445040B1 (en) | 1999-02-10 | 2002-09-03 | Nec Corporation | Lateral bipolar type input/output protection device |
| US6759716B1 (en) | 1999-07-19 | 2004-07-06 | Nec Electronics Corporation | Input/output protection device for a semiconductor integrated circuit |
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| JPS6159766A (ja) * | 1984-08-30 | 1986-03-27 | Fujitsu Ltd | 半導体装置 |
| JPS63172454A (ja) * | 1987-01-10 | 1988-07-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63220564A (ja) * | 1987-03-09 | 1988-09-13 | Fujitsu Ltd | Ｃ−ｍｏｓｌｓｉの保護回路 |
-
1994
- 1994-04-27 JP JP8943494A patent/JPH07122715A/ja active Pending
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