JPS63220564A - Ｃ−ｍｏｓｌｓｉの保護回路 - Google Patents
Ｃ−ｍｏｓｌｓｉの保護回路Info
- Publication number
- JPS63220564A JPS63220564A JP62054744A JP5474487A JPS63220564A JP S63220564 A JPS63220564 A JP S63220564A JP 62054744 A JP62054744 A JP 62054744A JP 5474487 A JP5474487 A JP 5474487A JP S63220564 A JPS63220564 A JP S63220564A
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- JP
- Japan
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- transistor
- protection circuit
- mos
- power supply
- voltage
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
入力端に直列抵抗体を接続し、直列抵抗体と入力トラン
ジスタのゲートとの間に、基板をベースとし他端を電源
に接続したくまたは接地した）一導電型のラテラルトラ
ンジスタと、ウェル領域をベースとし他端を接地した（
または電源に接続した）異種導電型のラテラルトランジ
スタとを有する保護回路に構成する。
ジスタのゲートとの間に、基板をベースとし他端を電源
に接続したくまたは接地した）一導電型のラテラルトラ
ンジスタと、ウェル領域をベースとし他端を接地した（
または電源に接続した）異種導電型のラテラルトランジ
スタとを有する保護回路に構成する。
このような保護回路は、トランジスタイムが小さくなっ
て、ＬＳＩの低ゲート耐圧の入力トランジスタをも充分
に保護できる。
て、ＬＳＩの低ゲート耐圧の入力トランジスタをも充分
に保護できる。
［産業上の利用分野］
本発明はＣ−ＭＯＳ Ｌ Ｓ Ｉの保護回路に関する。
最近、Ｃ−ＭＯＳ ）ランジスタ（相補型モストラン
ジスタ）からなるｒ−ｓｒｃ大規模集積回路）が製作さ
れており、これは１． Ｍ、 ４ Ｍ、 １．６Ｍピ
ントメモリなどと次第に超高集積化が進むにつれて消費
電力に限界が生じ、従って、低電力化に有利なＣ−ＭＯ
Ｓ構造に構成して、一層高集積化しようとしているから
である。
ジスタ）からなるｒ−ｓｒｃ大規模集積回路）が製作さ
れており、これは１． Ｍ、 ４ Ｍ、 １．６Ｍピ
ントメモリなどと次第に超高集積化が進むにつれて消費
電力に限界が生じ、従って、低電力化に有利なＣ−ＭＯ
Ｓ構造に構成して、一層高集積化しようとしているから
である。
他方、個々の１〜ランジスク素子は微細化されて、ゲー
ト絶縁膜も薄くなり、ゲート絶縁耐圧が低下する傾向に
ある。そのため、これらの微細なトランジスタ素子から
なるＬＳＩに適用できる静電破壊防止用の保護回路が要
望されている。
ト絶縁膜も薄くなり、ゲート絶縁耐圧が低下する傾向に
ある。そのため、これらの微細なトランジスタ素子から
なるＬＳＩに適用できる静電破壊防止用の保護回路が要
望されている。
［従来の技術］
さて、静電破壊防止用の保護回路とは、入力端に静電気
に伴う異常高圧、例えば、数百ボルトの高圧が印加され
たとき、ＩＣ内部のトランジスタが破壊されないように
保護する回路であり、このような異常電圧はチャージさ
れた人体から受ける場合も多く、人体は容易に帯電して
数千ポルトにも達する。又、モールドパッケージを用い
た場合にはパッケージが帯電し易くて、最近、それが話
題になっている。例えば、ＩＣの製造中に、自動捺印機
のゴム印からモールドパッケージが帯電して、それが入
力端から入力して破壊する等がある。
に伴う異常高圧、例えば、数百ボルトの高圧が印加され
たとき、ＩＣ内部のトランジスタが破壊されないように
保護する回路であり、このような異常電圧はチャージさ
れた人体から受ける場合も多く、人体は容易に帯電して
数千ポルトにも達する。又、モールドパッケージを用い
た場合にはパッケージが帯電し易くて、最近、それが話
題になっている。例えば、ＩＣの製造中に、自動捺印機
のゴム印からモールドパッケージが帯電して、それが入
力端から入力して破壊する等がある。
このような異常電圧によるＩ’ Ｃの破壊を防ぐため、
従来からも種々の保護回路が考案されているが、第４図
、第５図に従来のＣ−ＭＯＳ Ｌ Ｓ Ｉ保護回路の例
を示しており、第４図は概要構造図、第５図はその等価
回路図である。これらの図において、Ｉｎは入力端、Ｒ
４は直列抵抗、Ｄｌはｐｎダイオード、Ｄ２はｎｐダイ
オード、ｒｌはＤｌの直列抵抗成分＋ ｒ２はＤ２の
直列抵抗成分、Ｖｃｃは電源＋ Ｖｓｓは接地電源であ
る。また、Ｑｐ、Ｑｎは被保護Ｃ−ＭＯＳトランジスタ
（Ｑｐはｐチャネルトランジスタ、Ｑｎはｎチャネルト
ランジスタ）である。なお、第４図には被保護Ｃ−ＭＯ
Ｓ）ランジスタは図示していない。
従来からも種々の保護回路が考案されているが、第４図
、第５図に従来のＣ−ＭＯＳ Ｌ Ｓ Ｉ保護回路の例
を示しており、第４図は概要構造図、第５図はその等価
回路図である。これらの図において、Ｉｎは入力端、Ｒ
４は直列抵抗、Ｄｌはｐｎダイオード、Ｄ２はｎｐダイ
オード、ｒｌはＤｌの直列抵抗成分＋ ｒ２はＤ２の
直列抵抗成分、Ｖｃｃは電源＋ Ｖｓｓは接地電源であ
る。また、Ｑｐ、Ｑｎは被保護Ｃ−ＭＯＳトランジスタ
（Ｑｐはｐチャネルトランジスタ、Ｑｎはｎチャネルト
ランジスタ）である。なお、第４図には被保護Ｃ−ＭＯ
Ｓ）ランジスタは図示していない。
今、その動作を説明すると、数百ボルトの異常電圧が入
力端Ｉｎに加わると、＋チャージの時にはＤＩがオンし
、−チャージの時にはＤ２がオンして、Ｃ−ＭＯＳ
ｌ−ランジスタには異常な高圧がそのまま印加せずに保
護される。なお、Ｒｉは印加した異常電圧をＣ□ＭＯ５
トランジスタＱｐ、Ｑｎとで分割する役目をして、通常
、Ｒｉ は数にΩ程度のポリシリコンや拡散抵抗からな
る低抵抗体である。
力端Ｉｎに加わると、＋チャージの時にはＤＩがオンし
、−チャージの時にはＤ２がオンして、Ｃ−ＭＯＳ
ｌ−ランジスタには異常な高圧がそのまま印加せずに保
護される。なお、Ｒｉは印加した異常電圧をＣ□ＭＯ５
トランジスタＱｐ、Ｑｎとで分割する役目をして、通常
、Ｒｉ は数にΩ程度のポリシリコンや拡散抵抗からな
る低抵抗体である。
また、第６図は、最近、問題になっているパッケージ帯
電した場合の上記保護回路の等価回路図を示している。
電した場合の上記保護回路の等価回路図を示している。
図中、Ｖｏはパッケージ帯電電圧（異常電圧）、Ｃｐは
パッケージ容量、ｃｏはｎ基板とＶｓｓとの容量、 Ｃ
ｏｘｌ 、 Ｃｏｘ２はそれぞれり、、Ｄ２の容量、τ
１．τ２はそれぞれＤＩ＋Ｄ２のトランジスタイムであ
る。その他の記号は第４図、第５図と同じであり、且つ
、ｃｏは他の容量Ｃｐ、、Ｃｏに１ 、 Ｃｏｘ２に
比べて充分に大きく％ ＣＯ＞ＣＩ） ＋ Ｃｏｘｌ
、 Ｃｏｘ２となる条件を満している。
パッケージ容量、ｃｏはｎ基板とＶｓｓとの容量、 Ｃ
ｏｘｌ 、 Ｃｏｘ２はそれぞれり、、Ｄ２の容量、τ
１．τ２はそれぞれＤＩ＋Ｄ２のトランジスタイムであ
る。その他の記号は第４図、第５図と同じであり、且つ
、ｃｏは他の容量Ｃｐ、、Ｃｏに１ 、 Ｃｏｘ２に
比べて充分に大きく％ ＣＯ＞ＣＩ） ＋ Ｃｏｘｌ
、 Ｃｏｘ２となる条件を満している。
かくして、Ｖｏが＋チャージの時にはＤ２がオンし、−
チャージの時にはり、がオンして保護動作をするが、更
に、その動作を解析すると次のようになる。
チャージの時にはり、がオンして保護動作をするが、更
に、その動作を解析すると次のようになる。
例えば、パッケージが−チャージされている場合を考え
ると、Ｃｏｘｌの両端に印加する電圧νｏｘは、時間を
一τｉのとき 二 らｒｌ ’ （６１２ 仁ら Ｃ＝に−とｅｒｌｔｔ。、２ になる。しかし、Ｄｌがオンするまでには時間を一τ１
がかかるために、それまで電圧νｏｘ がＱｐ、Ｑ
ｎのゲートに印加することになる。そして、その後、ｔ
〉τ！の時間になると、ｒ １ ＜ Ｒ１ならばνｏｘ
はνｏｘ を極大値として減衰する。
ると、Ｃｏｘｌの両端に印加する電圧νｏｘは、時間を
一τｉのとき 二 らｒｌ ’ （６１２ 仁ら Ｃ＝に−とｅｒｌｔｔ。、２ になる。しかし、Ｄｌがオンするまでには時間を一τ１
がかかるために、それまで電圧νｏｘ がＱｐ、Ｑ
ｎのゲートに印加することになる。そして、その後、ｔ
〉τ！の時間になると、ｒ １ ＜ Ｒ１ならばνｏｘ
はνｏｘ を極大値として減衰する。
従って、を−１１時のν０χ がゲート絶縁膜の耐圧よ
りも小さければ、上記の第４図に示す保護回路は十分に
保護動作して、ｃ−ＭＯＳトランジスタＱｐ、Ｑｎの静
電破壊は起こらない。
りも小さければ、上記の第４図に示す保護回路は十分に
保護動作して、ｃ−ＭＯＳトランジスタＱｐ、Ｑｎの静
電破壊は起こらない。
［発明が解決しようとする問題点］
しかし、最近のＬＳＩは高集積化されて、トランジスタ
素子は微細化され、Ｑｐ、Ｑｐなどのゲート絶縁膜が膜
厚２００人程度になり、そのゲート耐圧が２０ボルト以
下と低くなっている。そのため、第４図に示す従来の保
護回路では保護できなくなってきた。
素子は微細化され、Ｑｐ、Ｑｐなどのゲート絶縁膜が膜
厚２００人程度になり、そのゲート耐圧が２０ボルト以
下と低くなっている。そのため、第４図に示す従来の保
護回路では保護できなくなってきた。
且つ、保護するためには、上記の式で表わされる電圧ν
ｏｘ を小さくすれば、上記の保護回路が低電圧で
動作して、保護の役目を果たすことができるが、そのν
ｏｘ を小さくするためにはＲ１を大きくする必要
がある。しかし、この抵抗Ｒｉを大きくすると、ＬＳＩ
の動作特性（スイッチング特性）を悪くすることになる
から、ＩＣの特性面より抵抗Ｒｉを大きくすることに制
限があって、抵抗Ｒｉをみだりに小さくすることはでき
ない。
ｏｘ を小さくすれば、上記の保護回路が低電圧で
動作して、保護の役目を果たすことができるが、そのν
ｏｘ を小さくするためにはＲ１を大きくする必要
がある。しかし、この抵抗Ｒｉを大きくすると、ＬＳＩ
の動作特性（スイッチング特性）を悪くすることになる
から、ＩＣの特性面より抵抗Ｒｉを大きくすることに制
限があって、抵抗Ｒｉをみだりに小さくすることはでき
ない。
本発明は、このような問題点に解決を与えるためのＣ−
ＭＯＳ Ｌ Ｓ Ｉの保護回路を提案するものである。
ＭＯＳ Ｌ Ｓ Ｉの保護回路を提案するものである。
［問題点を解決するための手段］
その目的は、入力端と入力Ｃ−ＭＯＳ）ランジスタのゲ
ートとの間に、直列に設けられた抵抗体と、該抵抗体と
前記ゲートの間に、一導電型基板をベースにして他端を
電源に接続したくまたは接地した）ラテラルトランジス
タと、異種導電型ウェル領域をベースにして他端を接地
した（または電源に接続した）ラテラルトランジスタと
を有しているＣ−ＭＯＳ Ｌ、 Ｓ Ｉの保護回路によ
って達成される。
ートとの間に、直列に設けられた抵抗体と、該抵抗体と
前記ゲートの間に、一導電型基板をベースにして他端を
電源に接続したくまたは接地した）ラテラルトランジス
タと、異種導電型ウェル領域をベースにして他端を接地
した（または電源に接続した）ラテラルトランジスタと
を有しているＣ−ＭＯＳ Ｌ、 Ｓ Ｉの保護回路によ
って達成される。
［作用］
即ち、本発明は、（、−ＭＯＳ Ｌ Ｓ Ｉの保護トラ
ンジスタとして、基板をベースとし他端を電源（接地）
に接続した一導電型のラテラルトランジスタ（ラテラル
型のバイポーラトランジスタ）と、ウェル領域をベース
とし他端を接地（電源）した異種導電型のラテラルトラ
ンジスタとを設けるもので、そうすると、これらのラテ
ラルトランジスタはベース幅を狭く制御できて、トラン
ゼントタイムを小さくできるため、低いゲート耐圧をも
った被保護Ｃ−ＭＯ５トランジスタも十分に保護できる
。
ンジスタとして、基板をベースとし他端を電源（接地）
に接続した一導電型のラテラルトランジスタ（ラテラル
型のバイポーラトランジスタ）と、ウェル領域をベース
とし他端を接地（電源）した異種導電型のラテラルトラ
ンジスタとを設けるもので、そうすると、これらのラテ
ラルトランジスタはベース幅を狭く制御できて、トラン
ゼントタイムを小さくできるため、低いゲート耐圧をも
った被保護Ｃ−ＭＯ５トランジスタも十分に保護できる
。
且つ、ここに、ラテラルトランジスタを用いる理由は、
ラテラルトランジスタがＣ−ＭＯＳ ）ランジスタと
同一工程で作成できるバイポーラトランジスタであるか
らで、これらのラテラルトランジスタのエミッタ、コレ
クタはＣ−ＭＯＳトランジスタのソース、ドレインと同
時に形成され、且つ、ウェル領域もＣ−ＭＯＳ ）ラ
ンジスタのウェル領域と同時に形成することができるも
のである。
ラテラルトランジスタがＣ−ＭＯＳ ）ランジスタと
同一工程で作成できるバイポーラトランジスタであるか
らで、これらのラテラルトランジスタのエミッタ、コレ
クタはＣ−ＭＯＳトランジスタのソース、ドレインと同
時に形成され、且つ、ウェル領域もＣ−ＭＯＳ ）ラ
ンジスタのウェル領域と同時に形成することができるも
のである。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかる保護回路の概要構造図で、第２
図はその等価回路図である。これらの図において、Ｉｎ
は入力端、Ｑ３はｎ基板をベースにしたｐｎｐラテラル
トランジスタ、Ｑ４はウェル領域をベースにしたｎｐｎ
ラテラルトランジスタ。
図はその等価回路図である。これらの図において、Ｉｎ
は入力端、Ｑ３はｎ基板をベースにしたｐｎｐラテラル
トランジスタ、Ｑ４はウェル領域をベースにしたｎｐｎ
ラテラルトランジスタ。
Ｒ４は直列抵抗、ｒ３はＱ３ベースの抵抗成分。
ｒ４は０４ベースの抵抗成分、Ｖｃｃは電源、 Ｖｓ
ｓは接地電源、 Ｑｐ 、 Ｑｎは被保護Ｃ−ＭＯＳ
）ランジスタのｐチャネルトランジスタ、ｎチャネルト
ランジスタを示している。
ｓは接地電源、 Ｑｐ 、 Ｑｎは被保護Ｃ−ＭＯＳ
）ランジスタのｐチャネルトランジスタ、ｎチャネルト
ランジスタを示している。
且つ、第１図のＸ、ＯはＱ３のコレクタ領域とＱ４のウ
ェル領域との間隔、Ｘ、３．Ｘ４はそれぞれＱ３．Ｑ４
のベース幅を示している。これらのＩ−ランジスタの電
流増幅率βを大きくするために、ヘ−ス幅Ｘ３．Ｘ４は
出来るだけ小さく設計するのが望ましく、そうすると、
トランゼントタイムが一層小さくなる。他方、ＸＱはラ
ッチアップを抑止するために、その間隔は大きい方がよ
く、例えば、５０μｍ又はそれ以上の間隙を開ける。
ェル領域との間隔、Ｘ、３．Ｘ４はそれぞれＱ３．Ｑ４
のベース幅を示している。これらのＩ−ランジスタの電
流増幅率βを大きくするために、ヘ−ス幅Ｘ３．Ｘ４は
出来るだけ小さく設計するのが望ましく、そうすると、
トランゼントタイムが一層小さくなる。他方、ＸＱはラ
ッチアップを抑止するために、その間隔は大きい方がよ
く、例えば、５０μｍ又はそれ以上の間隙を開ける。
また、第３図は従来の第６図に対応した、パッケージ帯
電した場合の等価回路図を示している。
電した場合の等価回路図を示している。
図中、■ｏばパッケージ帯電電圧、Ｃｐはパッケージ容
量、ＣＯはｎ基板とＶｓｓとの容量、 Ｃｏｘ３ 。
量、ＣＯはｎ基板とＶｓｓとの容量、 Ｃｏｘ３ 。
Ｃｏｘ４はそれぞれＱ３．Ｑ４の容量＋τ３＋τ３はそ
れぞれＱ３．Ｑ４のトランゼントタイムである。その他
の記号は第１図１第２図と同一であり、且つ、Ｃｏ ＞
ＣＩ） 、 Ｃｏｘｌ、 Ｃｏｘ２なる条件下にあ
る。
れぞれＱ３．Ｑ４のトランゼントタイムである。その他
の記号は第１図１第２図と同一であり、且つ、Ｃｏ ＞
ＣＩ） 、 Ｃｏｘｌ、 Ｃｏｘ２なる条件下にあ
る。
このようなラテラルトランジスタＱ３．Ｑ４で保護回路
を構成すれば、従来の単なるダイオードに比べてスイッ
チング速度が改善されて、トランゼントタイムτば１０
０ｐｓ （ピコ秒）以下になる。
を構成すれば、従来の単なるダイオードに比べてスイッ
チング速度が改善されて、トランゼントタイムτば１０
０ｐｓ （ピコ秒）以下になる。
これに対して、従来のダイオードのトランゼントタイム
τば少なくてもナノオーダー（ｎｓ）で、１桁以上大き
い値を有するものであるから、本発明にかかる保護回路
によれば高速に保護動作をおこなうことができる。
τば少なくてもナノオーダー（ｎｓ）で、１桁以上大き
い値を有するものであるから、本発明にかかる保護回路
によれば高速に保護動作をおこなうことができる。
且つ、このようなラテラル１ヘランジスタＱＦｌ＋Ｑ４
はオン状態のときのオン抵抗は１０Ω以下程度と小さく
なるため、それに対して相対的に入力抵抗Ｒ４を小さく
できて、ＩＣの動作特性（スイッチング特性）を向上さ
せることも可能である。
はオン状態のときのオン抵抗は１０Ω以下程度と小さく
なるため、それに対して相対的に入力抵抗Ｒ４を小さく
できて、ＩＣの動作特性（スイッチング特性）を向上さ
せることも可能である。
なお、上記はｎ基板を用いた実施例で説明したが、ｐ基
板を用いた逆導電型のＬＳＩにおいても、同様の保護回
路を構成して、同様の効果かえられることは当然である
。
板を用いた逆導電型のＬＳＩにおいても、同様の保護回
路を構成して、同様の効果かえられることは当然である
。
［発明の効果コ
以上の説明から明らかなように、本発明にかかる保護回
路によれば、低ゲート絶縁耐圧の入力トランジスタから
なるＣ−ＭＯＳ Ｌ Ｓ Ｉが十分に静電破壊から保護
され、ＬＳＩの信転性向上に大きく寄与するものである
。
路によれば、低ゲート絶縁耐圧の入力トランジスタから
なるＣ−ＭＯＳ Ｌ Ｓ Ｉが十分に静電破壊から保護
され、ＬＳＩの信転性向上に大きく寄与するものである
。
第１図は本発明にかかる保護回路の概要構造図、第２図
はその等価回路図、 第３図はそのパッケージ帯電の等価回路図、第４図は従
来の保護回路の概要構造図、第５図はその等価回路図、 第６図はそのパッケージ帯電の等価回路図である。 図において、 Ｒ４は直列抵抗体、 Ｑ３は本発明に適用するｐｎｐラテラルトランジスタ、 Ｑ４は本発明に適用するｎｐｎラテラルトランジスタ、 Ｑｐ、Ｑｎは被保護Ｃ−ＭＯＳ）ランジスタ、Ｖｃｃは
電源、 Ｖｓｓは接地電源
はその等価回路図、 第３図はそのパッケージ帯電の等価回路図、第４図は従
来の保護回路の概要構造図、第５図はその等価回路図、 第６図はそのパッケージ帯電の等価回路図である。 図において、 Ｒ４は直列抵抗体、 Ｑ３は本発明に適用するｐｎｐラテラルトランジスタ、 Ｑ４は本発明に適用するｎｐｎラテラルトランジスタ、 Ｑｐ、Ｑｎは被保護Ｃ−ＭＯＳ）ランジスタ、Ｖｃｃは
電源、 Ｖｓｓは接地電源
Claims (1)
- 入力端と入力Ｃ−ＭＯＳトランジスタのゲートとの間に
、直列に設けられた抵抗体と、該抵抗体と前記ゲートの
間に、一導電型基板をベースにして他端を電源に接続し
た（または接地した）ラテラルトランジスタと、異種導
電型ウェル領域をベースにして他端を接地した（または
電源に接続した）ラテラルトランジスタとを有してなる
ことを特徴とするＣ−ＭＯＳＬＳＩの保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054744A JPS63220564A (ja) | 1987-03-09 | 1987-03-09 | Ｃ−ｍｏｓｌｓｉの保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054744A JPS63220564A (ja) | 1987-03-09 | 1987-03-09 | Ｃ−ｍｏｓｌｓｉの保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63220564A true JPS63220564A (ja) | 1988-09-13 |
Family
ID=12979286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62054744A Pending JPS63220564A (ja) | 1987-03-09 | 1987-03-09 | Ｃ−ｍｏｓｌｓｉの保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63220564A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022679A (ja) * | 1988-06-15 | 1990-01-08 | Nec Corp | 半導体装置 |
| JPH07122715A (ja) * | 1994-04-27 | 1995-05-12 | Toshiba Corp | 半導体装置 |
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
| US5747837A (en) * | 1995-12-12 | 1998-05-05 | Fujitsu Limited | Semiconductor device having input protective function |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
-
1987
- 1987-03-09 JP JP62054744A patent/JPS63220564A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022679A (ja) * | 1988-06-15 | 1990-01-08 | Nec Corp | 半導体装置 |
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5949109A (en) * | 1990-11-30 | 1999-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| JPH07122715A (ja) * | 1994-04-27 | 1995-05-12 | Toshiba Corp | 半導体装置 |
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