JP2822915B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2822915B2 JP2822915B2 JP7077001A JP7700195A JP2822915B2 JP 2822915 B2 JP2822915 B2 JP 2822915B2 JP 7077001 A JP7077001 A JP 7077001A JP 7700195 A JP7700195 A JP 7700195A JP 2822915 B2 JP2822915 B2 JP 2822915B2
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- Japan
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- semiconductor device
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- bipolar
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＭＯＳ半導体集積回路の静電破壊保護素子を備える半導
体装置に関する。
ＭＯＳ半導体集積回路の静電破壊保護素子を備える半導
体装置に関する。
【０００２】
【従来の技術】従来この種のＭＯＳ半導体集積回路の静
電破壊保護技術は、例えば特開平２ー３９５７０号公報
に開示されている。
電破壊保護技術は、例えば特開平２ー３９５７０号公報
に開示されている。
【０００３】図１１を参照すると、従来の半導体装置は
通常の信号が入力端子（１）から抵抗１（５１）及び抵
抗２（５２）を介して入力インバータ回路（４）に入力
されるが、入力端子に過電圧がかかった場合、入力イン
バータ回路（４）のトランジスタのゲートと基板との間
の電圧が上昇し、ゲート酸化膜が破壊されることを防ぐ
ため第１及び第２のバイポーラトランジスタ（２１、２
２）を設けている。
通常の信号が入力端子（１）から抵抗１（５１）及び抵
抗２（５２）を介して入力インバータ回路（４）に入力
されるが、入力端子に過電圧がかかった場合、入力イン
バータ回路（４）のトランジスタのゲートと基板との間
の電圧が上昇し、ゲート酸化膜が破壊されることを防ぐ
ため第１及び第２のバイポーラトランジスタ（２１、２
２）を設けている。
【０００４】過電圧印加時にはこれらがオン状態となる
ことによって電流を流し、入力インバータ回路のゲート
電位が上昇するのを防いでいる。このバイポーラトラン
ジスタは、ＭＯＳ半導体集積回路の製造プロセスにおい
ては、通常、図１２に示すようなラテラル型寄生バイポ
ーラトランジスタとして形成される。つまり、狭い間隔
を隔てて向い合わせて設けられたＮ型拡散層（１２１、
１２２）によってバイポーラトランジスタのコレクタ、
エミッタを形成する。
ことによって電流を流し、入力インバータ回路のゲート
電位が上昇するのを防いでいる。このバイポーラトラン
ジスタは、ＭＯＳ半導体集積回路の製造プロセスにおい
ては、通常、図１２に示すようなラテラル型寄生バイポ
ーラトランジスタとして形成される。つまり、狭い間隔
を隔てて向い合わせて設けられたＮ型拡散層（１２１、
１２２）によってバイポーラトランジスタのコレクタ、
エミッタを形成する。
【０００５】図１３は図１２中のａーａ’断面図であ
る。Ｐ型半導体基板（１１）上に設けられたエミッタお
よびコレクタのそれぞれのＮ型拡散層（１２１、１２
２）は素子分離絶縁膜（１４）によって隔てられて配置
される。
る。Ｐ型半導体基板（１１）上に設けられたエミッタお
よびコレクタのそれぞれのＮ型拡散層（１２１、１２
２）は素子分離絶縁膜（１４）によって隔てられて配置
される。
【０００６】
【発明が解決しようとする課題】上記に示した従来のラ
テラル型寄生バイポーラ素子の問題点を実際のデータを
もとに説明する。
テラル型寄生バイポーラ素子の問題点を実際のデータを
もとに説明する。
【０００７】エミッタおよびコレクタのそれぞれの幅Ｗ
を１００μｍとした寄生バイポーラ素子に、例えば図１
４（ａ）に示すような電圧パルスを与えた場合の電流波
形は図１４（ｂ）のようになる。つまり、電圧パルスの
立上りから約３０ｎｓｅｃ程度遅れて電流が最大とな
る。従って、電圧パルスの立上りから１０ｎｓｅｃ後で
は電流の最大値の約半分の電流しか流れていない。
を１００μｍとした寄生バイポーラ素子に、例えば図１
４（ａ）に示すような電圧パルスを与えた場合の電流波
形は図１４（ｂ）のようになる。つまり、電圧パルスの
立上りから約３０ｎｓｅｃ程度遅れて電流が最大とな
る。従って、電圧パルスの立上りから１０ｎｓｅｃ後で
は電流の最大値の約半分の電流しか流れていない。
【０００８】この原因は、静電パルスの様な過電圧パル
スが印加された場合、素子の全域が同時にＯＮ状態とな
るのではなく、まずコレクタのＮ型拡散層の端部（図１
２領域ａ部参照）のアバランシェ降状がおこりやすい局
所的な領域が寄生バイポーラ動作状態となり、その領域
が時間とともに広がって保護素子幅（図１２のＷ）全域
が寄生バイポーラ動作状態となる。
スが印加された場合、素子の全域が同時にＯＮ状態とな
るのではなく、まずコレクタのＮ型拡散層の端部（図１
２領域ａ部参照）のアバランシェ降状がおこりやすい局
所的な領域が寄生バイポーラ動作状態となり、その領域
が時間とともに広がって保護素子幅（図１２のＷ）全域
が寄生バイポーラ動作状態となる。
【０００９】広がりの速度は過電圧パルスの印加条件に
もよるが、保護素子幅Ｗが１００μｍの場合、全域が動
作するのに要する時間が３０ｎｓｅｃから４０ｎｓｅｃ
程度である。印加パルス立上りから１０ｎｓｅｃ後には
保護素子の約半分の幅がＯＮ状態となっている。従っ
て、印加パルスがＭＩＬ規格に準拠するような場合、つ
まり、放電時間が１６０ｎｓｅｃ程度であって比較的長
いパルスの場合には、パルス印加中にベース幅全域が寄
生バイポーラ動作し、効率良く電荷を放電することがで
きる。
もよるが、保護素子幅Ｗが１００μｍの場合、全域が動
作するのに要する時間が３０ｎｓｅｃから４０ｎｓｅｃ
程度である。印加パルス立上りから１０ｎｓｅｃ後には
保護素子の約半分の幅がＯＮ状態となっている。従っ
て、印加パルスがＭＩＬ規格に準拠するような場合、つ
まり、放電時間が１６０ｎｓｅｃ程度であって比較的長
いパルスの場合には、パルス印加中にベース幅全域が寄
生バイポーラ動作し、効率良く電荷を放電することがで
きる。
【００１０】しかしながら、放電時間がその１０分の１
程度の短いパルスが印加された場合は、保護素子幅の一
部の領域しか動作せず保護素子のインピーダンスが十分
に下がらない場合があるため保護されるべき内部回路に
かかる電圧が上昇し静電破壊耐量が低下してしまうとい
う問題点があった。
程度の短いパルスが印加された場合は、保護素子幅の一
部の領域しか動作せず保護素子のインピーダンスが十分
に下がらない場合があるため保護されるべき内部回路に
かかる電圧が上昇し静電破壊耐量が低下してしまうとい
う問題点があった。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体基板上に外部ピンに接続された金属端
子と、この金属端子に接続された内部回路と、前記半導
体基板上に設けられ素子分離絶縁膜によって分離され互
いに向かい合って配置された一対の前記第１導電型半導
体基板とは逆導電型の第２導電型拡散層の一方をコレク
タ領域としもう一方をエミッタ領域とし前記半導体基板
をベース領域とし前記コレクタ領域を前記金属端子に接
続し前記エミッタ領域を所定の共通電位に接続して前記
内部回路を静電保護する保護バイポーラトランジスタを
備える半導体装置において、前記コレクタ領域および前
記エミッタ領域のそれぞれが所定の巾（ｗ）を有する複
数の保護バイポーラトランジスタユニットを備え、前記
金属端子に短いパルス状の過電圧が印加されたとき、前
記複数の保護バイポーラトランジスタユニットの前記コ
レクタ領域および前記エミッタ領域の対向領域の全域が
バイポーラ動作するまでの時間が５ｎｓｅｃ以下である
構成である。
第１導電型半導体基板上に外部ピンに接続された金属端
子と、この金属端子に接続された内部回路と、前記半導
体基板上に設けられ素子分離絶縁膜によって分離され互
いに向かい合って配置された一対の前記第１導電型半導
体基板とは逆導電型の第２導電型拡散層の一方をコレク
タ領域としもう一方をエミッタ領域とし前記半導体基板
をベース領域とし前記コレクタ領域を前記金属端子に接
続し前記エミッタ領域を所定の共通電位に接続して前記
内部回路を静電保護する保護バイポーラトランジスタを
備える半導体装置において、前記コレクタ領域および前
記エミッタ領域のそれぞれが所定の巾（ｗ）を有する複
数の保護バイポーラトランジスタユニットを備え、前記
金属端子に短いパルス状の過電圧が印加されたとき、前
記複数の保護バイポーラトランジスタユニットの前記コ
レクタ領域および前記エミッタ領域の対向領域の全域が
バイポーラ動作するまでの時間が５ｎｓｅｃ以下である
構成である。
【００１２】また、本発明の半導体装置の前記コレクタ
領域と前記基板との接合は、降伏電圧が高い領域で区画
された、一定の降伏電圧を有する複数の領域で構成さ
れ、前記降伏電圧が高い領域は、前記素子分離絶縁膜下
に所定の間隔で設けられたイオン注入領域で形成され
る。さらにまた、前記所定の巾（ｗ）は、２０μｍとす
る構成とすることもできる。
領域と前記基板との接合は、降伏電圧が高い領域で区画
された、一定の降伏電圧を有する複数の領域で構成さ
れ、前記降伏電圧が高い領域は、前記素子分離絶縁膜下
に所定の間隔で設けられたイオン注入領域で形成され
る。さらにまた、前記所定の巾（ｗ）は、２０μｍとす
る構成とすることもできる。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の実施例の半導体装置を周知のＭＯＳ
半導体集積回路の製造プロセスで形成する場合の平面配
置図である。図２は本発明の第１の実施例の半導体装置
を入力インバータ回路の保護に用いた場合の回路構成を
示す図であり、図３は出力トランジスタの保護に用いた
場合の回路構成を示す図である。
る。図１は本発明の実施例の半導体装置を周知のＭＯＳ
半導体集積回路の製造プロセスで形成する場合の平面配
置図である。図２は本発明の第１の実施例の半導体装置
を入力インバータ回路の保護に用いた場合の回路構成を
示す図であり、図３は出力トランジスタの保護に用いた
場合の回路構成を示す図である。
【００１４】図２において、入力信号は入力抵抗（５）
を介し入力インバータ（４）のゲートに入力される。過
電圧が印加された場合にこの入力インバータ回路が破壊
されるのを防ぐために保護バイポーラトランジスタ
（２）及び保護ダイオード（３）を設けている。正極の
過電圧の場合は保護バイポーラトランジスタが、負極の
場合は保護ダイオードが動作し電流を流し電圧が上昇す
るのを防いでいる。図３においては保護される回路が出
力トランジスタであるという点が図１に示す回路の場合
と異なるが他の構成は同一である。
を介し入力インバータ（４）のゲートに入力される。過
電圧が印加された場合にこの入力インバータ回路が破壊
されるのを防ぐために保護バイポーラトランジスタ
（２）及び保護ダイオード（３）を設けている。正極の
過電圧の場合は保護バイポーラトランジスタが、負極の
場合は保護ダイオードが動作し電流を流し電圧が上昇す
るのを防いでいる。図３においては保護される回路が出
力トランジスタであるという点が図１に示す回路の場合
と異なるが他の構成は同一である。
【００１５】図１を参照すると、この実施例の半導体装
置は、入力端子（１）に接続されたアルミ配線の幹線
（１５１）を有し、これに接続されたアルミ配線の支線
（１５２）を有し、各支線は保護バイポーラトランジス
タのコレクタと保護ダイオードのカソードを兼用してい
るＮ型拡散層（１２１）に接続される配置である。
置は、入力端子（１）に接続されたアルミ配線の幹線
（１５１）を有し、これに接続されたアルミ配線の支線
（１５２）を有し、各支線は保護バイポーラトランジス
タのコレクタと保護ダイオードのカソードを兼用してい
るＮ型拡散層（１２１）に接続される配置である。
【００１６】図４は図１に示すａーａ’断面図を示す。
図４を参照すると、この実施例の半導体装置は、Ｎ型拡
散層（コレクタ）（１２１）、Ｐ型半導体基板（１
１）、及びＮ型拡散層（エミッタ）（１２２）のそれぞ
れによって形成されるＮＰＮバイポーラトランジスタに
よって保護バイポーラトランジスタ（２）を形成し、Ｐ
型拡散層（１３）及びＮ型拡散層（カソード）（１２
１）のそれぞれによって形成されるＰＮ接合によって保
護ダイオード（３）を形成する構成である。それぞれの
拡散層は素子分離絶縁膜（１４）によって分離されてい
る。図１に示される各保護バイポーラトランジスタユニ
ットの幅ｗは２０μｍとしている。これによって、入力
端子に過電圧が加わった場合まず各ユニットの端で寄生
バイポーラ動作がスタートし、これがユニット幅全域に
広がるまでに要する時間は５ｎｓｅｃ以下となり、短い
過電圧パルスの場合でも保護素子が有効に動作すること
になる。
図４を参照すると、この実施例の半導体装置は、Ｎ型拡
散層（コレクタ）（１２１）、Ｐ型半導体基板（１
１）、及びＮ型拡散層（エミッタ）（１２２）のそれぞ
れによって形成されるＮＰＮバイポーラトランジスタに
よって保護バイポーラトランジスタ（２）を形成し、Ｐ
型拡散層（１３）及びＮ型拡散層（カソード）（１２
１）のそれぞれによって形成されるＰＮ接合によって保
護ダイオード（３）を形成する構成である。それぞれの
拡散層は素子分離絶縁膜（１４）によって分離されてい
る。図１に示される各保護バイポーラトランジスタユニ
ットの幅ｗは２０μｍとしている。これによって、入力
端子に過電圧が加わった場合まず各ユニットの端で寄生
バイポーラ動作がスタートし、これがユニット幅全域に
広がるまでに要する時間は５ｎｓｅｃ以下となり、短い
過電圧パルスの場合でも保護素子が有効に動作すること
になる。
【００１７】静電破壊耐量は保護バイポーラトランジス
タのトータル幅を増やすことによって、つまり、保護素
子のユニット数を増加させることによって、増加させる
ことができる。印加パルスのパルス幅が短い場合でも、
それぞれの保護素子ユニットが有効に動作するため、静
電破壊耐量は保護素子のトータル幅に比例する。
タのトータル幅を増やすことによって、つまり、保護素
子のユニット数を増加させることによって、増加させる
ことができる。印加パルスのパルス幅が短い場合でも、
それぞれの保護素子ユニットが有効に動作するため、静
電破壊耐量は保護素子のトータル幅に比例する。
【００１８】次に、本発明の第２の実施例の半導体装置
について説明する。図５は、この実施例の半導体装置の
保護回路を第１の実施例と同じ周知のＭＯＳ半導体集積
回路の製造プロセスによって製造する場合の平面配置図
である。
について説明する。図５は、この実施例の半導体装置の
保護回路を第１の実施例と同じ周知のＭＯＳ半導体集積
回路の製造プロセスによって製造する場合の平面配置図
である。
【００１９】図５を参照すると、この実施例の半導体装
置は、ユニットａ１では出力トランジスタのドレインの
Ｎ型拡散層（１２１）と保護バイポーラトランジスタの
コレクタが共通となっており、また、ユニットｂ１では
出力トランジスタのドレインのａＮ型拡散層（１２３）
と保護ダイオードのカソードが共通となっている。図６
は図５に示すａーａ’断面図、図７は図５に示すｂー
ｂ’断面図を示す。図６を参照すると、この実施例の保
護バイポーラトランジスタはＮ型拡散層（コレクタ）
（１２１）、Ｐ型半導体基板（１１）、Ｎ型拡散層（エ
ミッタ）（１２２）で構成され、図７において保護ダイ
オードはＮ型拡散層（カソード）（１２３）とＰ型拡散
層（１３）によって構成される。両者とも、Ｎ型拡散層
（ドレイン）（１２１、１２３）とゲート電極（１
７）、Ｎ型拡散層（１２４）からなるＬＤＤトランジス
タを保護している。この場合も保護素子のユニット幅ｗ
は２０μｍで形成することによって前述の様に短いパル
スの静電パルスに対しても効率良く動作する。
置は、ユニットａ１では出力トランジスタのドレインの
Ｎ型拡散層（１２１）と保護バイポーラトランジスタの
コレクタが共通となっており、また、ユニットｂ１では
出力トランジスタのドレインのａＮ型拡散層（１２３）
と保護ダイオードのカソードが共通となっている。図６
は図５に示すａーａ’断面図、図７は図５に示すｂー
ｂ’断面図を示す。図６を参照すると、この実施例の保
護バイポーラトランジスタはＮ型拡散層（コレクタ）
（１２１）、Ｐ型半導体基板（１１）、Ｎ型拡散層（エ
ミッタ）（１２２）で構成され、図７において保護ダイ
オードはＮ型拡散層（カソード）（１２３）とＰ型拡散
層（１３）によって構成される。両者とも、Ｎ型拡散層
（ドレイン）（１２１、１２３）とゲート電極（１
７）、Ｎ型拡散層（１２４）からなるＬＤＤトランジス
タを保護している。この場合も保護素子のユニット幅ｗ
は２０μｍで形成することによって前述の様に短いパル
スの静電パルスに対しても効率良く動作する。
【００２０】次に、本発明の第３の実施例の半導体装置
について説明する。
について説明する。
【００２１】図８は第３の実施例の半導体装置の入力端
子に接続された保護バイポーラ素子（２）の平面配置図
である。この実施例は、Ｐ型半導体基板上にＮ型拡散層
（１２１、１２２）を狭い間隔で向かいあわせて形成配
置する保護バイポーラ素子を備える。保護バイポーラ素
子（２）の幅Ｗは１００μｍであるが、バイポーラのベ
ース部分に一定の間隔ｗ（この場合ｗは２０μｍ）でボ
ロンイオンを注入し、この部分のコレクターベース間接
合の耐圧をさげている（図８参照）。
子に接続された保護バイポーラ素子（２）の平面配置図
である。この実施例は、Ｐ型半導体基板上にＮ型拡散層
（１２１、１２２）を狭い間隔で向かいあわせて形成配
置する保護バイポーラ素子を備える。保護バイポーラ素
子（２）の幅Ｗは１００μｍであるが、バイポーラのベ
ース部分に一定の間隔ｗ（この場合ｗは２０μｍ）でボ
ロンイオンを注入し、この部分のコレクターベース間接
合の耐圧をさげている（図８参照）。
【００２２】図９は図８に示すボロンイオン注入領域
（１８）が無い部分のａーａ’断面図を、図１０は図８
に示すボロンイオン注入領域（１８）が有る部分のｂー
ｂ’断面図を示している。ボロンイオン注入領域（１
８）は図１０に示すように素子分離絶縁膜下に、コレク
タのＮ型拡散層（１２２）に接するように形成する。こ
のことによって、コレクタに正の過電圧パルスが加わっ
た場合、まずコレクタのＮ型拡散層（コレクタ）（１２
２）とボロンイオン注入領域（１８）間で図１０の矢印
に示したようにアバランシェブレイクダウン電流が流
れ、まずこの領域からコレクタ、エミッタ間の電流が流
れはじめる。すなわち、寄生バイポーラ動作が始まり、
保護素子の幅全域にこの動作が広がる。この場合、寄生
バイポーラ動作が始まる領域を２０μｍ間隔で設けてい
るため、５ｎｓｅｃ程度の時間で保護素子幅全域が動作
する。従ってこの実施例では前述した保護素子ユニット
幅を制限するのと同じ効果をイオン注入によってコレク
タと基板とのアバランシェブレイクダウン耐圧を変化さ
せることによってつくりだすことができる。
（１８）が無い部分のａーａ’断面図を、図１０は図８
に示すボロンイオン注入領域（１８）が有る部分のｂー
ｂ’断面図を示している。ボロンイオン注入領域（１
８）は図１０に示すように素子分離絶縁膜下に、コレク
タのＮ型拡散層（１２２）に接するように形成する。こ
のことによって、コレクタに正の過電圧パルスが加わっ
た場合、まずコレクタのＮ型拡散層（コレクタ）（１２
２）とボロンイオン注入領域（１８）間で図１０の矢印
に示したようにアバランシェブレイクダウン電流が流
れ、まずこの領域からコレクタ、エミッタ間の電流が流
れはじめる。すなわち、寄生バイポーラ動作が始まり、
保護素子の幅全域にこの動作が広がる。この場合、寄生
バイポーラ動作が始まる領域を２０μｍ間隔で設けてい
るため、５ｎｓｅｃ程度の時間で保護素子幅全域が動作
する。従ってこの実施例では前述した保護素子ユニット
幅を制限するのと同じ効果をイオン注入によってコレク
タと基板とのアバランシェブレイクダウン耐圧を変化さ
せることによってつくりだすことができる。
【００２３】
【発明の効果】以上説明したように、本発明は、保護バ
イポーラトランジスタユニットの幅を制限することによ
って、寄生バイポーラ動作の開始領域を制限すること
で、パルス幅の短い静電パルスに対しても保護素子を有
効に動作させることができるため、最小の面積で静電保
護能力の高い保護素子が形成できるという効果がある。
イポーラトランジスタユニットの幅を制限することによ
って、寄生バイポーラ動作の開始領域を制限すること
で、パルス幅の短い静電パルスに対しても保護素子を有
効に動作させることができるため、最小の面積で静電保
護能力の高い保護素子が形成できるという効果がある。
【図１】本発明の第１の実施例の半導体装置の平面配置
図である。
図である。
【図２】図１に示す第１の実施例を適応した入力バッフ
ァの回路図である。
ァの回路図である。
【図３】図５に示す第２の実施例を適用した出力回路の
回路図である。
回路図である。
【図４】図３のａーａ’断面の断面図である。
【図５】本発明第２の実施例の半導体装置の平面配置図
である。
である。
【図６】図５のａーａ’断面の断面図である。
【図７】図５のｂーｂ’断面の断面図である。
【図８】本発明の第３の実施例の半導体装置の平面配置
図である。
図である。
【図９】図８のａーａ’断面の断面図である。
【図１０】図８のｂーｂ’断面図である。
【図１１】従来例の回路図である。
【図１２】従来例の平面配置図である。
【図１３】図１２のａーａ’断面の断面図である。
【図１４】寄生バイポーラのパルス特性を示す図で、分
図（ａ）はその入力波形を示し、分図（ｂ）はその出力
波形を示す。
図（ａ）はその入力波形を示し、分図（ｂ）はその出力
波形を示す。
１ 入力（出力）端子 ２ 保護バイポーラトランジスタ ３ 保護ダイオード ４ 入力インバータ回路 ５ 入力抵抗 ６ 出力トランジスタ １１ Ｐ型半導体基板 １２ Ｎ型拡散層 １３ Ｐ型拡散層 １４ 素子分離絶縁膜 １５ アルミ配線 １６ コンタクト １７ ゲート電極 １８ ボロン打ち込み領域 １９ 層間絶縁膜
Claims (4)
- 【請求項１】 第１導電型半導体基板上に外部ピンに接
続された金属端子と、この金属端子に接続された内部回
路と、前記半導体基板上に設けられ素子分離絶縁膜によ
って分離され互いに向かい合って配置された一対の前記
第１導電型半導体基板とは逆導電型の第２導電型拡散層
の一方をコレクタ領域としもう一方をエミッタ領域とし
前記半導体基板をベース領域とし前記コレクタ領域を前
記金属端子に接続し前記エミッタ領域を所定の共通電位
に接続して前記内部回路を静電保護する保護バイポーラ
トランジスタを備える半導体装置において、 前記コレクタ領域および前記エミッタ領域のそれぞれが
所定の巾（ｗ）を有する複数の保護バイポーラトランジ
スタユニットを備え、前記金属端子に短いパルス状の過
電圧が印加されたとき、前記複数の保護バイポーラトラ
ンジスタユニットの前記コレクタ領域および前記エミッ
タ領域の対向領域の全域がバイポーラ動作するまでの時
間が５ｎｓｅｃ以下であることを特徴とする半導体装
置。 - 【請求項２】 前記コレクタ領域と前記基板との接合
は、降伏電圧が高い領域で区画された、一定の降伏電圧
を有する複数の領域で構成される請求項１記載の半導体
装置。 - 【請求項３】 前記降伏電圧が高い領域は、前記素子分
離絶縁膜下に所定の間隔で設けられたイオン注入領域で
形成される請求項１または２記載の半導体装置。 - 【請求項４】 前記所定の巾（ｗ）は、２０μｍである
請求項１、２または３記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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